JP2532471B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2532471B2 JP2532471B2 JP62145053A JP14505387A JP2532471B2 JP 2532471 B2 JP2532471 B2 JP 2532471B2 JP 62145053 A JP62145053 A JP 62145053A JP 14505387 A JP14505387 A JP 14505387A JP 2532471 B2 JP2532471 B2 JP 2532471B2
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- Japan
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- semiconductor substrate
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- semiconductor
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- 239000000758 substrate Substances 0.000 claims description 22
- 238000009792 diffusion process Methods 0.000 description 17
- 230000014759 maintenance of location Effects 0.000 description 4
- 239000012535 impurity Substances 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
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- 239000000126 substance Substances 0.000 description 1
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、詳しくはノイズ電荷発生
時においても安定した動作を行うことのできる半導体装
置に関する。
時においても安定した動作を行うことのできる半導体装
置に関する。
ノイズ電荷の排除については、基板電極を用いて行な
ってきた。しかし、素子の微細化，高集積化がすすむこ
とによって、基板電極ではノイズ電荷を充分に排除する
ことができなくなってきている。この種の装置として
は、例えば、特開昭53−23577号公報に記載されている
ような従来用いられているウエル構造が似た構造とみる
ことができるが、ノイズ電荷の積極的排除の点について
は配慮されていなかった。
ってきた。しかし、素子の微細化，高集積化がすすむこ
とによって、基板電極ではノイズ電荷を充分に排除する
ことができなくなってきている。この種の装置として
は、例えば、特開昭53−23577号公報に記載されている
ような従来用いられているウエル構造が似た構造とみる
ことができるが、ノイズ電荷の積極的排除の点について
は配慮されていなかった。
上記従来技術は、ノイズ電荷の速やかな排除について
配慮されておらず、ノイズ電荷が滞留してしまう問題が
あった。
配慮されておらず、ノイズ電荷が滞留してしまう問題が
あった。
本発明の目的は、ノイズ電荷の拡散を制御し、その排
除を速やかなものとすることによってデバイスの誤動作
を防止することにある。
除を速やかなものとすることによってデバイスの誤動作
を防止することにある。
上記目的は、保護すべきデバイス周辺に電荷移動度の
高い領域を設けることにより達成される。
高い領域を設けることにより達成される。
上記電荷移動度の高い領域では電荷の拡散が促進され
る。それによってノイズ電荷の滞留が抑えられるので、
ノイズ電荷によってひきおこされるデバイスの誤動作を
防ぐことができる。
る。それによってノイズ電荷の滞留が抑えられるので、
ノイズ電荷によってひきおこされるデバイスの誤動作を
防ぐことができる。
実施例1. 第１図に典型的なウエル構造をとつたMOSトランジス
タに適用した例を示す。MOSトランジスタのソース拡散
層およびドレイン拡散層（１）は、ウエル拡散層（２）
内に形成されている。ウエル拡散層（２）の下面に接し
て、ウエル拡散層（２）と同じ導電型を有し、ウエル拡
散層（２）より低抵抗の領域（３）が設けられており、
この領域（３）は、第１図に示したように、半導体基板
の表面に延びてコンタクト（４）と接続されている。
タに適用した例を示す。MOSトランジスタのソース拡散
層およびドレイン拡散層（１）は、ウエル拡散層（２）
内に形成されている。ウエル拡散層（２）の下面に接し
て、ウエル拡散層（２）と同じ導電型を有し、ウエル拡
散層（２）より低抵抗の領域（３）が設けられており、
この領域（３）は、第１図に示したように、半導体基板
の表面に延びてコンタクト（４）と接続されている。
これにより、ウエル拡散層（２）内におけるノイズ電
荷の滞留は著しく緩和される。
荷の滞留は著しく緩和される。
第１図に示した構造では、ウエル拡散層（２）は濃度
分布を有しており、上記領域（３）における不純物濃度
が最も高い。従って、この領域（３）をコンタクト
（４）と接続させることによって、低抵抗の電極層とす
ることができる。
分布を有しており、上記領域（３）における不純物濃度
が最も高い。従って、この領域（３）をコンタクト
（４）と接続させることによって、低抵抗の電極層とす
ることができる。
本実施例では、上記領域（３）として、上記ウエル拡
散層（２）と同じ導電型を有する不純物拡散層を用いた
が、導電型が異なる不純物拡散層を用いても、また、po
ly Siや金属電極等を用いても、ウエル拡散層（２）よ
りもキヤリア移動度の高い物質であれば、同様の結果が
得られることはいうまでもない。
散層（２）と同じ導電型を有する不純物拡散層を用いた
が、導電型が異なる不純物拡散層を用いても、また、po
ly Siや金属電極等を用いても、ウエル拡散層（２）よ
りもキヤリア移動度の高い物質であれば、同様の結果が
得られることはいうまでもない。
実施例2. 第２図にSOI構造をとったMOSトランジスタに適用した
例を示す。
例を示す。
第２図に示したように、本実施例においては、MOSト
ランジスタのソース拡散層およびドレイン拡散層（１）
は半導体基板（２）の表面領域に形成され、上記半導体
基板（２）内に形成された低抵抗の領域（３）の下面に
接して絶縁層（５）が形成されて、SOI（Silicon On In
sulator）構造が形成されている。
ランジスタのソース拡散層およびドレイン拡散層（１）
は半導体基板（２）の表面領域に形成され、上記半導体
基板（２）内に形成された低抵抗の領域（３）の下面に
接して絶縁層（５）が形成されて、SOI（Silicon On In
sulator）構造が形成されている。
SOI構造における半導体基板は、厚さが小さい場合が
多く、そのためノイズ電荷の滞留も起りやすいが、本実
施例では上記低抵抗の領域（３）が設けられているた
め、基板が薄い場合も、ノイズ電荷の滞留は著しく低減
される。
多く、そのためノイズ電荷の滞留も起りやすいが、本実
施例では上記低抵抗の領域（３）が設けられているた
め、基板が薄い場合も、ノイズ電荷の滞留は著しく低減
される。
実施例3. 第３図に典型的なダイナミックRAMに適用した例を示
す。
す。
容量部およびスイッチングMOSトランジスタのソー
ス、ドレイン拡散層（１）は基板（２）の表面領域に設
けられ、この基板（２）内には、コンタクト（４）と接
続された低抵抗の領域（３）が形成されている。
ス、ドレイン拡散層（１）は基板（２）の表面領域に設
けられ、この基板（２）内には、コンタクト（４）と接
続された低抵抗の領域（３）が形成されている。
この様にすると、ノイズ電荷に起因するメモリ・ソフ
トエラーを著しく低減することができる。
トエラーを著しく低減することができる。
本発明によれば、ノイズ電荷の滞留を減らすことがで
きる。第５図に従来構造（曲線Ａ）と本発明の構造（曲
線Ｂ）においてノイズ電荷（Ｑ）が発生した場合の排除
の様子を比較して示す。本発明構造によれば、同じノイ
ズ電荷を排除するのに要する時間を従来構造に比べ約一
桁短縮することができ、ノイズ電荷による影響を大幅に
低減することができる。
きる。第５図に従来構造（曲線Ａ）と本発明の構造（曲
線Ｂ）においてノイズ電荷（Ｑ）が発生した場合の排除
の様子を比較して示す。本発明構造によれば、同じノイ
ズ電荷を排除するのに要する時間を従来構造に比べ約一
桁短縮することができ、ノイズ電荷による影響を大幅に
低減することができる。
第１図は本発明の実施例１の素子断面図、第２図は本発
明の実施例２の素子断面図、第３図は本発明の実施例３
の素子断面図、第４図は本発明と従来構造の電荷滞留の
比較を示す図である。 １……ソース，ドレイン、２……ウエル又は基板、３…
…低抵抗層電極、４……コンタクト、５……絶縁層、６
……ゲート。
明の実施例２の素子断面図、第３図は本発明の実施例３
の素子断面図、第４図は本発明と従来構造の電荷滞留の
比較を示す図である。 １……ソース，ドレイン、２……ウエル又は基板、３…
…低抵抗層電極、４……コンタクト、５……絶縁層、６
……ゲート。
Claims (4)
- 【請求項１】半導体基板の表面領域に、所定の間隔を介
して形成されたMOSトランジスタのソースおよびドレイ
ン層と、上記半導体基板内部の上記ソースおよびドレイ
ン層より深い位置に形成された、上記半導体基板よりも
キャリア移動度の高い領域と、上記半導体基板内部の当
該半導体基板の裏面から離間した位置に、上記領域の下
面に接して形成された絶縁層を具備することを特徴とす
る半導体装置。 - 【請求項２】上記領域は、上記半導体基板の主表面と平
行に形成され、かつ上記半導体基板の内部から上記半導
体基板の表面に延伸して、上記半導体基板の表面上に形
成されたコンタクトと接続されていることを特徴とする
特許請求の範囲第１項記載の半導体装置。 - 【請求項３】上記領域は、上記半導体基板と同じ導電型
を有していることを特徴とする特許請求の範囲第１項若
しくは第２項記載の半導体装置。 - 【請求項４】上記領域は、上記半導体基板と異なる導電
型を有していることを特徴とする特許請求の範囲第１項
若しくは第２項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145053A JP2532471B2 (ja) | 1987-06-12 | 1987-06-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62145053A JP2532471B2 (ja) | 1987-06-12 | 1987-06-12 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63310174A JPS63310174A (ja) | 1988-12-19 |
| JP2532471B2 true JP2532471B2 (ja) | 1996-09-11 |
Family
ID=15376292
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62145053A Expired - Lifetime JP2532471B2 (ja) | 1987-06-12 | 1987-06-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2532471B2 (ja) |
-
1987
- 1987-06-12 JP JP62145053A patent/JP2532471B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63310174A (ja) | 1988-12-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |