JP2514435B2 - 半導体記憶装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置およびその製造方法に関
し、特に、積層構造を有する電荷蓄積部（スタックト・
キャパシタセル）を備えたダイナミック型ランダム・ア
クセス・メモリ（以下、DRAMと称する。）およびその製
造方法に関するものである。

［従来の技術］ DRAMは既によく知られている。第６図はそのような従
来のDRAMの全体構成の一例を示すブロック図である。

第６図を参照して、DRAMは、記憶部分である複数のメ
モリセルを含むメモリセルアレイ1000と、そのアドレス
を選択するアドレスバッファに接続された行デコーダ20
00、列デコータ3000と、入出力回路に接続されたセンス
アンプを含む入出力インターフェイス部とを含む。記憶
部分である複数のメモリセルは、複数行、複数列からな
るマトリックス状に設けられている。各メモリセルは、
行デコーダ2000に接続された対応のワード線と、列デコ
ーダ3000に接続された対応のビット線に接続され、それ
によってメモリセルアレイ1000を構成している。外部か
ら与えられる行アドレス信号と列アドレス信号とを受け
て、行デコーダ2000と列デコーダ3000により選択された
各１本のワード線とビット線によってメモリセルが選択
される。選択されたメモリセルにデータが書込まれた
り、あるいはそのメモリセルに蓄えられていたデータが
読出されたりする。このデータの読出／書込の指示は制
御回路に与えられる読出／書込制御信号によって行なわ
れる。

データはＮ（＝ｎ×ｍ）ビットのメモリセルアレイ10
00に蓄積される。読出／書込を行なおうとするメモリセ
ルに関するアドレス情報は、行および列アドレスバッフ
ァに保存され、行デコーダ2000による特定のワード線の
選択（ｎ本のワード線のうち、１本のワード線の選択）
によってｍビットのメモリセルがビット線を介してセン
スアンプに結合される。次に、列デコーダ3000による特
定のビット線の選択（ｍ本のビット線のうち、１本のビ
ット線の選択）によって、その中の１個のセンスアンプ
が入出力回路に結合され、制御回路の指令に従って読出
し、あるいは書込みが行なわれる。

第７図はメモリセルの書込／読出動作を説明するため
に示されたDRAMの１つのメモリセル100の等価回路図で
ある。この図によれば、１つのメモリセル100は１組の
電界効果型トランジスタＱとキャパシタCsとからなる。
電界効果トランジスタＱのゲート電極はワード線200に
接続され、一方のソース／ドレイン電極はキャパシタCs
の一方の電極につながれ、他方のソース／ドレイン電極
はビット線300に接続されている。データの書込時に
は、ワード線200に所定の電圧が印加されることによっ
て電界効果トランジスタＱが導通するので、ビット線30
0に印加された電荷がキャパシタCsに蓄えられる。一
方、データの読出時には、ワード線200に所定の電圧が
印加されることによって電界効果トランジスタＱが導通
するので、キャパシタCsに蓄えられた電荷がビット線30
0を介して取出される。

第８図は、たとえば、IEDM（International electron
devices meeting）88−pp.596〜599に示された従来の
ビットライン埋込型スタックト・キャパシタセルを有す
るDRAMのメモリセルを示す部分断面図である。ここで、
ビットライン埋込型とは、電荷蓄積部の下層にビットラ
インを形成する型式をいう。第９図は、その平面図であ
る。第８図は、第９図のVIII−VIII線に沿う断面を示し
ている。図において、シリコン基板１の上には、ゲート
酸化膜２を介してワード線と兼用のゲート電極３が間隔
を隔てて形成されている。シリコン基板１には、ゲート
電極３によって間隔を隔てられた一方と他方の不純物領
域52が、ソース／ドレイン領域として形成されている。
一方の不純物領域52に接続するようにビット線82が形成
されている。ビット線82は、ワード線３に直交するよう
に形成されている。ワード線３とビット線82との間には
絶縁膜４が形成されている。ビット線82の上には、絶縁
膜14を介してストレージノード112が形成されている。
ストレージノード112は、他方の不純物領域52に電気的
に接触するように形成されている。セルプレート132
は、キャパシタ誘電体膜122を介してストレージノード1
12に対向するように形成されている。このように、電荷
蓄積部としてのストレージノード112とセルプレート132
との下層にビット線82が形成されているので、活性領域
182は、ビット線82とワード線３に対して斜めに配置さ
れている。

これに対して、ビット線が電荷蓄積部の上方に位置す
るメモリセルの断面構造は第10図に示される。第10図を
参照して、一方の不純物領域53には下敷パッド93を介し
てビット線83が接続されている。他方の不純物領域53に
は、下敷パッド93を介してストレージノード113が接続
されている。ストレージノード113の上には、キャパシ
タ誘電体膜123を介してセルプレート133が形成されてい
る。このようにビット線83が、ストレージノード113お
よびセルプレート133からなる電荷蓄積部の上層に形成
されるためには、両者の間に厚い層間絶縁膜103が形成
される必要がある。そのためセルプレート133の端部
と、コンタクト孔の側壁部分との間にマージンＭが必要
とされる。

しかしながら、第８図に示される構造においては、ス
トレージノード112とセルプレート132とを、ビット線82
が不純物領域52に接続されるコンタクト部分の上にまで
延びるように、形成することができる。そのため、電荷
蓄積部の平面積を拡大することが可能になる。したがっ
て、キャパシタ容量の増大を図ることが可能になる。

さらに、第11図は、たとえば、IEDM88−pp.246〜249
に示された従来のスタックト・キャパシタセルを有する
DRAMのメモリセルを示す部分断面図である。第12図はそ
の平面図である。第11図は、第12図のXI−XI線に沿う断
面を示している。図において、一方の不純物領域54に電
気的に接続するように、下敷パッド94bを介してタング
ステンプラグ84aが形成されている。このタングステン
プラグ84aに接触するようにタングステン・ビット線84
が形成されている。他方の不純物領域54に電気的に接触
するように、下敷パッド94aを介してストレージノード1
14が形成されている。このストレージノード114は、厚
い平坦な層間絶縁膜104に選択的に形成された凹部の内
表面とその層間絶縁膜104の平坦な上表面に沿って形成
されている。セルプレート134は、ストレージノード114
の上にキャパシタ誘電体膜144を介して形成されてい
る。なお、ビット線84は、第12図には図示されていない
が、ワード線３と直交するようにXI−XI線に沿って形成
され、コンタクト164を介して不純物領域54に電気的に
接続される。ストレージノード114は、コンタクト154を
介して不純物領域54に接続される。このように、ビット
線84の延びる方向にストレージノード114のコンタクト1
54が存在するので、活性領域184はワード線３と直交す
るように配される。また、この構造においては、分離領
域としてフィールドシールド74が採用されている。

第11図に示されるメモリセルの構造によれば、電荷蓄
積部を構成するストレージノード114が、厚い、平坦な
層間絶縁膜に形成された凹部の内表面と層間絶縁膜の上
表面に沿って形成されているので、電荷蓄積部の表面積
が縦方向に拡大され得る。そのため、限られた占有平面
積の範囲内で、キャパシタ容量の増大が可能となる。ま
た、電荷蓄積部を構成するストレージノードが平坦な層
間絶縁膜の上でパターニングされることにより形成され
るので、その加工が容易に行なわれ得る。

［発明が解決しようとする課題］ しかしながら、第８図に示される従来のビット線埋込
型スタックト・キャパシタセルによれば、電荷蓄積部を
構成するストレージノードの表面積が横方向に拡大され
るが、この横方向への表面積の拡大は、これが限界であ
る。そのため、半導体素子がさらに微細化され、高集積
化されることに伴う電荷蓄積部の占有平面積の著しい縮
小に対応することは困難である。

一方、第11図に示される従来のスタックト・キャパシ
タセルによれば、セルプレートの端縁とビットラインの
コンタクト部の端縁との間にマージンＭが必要とされ
る。また、半導体素子の微細化に伴って電荷蓄積部であ
るストレージノードを縦方向に延ばして形成した場合、
ビット線が不純物領域に接続されるためのコンタクト孔
の深さが深くなる。そのため、そのコンタクト孔を精度
良く開孔することは困難である。さらに、そのコンタク
ト孔に選択的にタングステン膜を形成することも困難で
あるという問題点があった。

そこで、この発明の目的は、上記のような問題点を解
消することであり、さらに小さな占有平面積で大きな容
量を得ることが可能なスタックト・キャパシタセルを有
する半導体記憶装置およびその製造方法を提供すること
である。

［課題を解決するための手段］ この発明に従った半導体記憶装置は、主表面を有する
第１導電型の半導体基板と、一方と他方の不純物領域
と、ゲート電極と、配線層と、ストレージノードと、セ
ルプレートとを備える。一方と他方の不純物領域は、半
導体基板に形成され、チャネル領域を規定するように互
いに間隔を隔てて形成されている。ゲート電極は、チャ
ネル領域の上に絶縁膜を介在して形成されている。配線
層は、一方の不純物領域に電気的に接触し、ゲート電極
の上方に延在するように形成されている。ストレージノ
ードは、底壁層部分と立壁層部分とを含む。底壁層部分
は、他方の不純物領域に電気的に接触し、かつゲート電
極と配線層の上方でゲート電極と配線層のそれぞれの表
面形状に沿って延在するように形成されている。立壁層
部分は、底壁層部分の端縁より内側の部分に電気的に接
触し、かつ半導体基板の主表面に対してほぼ垂直方向に
底壁層部分の端縁より内側の部分から底壁層部分の上方
に延びるように形成されている。セルプレートは、スト
レージノードの上で誘電体膜を介在してストレージノー
ドの表面形状に沿って延在するように形成されている。

この発明に従った半導体記憶装置の製造方法は、以下
の工程を備える。

（ａ）第１導電型の半導体基板の主表面上に絶縁膜を介
在してゲート電極を互いに間隔を隔てて形成する工程。

（ｂ）ゲート電極によって隔てられた一方と他方の不純
物領域を形成する工程。

（ｃ）一方の不純物領域に電気的に接触し、ゲート電極
の上方に延在する配線層を形成する工程。

（ｄ）配線層を覆いかつ他方の不純物領域の表面を露出
させる絶縁層を形成する工程。

（ｅ）他方の不純物領域に電気的に接触し、かつゲート
電極と配線層の上方でゲート電極と配線層のそれぞれの
表面形状に沿って延在するように、ストレージノードを
構成する底壁層部分を形成する工程。

（ｆ）底壁層部分の端縁より内側の部分に電気的に接触
し、かつ半導体基板の主表面に対してほぼ垂直方向に底
壁層部分の端縁より内側の部分から底壁層部分の上方に
延びるように、ストレージノードを構成する立壁層部分
を形成する工程。

（ｇ）ストレージノードの上で誘電体膜を介在してスト
レージノードの表面形状に沿って延在するようにセルプ
レートを形成する工程。

［作用］ この発明においては、電荷蓄積部であるストレージノ
ードは、底壁層部分と立壁層部分とを含んでいる。底壁
層部分は、ゲート電極と配線層の上方でゲート電極と配
線層のそれぞれの表面形状に沿って延在している。立壁
層部分は、底壁層部分の端縁より内側の部分から底壁層
部分の上方に延びている。そのため、ストレージノード
の表面積は、底壁層部分の表面積だけでなく、立壁層部
分の両側面を含む表面積によってさらに拡大されるの
で、キャパシタ容量の増大を図ることができる。

また、一方の不純物領域に電気的に接触する配線層
は、ストレージノードの下方に形成されているので、ビ
ット線と基板とを接触させるための深いコンタクト孔の
形成は不要となる。さらに、ストレージノードはビット
線のコンタクト領域に影響されずに横方向に十分延びて
いるので、キャパシタ容量の増大を平面的にも図ること
ができる。

したがって、より小さな占有平面積で大きなキャパシ
タ容量を得ることが可能な電荷蓄積部を形成することが
できる。

［発明の実施例］ まず、この発明に関連したメモリセルの例を図につい
て説明する。

第１図（ａ）は、この発明に関連したスタックトキャ
パシタセルを有するDRAMのメモリセルの構造を概念的に
示す部分断面図、第１図（ｂ）は、その断面図に対応す
る部分平面図である。なお、第１図（ａ）は、第１図
（ｂ）のＩ−Ｉ線の断面を示す。また、第２図は、第１
図（ｂ）に示された部分平面図の向きを変えて示す平面
図である。これらの図を参照して、この発明に関連した
メモリセルの構造の一例について説明する。

ｐ型シリコン基板１の上には、ゲート酸化膜２を介し
てワード線と兼用のゲート電極３が多結晶シリコンによ
って形成されている。このワード線３は互いに所定の間
隔を隔てて一定方向に延びるように形成されている。ソ
ースまたはドレイン領域となるべきｎ型の不純物領域
は、低濃度不純物領域５と高濃度不純物領域６とからな
るLDD構造を有する。一方の不純物領域に電気的に接続
するように多結晶シリコンからなるビット線８が形成さ
れている。ビット線８は、ワード線３に直交するように
形成されている。他方の不純物領域には、多結晶シリコ
ンからなる下敷パッド９を介して電気的に接続するよう
にストレージノード11が形成されている。このストレー
ジノード11は、ビット線８の上方に形成された層間絶縁
膜10に開孔されたストレージノード開孔部11aの内表面
に沿って形成されている。ストレージノード11の上に
は、キャパシタ誘電体膜12を介してセルプレート13が形
成されている。

ビット線８は、ビット線コンタクト16において不純物
領域に電気的に接触するように形成されている。ストレ
ージノード11は、ストレージノードコンタクト15の部分
において下敷パッド９を介して不純物領域に電気的に接
触するように形成されている。このように、シリコン基
板１との電気的なコンタクトが形成されるので、活性領
域18は、第１図（ｂ）、第２図に示されるように、ビッ
ト線８とワード線３とに対して対角線方向に斜めに交わ
るように設けられる。

次に、上記のメモリセルの具体的な構造の形成方法に
ついて説明する。第3A図〜第3M図は、この発明に関連し
たスタックトキャパシタセルを有するメモリセルの製造
方法を工程順に示した部分断面図である。

まず、第3A図を参照して、ｐ型シリコン基板１の上の
素子形成領域を囲むようにシリコン酸化膜からなる分離
領域７が間隔を隔てて形成される。その後、全面上に熱
酸化処理が施されることにより、数100Å程度の膜厚を
有する熱酸化膜が形成される。その熱酸化膜21の上には
多結晶シリコン膜31およびシリコン酸化膜41が化学的気
相薄膜成長法（CVD法）によって形成される。そのシリ
コン酸化膜41の上には、所定のパターンに従ったレジス
ト膜17aが形成される。

第3B図に示すように、レジスト膜17aをマスクとして
用いて、シリコン酸化膜41および多結晶シリコン膜31
が、反応性イオンエッチング等の異方性エッチングを用
いて選択的に除去される。このようにして、活性領域内
の所望の部分にゲート電極３とシリコン酸化膜41aが形
成される。ゲート電極３と分離領域７とをマスクとして
用いて、10¹²〜10¹³cm^-2程度の低濃度の砒素またはリン
がシリコン基板１に注入される。

第3C図を参照して、シリコン基板１の全面上に、シリ
コン酸化膜42が形成される。

さらに、第3D図に示すように、異方性エッチングを用
いて、選択的にエッチング処理が施されることにより、
ゲート電極３の側壁部分のみにシリコン酸化膜からなる
サイドウォール４が形成される。このサイドウォール４
と分離領域７とをマスクとして用いて、高濃度のリンま
たは砒素がシリコン基板１に注入される。

第3E図を参照して、温度850〜900℃において炉内アニ
ーリング処理、または温度1000℃以上においてランプア
ニールによる急速アニーリング処理を施すことにより、
シリコン基板１に注入されたリンあるいは砒素が熱拡散
して、ソースまたはドレイン領域となるべき10¹⁶〜10¹⁸
cm^-3程度の低濃度のｎ型不純物領域５と10¹⁹〜10²¹cm^-1
程度の高濃度の不純物領域６とからなるLDD構造が形成
される。

第3F図に示すように、ビット線が接続されない不純物
領域5,6の上に、まず、シリコン酸化膜からなる絶縁膜1
40が形成される。その後、砒素またはリンが注入される
ことにより抵抗が下げられた多結晶シリコン膜81とシリ
コン酸化膜141とが、シリコン基板１の全面上にCVD法を
用いて形成される。シリコン酸化膜141の上には、所定
のパターンに従って、レジスト膜17bが形成される。

第3G図を参照して、このレジスト膜17bをマスクとし
て用いて異方性エッチング処理が施されることにより、
シリコン酸化膜141と多結晶シリコン膜81とが選択的に
除去される。このようにして、一方の不純物領域5,6の
みに接続するようにビット線８が形成される。

その後、第3H図に示すように、再び、シリコン酸化膜
142が、シリコン基板１の全面上にCVD法を用いて形成さ
れる。

第3I図に示すように、異方性エッチング処理が施され
ることにより、ビット線８の側壁のみに選択的にシリコ
ン酸化膜が残され、サイドウォール14が形成される。こ
れと同時に、キャパシタ部に接続される不純物領域5,6
の表面が露出される。

第3J図に示すように、シリコン基板１の全面上に、多
結晶シリコン膜91がCVD法を用いて形成される。この多
結晶シリコン膜91の上には、所定のパターンに従ってレ
ジスト膜17cが形成される。このレジスト膜17cをマスク
として用いて、異方性エッチング処理が施されることに
より、多結晶シリコンからなる下敷パッド９が形成され
る。

第3K図に示すように、シリコン基板１の全面上に厚
く、かつ平坦な表面を有するシリコン酸化膜101がCVD法
を用いて形成される。その後、このシリコン酸化膜101
の上に所定のパターンに従ってレジスト膜17dが形成さ
れる。このレジスト膜17dをマスクとして用いて、異方
性エッチング処理が施されることにより、下敷パッド９
の表面を露出するようにコンタクト孔が開孔される。

第3L図に示すように、そのコンタクト孔の内表面と層
間絶縁膜10の上表面に沿って、全面に多結晶シリコン膜
111が形成される。この多結晶シリコン膜111の上には、
所定のパターンに従ってレジスト膜17eが形成される。
このレジスト膜17eをマスクとして用いて、異方性エッ
チング処理が施されることによりストレージノード11が
形成される。

最後に、第3M図に示すように、キャパシタ誘電体膜12
がストレージノード11の表面上に形成される。このキャ
パシタ誘電体膜12の上には、多結晶シリコンからなるセ
ルプレート13がシリコン基板１の全面上に形成される。
このようにして、この発明に関連したスタックト・キャ
パシタセルを有するメモリセルが完成する。

次に、この発明に関連したスタックト・キャパシタセ
ル構造を有するメモリセルの一実施例について説明す
る。第４図は、この発明の一実施例としてメモリセルの
構造を示す部分断面図である。第１図に示された構造と
異なる点は、ストレージノード11がシリコン基板１の主
表面に対してほぼ垂直に延びるように形成された側壁部
分を有するとともに、その側壁部分の両側面が、セルプ
レート13の表面と対向するように形成されていることで
ある。これにより、さらにキャパシタ容量の拡大が図ら
れている。すなわち、第１図に示された構造によれば、
層間絶縁膜10の側壁に沿って形成されるストレージノー
ド11においては、その一方の側壁面のみがキャパシタと
して利用されているのに対し、第４図に示された構造に
よれば、ストレージノード11の両側面がキャパシタとし
て利用されている。したがって、第４図の構造を有する
キャパシタの容量は、第１図の構造を有するキャパシタ
に比べてさらに増大されている。また、第４図に示され
た構造では、以下の製造方法において詳細に述べるよう
に、シリコン窒化膜19が形成されている点が、第１図に
示された構造と異なっている。

次に、第４図に示されたメモリセル構造の製造方法に
ついて説明する。第5A図〜第5P図は、この発明の一実施
例のメモリセルの製造方法を工程順に示す部分断面図で
ある。なお、第5A図〜第5I図に示された製造工程は、第
3A図〜第3J図に示された製造工程と同様であるので、そ
の説明を省略する。

第5J図を参照して、キャパシタ部に接続される不純物
領域5,6の上に接触するように多結晶シリコンからなる
下敷パッド９が形成される。

第5K図を参照して、ビット線８が形成された領域のみ
を少なくとも覆うようにシリコン窒化膜19が形成され
る。

第5L図を参照して、シリコン基板１の全面上に厚いシ
リコン酸化膜101が形成される。

第5M図に示すように、シリコン酸化膜101の上に所定
のパターンに従って形成されたレジスト膜17dをマスク
として用いて、下敷パッド９の表面を露出するように層
間絶縁膜101aに深いコンタクト孔が開孔される。

第5N図に示すように、このコンタクト孔の内表面およ
び層間絶縁膜101aの上表面に沿って全面上に多結晶シリ
コン膜111が形成される。

第5O図に示すように、マスクを用いることなく、反応
性イオンエッチング等の異方性エッチング処理が施され
ることにより、多結晶シリコン膜111が全面においてエ
ッチングオフされる。このようにして、層間絶縁膜101a
の深いコンタクト孔の部分の側壁のみに多結晶シリコン
膜111が残される。その結果、多結晶シリコンからなる
下敷パッド９に接合するようにストレージノード11が形
成される。その後、層間絶縁膜101aがウェットエッチン
グにより全面除去される。このとき、予め、ビット線８
の形成領域の上方に形成されたシリコン窒化膜19がマス
クとして用いられることにより、ビット線８の上に形成
されたシリコン酸化膜が除去されることはない。

最後に、第5P図に示すように、下敷パッド９およびス
トレージノード11の表面を覆うようにキャパシタ誘電体
膜12が形成される。このキャパシタ誘電体膜12の上には
多結晶シリコンからなるセルプレート13が形成される。
以上のようにして、この発明の一実施例としてのメモリ
セルが完成する。

なお、上記実施例においては、メモリセルを構成する
MOSトランジスタにLDD構造を用いているが、シングル構
造、DDD構造、ゲートオーバラップ構造等のスイッチン
グ素子として動作するものであればどのような構造を採
用してもよい。

また、上記実施例においては、ゲート電極、ビット
線、下敷パッド、ストレージノード、セルプレートの材
料として多結晶シリコンを用いているが、シリコンの金
属化膜でもよく、あるいはそれらを積層した重ね膜を採
用してもよい。

［発明の効果］ 以上のようにこの発明によれば、ストレージノードを
半導体基板の主表面に対してほぼ垂直方向にも、水平方
向にも延びるように形成することができるので、ストレ
ージノードの表面積を一層拡大することができる。その
ため、キャパシタ容量のさらに一層の増大が可能とな
る。また、ビット線はストレージノードの下層に位置し
ているので、ビット線と基板との深いコンタクトも不要
となるので、製造工程上の不利な点も解消され得る。

【図面の簡単な説明】 第１図は、この発明に関連した半導体記憶装置のメモリ
セルの構造を示す部分断面図と、それに対応する部分平
面図である。 第２図は、この発明に関連した半導体記憶装置のメモリ
セルの平面的な配置を示す部分平面図である。 第3A図、第3B図、第3C図、第3D図、第3E図、第3F図、第
3G図、第3H図、第3I図、第3J図、第3K図、第3L図、第3M
図は、この発明に関連した半導体記憶装置のメモリセル
の製造方法を工程順に示す部分断面図である。 第４図は、この発明の一実施例による半導体記憶装置の
メモリセルの構造を示す部分断面図である。 第5A図、第5B図、第5C図、第5D図、第5E図、第5F図、第
5G図、第5H図、第5I図、第5J図、第5K図、第5L図、第5M
図、第5N図、第5O図、第5P図は、この発明の一実施例に
よる半導体記憶装置のメモリセルの製造方法を工程順に
示す部分断面図である。 第６図は、従来のDRAMの全体構成を示すブロック図であ
る。 第７図は、第６図に示されたDRAMの１つのメモリセルに
対応する等価回路図である。 第８図は、スタックト・キャパシタセルを有するメモリ
セルの構造の先行技術を示す部分断面図である。 第９図は、第８図に示された構造に対応するメモリセル
の平面的な配置を示す部分平面図である。 第10図は、従来のスタックト・キャパシタセルを有する
メモリセルの構造を示す部分断面図である。 第11図は、スタックト・キャパシタセルを有するメモリ
セルの構造のもう１つの先行技術を示す部分断面図であ
る。 第12図は、第11図に示された構造に対応するメモリセル
の平面的な配置を示す部分断面図である。 図において、１はシリコン基板、２はゲート酸化膜、３
はゲート電極、５は高濃度不純物領域、６は低濃度不純
物領域、８はビット線、11はストレージノード、12はキ
ャパシタ誘電体膜、13はセルプレートである。 なお、各図中、同一符号は同一または相当部分を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 木村 広嗣 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 佐藤 真一 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭63−278363（ＪＰ，Ａ) 特開 平２−257671（ＪＰ，Ａ) 特開 平３−46363（ＪＰ，Ａ) 特開 平２−94558（ＪＰ，Ａ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板上に形成された一方と他方の不
   純物領域を有する電界効果トランジスタと、その電界効
   果トランジスタの一方の不純物領域に接続された配線層
   と、他方の不純物領域に接続された電荷蓄積部とを備え
   た半導体記憶装置であって、 主表面を有する第１導電型の半導体基板と、 前記半導体基板に形成され、チャネル領域を規定するよ
   うに互いに間隔を隔てて形成された一方と他方の不純物
   領域と、 前記チャネル領域の上に絶縁膜を介在して形成されたゲ
   ート電極と、 前記一方の不純物領域に電気的に接触し、前記ゲート電
   極の上方に延在するように形成された配線層と、 前記他方の不純物領域に電気的に接触し、かつ前記ゲー
   ト電極と前記配線層の上方で前記ゲート電極と前記配線
   層のそれぞれの表面形状に沿って延在するように形成さ
   れた底壁層部分と、前記底壁層部分の端縁より内側の部
   分に電気的に接触し、かつ前記半導体基板の主表面に対
   してほぼ垂直方向に前記底壁層部分の端縁より内側の部
   分から前記底壁層部分の上方に延びるように形成された
   立壁層部分とを含むストレージノードと、 前記ストレージノードの上で誘電体膜を介在して前記ス
   トレージノードの表面形状に沿って延在するように形成
   されたセルプレートとを備えた、半導体記憶装置。
2. 【請求項２】半導体基板上に形成された一方と他方の不
   純物領域を有する電界効果トランジスタと、その電界効
   果トランジスタの一方の不純物領域に接続された配線層
   と、他方の不純物領域に接続された電荷蓄積部とを備え
   た半導体記憶装置の製造方法であって、 第１導電型の半導体基板の主表面上に絶縁膜を介在して
   ゲート電極を互いに間隔を隔てて形成する工程と、 前記ゲート電極によって隔てられた一方と他方の不純物
   領域を形成する工程と、 前記一方の不純物領域に電気的に接触し、前記ゲート電
   極の上方に延在する配線層を形成する工程と、 前記配線層を覆いかつ前記他方の不純物領域の表面を露
   出させる絶縁層を形成する工程と、 前記他方の不純物領域に電気的に接触し、かつ前記ゲー
   ト電極と前記配線層の上方で前記ゲート電極と前記配線
   層のそれぞれの表面形状に沿って延在するように、スト
   レージノードを構成する底壁層部分を形成する工程と、 前記底壁層部分の端縁より内側の部分に電気的に接触
   し、かつ前記半導体基板の主表面に対してほぼ垂直方向
   に前記底壁層部分の端縁より内側の部分から前記底壁層
   部分の上方に延びるように、ストレージノードを構成す
   る立壁層部分を形成する工程と、 前記ストレージノードの上で誘電体膜を介在して前記ス
   トレージノードの表面形状に沿って延在するようにセル
   プレートを形成する工程とを備えた、半導体記憶装置の
   製造方法。