JP2510973B2 - Semiconductor test equipment - Google Patents
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体試験装置に係り、特に多ピンVLSIの試
験を高精度タイミングで行なうことが可能な半導体試験
装置に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor test apparatus, and more particularly to a semiconductor test apparatus capable of testing a multi-pin VLSI with high precision timing.
従来の多ピンVLSI用の半導体試験装置としては、“19
83 インターナショナル テスト コンファレンス(19
83年)(1983 International Test Conference)におけ
るスティーブ ビイセット(Steve Bisset)による“ザ
ディベロップメント オブ ア テスターパーピン
ブイエルエスアイ テスト システム アーキテェクチ
ャー”(The Development of A Tester-per Pin VLSI T
est System Architecure)、及びミッチェル カタラノ
(Michael Catalano),リチャード フェルドマン(Ri
chard Feldman),ロバート クルチャンスキー(Rober
t Krutiansky),リチャード スワン(Richard Swan)
による“インデュビィデュアル シグナル パス キャ
リブレーション フォー マキシマム タイミング ア
キュラシー イン ア ハイ ピンカウント ブイエル
エスアイ テスト システム”(Individual Signal Pa
th Calibration For Maximum Timing Accuracy in A Hi
gh Pincount VLSI Test System)に記載されているもの
が知られている。As a conventional semiconductor tester for multi-pin VLSI, "19
83 International Test Conference (19
1983) (1983 International Test Conference) by Steve Bisset, “The Development of Attestor Perpin”
"Buyer SII Test System Architecture" (The Development of A Tester-per Pin VLSI T
est System Architecure), Mitchell Catalano, Richard Feldman (Ri)
chard Feldman), Robert Kurchanski (Rober
t Krutiansky), Richard Swan
"Individual Dual Signal Path Calibration For Maximum Timing Accuracy Accuracy In A High Pin Count Bryer S Test System" (Individual Signal Pa
th Calibration For Maximum Timing Accuracy in A Hi
gh Pincount VLSI Test System) is known.
上記文献に記載された半導体試験装置は、試験精度、
特にタイミング精度の向上を図ったものであり、次の様
な構成を有している。即ち、タイミング精度の向上を図
るためには、被試験素子のピンに印加する試験波形の出
力タイミングと応答信号の正常・異常を比較判定する判
定タイミングの両方の精度を、各ピン毎に向上させる必
要がある。そのため、上記文献に記載された半導体試験
装置は、上記した出力タイミングと判定タイミングを決
定するタイミング発生器を各ピン毎に設けているのであ
る。The semiconductor test device described in the above document has a test accuracy,
In particular, it is intended to improve the timing accuracy and has the following configuration. That is, in order to improve the timing accuracy, the accuracy of both the output timing of the test waveform applied to the pin of the device under test and the determination timing for comparing the normality / abnormality of the response signal are improved for each pin. There is a need. Therefore, the semiconductor test apparatus described in the above document is provided with a timing generator for determining the output timing and the determination timing for each pin.
しかし、VLSIの様に被試験素子の多ピン化が進むと、
各ピン対応に上記タイミング発生回路を設けることは、
半導体装置のハードウェアの増大、高価格化、消費電力
の増大等を招くという問題点を生じる。However, as the number of pins under test advances like VLSI,
Providing the above timing generation circuit for each pin
There is a problem that the hardware of the semiconductor device increases, the price increases, the power consumption increases, and the like.
本発明は上記した従来技術の問題点に鑑みなされたも
ので、多ピンVLSIの試験を高精度タイミングで行うこと
ができ、しかもハードウェアの増大や高価格化や消費電
力の増大等を抑制することが可能な半導体試験装置を提
供することを目的としている。The present invention has been made in view of the above-mentioned problems of the prior art, and it is possible to test a multi-pin VLSI with high precision timing, and to suppress an increase in hardware, an increase in price, an increase in power consumption, etc. It is an object of the present invention to provide a semiconductor test apparatus capable of performing the above.
本発明の半導体試験装置は、半導体の各ピンに対して
試験波形を出力し、その応答信号から半導体の合否の安
定を行う半導体試験装置に適用されるものであり、次の
特徴を有している。The semiconductor test apparatus of the present invention is applied to a semiconductor test apparatus that outputs a test waveform to each pin of a semiconductor and stabilizes the pass / fail of the semiconductor from the response signal thereof, and has the following features. There is.
すなわち、基本タイミング選択信号を出力する、各ピ
ン共通に1個設けられた第1の手段と、 上記第1の手段から出力される基本タイミング選択信
号に応じて、基本クロック信号の周期Tの整数倍の時間
だけ遅延した複数の基本タイミング信号を出力する、各
ピン共通に1個設けられた第2の手段と、 各アドレスに基本クロック信号の周期未満の互いに異
なるタイミング設定値をそれぞれ格納し、かつ上記第1
の手段から出力される基本タイミング選択信号をアドレ
ス信号として受け、そのアドレスに格納されているタイ
ミング設定値を出力するメモリと、任意のオフセット時
間を格納しているレジスタと、上記メモリから出力され
たタイミング設定値と上記レジスタから出力されたオフ
セット時間を加算する加算器と、上記複数の基本タイミ
ング信号の1つを受け、基本クロック信号の周期Tを単
位とし、上記加算器の出力に応じた時間だけ該基本タイ
ミング信号を遅延する第1の遅延回路と、第1の遅延回
路から出力される基本タイミング信号と基本クロック信
号との同期を取る同期回路と、上記同期回路から出力さ
れる基本タイミング信号を受け、T/n(nは正の整数)
を単位とし、上記加算器の出力に応じた時間だけ遅延し
て出力する第2の遅延回路とから構成される各ピン対応
に設けられた第3の手段とから成り、 上記第3の手段から出力されるタイミング信号に従っ
て試験波形の出力や合否の判定を行うことを特徴として
いる。That is, an integer of the period T of the basic clock signal is output according to the first means for outputting the basic timing selection signal, which is provided in common for each pin, and the basic timing selection signal output from the first means. A second means for outputting a plurality of basic timing signals delayed by a double time, which is provided for each pin in common, and each address stores different timing setting values less than the cycle of the basic clock signal, And the above first
Which receives the basic timing selection signal output from the means as an address signal and outputs the timing setting value stored at the address, the register storing an arbitrary offset time, and the memory output from the memory. An adder for adding the timing set value and the offset time output from the register, and one of the plurality of basic timing signals, the unit of which is the cycle T of the basic clock signal, and the time corresponding to the output of the adder. First delay circuit for delaying the basic timing signal only, a synchronizing circuit for synchronizing the basic timing signal output from the first delay circuit and the basic clock signal, and a basic timing signal output from the synchronizing circuit , T / n (n is a positive integer)
A second delay circuit for delaying and outputting by a time corresponding to the output of the adder in the unit of the above, and a third means provided corresponding to each pin. It is characterized in that the test waveform is output and whether the test result is passed or not is determined in accordance with the output timing signal.
本発明によれば、上記第3の手段が基本クロック信号
の周期Tを単位とする所定時間だけ基本タイミング信号
を遅延した後、該遅延した基本タイミング信号と基本ク
ロック信号との同期を取るため、上記基本タイミング信
号が通過する各種回路の伝播遅延時間等が周囲温度の変
動や電源電圧の変動に起因して変化しても、該遅延時間
の変化が基本クロックの1周期以内の変化であるなら
ば、自動的に吸収することが可能になる。According to the present invention, the third means delays the basic timing signal by a predetermined time in units of the cycle T of the basic clock signal, and then synchronizes the delayed basic timing signal with the basic clock signal. Even if the propagation delay time of each circuit through which the basic timing signal passes changes due to the fluctuation of the ambient temperature or the fluctuation of the power supply voltage, if the change of the delay time is within one cycle of the basic clock. If so, it will be possible to absorb it automatically.
また、本発明によれば、上記第3の手段の第2の遅延
回路が、上記同期回路から出力される基本タイミング信
号をT/nを単位とする所定時間だけ遅延した後に出力す
るので、上記基本タイミング信号が通過する各種回路の
伝播遅延時間や信号線の長短等に基づく試験タイミング
の誤差を除去することが可能になる。Further, according to the present invention, the second delay circuit of the third means outputs the basic timing signal output from the synchronization circuit after delaying it by a predetermined time in units of T / n. It is possible to remove an error in the test timing based on the propagation delay time of various circuits through which the basic timing signal passes, the length of the signal line, and the like.
したがって、本発明によれば、ハードウェアの増大や
高価格化や消費電力の増大をまねくことなく、多ピンVL
SIの試験を高精度タイミングで行なうことができる。Therefore, according to the present invention, the multi-pin VL can be used without increasing the hardware, increasing the price, and increasing the power consumption.
SI test can be performed with high precision timing.
以下、添付の図面に示す実施例により、更に詳細に本
発明について説明する。Hereinafter, the present invention will be described in more detail with reference to the embodiments shown in the accompanying drawings.
第1図は本発明の一実施例を示すブロック図であり、
図示する様に、発振器100とパターン発生器101と基本タ
イミング発生器102とピンコントロール部103a〜103nか
ら構成されている。ピンコントロール部103a〜103nは、
被試験素子のピン数に対応した数だけ設けられ、各ピン
コントロール部103a〜103nは同一の構成を有している。
従って、以下の説明では、ピンコントロール部103aを用
いて説明する。FIG. 1 is a block diagram showing an embodiment of the present invention,
As shown in the figure, it is composed of an oscillator 100, a pattern generator 101, a basic timing generator 102, and pin control units 103a to 103n. The pin control units 103a to 103n are
The pin control units 103a to 103n are provided in the same number as the number of pins of the device under test, and have the same configuration.
Therefore, in the following description, the pin control unit 103a will be used.
発振器100は基本クロック信号1を基本タイミング発
生器102に出力する。基本タイミング発生器102は、パタ
ーン発生器101から出力される基本タイミング選択信号2
2に従って、基本クロック信号1を分周し、第2図に示
す様に、基本クロック信号1の周期Tの整数倍の周期
(n1T,n2T等、以下テスト周期という。)を持つテス
ト周期信号23を出力する。これと同時に、基本タイミン
グ信号発生器102は、基本タイミング選択時信号22に従
って第2図に示す様に、テスト周期信号23の出力時点t
1,t2から、基本クロック信号1の周期Tの整数倍の時間
m1T,m2T等だけ遅延した複数の基本タイミング信号3
を出力する。ここで、第2図に示す様に、テスト周期信
号23の出力タイミングで定められるテスト周期(n1T,n
2T)は、基本タイミング選択信号22に応じて変化し、
同様に1つの基本タイミング信号3の遅延時間(m1T,m
2T等)も基本タイミング選択信号22に応じて変化す
る。The oscillator 100 outputs the basic clock signal 1 to the basic timing generator 102. The basic timing generator 102 outputs the basic timing selection signal 2 output from the pattern generator 101.
The basic clock signal 1 is divided in accordance with 2, and has a cycle (n 1 T, n 2 T, etc., hereinafter referred to as a test cycle) that is an integral multiple of the cycle T of the basic clock signal 1 as shown in FIG. The test cycle signal 23 is output. At the same time, the basic timing signal generator 102 outputs the test period signal 23 at the output time t according to the basic timing selection signal 22 as shown in FIG.
A plurality of basic timing signals 3 delayed from 1 and t 2 by a time m 1 T, m 2 T which is an integral multiple of the period T of the basic clock signal 1.
Is output. Here, as shown in FIG. 2, the test cycle (n 1 T, n
2 T) changes according to the basic timing selection signal 22,
Similarly, the delay time of one basic timing signal 3 (m 1 T, m
2 T, etc.) is also changed in accordance with the basic timing selection signal 22.
パターン発生器101は、上記したテスト周期信号23に
よって定められるテスト周期に亘って、複数のテストパ
ターン信号2を出力する。The pattern generator 101 outputs a plurality of test pattern signals 2 over the test cycle defined by the test cycle signal 23 described above.
ピンコントロール部103aのセレクタ104aは、複数のテ
ストパターン信号2から1つのテストパターン信号を選
択し、波形フォーマッタにテストパターン信号4として
出力する。同様に、セレクタ104aは複数のテストパター
ン信号2からテスト結果の期待値を示すテストパターン
信号5を選択してディジタルコンパレータ109aに出力す
る。同様に、セクレタ105aは、複数の基本タイミング信
号3から少なくとも1つの基本タイミング信号を選択
し、タイミング調整器106a,107aに基本タイミング信号
6,7として出力する。The selector 104a of the pin control unit 103a selects one test pattern signal from the plurality of test pattern signals 2 and outputs it as the test pattern signal 4 to the waveform formatter. Similarly, the selector 104a selects the test pattern signal 5 indicating the expected value of the test result from the plurality of test pattern signals 2 and outputs it to the digital comparator 109a. Similarly, the secreter 105a selects at least one basic timing signal from the plurality of basic timing signals 3 and outputs the basic timing signal to the timing adjusters 106a and 107a.
Output as 6,7.
タイミング調整器106a,107aは、それぞれセレクタ105
aで選択された基本タイミング信号6,7と基本クロック信
号1を受け、基本クロック信号1で同期をとった後、基
本クロック信号1の分解能以上の分解能を有するタイミ
ング信号8,9を出力する。The timing adjusters 106a and 107a are respectively the selector 105
After receiving the basic timing signals 6 and 7 selected in a and the basic clock signal 1 and synchronizing with the basic clock signal 1, the timing signals 8 and 9 having a resolution higher than that of the basic clock signal 1 are output.
波形フォーマッタ108aは、テストパターン信号4とタ
イミング信号8を受け、試験波形を作成し、ドライバ11
0aを介して出力する。この試験波形は被試験素子(図示
せず)に入力され、被試験素子からの応答信号はコンパ
レータ111aに入力される。The waveform formatter 108a receives the test pattern signal 4 and the timing signal 8 and creates a test waveform, and the driver 11
Output via 0a. This test waveform is input to the device under test (not shown), and the response signal from the device under test is input to the comparator 111a.
コンパレータ111aは、被試験素子からの応答信号と所
定電圧とを比較し、ディジタル応答信号を出力する。デ
ィジタルコンパレータ109aは、上記ディジタル応答信号
と試験結果の期待値を示すテストパターン信号5とが一
致するか否かの比較判定を、タイミング信号9の入力タ
イミングで実行する。以上の様にして、被試験素子の試
験が各ピン毎に行なわれる。The comparator 111a compares the response signal from the device under test with a predetermined voltage and outputs a digital response signal. The digital comparator 109a makes a comparison / judgment at the input timing of the timing signal 9 as to whether or not the digital response signal and the test pattern signal 5 indicating the expected value of the test result match. As described above, the device under test is tested for each pin.
次に、第1図に示すタイミング調整器106a,107aの動
作の詳細を第3図と第4図を用いて説明する。尚、タイ
ミング調整器106aと107aは同一構成を有しているため、
ここではタイミング調整器106aについて説明する。第3
図に示す様に、タイミング調整器106aは、基本クロック
信号1の周期未満のタイミング設定値が格納されている
メモリ202と、タイミング設定に任意時間のオフセット
を加えるためのオフセット値を格納するレジスタ201,レ
ジスタ201から出力されたオフセット値24とメモリ202か
ら読み出されたタイミング情報25を加算演算するALU203
と,基本クロック信号1の分解能で作成したタイミング
信号7を、基本クロックの分解能で遅延させる遅延回路
204と、遅延回路204で遅延したタイミング信号20を基本
クロック信号1と周期をとるDフリップフロップ205と,
Dフリップフロップ205の出力21を基本クロック信号1以
上の分解能で遅延させる遅延回路206により構成され
る。ここで、分解能とは、例えばタイミング信号20,9が
理論値“1"となる立ち上がり時刻t3,t4をどの位の時間
単位で制御することが可能かを示すもので、時間のディ
メンションを有しているものである。具体的には、第2
図に示す基本タイミング信号3は、周期Tの整数倍とい
う単位でしかその立ち上がり時間を制御することができ
ないため、分解能はTとなる。Next, details of the operation of the timing adjusters 106a and 107a shown in FIG. 1 will be described with reference to FIGS. Since the timing adjusters 106a and 107a have the same configuration,
Here, the timing adjuster 106a will be described. Third
As shown in the figure, the timing adjuster 106a includes a memory 202 that stores a timing setting value that is less than the cycle of the basic clock signal 1, and a register 201 that stores an offset value for adding an arbitrary time offset to the timing setting. An ALU 203 that performs addition operation of the offset value 24 output from the register 201 and the timing information 25 read from the memory 202
And a delay circuit for delaying the timing signal 7 created with the resolution of the basic clock signal 1 with the resolution of the basic clock.
204, a D flip-flop 205 that takes the timing signal 20 delayed by the delay circuit 204 and the cycle of the basic clock signal 1,
It is composed of a delay circuit 206 that delays the output 21 of the D flip-flop 205 with a resolution equal to or higher than the basic clock signal 1. Here, the resolution indicates, for example, in what time unit it is possible to control the rising times t 3 and t 4 at which the timing signals 20 and 9 have the theoretical value “1”. I have it. Specifically, the second
Since the rising time of the basic timing signal 3 shown in the figure can be controlled only in units of an integral multiple of the period T, the resolution is T.
第4図に従って、第3図に示すタイミング調整器106a
の動作を説明する。タイミング選択信号22によって、メ
モリ202の読み出しが行なわれ、タイミング情報25が出
力される。一方、レジスタ201からオフセット値24が出
力され、ALU203がタイミング情報25とオフセット値24と
を加算し、加算値26を出力する。この加算値26によっ
て、遅延回路204と206の遅延時間が設定される。ここ
で、遅延回路204は加算値26に応じて、Tの単位(Tは
基本クロック信号1の周期)で遅延時間を設定できるよ
うに構成されている。この遅延回路204の働きによつ
て、タイミング信号7がTの単位で設定時間遅延され、
タイミング信号20に変換される。このタイミング信号20
は、Dフリツプフロツプ205で基本クロツク信号1と同
期をとつた後、遅延回路206に入力される。According to FIG. 4, the timing adjuster 106a shown in FIG.
Will be described. The memory 202 is read by the timing selection signal 22 and the timing information 25 is output. On the other hand, the offset value 24 is output from the register 201, the ALU 203 adds the timing information 25 and the offset value 24, and outputs the added value 26. The added value 26 sets the delay times of the delay circuits 204 and 206. Here, the delay circuit 204 is configured so that the delay time can be set in units of T (T is the cycle of the basic clock signal 1) according to the added value 26. Due to the function of the delay circuit 204, the timing signal 7 is delayed by the unit of T for the set time,
Converted to timing signal 20. This timing signal 20
Is synchronized with the basic clock signal 1 at the D flip-flop 205 and then input to the delay circuit 206.
遅延回路206は、加算値26に応じて、T/n(nは整数)
の単位で遅延時間を設定できる様に構成されている。こ
の遅延回路206の働きによつて、分解能がTであつたタ
イミング信号21が分解能T/nのタイミング信号9に変換
される。The delay circuit 206 is T / n (n is an integer) according to the added value 26.
The delay time can be set in units of. By the function of the delay circuit 206, the timing signal 21 having the resolution T is converted into the timing signal 9 having the resolution T / n.
タイミング調整器106,107は、次の様な働きをする。
各ピンに対応したピンコントロール部103a〜103nがセレ
クタ104,105で同一のタイミング信号を選択し、同一の
タイミング設定が行なわれた場合に、ピンコントロール
部103a〜103nから出力された試験波形が被試験素子に同
じタイミングで入力される様にするものである。もう一
つの働きは、被試験素子から各ピンコントロール部103a
〜103nに同一のタイミングで出力信号が入力された場合
に同一の判定結果を得られる様にするためである。これ
は、ピンコントロール部103a〜103nを構成する半導体素
子の伝播遅延時間のバラツキ、各ピンコントロール部10
3a〜103nから被試験素子までの配線長の違いを、タイミ
ング調整器106,107内のレジスタ201にオフセツト値24と
して与て補正することによりなされる。この様にして、
伝播遅延時間、信号線の長短に基づく試験タイミングの
誤差が除去され、かつ分解能がT/nのタイミング信号9
が形成される。The timing adjusters 106 and 107 have the following functions.
When the pin control units 103a to 103n corresponding to each pin select the same timing signal by the selectors 104 and 105 and the same timing setting is performed, the test waveform output from the pin control units 103a to 103n is the element under test. The input is made at the same timing. Another function is to control each pin control unit 103a from the device under test.
This is because the same determination result can be obtained when the output signals are input to 103n at the same timing. This is because of variations in the propagation delay time of the semiconductor elements that form the pin control units 103a to 103n.
The difference in the wiring length from 3a to 103n to the device under test is given to the register 201 in the timing adjusters 106 and 107 as the offset value 24 to correct it. In this way
Timing signal with test timing error due to propagation delay time and signal line length is removed, and resolution is T / n.
Is formed.
以上の説明から明らかな様に、上記の実施例によれ
ば、各ピン対応に設けられているピンコントロール部10
3a〜103nの全てにタイミング発生器を設けることなく、
基本タイミング発生器を1個設け、各ピンコントロール
部103a〜103nにはタイミング調整器を設ける構成とした
ため、高いタイミング精度で被試験波形を出力でき、か
つ高いタイミング精度で合否の判定を行なえる半導体試
験装置を提供することができる。As is apparent from the above description, according to the above embodiment, the pin control unit 10 provided for each pin is provided.
Without providing a timing generator for all 3a to 103n,
Since a single basic timing generator is provided and a timing adjuster is provided in each of the pin control units 103a to 103n, a waveform under test can be output with high timing accuracy, and a pass / fail judgment can be performed with high timing accuracy. A test device can be provided.
本発明によれば、基本タイミング信号が通過する各種
回路の伝播遅延時間等が周囲温度の変動や電源電圧の変
動に起因して変化しても、該遅延時間の変化が基本クロ
ツクの1周期以内の変化であるならば、自動的に吸収す
ることができる。また、本発明によれば、上記基本タイ
ミング信号が通過する各種回路の伝播遅延時間や信号線
の長短等に基づく試験タイミングの誤差を除去すること
ができる。さらに、本発明によれば、ハードウエアの増
大や高価格化や消費電力の増大をまねくことなく、多ピ
ンVLSIの試験を高精度タイミングで行なうことが可能な
半導体試験装置を提供することができる。According to the present invention, even if the propagation delay time of various circuits through which the basic timing signal passes changes due to the fluctuation of the ambient temperature or the fluctuation of the power supply voltage, the change of the delay time is within one cycle of the basic clock. If it is a change of, it can be automatically absorbed. Further, according to the present invention, it is possible to eliminate an error in the test timing based on the propagation delay time of various circuits through which the basic timing signal passes, the length of the signal line, and the like. Further, according to the present invention, it is possible to provide a semiconductor test apparatus capable of performing a multi-pin VLSI test with high precision timing without increasing hardware, increasing cost, and increasing power consumption. .
第1図は本発明による半導体試験装置の一実施例を示す
ブロック図、第2図は第1図に示す実施例の動作を示す
タイムチャート、第3図は第1図に示す実施例の要部で
あるタイミング調整器を示すブロック図、第4図は第3
図に示すタイミング調整器の動作を示すタイムチャート
である。 100……発振器、101……パターン発生器、102……タイ
ミング発生器、103a〜103n……ピンコントロール部、10
4a……セレクタ、105a……セクレタ、106a,107a……タ
イミング発生器、108a……波形フォーマッタ、109a……
ディジタルコンパレータ、110a……ドライバ、111a……
コンパレータ、201……レジスタ、202……メモリ、203
……ALU、204……遅延回路、205……Dフリツプフロツ
プ、206……遅延回路。FIG. 1 is a block diagram showing an embodiment of a semiconductor test apparatus according to the present invention, FIG. 2 is a time chart showing the operation of the embodiment shown in FIG. 1, and FIG. 3 is a summary of the embodiment shown in FIG. FIG. 4 is a block diagram showing a timing adjuster which is a part of FIG.
6 is a time chart showing the operation of the timing adjuster shown in the figure. 100 ... Oscillator, 101 ... Pattern generator, 102 ... Timing generator, 103a to 103n ... Pin control section, 10
4a ... Selector, 105a ... Secreter, 106a, 107a ... Timing generator, 108a ... Waveform formatter, 109a ...
Digital comparator, 110a …… Driver, 111a ……
Comparator, 201 ... Register, 202 ... Memory, 203
... ALU, 204 ... delay circuit, 205 ... D flip-flop, 206 ... delay circuit.
Claims (1)
し、その応答信号から半導体の合否の判定を行う半導体
試験装置において、 基本タイミング選択信号を出力する、各ピン共通に1個
設けられた第1の手段と、 上記第1の手段から出力される基本タイミング選択信号
に応じて、基本クロック信号の周期Tの整数倍の時間だ
け遅延した複数の基本タイミング信号を出力する、各ピ
ン共通に1個設けられた第2の手段と、 各アドレスに基本クロック信号の周期未満の互いに異な
るタイミング設定値をそれぞれ格納し、かつ上記第1の
手段から出力される基本タイミング選択信号をアドレス
信号として受け、そのアドレスに格納されているタイミ
ング設定値を出力するメモリと、任意のオフセット時間
を格納しているレジスタと、上記メモリから出力された
タイミング設定値と上記レジスタから出力されたオフセ
ット時間を加算する加算器と、上記複数の基本タイミン
グ信号の1つを受け、基本クロック信号の周期Tを単位
とし、上記加算器の出力に応じた時間だけ該基本タイミ
ング信号を遅延する第1の遅延回路と、第1の遅延回路
から出力される基本タイミング信号と基本クロック信号
との同期を取る同期回路と、上記同期回路から出力され
る基本タイミング信号を受け、T/n(nは正の整数)を
単位とし、上記加算器の出力に応じた時間だけ遅延して
出力する第2の遅延回路とから構成される各ピン対応に
設けられた第3の手段とから成り、 上記第3の手段から出力されるタイミング信号に従って
試験波形の出力や合否の判定を行うことを特徴とする半
導体試験装置。1. A semiconductor test apparatus for outputting a test waveform to each pin of a semiconductor, and judging whether the semiconductor is acceptable or not from the response signal thereof. One of them is provided commonly to each pin for outputting a basic timing selection signal. Common to each pin, which outputs a plurality of basic timing signals delayed by an integral multiple of the period T of the basic clock signal according to the first means and the basic timing selection signal output from the first means. A second means provided for each address, and different timing setting values less than the cycle of the basic clock signal are stored in each address, and the basic timing selection signal output from the first means is used as an address signal. The memory that receives and outputs the timing setting value stored at that address, the register that stores the arbitrary offset time, and the memory An adder for adding the output timing set value and the offset time output from the register, and one of the plurality of basic timing signals, and using the cycle T of the basic clock signal as a unit, A first delay circuit for delaying the basic timing signal by a time corresponding to the time, a synchronizing circuit for synchronizing the basic timing signal output from the first delay circuit and the basic clock signal, and an output from the synchronizing circuit. A second delay circuit that receives the basic timing signal and delays for a time corresponding to the output of the adder in units of T / n (n is a positive integer) and outputs the delayed signal And a pass / fail judgment according to the timing signal output from the third means.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60016466A JP2510973B2 (en) | 1985-02-01 | 1985-02-01 | Semiconductor test equipment |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60016466A JP2510973B2 (en) | 1985-02-01 | 1985-02-01 | Semiconductor test equipment |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61176871A JPS61176871A (en) | 1986-08-08 |
JP2510973B2 true JP2510973B2 (en) | 1996-06-26 |
Family
ID=11917029
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60016466A Expired - Lifetime JP2510973B2 (en) | 1985-02-01 | 1985-02-01 | Semiconductor test equipment |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2510973B2 (en) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4332392B2 (en) | 2003-09-12 | 2009-09-16 | 株式会社アドバンテスト | Test equipment |
JP4354235B2 (en) | 2003-09-12 | 2009-10-28 | 株式会社アドバンテスト | Test apparatus and adjustment method |
JP4354236B2 (en) * | 2003-09-12 | 2009-10-28 | 株式会社アドバンテスト | Test equipment |
JP4388905B2 (en) | 2004-02-27 | 2009-12-24 | 富士フイルム株式会社 | Card issuing system, card issuing method, and card issuing program |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5832178A (en) * | 1981-08-19 | 1983-02-25 | Advantest Corp | Ic tester |
-
1985
- 1985-02-01 JP JP60016466A patent/JP2510973B2/en not_active Expired - Lifetime
Non-Patent Citations (1)
Title |
---|
昭和59年度電気通信学会総合全国大会講演論文集「分冊2:PART2]P.354 |
Also Published As
Publication number | Publication date |
---|---|
JPS61176871A (en) | 1986-08-08 |
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