JP2591263B2 - 適応型受信機 - Google Patents
適応型受信機Info
- Publication number
- JP2591263B2 JP2591263B2 JP2167054A JP16705490A JP2591263B2 JP 2591263 B2 JP2591263 B2 JP 2591263B2 JP 2167054 A JP2167054 A JP 2167054A JP 16705490 A JP16705490 A JP 16705490A JP 2591263 B2 JP2591263 B2 JP 2591263B2
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- JP
- Japan
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- signal
- output
- adaptive
- receiver
- correlation
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- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Noise Elimination (AREA)
- Radio Transmission System (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、フェージング伝送路の特性を自動的に推定
して最適な受信機特性を適応的に構成する，適応マッチ
ドフィルタを有する適応型受信機に係り、特に適応マッ
チドフィルタを制御する相関値の処理回路を改善した適
応型受信機に関する。
して最適な受信機特性を適応的に構成する，適応マッチ
ドフィルタを有する適応型受信機に係り、特に適応マッ
チドフィルタを制御する相関値の処理回路を改善した適
応型受信機に関する。
見通し外通信は電波の対流圏散乱・山岳回折等を利用
して通信を行うものであり、直接波を受信するものでは
なく間接波を受信しているため、フェージングが発生し
やすい。近年、見通し外通信のうちデジタル信号伝送に
おいては、フェージングを克服するため適応マッチドフ
ィルタあるいは適応等化技術を使用した適応型受信機の
提案がなされている。このフェージング伝送路を対象と
した本明細書で説明する適応型受信機は、デジタル信号
が伝送されるダイバーシチ伝送路に対して適応マッチド
フィルタとして動作するトランスバーサルフィルタをダ
イバーシチ多重度に比例した個数分設けたもので、例え
ば第３図のブロック図に示すように構成されている。
して通信を行うものであり、直接波を受信するものでは
なく間接波を受信しているため、フェージングが発生し
やすい。近年、見通し外通信のうちデジタル信号伝送に
おいては、フェージングを克服するため適応マッチドフ
ィルタあるいは適応等化技術を使用した適応型受信機の
提案がなされている。このフェージング伝送路を対象と
した本明細書で説明する適応型受信機は、デジタル信号
が伝送されるダイバーシチ伝送路に対して適応マッチド
フィルタとして動作するトランスバーサルフィルタをダ
イバーシチ多重度に比例した個数分設けたもので、例え
ば第３図のブロック図に示すように構成されている。
第３図において、ｎ（ｎは正の整数）重ダイバーシチ
受信方式で適用される適応型受信機は、第１のダイバー
シチ伝送路信号（受信データ）が入力端子1aを介して入
力するトランスバーサルフィルタである適応マッチドフ
ィルタ3aと、他のダイバーシチ伝送路信号が入力端子1b
〜1nを介して入力する適応マッチドフィルタ3b〜3nを備
える。これらは符号3aのもので例示するように、ダイバ
ーシチ伝送路信号（高周波信号である受信データ）を所
定時間τ宛多段に遅延させる複数の遅延器34,同35,…
と、各遅延出力（タップ出力）を一方の入力とする複素
乗算器31,同32,…と、各複素乗算器31,32の出力を総和
してそれを当該フィルタの出力とする加算器33とで基本
的に構成される。
受信方式で適用される適応型受信機は、第１のダイバー
シチ伝送路信号（受信データ）が入力端子1aを介して入
力するトランスバーサルフィルタである適応マッチドフ
ィルタ3aと、他のダイバーシチ伝送路信号が入力端子1b
〜1nを介して入力する適応マッチドフィルタ3b〜3nを備
える。これらは符号3aのもので例示するように、ダイバ
ーシチ伝送路信号（高周波信号である受信データ）を所
定時間τ宛多段に遅延させる複数の遅延器34,同35,…
と、各遅延出力（タップ出力）を一方の入力とする複素
乗算器31,同32,…と、各複素乗算器31,32の出力を総和
してそれを当該フィルタの出力とする加算器33とで基本
的に構成される。
また、各適応マッチドフィルタ3a〜3nに対応して設け
られる相関回路40a〜40nは、符号40aのもので例示する
ように、対応する適応マッチドフィルタの入力信号（高
周波信号）を所定時間τ宛多段に遅延させる複数の遅延
器44,同45,…と、各遅延出力（タップ出力）を一方の入
力とする相関器41,同42,…と、出力端子２へ送出される
当該受信機の受信出力（送信データ推定値）を変調器16
および乗算器22を介して受けてそれを前記相関器41,同4
2,…の他方の入力へ分配出力する分配器43とで基本的に
構成され、相関器41,42,…の出力（複素ベースバンド信
号）は複素乗算器31,32,…の対応するものの他方の入力
となっている。
られる相関回路40a〜40nは、符号40aのもので例示する
ように、対応する適応マッチドフィルタの入力信号（高
周波信号）を所定時間τ宛多段に遅延させる複数の遅延
器44,同45,…と、各遅延出力（タップ出力）を一方の入
力とする相関器41,同42,…と、出力端子２へ送出される
当該受信機の受信出力（送信データ推定値）を変調器16
および乗算器22を介して受けてそれを前記相関器41,同4
2,…の他方の入力へ分配出力する分配器43とで基本的に
構成され、相関器41,42,…の出力（複素ベースバンド信
号）は複素乗算器31,32,…の対応するものの他方の入力
となっている。
つまり、相関回路40a〜40nは、対応する適応マッチド
フィルタの受信データと送信データ推定値との相関値を
求め、それに基づき適応マッチドフィルタとしてのトラ
ンスバーサルフィルタのタップゲイン（重み付け）を調
整し、そのトランスバーサルフィルタを適応マッチドフ
ィルタとして動作させるものである。
フィルタの受信データと送信データ推定値との相関値を
求め、それに基づき適応マッチドフィルタとしてのトラ
ンスバーサルフィルタのタップゲイン（重み付け）を調
整し、そのトランスバーサルフィルタを適応マッチドフ
ィルタとして動作させるものである。
適応マッチドフィルタ3a〜3nの各出力は加算器５にて
線形合成されて自動利得制御増幅器６へ入力し、ここで
利得制御を受けて前方等化器７と相関回路17aの一方の
入力へそれぞれ供給される。
線形合成されて自動利得制御増幅器６へ入力し、ここで
利得制御を受けて前方等化器７と相関回路17aの一方の
入力へそれぞれ供給される。
相関回路17aは、他方の入力に減算器12の出力（誤差
信号）が変調器15および乗算器21を介して入力し、両入
力の相関値に基づく制御信号を前方等化器７の他方の入
力へ与える。前方等化器７は、相関回路17aの出力に基
づきタップゲインを調整し、自動利得制御増幅器６の出
力信号についてパルスの前縁に起因する符号間干渉を除
去することを言う。この前方等化器７の出力信号は復調
器９にて復調され、減算器10へ向けて出力される。
信号）が変調器15および乗算器21を介して入力し、両入
力の相関値に基づく制御信号を前方等化器７の他方の入
力へ与える。前方等化器７は、相関回路17aの出力に基
づきタップゲインを調整し、自動利得制御増幅器６の出
力信号についてパルスの前縁に起因する符号間干渉を除
去することを言う。この前方等化器７の出力信号は復調
器９にて復調され、減算器10へ向けて出力される。
相関回路18aは、乗算器21を介して出力される変調器1
5の出力と変調器16の出力との相関値に基づく制御信号
を後方等化器８へ出力する。後方等化器８は変調器16の
出力と相関回路18の出力に基づき所定の帰還信号を形成
し、それを減算器10へ出力する。減算器10は復調器９の
出力信号から後方等化器８の出力である前記帰還信号を
減算し、即ちパルスの後縁に起因する符号間干渉を除去
し、出力する。
5の出力と変調器16の出力との相関値に基づく制御信号
を後方等化器８へ出力する。後方等化器８は変調器16の
出力と相関回路18の出力に基づき所定の帰還信号を形成
し、それを減算器10へ出力する。減算器10は復調器９の
出力信号から後方等化器８の出力である前記帰還信号を
減算し、即ちパルスの後縁に起因する符号間干渉を除去
し、出力する。
判定器11は、減算器10の出力を予め定められているス
レッショルド値によって識別判定し、再生されたパルス
信号を受信出力として出力端子２へ出力するが、この判
定器11に並列出力される減算器12は判定器11の入出力信
号の差を求め、それを誤差信号として変調器15へ出力す
る。なお、復調器9,変調器15および同16は発振器20から
のローカル信号（例えば70MHz）に基き作動する。ま
た、前方等化器７は線形等化器，後方等化器８は非線形
等化を行い判定帰還等化器と称されることは周知の通り
である。なお、前方等化器７および後方等化器８は適応
マッチドフィルタ3aと，相関回路17aおよび同18aは相関
回路40aと同一構成となっている。
レッショルド値によって識別判定し、再生されたパルス
信号を受信出力として出力端子２へ出力するが、この判
定器11に並列出力される減算器12は判定器11の入出力信
号の差を求め、それを誤差信号として変調器15へ出力す
る。なお、復調器9,変調器15および同16は発振器20から
のローカル信号（例えば70MHz）に基き作動する。ま
た、前方等化器７は線形等化器，後方等化器８は非線形
等化を行い判定帰還等化器と称されることは周知の通り
である。なお、前方等化器７および後方等化器８は適応
マッチドフィルタ3aと，相関回路17aおよび同18aは相関
回路40aと同一構成となっている。
制御回路23は復調器９からベースバンドのクロック信
号を入力し、クロック信号に同期して復調されたデータ
の最も符号間干渉の少ない時間に乗算器21および同22を
オン・オフし、サンプリング制御する。乗算器21および
同22からのサンプリングされた高周波出力はそれぞれ相
関回路17aおよび40a〜40nに出力される。
号を入力し、クロック信号に同期して復調されたデータ
の最も符号間干渉の少ない時間に乗算器21および同22を
オン・オフし、サンプリング制御する。乗算器21および
同22からのサンプリングされた高周波出力はそれぞれ相
関回路17aおよび40a〜40nに出力される。
斯くして、出力端子２には、選択性フェージングに殆
ど影響されない受信出力（送信データ推定値）が得られ
る。
ど影響されない受信出力（送信データ推定値）が得られ
る。
以上述べた従来の適応型受信機においては、適応マッ
チドフィルタに対応する相関回路に入力される一つの相
関信号は、通常、復調されたデータの符号間干渉の最も
少ない時間，即ちデータのアイパターンの最も開いた位
置で求められる。そのため、変調器から出力される高周
波信号の信号である前記の相関信号を乗算器に入力し、
乗算器をクロック信号に同期してオン・オフし、サンプ
リングして前記相関信号を得ていた。また、相関器にお
いては、相関器にて積分し平均値検波された信号が適応
マッチドフィルタに出力されているが、その出力はサン
プリング比率に対応しているため、出力電圧が低いとい
う欠点があった。そのため相関器の出力回路には大きな
利得が要求され、それに付随して電源リップル，リー
ク，外部雑音等の影響を受けやすくなるなどの欠点があ
った。また、前記の相関信号は高周波帯でサンプングさ
れるため、回路が高価，大型であり、且つ集積化しにく
いという欠点があった。
チドフィルタに対応する相関回路に入力される一つの相
関信号は、通常、復調されたデータの符号間干渉の最も
少ない時間，即ちデータのアイパターンの最も開いた位
置で求められる。そのため、変調器から出力される高周
波信号の信号である前記の相関信号を乗算器に入力し、
乗算器をクロック信号に同期してオン・オフし、サンプ
リングして前記相関信号を得ていた。また、相関器にお
いては、相関器にて積分し平均値検波された信号が適応
マッチドフィルタに出力されているが、その出力はサン
プリング比率に対応しているため、出力電圧が低いとい
う欠点があった。そのため相関器の出力回路には大きな
利得が要求され、それに付随して電源リップル，リー
ク，外部雑音等の影響を受けやすくなるなどの欠点があ
った。また、前記の相関信号は高周波帯でサンプングさ
れるため、回路が高価，大型であり、且つ集積化しにく
いという欠点があった。
本発明の適応型受信機は、ダイバーシチ多重度と同数
個設けられ各タップに設けられる複素乗算器が複素ベー
スバンド信号入力を受けてそのタップのゲインを調整し
以て対応するダイバーシチ伝送路に対して適応マッチド
フィルタを構成するトランスバーサルフィルタと、各ト
ランスバーサルフィルタに対応して設けられその対応す
るトランスバーサルフィルタの入力信号と当該受信機の
受信出力である送信データ推定値との相関値を求めそれ
に基づき前記複素ベースバンド信号を発生する相関器を
前記複素乗算器に対応して有する相関回路とを備え、フ
ェージング伝送路に対して最適受信機を適応的に構成す
る適応型受信機において、前記相関器の出力をクロック
信号に同期してデータ１ビット毎にサンプリングし且つ
ホールドする検出器を設け、その出力を対応する前記複
素乗算器に入力している。
個設けられ各タップに設けられる複素乗算器が複素ベー
スバンド信号入力を受けてそのタップのゲインを調整し
以て対応するダイバーシチ伝送路に対して適応マッチド
フィルタを構成するトランスバーサルフィルタと、各ト
ランスバーサルフィルタに対応して設けられその対応す
るトランスバーサルフィルタの入力信号と当該受信機の
受信出力である送信データ推定値との相関値を求めそれ
に基づき前記複素ベースバンド信号を発生する相関器を
前記複素乗算器に対応して有する相関回路とを備え、フ
ェージング伝送路に対して最適受信機を適応的に構成す
る適応型受信機において、前記相関器の出力をクロック
信号に同期してデータ１ビット毎にサンプリングし且つ
ホールドする検出器を設け、その出力を対応する前記複
素乗算器に入力している。
以下、本発明の実施例を図面を参照して説明する。
第１図は、本発明の一実施例に係る適応型受信機のブ
ロック図である。なお、第１図は従来例と同様にｎ重ダ
イバーシチ受信方式で適用されるものを示し、故に従来
例と同一構成部分には同一符号を付しその説明を省略す
る。
ロック図である。なお、第１図は従来例と同様にｎ重ダ
イバーシチ受信方式で適用されるものを示し、故に従来
例と同一構成部分には同一符号を付しその説明を省略す
る。
本実施例においては、従来例における乗算器21および
同22が省かれ、従ってそれらを制御する制御回路23も省
かれている。一方、相関回路4a〜4n,同17および同18に
はそれぞれ従来例の対応する相関回路内の相関器（相関
回路4aにおいては符号41および42に示される）の出力に
検出器（相関回路4aにおいては符号46,47）が設けら
れ、その出力が複素乗算器（適応マッチドフィルタ3aに
おいては符号31,32）に入力される。そして検出器は
（例えば符号46,47）、復調器９に接続されたゲート信
号発生回路19から出力されるゲート信号によって後述の
ように制御され、復調されたデータの符号間干渉の最も
少ないときの相関値の積分値を出力する。
同22が省かれ、従ってそれらを制御する制御回路23も省
かれている。一方、相関回路4a〜4n,同17および同18に
はそれぞれ従来例の対応する相関回路内の相関器（相関
回路4aにおいては符号41および42に示される）の出力に
検出器（相関回路4aにおいては符号46,47）が設けら
れ、その出力が複素乗算器（適応マッチドフィルタ3aに
おいては符号31,32）に入力される。そして検出器は
（例えば符号46,47）、復調器９に接続されたゲート信
号発生回路19から出力されるゲート信号によって後述の
ように制御され、復調されたデータの符号間干渉の最も
少ないときの相関値の積分値を出力する。
第２図は第１図における検出器（例えば符号46,47）
の一例のブロック図である。
の一例のブロック図である。
第２図において、81はアナログスイッチ、82はホール
ド回路、83はバッファ増幅器、84は積分回路である。
ド回路、83はバッファ増幅器、84は積分回路である。
ゲート信号発生回路19は、復調器９から出力されたク
ロック信号に同期し、復調されたデータの符号間干渉が
最も少ない時間，即ちデータのアイパターンが最も開い
ているときにデータの１ビット毎にアナログスイッチ81
をゲートする。これにより相関器から出力される複素ベ
ースバンド信号がゲート（サンプリング）される。ゲー
トされた信号はホールド回路82によりホールドされ、バ
ッファ増幅器83にて増幅された後、積分回路84にて積分
される。そして、データの符号間干渉の最も少ないとき
の相関値の積分値を出力する。なお、アナログスイッチ
81は乗算器を用いてもよい。
ロック信号に同期し、復調されたデータの符号間干渉が
最も少ない時間，即ちデータのアイパターンが最も開い
ているときにデータの１ビット毎にアナログスイッチ81
をゲートする。これにより相関器から出力される複素ベ
ースバンド信号がゲート（サンプリング）される。ゲー
トされた信号はホールド回路82によりホールドされ、バ
ッファ増幅器83にて増幅された後、積分回路84にて積分
される。そして、データの符号間干渉の最も少ないとき
の相関値の積分値を出力する。なお、アナログスイッチ
81は乗算器を用いてもよい。
以上説明したように本発明は、相関回路内のベースバ
ンドの信号である相関器出力をクロック信号に同期して
１ビット毎にサンプリング・ホールドすることにより、
高い信号レベルの相関器出力電圧を得ることができる。
この結果、装置内の他の回路による干渉、雑音あるいは
設計・製造の不完全さを軽減する効果がある。
ンドの信号である相関器出力をクロック信号に同期して
１ビット毎にサンプリング・ホールドすることにより、
高い信号レベルの相関器出力電圧を得ることができる。
この結果、装置内の他の回路による干渉、雑音あるいは
設計・製造の不完全さを軽減する効果がある。
また、各相関回路に入力される相関値は、ベースバン
ドの信号処理によって得られるため、安価に小型化・集
積化できる効果がある。
ドの信号処理によって得られるため、安価に小型化・集
積化できる効果がある。
第１図は本発明の一実施例のブロック図、第２図は本発
明による検出器のブロック図、第３図は従来の実施例の
ブロック図である。 1a〜1n……入力端子、２……出力端子、3a〜3n……適応
マッチドフィルタ、4a〜4n,40a〜40n,17,17a,18,18a…
…相関回路、５……加算器、６……自動利得制御増幅
器、７……前方等化器、８……後方等化器、９……復調
器、10,12……減算器、11……判定器、15,16……変調
器、19……ゲート信号発生回路、20……発振器、21,22
……乗算器、23……制御回路、31,32……複素乗算器、3
3……加算器、34,35……遅延器、41,42……相関器、43
……分配器、44,45……遅延器、46……検出器、81……
アナログスイッチ、82……ホールド回路、83……バッフ
ァ増幅器、84……積分回路。
明による検出器のブロック図、第３図は従来の実施例の
ブロック図である。 1a〜1n……入力端子、２……出力端子、3a〜3n……適応
マッチドフィルタ、4a〜4n,40a〜40n,17,17a,18,18a…
…相関回路、５……加算器、６……自動利得制御増幅
器、７……前方等化器、８……後方等化器、９……復調
器、10,12……減算器、11……判定器、15,16……変調
器、19……ゲート信号発生回路、20……発振器、21,22
……乗算器、23……制御回路、31,32……複素乗算器、3
3……加算器、34,35……遅延器、41,42……相関器、43
……分配器、44,45……遅延器、46……検出器、81……
アナログスイッチ、82……ホールド回路、83……バッフ
ァ増幅器、84……積分回路。
Claims (2)
- 【請求項１】ダイバーシチ多重度と同数個設けられ各タ
ップに設けられる複素乗算器が複素ベースバンド信号入
力を受けてそのタップのゲインを調整し以て対応するダ
イバーシチ伝送路に対して適応マッチドフィルタを構成
するトランスバーサルフィルタと、各トランスバーサル
フィルタに対応して設けられその対応するトランスバー
サルフィルタの入力信号と当該受信機の受信出力である
送信データ推定値との相関値を求めそれに基づき前記複
素ベースバンド信号を発生する相関器を前記複素乗算器
に対応して有する相関回路とを備え、フェージング伝送
路に対して最適受信機を適応的に構成する適応型受信機
において、前記相関器の出力をクロック信号に同期して
データ１ビット毎にサンプリングし且つホールドする検
出器を設け、その出力を対応する前記複素乗算器に入力
することを特徴とする適応型受信機。 - 【請求項２】前記検出器は、クロック信号に同期して前
記相関器出力をサンプリングするアナログスイッチと、
前記サンプリングされた信号をホールドするホールド回
路と、前記ホールドされた信号を積分する積分回路とを
有することを特徴とする請求項１記載の適応型受信機。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167054A JP2591263B2 (ja) | 1990-06-26 | 1990-06-26 | 適応型受信機 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2167054A JP2591263B2 (ja) | 1990-06-26 | 1990-06-26 | 適応型受信機 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0456525A JPH0456525A (ja) | 1992-02-24 |
| JP2591263B2 true JP2591263B2 (ja) | 1997-03-19 |
Family
ID=15842545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2167054A Expired - Fee Related JP2591263B2 (ja) | 1990-06-26 | 1990-06-26 | 適応型受信機 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2591263B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SG54201A1 (en) * | 1992-09-18 | 1998-11-16 | Oki Electric Ind Co Ltd | Adaptive equalizing receiver and maximum likelihood sequence estimating receiver |
-
1990
- 1990-06-26 JP JP2167054A patent/JP2591263B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0456525A (ja) | 1992-02-24 |
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