JP2558062B2 - システム・バスを介して他のアダプタに可変サイズのデータ・ブロックを転送するためのアダプタ - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は通信装置に関するもので
あり、更に詳しくいえば、可変サイズのデータ・ブロッ
クを、メイン・システム・バスに接続された他のアダプ
タに転送するためのアダプタに関するものである。

【０００２】

【従来の技術】高速度ディジタル通信ネットワークの出
現によって、データ、映像、及び音声を含むマルチメデ
ィア情報の転送及び処理が可能になった。しかし、その
ような複合情報を扱うことを意図した通信装置の内部構
造を考えてみると、転送されるべき情報（映像、音声
等）の性質に合った種々のサイズのデータ・ブロックを
扱うことが可能になり且つ容易になるように、通信装置
の構成（基本的にメイン・システム・バスを介して共に
通信する種々のアダプタから形成されたもの）を適応さ
せることは特に難しいと思われる。

【０００３】

【発明が解決しようとする課題】本発明によって解決さ
れるべき課題は、多数の通信アダプタに接続され、１つ
のアダプタが他のアダプタと或可変サイズのデータを交
換することを可能にする高速度マルチメディア・バスを
提供するということである。

【０００４】

【課題を解決するための手段】この課題は、可変サイズ
を持ったデータ・ブロックを少なくとも１つの宛先アダ
プタに転送するための本発明によるアダプタによって解
決される。その宛先アダプタの各々はそれぞれのスロッ
トにプラグされ、そしてアービトレーション・プロセス
を与える中央バックプレーン・カードの制御の下にメイ
ン・システム・バスを介して一緒に接続される。本発明
によれば、各アダプタは以下の手段によって与えられ
る。

【０００５】（ａ）送信アダプタがプラグされた物理的
ロケーションを特徴づけるスロット識別子を読み取るた
めの手段、及びシステム・バスへのアクセスを要求する
ためにそのシステム・バスを介して中央バックプレーン
・カードに送信されるべきリクエスト・ワードを発生す
るための手段。上記リクエスト・ワードは前に読み取ら
れたスロット識別子の特徴を示す。 （ｂ）システム・バスに接続された種々のアダプタによ
って発生されたリクエスト・ワードをすべて上記中央バ
ックプレーン・カードが処理してしまったことによって
発生される肯定応答（ＡＣＫ）ワードを検出するための
手段。そのＡＣＫワードはシステム・バスへのアクセス
を許容された特定のアダプタを特徴づける。 （ｃ）システム・バスへのアクセスを与えるＡＣＫワー
ドの検出に応答して、送信されたデータを実際に受信す
る特定の宛先アダプタに送信されるべきシグナリング
（ｓｉｇｎａｌｌｉｎｇ）・ワードを発生するための手
段。そのシグナリング・ワードは上記送信アダプタがバ
ックプレーン・カードに要求するコマンドのタイプを特
徴づける情報、上記送信されたデータを受信する特定の
宛先アダプタのアドレス、及び上記送信アダプタのアド
レスより成る。 （ｄ）上記シグナリング・ワードの後にデータ・ブロッ
クを連続的送信するための手段。上記シグナリング・ワ
ードは特定のサイズを持ったデータ・ブロックを受信す
べき宛先アダプタによって受信されそして処理される。

【０００６】好ましくは、リクエスト・ワードは１つの
固有のゼロを持った連続する１から形成される。ワード
におけるその固有のゼロの位置がそのアダプタのスロッ
ト識別子を特徴づける。本発明の好ましい実施例におい
ては、各アダプタは以下のものより成る。

【０００７】（ａ）ＲＡＭ及びＲＯＭ記憶装置（２５
０、３００）と関連し、アダプタのスロット識別子を読
み取ることからリクエスト・ワードを算出するためのプ
ロセッサ。 （ｂ）スロット識別子の読み取り後にプロセッサにより
算出されたリクエスト・ワードを記憶するための第１レ
ジスタ。 （ｃ）中央バックプレーン・カードにより発生する同期
（ＳＹＮＣ）制御信号を検出するための手段。そのＳＹ
ＮＣ制御信号はシステム・バスの可用度を表わす。 （ｄ）上記ＳＹＮＣ制御信号に応答して、レジスタ（４
４０）に記憶されたそのリクエスト・ワードをシステム
・バスへ発生させるための手段。 宛先アダプタにおける１つのデータ・ブロックの受信は
以下の手段によって達成される。

【０００８】（ａ）システム・バスを介して送信される
シグナリング・ワードをモニタするための手段。 （ｂ）システム・バスを介して送信されるデータ・ブロ
ックがその宛先アダプタによって受信されるべきもので
あるかどうかを決定するためにその宛先レジスタのアド
レスをデコードするための手段より成る上記シグナリン
グ・ワードを処理するための手段。 （ｃ）データ・ブロックを記憶するために使用される記
憶ロケーションのサイズを決定するために、上記シグナ
リング・ワードにおけるブロックのサイズを取り出すた
めの手段。

【０００９】

【実施例】各アダプタの構成は図１にその概要が示さ
れ、その詳細は図２に従って配置されるべき図３乃至図
７のセットにおいて説明される。図１において、システ
ム・バスは１６個のデータ信号Ｓ１−Ｓ１５のセットよ
り成る。このシステム・バス６００にアダプタ１ないし
アダプタＮが接続されている。異なる数のデータ信号が
本発明の他の実施例において使用可能である。例えば、
３２個のデータ信号のセットは３２ビット・データ・バ
スを与える。データ・バス６１０上を搬送される１６個
のデータ・ビットに加えて、クロック（ＣＬＫ）線６４
０、ＳＹＮＣ同期化線６３０、サイクルの終わり（ＥＯ
Ｃ）線６５０、及び４つのスロット識別（ＳＩＤ）制御
線６２０のセットがあり、これら種々の信号の特定な機
能は詳しく後述される。

【００１０】各アダプタは、それを他のアダプタから区
別するために、バックプレーンから異なる固有のＳＩＤ
０−ＳＩＤ３値を受ける。バックプレーンによるそれら
アダプタの働きを包括的に説明する前に、各アダプタの
構成の基本的説明を行うことにする。

【００１１】図６に示されるように、各アダプタは、マ
イクロプロセッサ１００の制御の下にＲＡＭ記憶装置２
５０（図３参照）から１６ビットのアドレス／データ・
バス１０１を介して取り出されるデータを記憶するため
の送信先入れ先出し（ＸＭＩＴ＿ＦＩＦＯ）並列バッフ
ァ３１０より成る。ＸＭＩＴ＿ＦＩＦＯバッファ３１０
の出力は、タイプ７４Ｆ２４４のバッファ３２０によっ
てシステム・バス６００に接続される。

【００１２】同様に、図５に示されるように、そのアダ
プタの受信部分は、システム・バスから取り出されデー
タ・バス６１０から受け取ったデータを記憶するための
受信先入れ先出し（ＲＣＶ＿ＦＩＦＯ）並列バッファ３
３０より成る。ＲＣＶ＿ＦＩＦＯバッファ３３０の出力
はマイクロプロセッサ１００のデータ・バス１０１に接
続される。

【００１３】更に、各アダプタは、システム・バス６０
０及びバス６２０を介して搬送されたＳＩＤ識別信号を
読み取るために使用される一組の回路より成る。前述の
ようなタイプ７４Ｆ２４４のバッファ４８０（図７）は
その入力バスをバス６２０に接続され、出力バスをマイ
クロプロセッサ１００のデータ・バス１０１に接続され
る。

【００１４】ＲＯＭ記憶装置３００はマイクロプロセッ
サ１００のデータ・バス１０１に接続される。ＲＯＭ３
００及びＲＡＭ２５０（図３）はアドレス・バスＡ０−
Ａ１５（２０１）を有する。それらアドレス・バスは、
当業者には周知のタイプ７４Ｓ３７３のデマルチプレク
サ２００の出力に接続される。そのデマルチプレクサ２
００のイネーブル入力線は、マイクロプロセッサ１００
のＡＬＥ線１０２に接続される。デマルチプレクサ２０
０は、その入力バスをマイクロプロセッサ１００のアド
レス／データ・バス１０１に接続される。ＲＯＭ３００
は、読み取り（ＲＤ）信号１０３及びマイクロプロセッ
サ１００のＭＣＳ３出力線から生じるチップ選択制御信
号１０８を含む必要な制御信号を備えている。同様に、
ＲＡＭ記憶装置２５０は、読み取り（ＲＤ）制御信号１
０３、書込（ＷＲ）制御信号１０４、及びマイクロプロ
セッサ１００のＭＣＳ０からのチップ選択制御信号１０
５を備えている。

【００１５】十分に後述されるすべての動作の制御は、
レジスタ３９０（図５）、４４０（図７）及び５３０
（図７）に関連した比較装置３８０（図５）、比較装置
４３０（図４）、及び比較装置５００（図７）によって
与えられる。図７に関しては、カウンタ５２０及びレジ
スタ５３０が関連する。それらは共に送信ブロックの長
さを決定するために使用される。第１の制御状態装置、
即ち、制御１状態装置５４０は送信動作のための必要な
制御信号を与え、一方、第２の制御状態装置、即ち、制
御２状態装置９００（図５）は受信動作のための必要な
制御信号を与える。

【００１６】種々のアダプタ・カードがプラグ可能なバ
ックプレーン・カードは、スロット・コネクタによって
後述の付加回路を接続される。そのバックプレーン・カ
ードは、図１４に示される組合せ回路から作られたアー
ビタ回路７００より成る。図８において、アービタ回路
７００は、システム・バス６００から取り出されたバス
６１０上の１６個の信号を１６ビット・ラッチ７１０を
介して受信する。アービタ回路７００の出力バス７０１
は１６ビット・バッファ７２０を介してバス６１０に接
続される。送信動作及び受信動作に必要な制御信号は、
制御３状態装置７３０によって与えられる。クロック回
路４７０はシステム・バス６００を介してシステム全体
に分配されるクロック信号６４０を与える。

【００１７】次に、その装置の働き、特に、２つの異な
るアダプタの間のバス６００を介したデータの交換を説
明する。所与のアダプタＡがそのメモリ記憶装置２５０
内にロードされたデータ・ブロックを第２のアダプタＢ
のメモリ記憶装置に転送したいものと仮定する。そのた
めに、先ずアダプタＡのマイクロプロセッサ１００は、
アダプタＡに割り当てられ且つそのアダプタがプラグさ
れたスロットの物理的ロケーションを特徴づけるスロッ
ト識別子ＳＩＤの読み取りを始める。アダプタ・カード
がバックプレーン上の第１位置にプラグされていると仮
定すると、スロット識別子ＳＩＤは"００００"（１６進
数）に等しくなるであろう。それがバックプレーン上の
第２位置であると仮定すると、スロット識別子ＳＩＤ
は"０００１"に等しくなるであろう。

【００１８】バッファ４８０の読み取りは、マイクロプ
ロセッサ１００のＰＣＳ０線１０９において発生される
アウト・イネーブル制御信号の発生によって達成され、
そしてスロット識別子がアドレス／データ・バス１０１
において利用可能にされる。この時点から、プロセッサ
は、ＰＣＳ４出力線１１３及びＰＣＳ３出力線１１２に
おいて発生される２つの制御信号によってＸＭＩＴ＿Ｆ
ＩＦＯバッファ３１０及びＲＣＶ＿ＦＩＦＯバッファ３
３０の両方をリセットする。

【００１９】しかる後、アダプタＡのマイクロプロセッ
サ１００はＲＡＭ記憶装置２５０内に記憶されたデータ
・ブロックをＸＭＩＴ＿ＦＩＦＯバッファ３１０に転送
する。これはＲＡＭへのその位置指定されたデータの逐
次読み取り及びアドレス／データ・バス１０１からＸＭ
ＩＴ＿ＦＩＦＯバッファ３１０の入力への書込によって
達成される。シフト動作は、マイクロプロセッサ１００
のＭＣＳ１出力線からの制御信号によって達成される。

【００２０】このデータ・ブロックの第１ワードは１６
ビットシグナリング・ワードとして定義され、そのデー
タ・ブロックの残りは「データ」ブロックと呼ばれる。
このシグナリング・ワードは次のように計算される。即
ち、Ｄ０−Ｄ２はそのアダプタがバックプレーンに要求
するコマンドのタイプを定義し、Ｄ３−Ｄ６は宛先アダ
プタ、即ち、この例ではアダプタＢ、のアドレスＳＩＤ
０−３を定義し、Ｄ７−Ｄ１１は転送されるべきデータ
・ブロック・サイズを、交換されるワードの数によって
定義し、Ｄ１２−Ｄ１５はソース・アダプタ、即ち、こ
の例ではアダプタＡ、のアドレスＳＩＤ０−３を定義す
る。

【００２１】バスを要求するために、マイクロプロセッ
サ１００は、ＰＣＳ１出力線１１０において発生されそ
してオープン・コレクタ・レジスタ４４０のロード入力
線に転送された制御信号によって、図７のレジスタ４４
０に１６ビットのリクエスト・ワードを書き込む。その
ＰＣＳ１制御信号はラッチ４１０のクロック入力にも送
られる。その結果、ラッチ４１０は、そのＤ入力線が正
の電圧値を受けるので、論理的「１」をロードされる。

【００２２】マイクロプロセッサ１００によってレジス
タ４４０に記憶される１６ビットのリクエスト・ワード
の値は、そのマイクロプロセッサ１００によって前に読
み取られたスロット識別子ＳＩＤに従って固定される。
上記の例では、アダプタＡは第１スロットにプラグされ
ているので、マイクロプロセッサ１００は"ＦＦＦＥ"
（１６進数）、即ち、"１１１１１１１１１１１１１１
１０"（２進数）をレジスタ４４０に記憶することにな
る。本発明の好ましい実施例では、論理的「０」は、考
察されたアダプタがプラグされているスロットの位置に
対応している。同様に、そのアダプタが第２スロット位
置にプラグされた場合、その１６ビット・ワードは、"
ＦＦＦＤ"（１６進数）又は"１１１１１１１１１１１１
１１０１"（２進数）となる。

【００２３】バックプレーン・カード上の制御回路によ
って発生されたＳＹＮＣ同期制御信号は、システム・バ
スがアダプタにとって利用可能である時、論理的「１」
に固定される。従って、ＮＡＮＤゲート４５０（図４）
の第１入力線に送られるＳＹＮＣ信号はその出力で低レ
ベルを発生する。なお、ＮＡＮＤゲート４５０は、ラッ
チ４１０のＱ出力線を受ける第２入力線を有する。上記
低レベルはレジスタ４４０の出力イネーブル（ＯＥ）入
力線に送られる。その結果、リクエスト・ワードが、シ
ステム・バス６００のＳ０−Ｓ１５線に接続された出力
バス６１０において得られる。

【００２４】システム・バス６００におけるＳ０−Ｓ１
５のうちの１つが論理的「０」にセットされる場合、バ
ックプレーン・カード上のアービタ７００は、少なくと
も１つのアダプタ・カードがそのバスを要求しているこ
とを知らされる。システム・バスから取り出されたＳＹ
ＮＣ信号は、図８に示されるように、システム・クロッ
ク６４０を受信する第２入力を持ったＡＮＤゲート９２
０の第１入力線に送信される。そのＳＹＮＣ線は論理的
「１」であるので、クロック信号が１６ビット・ラッチ
７１０のクロック入力に送信され、その結果、リクエス
ト・ワードがバスＩ０−Ｉ１５を介してアービタ７００
にとって利用可能にされる。

【００２５】システムの正しい作業を可能にするために
は、ＳＹＮＣ信号は、そのシステムの電源投入後は論理
的「１」にされなければならないことに注意すべきであ
る。これは、ラッチ回路９４０と、ＲＣ回路を構成する
抵抗器９５０及びコンデンサ９６０に関連したＡＮＤゲ
ート９３０とより成る付加回路によって達成される。シ
ステムの電源投入時に、コンデンサ９６０は、ＲＣの期
間中ＡＮＤゲート９３０の第１入力において低レベルを
維持する。従って、ＡＮＤゲート９３０の出力も論理的
「０」状態に維持され、その結果、ラッチ９４０がセッ
トされる。従って、ラッチ９４０のＱ出力、従って、Ｓ
ＹＮＣ制御線がその機械の電源投入後に「１」にセット
される。上記制御信号を説明するタイミング図が図１３
に示される。

【００２６】そこで、アービタ７００はリクエスト・ワ
ードを処理し、そしてバス６１０上に存在するリクエス
ト・ワードに対応するＡＣＫワードをバス７０１上に発
生する。このために、アービタ７００はバス６１０上に
存在するリクエスト・ワードに対応する１つのＡＣＫ１
６ビット・ワードを取り出すのを可能にする一組の組合
せロジックを含む。２つのアダプタがそのバスを同時に
要求する場合、バス６１０上のリクエスト・ワードは同
時に２つの論理的「０」を有するであろう。この競合は
アービタ７００によって管理される。アービタ７００
は、その２つのアダプタのうちの１つがより高い優先順
位を得る場合、バス７０１上にＡＣＫ１６ビット・ワー
ドを与えるであろう。そのようなアービタ機構の構造は
当業者に周知であり、従って、それを更に詳述すること
はしない。図１４はアービタ７００の好ましい実施例を
示す。

【００２７】アービタ７００によって発生された肯定応
答（ＡＣＫ）ワードはバッファ７２０によってＳ０−Ｓ
１５バス６１０に送られる。これは、制御３状態装置７
３０により発生されるバッファ７２０の出力イネーブル
（ＯＥ）入力線の作動がＡＣＫワードをバス６１０に送
信させることによって達成される。これは、制御３状態
装置７３０のクリア（ＣＬＲ）出力に接続されたセット
入力線の作動に起因する１６ビット・ラッチ７１０のリ
セット後に行われる。制御３状態装置７３０は、１６ビ
ットＡＮＤゲート９１０の出力を受信するＳ０−Ｓ１５
ＡＣＫ入力線を有する。ＡＮＤゲート９１０は、アービ
タ７００によって発生されるＡＣＫワードの１６ビット
の１つに各入力を接続される。

【００２８】更に、ＡＮＤゲート９１０の出力はラッチ
９４０のリセット入力線に接続される。この結果、ＳＹ
ＮＣ制御線（ラッチ９４０のＱ出力線に接続される）は
低電位に固定され、そしてそれは種々のアダプタにある
ＮＡＮＤゲート４５０をロックする。従って、この機構
は如何なる追加のリクエストもそのシステム・バスに与
えられないようにする。図１５は制御３状態装置の作業
及び代表的なタイミング図を示す。

【００２９】アービタ７００によって発生されるＡＣＫ
ワードはマルチプレクサ４６０の１６入力線に送信され
る。制御１状態装置５４０（図７参照）は、マルチプレ
クサ４６０のストローブ（ＳＴＢ）入力線に送られる肯
定応答イネーブル（ＡＣＫＥＮ）信号を発生する。従っ
て、マルチプレクサ４６０は、１６ビットＡＣＫワード
に関して「１６ｔｏ４」エンコード・プロセスを遂行
し、その結果が比較装置４３０（図３参照）の第１入力
バスＩ０−Ｉ３に送られる。その比較装置４３０は、シ
ステム・バス上に存在するＳＩＤ０−３ワードを受信す
る第２入力バスを有する。

【００３０】比較装置４３０の２つの入力が同じ値を有
する（このアダプタがアービタによって許容されたこと
を表わす）場合、反転ＥＱ出力が低レベルにセットされ
る。この結果、ラッチ４２０がセットされ、それに対応
して、反転Ｑ出力が低レベルにスイッチされる。これは
ラッチ４１０をリセットさせ、ＡＮＤゲート４５０を禁
止させる。ラッチ４２０のＱ出力線４２１は制御１状態
装置５４０の１つの入力線にも送信される。

【００３１】一旦、バスがその考察したアダプタ、この
例ではアダプタＡ、に許容されると、アダプタＡのＸＭ
ＩＴ＿ＦＩＦＯからアダプタＢにおけるＲＣＶ＿ＦＩＦ
Ｏへのデータの送信が開始する。このために、低レベル
のＳＹＮＣ信号６３０及びクロック信号６４０を受信す
る制御１状態装置５４０は、ＡＣＫＥＮ信号に加えて、
ラッチ４７０のセット入力に送信されるロード・イネー
ブル（ＬＯＡＤＥＮ）信号を発生する。そこで、そのラ
ッチ４７０の出力は高レベルになり、ＡＮＤゲート４９
０の第１入力に送信される。そのＡＮＤゲート４９０は
インバータ８００を介してクロック信号の第２入力を有
し、ＸＭＩＴ＿ＦＩＦＯバッファ３１０のシフト・アウ
ト（ＳＨＩＦＴ＿ＯＵＴ）入力線に接続された出力を有
する。低レベルを有するラッチ４７０の反転Ｑ出力はバ
ッファ３２０の出力イネーブル（ＯＥ）制御線を作動す
ることによってそのバッファ３２０をオープンする。こ
れは、ＸＭＩＴ＿ＦＩＦＯバッファ３１０に記憶された
データ・ブロックを、ＳＨＩＦＴ＿ＯＵＴ制御線で受信
したクロック信号のリズムで、システム・バス６００の
バス６１０上に連続的に送信させる。制御２状態装置５
４０の動作及びタイミング図が図９に示される。

【００３２】図１０はＸＭＩＴ＿ＦＩＦＯバッファ３１
０によるデータ・ブロックの送信中に使用される代表的
な信号を示す。アダプタＡのＸＭＩＴ＿ＦＩＦＯバッフ
ァ３１０によって逐次に送信されるデータは、次のよう
に、アダプタＢの内部回路によって処理される。

【００３３】レジスタ３９０は、バス６１０から取り出
されたＤ３−Ｄ６の内容をモニタする。上述のように、
この内容は宛先アドレス、即ち、この例ではアダプタ
Ｂ、のアドレスを有する。

【００３４】アダプタＢにおける制御２状態装置９００
は図１１のタイミング図に示されたロード宛先（ＬＯＡ
ＤＤＳＴ）制御信号を発生する。このために、制御２状
態装置はＳＹＮＣ信号６３０及びＣＬＫ信号６４０を受
信する。そこで、その状態装置の出力はレジスタ３９０
のロード入力線に送信される。その結果、そのレジスタ
に宛先アドレスがラッチされる。第１入力においてレジ
スタ３９０の内容を、そして第２入力においてＳＩＤ０
−３スロット識別子を受信する比較装置３８０は、その
２つの値が一致した時にＥＱ出力線において低レベルを
発生する。比較装置３８０の出力において発生した低レ
ベルはラッチ３７０をセットするために使用される。そ
のラッチ３７０は、それの真出力をＡＮＤゲート３４０
の第１入力に接続される。ＡＮＤゲート３４０は、イン
バータ８１０を介してクロック信号を受信する第２入力
を有する。従って、ＡＮＤゲート３４０の出力は、バス
６１０において得られるデータ・ブロックの逐次ローデ
ィングを可能にするシフト・イン・クロック信号を発生
する。

【００３５】従って、アダプタＡによって要求された宛
先アドレス、即ち、この例ではアダプタＢ、に対応する
スロット識別子ＳＩＤを有するそのアダプタにあるＲＣ
Ｖ＿ＦＩＦＯバッファ３３０は、アダプタＡのＲＡＭ記
憶装置から取り出されたデータ・ブロックを逐次にロー
ドされる。このローディング・プロセスに関連したタイ
ミング図が図１２に示される。

【００３６】再び、アダプタＡの送信部分に関して、デ
ータ・ブロックの送信を完成させる方法を説明する。こ
れはレジスタ５３０、カウンタ５２０及び比較装置５０
０の使用を必要とする。更に詳しくいうと、レジスタ５
３０の入力は、送信されるべきデータ・ブロックのサイ
ズを有するバス（サブ・バス６１２を形成する）上のＳ
７−Ｓ１１制御線で受信される。この値は、レジスタ５
３０のロード（ＬＤ）入力線及びカウンタ５２０のリセ
ット（ＲＳＴ）入力線に送信されるＬＯＡＤＥＮ信号の
発生時にレジスタ５３０にロードされる。

【００３７】レジスタ５３０の出力は比較装置５００の
５ビット入力バスに接続される。その比較装置５００は
カウンタ５２０の内容を受信する第２の５ビット入力バ
スを有する。カウンタ５２０のクロック入力線はＡＮＤ
ゲート５１０の出力を受信し、そのＡＮＤゲート５１０
の１つの入力はクロック信号を受信する。ＡＮＤゲート
５１０はラッチ４７０の真のＱ出力線４７１に接続され
た第２入力を有する。このＱ出力線は高レベルを有する
ので、カウンタ５２０のクロック入力線はシステム・ク
ロック６４０を受信し、その結果、それがインクレメン
トする。

【００３８】比較装置５００の２つの入力バスが等しく
なると、直ちにその比較装置は低レベルにスイッチする
出力を生じる。その結果、ラッチ４７０はリセットされ
る。そこで、制御信号４７１は低レベルにされ、ＡＮＤ
ゲート４９０及び５１０をディスエーブルする。この結
果、ＸＭＩＴ＿ＦＩＦＯデローディング処理が完了す
る。

【００３９】ＡＮＤゲート５１０の入力線４７１にも負
のパルスが送信される。それは、インバータ５６０を介
してオープン・コレクタ（ＯＣ）ＡＮＤゲート５５０の
１つの入力線に送信される。負のパルスは、システム・
クロックを受信するクロック入力線を持ったラッチ５７
０のＤ入力線にも送信される。ラッチ５７０の出力はＡ
ＮＤゲート５５０の第２入力に接続される。ラッチ５７
０、インバータ５６０及びＡＮＤゲート５５０の組合せ
は、システム・クロックの１つの周期における固有の
「サイクルの終わり」パルスをゲート５５０の出力で発
生させる。そのパルスは、システム・バス６００の線６
５０に接続されたオープン・コレクタＡＮＤゲート５５
０の出力において発生される。「サイクルの終わり」パ
ルスは、バックプレーン・カード、特に、ＡＮＤゲート
９３０の第２入力線に送信される。そのＡＮＤゲート９
３０の出力は、前述のように、ラッチ９４０のセット入
力線に接続されている。従って、「サイクルの終わり」
パルスが発生した時、ラッチ９４０はリセットされ、Ｓ
ＹＮＣ制御信号より成るＱ出力線は高レベルにスイッチ
する。ＳＹＮＣ制御信号の正の遷移は、その送られたデ
ータ・ブロックをを受信したアダプタＢにあるインバー
タ３５０を介してラッチ３７０のリセット入力線に送信
される。

【００４０】ラッチ３７０のリセットの結果、それの反
転Ｑ出力線は正の電位Ｖccを受けるＤ入力線を持ったラ
ッチ３６０のクロック入力線に正のパルスを送る。従っ
て、ラッチ３６０の反転Ｑ出力線はダウンにスイッチ
し、線１１４におけるマイクロプロセッサ１００に対す
る割り込み信号として使用される。従って、アダプタＢ
ｎｏマイクロプロセッサ１００は１つのデータ・ブロッ
ク全体がＲＣＶ＿ＦＩＦＯバッファ３３０において得ら
れることを知らされる。この時点から、プロセッサ１０
０は、ＲＡＭ記憶装置２５０へのこのデータ・ブロック
の送信を遂行できる。これは、上記のように、ＲＣＶ＿
ＦＩＦＯバッファ３３０のＳＨＩＦＴ＿ＯＵＴ入力線に
送信されたＭＣＳ２制御信号１０７の作動によって達成
される。そこで、そのデータ・ブロックは、適当なＡＬ
Ｆ制御信号１０２、書込制御信号１０４、及びＭＣＳ０
チップ選択制御信号１０５によって、アドレス／データ
・バス１０１を介してＲＡＭ記憶装置に逐次にロードさ
れる。一旦、データ・ブロック全体がＲＡＭ記憶装置２
５０に書き込まれてしまうと、マイクロプロセッサ１０
０はＰＣＳ２制御信号１１１によってラッチ３６０をリ
セットする。

【００４１】ラッチ３７０のスイッチ動作の時、それの
Ｑ出力線は低レベルにリセットされる。それは、ＡＮＤ
ゲート３４０がＲＣＶ＿ＦＩＦＯバッファ３３０のＳＨ
ＩＦＴ＿ＩＮ入力線にクロック信号を送信しないように
する。従って、そのＲＣＶ＿ＦＩＦＯはデータのローデ
ィングを停止する。再び、アダプタＡに関連して説明す
ると、ＳＹＮＣ制御信号をアップにスイッチする時、イ
ンバータ４００の出力はラッチ４２０のリセット入力線
に低レベル信号を送信する。従って、それのＱ出力線は
高レベル信号を発生し、そしてその信号は制御１状態装
置５４０に対する制御信号として使用される。更に、ラ
ッチ４１０を連続してリセットした反転Ｑ出力線はアッ
プにスイッチする。それは、アダプタＡのマイクロプロ
セッサ１００が、必要に応じて、更にリクエストを発生
することを可能にする。

【００４２】従って、アダプタＡは、そのデータ・ブロ
ック全体をシグナリング・ワードを先頭としてアダプタ
Ｂに送信してしまったように見える。本発明の好ましい
実施例では、アダプタＡからアダプタＢへのデータ・ブ
ロックの転送は、３つのコマンド・ビットをゼロにセッ
トされたシグナリング・ワードによって行われる。

【００４３】従って、プロセッサＢのマイクロプロセッ
サ１００は、データ・ブロックがそのＲＣＶ＿ＦＩＦＯ
バッファ３３０に転送されてしまったことを知らされ
る。前述のように、シグナリング・ワードは、転送され
るデータ・ブロックのサイズを特徴づけるビットＤ７−
Ｄ１１及びソース・アダプタのアドレスを特徴づけるビ
ットＤ１２−Ｄ１５を含む。従って、アダプタＢのマイ
クロプロセッサ１００は、ＲＣＶ＿ＦＩＦＯバッファ３
３０に自動的にロードされそしてＲＡＭ記憶装置２５０
に送信されるべきデータ・ブロックのサイズも知ること
ができる。

【００４４】ＲＣＶ＿ＦＩＦＯバッファ３３０のローデ
ィングはマイクロプロセッサ１００により遂行される如
何なる特定のオペレーションも必要としないので、これ
は実質的な利点である。特に、これは、マルチメディア
・アプリケーションに関連した高速度転送にとって有利
である。

【００４５】今や、アダプタＢのマイクロプロセッサ１
００は、ＲＣＶ＿ＦＩＦＯバッファ３３０の内容をその
関連のＲＡＭ記憶装置２５０に転送し、更に、その受信
の肯定応答をアダプタＡに送信する。これは、本発明の
好ましい実施例では、コマンド・ビットを"００１"にセ
ットされた固有の肯定応答シグナリング・ワードより成
る付加的なデータ・ブロックをアダプタＢからアダプタ
Ａに送信することによって達成される。それら付加的コ
マンドは、更に複雑なアプリケーションにとっても利用
可能であることに注目すべきである。例えば、１つの付
加的コマンド（コマンド・ビットが"０１０"に等しいこ
とに基づく）は、アダプタＢにあるＲＡＭ記憶装置の読
み取りオペレーションというアダプタＡからのリクエス
トであってもよい。

【００４６】従って、バックプレーン・カードにプラグ
された種々のアダプタ相互間で、可変サイズを持った多
数の特殊なブロック転送オペレーションが可能にされる
ことは明らかである。

【００４７】

【発明の効果】本発明によって、多数の通信アダプタに
接続され、１つのアダプタが他のアダプタと可変サイズ
のデータを交換することを可能にする高速度マルチメデ
ィア・バスが得られる。

【図面の簡単な説明】

【図１】バックプレーン・カード及び種々のアダプタの
間の通信を可能にするマルチメディア・バス６００の全
体図である。

【図２】マルチメディア・バスに接続された各アダプタ
の構成の包括的図を与えるために図３乃至図７の配列を
示す図である。

【図３】各アダプタの構成の一部分の詳細図である。

【図４】各アダプタの構成の他の一部分の詳細図であ
る。

【図５】各アダプタの構成の更に他の一部分の詳細図で
ある。

【図６】各アダプタの構成の更に他の一部分の詳細図で
ある。

【図７】各アダプタの構成の更に他の一部分の詳細図で
ある。

【図８】バックプレーン・カードの構成を示す図であ
る。

【図９】制御１状態装置５４０の動作のタイミング図及
びフローチャートである。

【図１０】ＸＭＩＴ＿ＦＩＦＯバッファ３１０によるデ
ータ・ブロックの転送中に使用される代表的な信号を示
す図である。

【図１１】アダプタＢの受信部分で発生される反転「ロ
ード宛先」（ＬＯＡＤＤＳＴ）制御信号のタイミング図
である。

【図１２】アダプタＢのＲＣＶ＿ＦＩＦＯバッファ３３
０のローディング・プロセスに関連したタイミング図で
ある。

【図１３】制御信号のタイミング図である。

【図１４】アービタ７００の内部構成を示す図である。

【図１５】制御３状態装置及びその代表的なタイミング
図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャン−フランセーズ・ル・ペネ フランス国06100、ニース、シュマン・ ド・ラ・セレンナ 11番地 (72)発明者 パトリク・ミッシェル フランス国06610、ラ・ゴード、シュマ ン・フォン・ド・リーブ 621番地 (72)発明者 パトリク・シクシク フランス国06480、ラ・コール・シュー ル−ループ、シュマン・キャリエール・ モンムーユ 221番地

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】少なくとも１つの宛先アダプタに可変サイ
   ズのデータ・ブロックを転送するためのアダプタであっ
   て、該アダプタの各々がそれぞれのスロットにプラグさ
   れ且つ中央バックプレーンの制御の下にあるメイン・シ
   ステム・バスに接続されたものにおいて、 送信アダプタがプラグされた物理的位置を特徴づけるス
   ロット識別子を読み取るための手段と、 システム・バスへのアクセスを要求するために該システ
   ム・バスを介して前記中央バックプレーンに送信される
   べきリクエスト・ワードを発生するための手段であっ
   て、該リクエスト・ワードは前に読み取られたスロット
   識別子の特徴を示すことと、 前記システム・バスに接続された種々のアダプタにより
   発生されたリクエスト・ワードをすべて前記バックプレ
   ーンが処理したことによって発生された肯定応答ワード
   を検出するための手段であって、該肯定応答ワードは前
   記システム・バスへのアクセスを許容されたアダプタを
   特徴づけることと、 前記肯定応答ワードが前記システム・バスへのアクセス
   を与えたことの検出に応答して、送信されたデータを実
   際に受信する特定の宛先アダプタに送信されるべきシグ
   ナリング・ワードを発生するための手段であって、該シ
   グナリング・ワードは前記送信アダプタが前記中央バッ
   クプレーンに要求するコマンドのタイプ、該特定の宛先
   アダプタのアドレス、該送信されたデータ・ブロックの
   サイズ、前記送信アダプタのアドレスを特徴づける情報
   より成ること、 前記シグナリング・ワードの後にデータ・ブロックを連
   続的に送信するための手段であって、該シグナリング・
   ワードは前記サイズを持ったデータ・ブロックを受信す
   べき宛先アダプタによって受信され、処理されること
   と、 より成り、以て、所与のサイズのデータ・ブロックを任
   意の宛先アダプタに送信し得るようにしたことを特徴と
   するアダプタ。
2. 【請求項２】前記リクエスト・ワードは１つの固有のゼ
   ロを有し、該リクエスト・ワードにおける該ゼロの位置
   が前記アダプタのスロット識別子を特徴づけることを特
   徴とする請求項１に記載のアダプタ。
3. 【請求項３】ＲＡＭ及びＲＯＭ記憶装置と関連付けら
   れ、前記アダプタのスロット識別子を読み取ることから
   リクエスト・ワードを算出するためのプロセッサと、 前記スロット識別子の読み取りの後、前記プロセッサに
   より算出されたリクエスト・ワードを記憶するための第
   １レジスタと、 前記中央バックプレーンにより発生されたＳＹＮＣ制御
   信号を検出するための手段であって、前記ＳＹＮＣ制御
   信号は前記システム・バスの可用度を表わすことと、 前記ＳＹＮＣ制御信号に応答して、前記第１レジスタに
   記憶されたリクエスト・ワードを前記システム・バスへ
   発生させるための手段と、 を具備したことを特徴とする請求項１又は請求項２に記
   載のアダプタ。
4. 【請求項４】前記ＲＡＭ記憶装置から取り出されて前記
   宛先アダプタに送信されるべきデータを記憶するための
   送信ＦＩＦＯバッファ手段を具備し、 前記肯定応答ワードを検出するための手段はエンコーデ
   ィング・プロセスを遂行するための肯定応答ワードを受
   信するマルチプレクサと、 第１入力において前記マルチプレクサの出力を受信し、
   第２入力を前記システム・バスからのスロット識別線に
   接続された比較手段と、 前記比較手段の出力を受信し、前記システム・バスへの
   アクセスが許容されたことを表わすリクエスト肯定応答
   制御信号を発生するための手段と、 前記リクエスト肯定応答制御信号に応答して、前記送信
   ＦＩＦＯバッファ手段に記憶されたデータ・ブロックの
   連続的送信を行わせるための手段と、 より成ることを特徴とする請求項３に記載のアダプタ。
5. 【請求項５】前記宛先アダプタに送信されるべきデータ
   ・ブロックのサイズを表わす値を記憶するための第２レ
   ジスタと、 前記システム・バスを駆動するクロックで駆動されるカ
   ウンタと、 第１入力を前記第２レジスタの出力に接続され、第２入
   力を前記カウンタの出力に接続された比較手段と、 前記比較手段が前記カウンタの内容と前記第２レジスタ
   の内容との一致を検出したことに応答して前記データ・
   ブロックの送信を停止させるための手段と、 を具備し、以て、前記送信ＦＩＦＯバッファは前記シス
   テム・バスにおけるデータ・ブロックの発生を停止する
   ことを特徴とする請求項４に記載のアダプタ。
6. 【請求項６】前記システム・バスを介して送信されるシ
   グナリング・ワードをモニタする手段と、 前記シグナリング・ワードを処理するための手段であっ
   て、該手段は前記システム・バスを介して送信されるデ
   ータ・ブロックが宛先アダプタにより受信されるべきか
   どうかを決定するために該宛先アダプタのアドレスをデ
   コードするための手段より成ることと、 前記データ・ブロックを記憶するために使用される記憶
   ロケーションのサイズを決定するために、前記シグナリ
   ング・ワードにおけるブロックのサイズを取り出すため
   の手段と、 を具備し、以て、前記アダプタは可変サイズを持ったデ
   ータ・ブロックを特定のアダプタから受信できるように
   したことを特徴とする請求項１、２、３、４または５に
   記載のアダプタ。
7. 【請求項７】前記システム・バスを介して受信されるデ
   ータ・ブロックを逐次にロードするための受信ＦＩＦＯ
   バッファと、 前記シグナリング・ワードから取り出されたアドレス・
   ビットを記憶し、所与のアダプタから送信される特定の
   データ・ブロックに関連する宛先アダプタのアドレスを
   特徴づけるためのレジスタと、 第１入力において前記アドレス・ビットを受信し、第２
   入力において前記システム・バスから取り出されたスロ
   ット識別ビットを受信する比較手段と、 前記比較手段の出力を受信し、前記システム・バス上で
   得られるデータ・ブロックを前記受信ＦＩＦＯバッファ
   に連続的にロードさせる制御信号を発生するための手段
   と、 を具備したことを特徴とする請求項６に記載のアダプ
   タ。