JP2545995B2 - Logic circuit - Google Patents
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Description
【発明の詳細な説明】 [産業上の利用分野] 本発明は、相補型MIS(金属絶縁膜半導体)FETを使用
した論理回路に関し、特にレシオ回路によって構成され
た論理回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a logic circuit using complementary MIS (metal insulating film semiconductor) FETs, and more particularly to a logic circuit configured by a ratio circuit.
[従来の技術] 従来、CMOS集積回路によって構成された一般的なNOR
回路として、第5図に示す回路が知られている。この回
路は、電源VDDと出力端との間に直列に接続されたPチ
ャネルMOSFETMP11,MP12,……,MP1nと、上記出力端と接
地との間に並列接続されたNチャネルMOSFETMN11,MN12,
……,MN1nとから構成され、これらMOSFETのゲートに入
力信号S1,S2,……,Snが入力され、出力端からNOR結果で
ある出力信号S0が出力されるものとなっている。[Prior Art] Conventional NOR composed of a CMOS integrated circuit
As the circuit, the circuit shown in FIG. 5 is known. This circuit includes P-channel MOSFETs MP 11 , MP 12 , ..., MP 1n connected in series between a power supply V DD and an output terminal, and an N-channel MOSFET MN connected in parallel between the output terminal and the ground. 11 , MN 12 ,
, MN 1n and the input signals S 1 , S 2 , ..., S n are input to the gates of these MOSFETs, and the output signal S 0 which is the NOR result is output from the output end. ing.
しかし、この回路では、出力端がn個のPチャネルMO
SFETMP11,MP12,……,MP1nを介して電源VDDと接続されて
いるので、信号の立ち上がりに時間がかかるという問題
がある。However, in this circuit, P-channel MO with n output terminals is used.
Since it is connected to the power supply V DD through SFETMP 11 , MP 12 , ..., MP 1n , there is a problem that it takes time for the signal to rise.
そこで、この欠点を解決するものとして、第6図に示
すようなレシオ回路を使用したCMOS・NOR回路が知られ
ている。この回路では、前述したレシオレス回路におけ
るn個のPチャネルMOSFETMP11,MP12,……,MP1nの代わ
りに、ゲートが接地された負荷としてのPチャネルMOSF
ETMP1を電源VDDと出力端との間に接続し、並列接続され
たNチャネルMOSFETMN11,MN12,……,MN1nを、上記Pチ
ャネルMOSFETMP1を駆動するドライバとして機能させる
ようにしている。Therefore, as a solution to this drawback, a CMOS / NOR circuit using a ratio circuit as shown in FIG. 6 is known. In this circuit, instead of the n P-channel MOSFETs MP 11 , MP 12 , ..., MP 1n in the ratioless circuit described above, a P-channel MOSF as a load whose gate is grounded is used.
The ETMP 1 is connected between the power supply V DD and the output terminal so that the N-channel MOSFETs MN 11 , MN 12 , ..., MN 1n connected in parallel function as a driver for driving the P-channel MOSFET MP 1. There is.
この回路によれば、電源VDDと出力端との間に接続さ
れたFETが1つであるため、出力の立ち上がり時間が短
く、回路の高速化を図ることができる。この効果は入力
数が増加するほど顕著な効果として表れる。According to this circuit, since only one FET is connected between the power supply V DD and the output terminal, the rise time of the output is short and the circuit can be speeded up. This effect appears as a remarkable effect as the number of inputs increases.
また、この回路によれば、PチャネルMOSFETのゲート
幅を小さくできるので、PチャネルMOSFETのドレイン接
合容量の低減を図ることができると共に、そのゲート容
量が前段の負荷とならない等の理由により、立ち上がり
時間のみならず、立ち下がり時間についても短縮するこ
とができる。Further, according to this circuit, since the gate width of the P-channel MOSFET can be reduced, it is possible to reduce the drain junction capacitance of the P-channel MOSFET, and the gate capacitance does not become a load in the preceding stage. Not only the time but also the fall time can be shortened.
同様に、第7図は従来のレシオレスのNAND回路、第8
図はレシオ回路によるNAND回路を夫々示す図である。Similarly, FIG. 7 shows a conventional ratioless NAND circuit, FIG.
The figure is a diagram showing each NAND circuit by the ratio circuit.
第7図において、電源VDDと出力端との間には、n個
のPチャネルMOSFETMP31,MP32,……,MP3nが並列接続さ
れ、出力端と接地との間には、n個のNチャネルMOSFET
MN21,MN22,……,MN2nが直列接続されている。一方、第
8図の回路においては、上記n個のNチャネルMOSFETMN
21,MN22,……,MN2nの代わりに、ゲートが電源電圧VDDに
バイアスされた負荷としてのNチャネルMOSFETMN2が接
続されている。In FIG. 7, n P-channel MOSFETs MP 31 , MP 32 , ..., MP 3n are connected in parallel between the power supply V DD and the output terminal, and n pieces are provided between the output terminal and the ground. N-channel MOSFET
MN 21 , MN 22 , ..., MN 2n are connected in series. On the other hand, in the circuit of FIG.
21, MN 22, ......, instead of MN 2n, N-channel MOSFETMN 2 as a load whose gate is biased to the supply voltage V DD is connected.
このNAND回路においても、後者のレシオ回路の方が直
列接続されたFETが存在しない分だけ回路動作を高速化
することができる。Also in this NAND circuit, the latter ratio circuit can speed up the circuit operation because there is no FET connected in series.
[発明が解決しようとする課題] しかしながら、上述した従来のレシオ回路を使用した
論理回路では、前述したように通常のレシオレス回路に
比べて高速化が可能であるものの、電源・接地間を通じ
る直流電流が流れるという欠点があるため、この種の回
路では、低電流化が重要な問題となる。特に負荷となる
FETのゲート・ソース間には、直接電源電圧が印加され
ているので、動作電源電圧範囲が広い場合、動作電源電
圧の下限値で目標とする動作速度を保証しなければなら
ないので、電源電圧が高い場合には、必要以上に大きな
電流が回路に流れてしまうという問題点があった。[Problems to be Solved by the Invention] However, in the logic circuit using the conventional ratio circuit described above, although the speed can be increased as compared with the normal ratioless circuit as described above, the direct current supplied between the power supply and the ground is used. Since a current flows, a low current is an important issue in this type of circuit. Especially load
Since the power supply voltage is directly applied between the gate and source of the FET, if the operating power supply voltage range is wide, the target operating speed must be guaranteed at the lower limit of the operating power supply voltage. If it is high, there is a problem that an unnecessarily large current flows into the circuit.
本発明はかかる問題点に鑑みてなされたものであっ
て、電源電圧が高くなった場合でも、必要以上に大きな
電流が流れるのを防止することができ、高速性と低消費
電力化とを同時に図ることができる論理回路を提供する
ことを目的とする。The present invention has been made in view of the above problems, and can prevent an unnecessarily large current from flowing even when the power supply voltage becomes high, and simultaneously achieves high speed and low power consumption. An object of the present invention is to provide a logic circuit that can be designed.
[課題を解決するための手段] 本発明に係る論理回路は、第1の電源と出力端との間
に接続された第1導電型の第1のFETからなる負荷と、
前記出力端と第2の電源との間に並列に接続され夫々の
ゲートに入力信号を入力する第2導電型の複数の第2の
FETからなるドライバと、前記第1のFETのゲートにゲー
トバイアス電圧を付与するバイアス回路とを有し、前記
バイアス回路は、そのバイアス出力端と前記第2の電源
との間に接続された抵抗と、前記バイアス出力端と前記
第1の電源との間に接続されゲートに前記抵抗による帰
還信号が入力されると共に前記第1のFETとしきい値が
異なる第1導電型の第3FETとを備え、前記抵抗の抵抗値
は前記第3のFETのゲートがそのしきい値にバイアスさ
れたときの抵抗値の1/2000〜1/5に設定され、前記第3
のFETのしきい値は、電源電圧として動作電源電圧範囲
の下限値が与えられたときに前記バイアス出力端の電圧
が前記第3のFETのしきい値電圧と同等の電圧となる値
に設定されていることを特徴とする。[Means for Solving the Problem] A logic circuit according to the present invention includes a load including a first FET of a first conductivity type connected between a first power supply and an output terminal,
A plurality of second conductivity type second transistors connected in parallel between the output terminal and the second power source and inputting input signals to their respective gates.
A driver including an FET and a bias circuit for applying a gate bias voltage to the gate of the first FET, and the bias circuit is a resistor connected between the bias output terminal and the second power supply. And a first conductive type third FET that is connected between the bias output terminal and the first power supply, receives a feedback signal from the resistance at the gate, and has a threshold value different from that of the first FET. , The resistance value of the resistor is set to 1/2000 to 1/5 of the resistance value when the gate of the third FET is biased to its threshold value.
The threshold value of the FET is set to a value at which the voltage at the bias output terminal becomes equal to the threshold voltage of the third FET when the lower limit value of the operating power supply voltage range is given as the power supply voltage. It is characterized by being.
[作用] 本発明によれば、第1の電源と出力端との間に接続さ
れた負荷としての第1のFETのゲートバイアス電圧が、
バイアス回路から与えられる。バイアス回路を構成する
第3のFETは、それに印加される電源電圧が変化して、
そのゲート・ソース間の電圧が変化すると、それに応じ
てドレイン電流を変化させる。このため、第3のFETの
ゲートには、抵抗による帰還がかかり、第3のFETは、
バイアス出力端が一定のバイアス電圧を維持するように
作用する。[Operation] According to the present invention, the gate bias voltage of the first FET as a load connected between the first power supply and the output end is
It is given from the bias circuit. The third FET that constitutes the bias circuit changes the power supply voltage applied to it,
When the voltage between the gate and the source changes, the drain current changes accordingly. Therefore, the feedback of the resistance is applied to the gate of the third FET, and the third FET is
The bias output acts to maintain a constant bias voltage.
一方、バイアス回路を構成する第3のFETのしきい値
及び同じく抵抗の抵抗値は、電源電圧として動作電源電
圧範囲の下限値が与えられたときに前記バイアス出力端
の電圧が前記第3のFETのしきい値電圧と同等の電圧と
なる値に設定されている。On the other hand, the threshold value of the third FET and the resistance value of the same resistor forming the bias circuit are such that when the lower limit value of the operating power supply voltage range is given as the power supply voltage, the voltage at the bias output terminal is the third value. It is set to a value that is equivalent to the threshold voltage of the FET.
このため、電源電圧が小さい場合でも十分高速動作が
可能で、また、電源電圧が大きくなった場合でも、第1
のFETのゲートバイアス電圧の変動が少ないので、直流
電流が必要以上に増えるのを防止することができる。Therefore, even when the power supply voltage is small, a sufficiently high speed operation is possible, and even when the power supply voltage becomes large, the first
Since the fluctuation of the gate bias voltage of the FET is small, it is possible to prevent the direct current from increasing more than necessary.
[実施例] 以下、添付の図面に基づいて本発明の実施例に係る論
理回路について説明する。[Embodiment] A logic circuit according to an embodiment of the present invention will be described below with reference to the accompanying drawings.
第1図は本発明の第1の実施例に係るCMOSレシオNOR
回路の構成を示す回路図である。なお、第1図において
第6図と同一物には同一符号を付し、重複した部分の説
明は省略する。FIG. 1 shows a CMOS ratio NOR according to the first embodiment of the present invention.
FIG. 3 is a circuit diagram illustrating a configuration of a circuit. In FIG. 1, the same parts as those in FIG. 6 are designated by the same reference numerals, and the duplicated description will be omitted.
本実施例の回路が第6図に示した従来の回路と異なる
点は、新たにバイアス回路1が設けられ、電源VDDと出
力端との間に接続された負荷用のPチャネルMOSFETMP1
のゲート電圧が、上記バイアス回路1のバイアス出力端
から与えられている点である。The circuit of this embodiment is different from the conventional circuit shown in FIG. 6 in that a bias circuit 1 is newly provided and a P-channel MOSFET MP 1 for a load connected between a power supply V DD and an output terminal is provided.
Is that the gate voltage is applied from the bias output terminal of the bias circuit 1.
バイアス回路1は、電源VDDと接地との間に直列に接
続されたエンハンスメント型のPチャネルMOSFETMP2及
び抵抗R1から構成されている。MOSFETMP2のゲートとド
レインとは接続されており、この接続点がバイアス出力
端としてMOSFETP1のゲートに接続されている。The bias circuit 1 is composed of an enhancement type P-channel MOSFET MP 2 and a resistor R 1 which are connected in series between a power source V DD and ground. The gate and drain of MOSFET MP 2 are connected, and this connection point is connected to the gate of MOSFET P 1 as a bias output terminal.
MOSFETMP2は、そのしきい値が動作電源電圧範囲の下
限値にほぼ等しい値になるように設定されており、また
抵抗R1は、MOSFETMP2のゲートがそのしきい値にバイア
スされたときの抵抗値(=VDS/IDSはドレイン・ソース
間電圧、IDSはドレイン・ソース間電流)の1/2000〜1/5
に設定されている。The MOSFET MP 2 is set so that its threshold value is approximately equal to the lower limit value of the operating power supply voltage range, and the resistor R 1 is a resistor when the gate of the MOSFET MP 2 is biased to that threshold value. 1/2000 to 1/5 of resistance (= V DS / I DS is drain-source voltage, I DS is drain-source current)
Is set to
このように設定されることにより、しきい値電源近傍
の急峻なIDS−VDS特性によって動作電源電圧の下限で
は、このバイアス回路の出力は、ほぼグランド電位とな
り、第6図に示した従来例と同様の立ち上がり特性を得
ることができる。一方、電源電圧が大きい場合には、バ
イアス回路1のバイアス出力電位Aが上昇するので、P
チャネルMOSFETMP1の電流値は必要以上に大きくなるこ
とはなく、低電流化を図ることができる。With this setting, due to the steep I DS -V DS characteristics near the threshold power supply, at the lower limit of the operating power supply voltage, the output of this bias circuit becomes almost the ground potential, and the output shown in FIG. A rising characteristic similar to the example can be obtained. On the other hand, when the power supply voltage is high, the bias output potential A of the bias circuit 1 rises, so P
The current value of the channel MOSFET MP 1 does not increase more than necessary, and the current can be reduced.
次に上記の作用・効果を動作電源電圧範囲が1.8〜3.6
Vの場合について具体的に説明する。Next, in order to achieve the above actions and effects, the operating power supply voltage range is 1.8 to 3.6.
The case of V will be specifically described.
1.8〜3.6Vという動作電源電圧範囲は、現在、主とし
て3V系システムで使用されている。この場合、動作電源
電圧の下限が1.8Vであるから、MOSFETMP2のしきい値電
圧を−1.8Vに設定する。この程度のしきい値電圧を持つ
PチャネルMOSFETは、現在の1〜2μmルール・シリコ
ンゲートCMOS集積回路プロセスにおいては、しきい値調
整のために行われるゲート部への一般的なイオン注入を
行わないことにより得ることができる。The operating power supply voltage range of 1.8 to 3.6V is currently mainly used in 3V system. In this case, the lower limit of the operating power supply voltage from a 1.8V, for setting the threshold voltage of MOSFETMP 2 to -1.8 V. In the current 1-2 μm rule silicon gate CMOS integrated circuit process, the P-channel MOSFET having a threshold voltage of this level performs general ion implantation to the gate portion for threshold adjustment. It can be obtained by not having.
このようにして得られたPチャネルMOSFETMP2の電流
特性の実測値を第2図に示す。この図は、横軸にVt(=
MOSFETMP2のしきい値電圧の絶対値)によって表されたM
OSFETMP2のゲート・ソース間電圧をとり、縦軸にMOSFET
MP2と同じPチャネルMOSFETMPのドレインがゲートに接
続された状態でのソース・ドレイン間電流値(相対電流
値)をとって、電流特性を示したものである。なお、こ
こで相対電流値とは、PチャネルMOSFETのソース・ドレ
イン間電流を、ゲート・ソース間電圧がしきい値電圧と
なっているときのソース・ドレイン間電流で規格化して
表したものである。但し、この縦軸は対数スケールで表
してある。周知のように、ソース・ドレイン間電流は、
ゲート・ソース間電圧がVtよりも低い領域ではゲート・
ソース間電圧に対して指数関数的な変化を示し、ゲート
・ソース間電圧が大きくなると2乗特性を示すようにな
る。The measured values of the current characteristics of the P-channel MOSFET MP 2 thus obtained are shown in FIG. This figure shows Vt (=
M represented by the absolute value of the threshold voltage of MOSFET MP 2 )
The gate-source voltage of OSFETMP2 is taken and the vertical axis is MOSFET
The current characteristics are shown by taking the current value (relative current value) between the source and drain in the state where the drain of the same P-channel MOSFET MP as MP 2 is connected to the gate. Here, the relative current value is a value obtained by normalizing the source-drain current of the P-channel MOSFET by the source-drain current when the gate-source voltage is a threshold voltage. is there. However, this vertical axis is represented by a logarithmic scale. As is well known, the source-drain current is
In the region where the gate-source voltage is lower than Vt, the gate
It exhibits an exponential change with respect to the source-to-source voltage, and exhibits a squared characteristic when the gate-source voltage increases.
第3図は、第2図の特性に基づき、第1図のMOSFETMP
2及び抵抗R1で構成されるバイアス回路1のバイアス出
力Aの電圧VBBの特性を、横軸にVDD、縦軸に(VDD−
VBB)をとり、MOSFETMP2に対するR1の相対抵抗値をパラ
メータとして表したものである。ここでMOSFETMP2に対
する抵抗R1の相対抵抗値とは、MOSFETMP2のゲートとド
レインとがそのしきい値にバイアスされたときの抵抗値
Vt/IDS(IDS:ソース・ドレイン間電流)である。また、
VDD−VBBは、n入力NORを構成する負荷MOSFETMP1のゲー
ト・ソース間電圧そのものを表している。FIG. 3 shows the MOSFET MP of FIG. 1 based on the characteristics of FIG.
The characteristic of the voltage V BB of the bias output A of the bias circuit 1 composed of 2 and the resistor R 1 is V DD on the horizontal axis and (V DD −
V BB ), and the relative resistance value of R 1 to MOSFET MP 2 is expressed as a parameter. Here MOSFETMP The relative resistance of the resistor R 1 for 2, the resistance value when the gate and drain of MOSFETMP 2 is biased to the threshold
Vt / I DS (I DS : source-drain current). Also,
V DD -V BB represents the gate-source voltage itself of the load MOSFET MP 1 forming the n-input NOR.
この第3図から明らかなように、相対抵抗値を1/181
とすると、最低動作電圧の1.8Vでは、VDD−VBB=1.799V
になり、MOSFETMP1のゲートを接地する第5図の従来例
と同様なゲート・ソース間電圧が得られ、MOSFETMP1の
能力は従来回路と同様であり、速い立ち上がり速度を得
ることができる。As is clear from FIG. 3, the relative resistance value is 1/181
Then, at the minimum operating voltage of 1.8V, V DD −V BB = 1.799V
Thus, a gate-source voltage similar to that of the conventional example shown in FIG. 5 in which the gate of the MOSFET MP 1 is grounded is obtained, the capability of the MOSFET MP 1 is similar to that of the conventional circuit, and a high rising speed can be obtained.
一方、VDD=3Vでは、VDD−VBB≒2.28V、VDD=3.6Vで
は、VDD−VBB≒2.40Vとなり、電源電圧が高い場合でもM
OSFETMP1に与えられるゲートバイアスが抑制されるの
で、MOSFETMP1の必要以上の能力向上が抑制され、低消
費電流化を図ることができる。ちなみに、MOSFETMP1の
しきい値電圧を−0.7V、n入力NOR回路のローレベルの
出力電圧S0を0Vとして、ローレベル出力時における本実
施例の回路の低電流化効果を試算すると、電源電圧が3V
時で次のようになる。On the other hand, when V DD = 3 V, V DD −V BB ≈2.28 V, and when V DD = 3.6 V, V DD −V BB ≈2.40 V, which means that M
Since the gate bias applied to the OSFETMP 1 is suppressed, the performance of the MOSFET MP 1 is suppressed from being increased more than necessary, and the current consumption can be reduced. By the way, when the threshold voltage of the MOSFET MP 1 is −0.7 V and the low-level output voltage S 0 of the n-input NOR circuit is 0 V, the effect of reducing the current of the circuit of this embodiment at the time of low-level output is calculated as follows: Voltage is 3V
At times it looks like this:
(2.28−0.7)2/(3.0−0.7)2 ≒0.472 また、電源電圧が3.6V時には、次のようになる。 (2.28-0.7) 2 /(3.0-0.7) 2 ≒ 0.472 The power supply voltage is 3.6V sometimes as follows.
(2.4−0.7)2/(3.6−0.7)2 ≒0.344 以上の試算結果から明らかなように、前者については
従来の約1/2.1に、また後者については従来の約1/2.9
に、夫々低電流化される。 (2.4-0.7) 2 /(3.6-0.7) 2 ≒ 0.344 As apparent from the above calculation results, about 1 / 2.1 of the conventional for the former, also about 1 / 2.9 for the latter conventional
In addition, the current is reduced.
このような低電流化効果は、第3図から明らかなよう
に、VDD=3V時で抵抗R1の相対抵抗値1/2000程度まで見
込まれる。また、抵抗R1の相対抵抗値を大きくすれば、
低電流化効果は、更に大きくなるが、動作電源電圧範囲
の下限の1.8V時のVDD−VBBが小さくなるため、立ち上が
り速度の低下に留意する必要がある。ちなみに、VDD=
1.8Vのとき、R1の相対抵抗値が1/19でVDD−VBB≒1.73
V、R1の相対抵抗値が1/10でVDD−VBB≒1.66Vである。As is apparent from FIG. 3, such a current reducing effect is expected up to a relative resistance value of the resistance R 1 of about 1/2000 when V DD = 3V. If the relative resistance value of the resistor R 1 is increased,
Although the effect of lowering the current becomes even greater, V DD -V BB at the lower limit of 1.8 V of the operating power supply voltage range becomes smaller, so it is necessary to pay attention to the decrease in the rising speed. By the way, V DD =
At 1.8V, R 1 has a relative resistance value of 1/19 and V DD −V BB ≈1.73
The relative resistance value of V and R 1 is 1/10 and V DD −V BB ≈ 1.66V.
したがって、抵抗R1は、その相対抵抗値が1/2000〜1/
10となる抵抗値に設定されていることが望ましい。Therefore, the resistance R 1 has a relative resistance value of 1/2000 to 1 /
It is desirable to set the resistance value to be 10.
次に本実施例において、MOSFETMP2のしきい値を−1.8
Vからずらした場合について説明する。Next, in this embodiment, the threshold value of the MOSFET MP 2 is set to −1.8.
The case of shifting from V will be described.
しきい値を更に−方向へずらした場合には、第3図に
おける各曲線をほぼVBB=0Vの直線にほぼ平行に右上方
へ平行移動させることに相当する。このとき、しきい値
が動作電源電圧範囲の上限より大きい絶対値を持つと、
電流低減効果は全くなくなるので、この点に留意する必
要がある。When the threshold value is further shifted in the − direction, it corresponds to the parallel displacement of each curve in FIG. 3 to the upper right, substantially parallel to the straight line of V BB = 0V. At this time, if the threshold value has an absolute value larger than the upper limit of the operating power supply voltage range,
It is necessary to pay attention to this point because the effect of reducing the current is completely lost.
一方、しきい値を+方向にずらした場合には、R1の相
対抵抗値が1/181の場合で、0.5×(1.8V−Vt)〜(1.8V
−Vt)だけ1.8V時のVDD−VBBの値が小さくなり、立ち上
がり速度が低下してしまうので、この点に留意する必要
がある。On the other hand, when the threshold value is shifted in the + direction, when the relative resistance value of R 1 is 1/181, 0.5 × (1.8V-Vt) to (1.8V
It is necessary to pay attention to this point because the value of V DD -V BB at 1.8 V becomes smaller by -Vt) and the rising speed decreases.
第4図は本発明の第2の実施例に係るn入力CMOSレシ
オNOR回路を示す回路図である。なお、この第4図にお
いて、第1図及び第6図と同一物には同一符号を付し、
重複する部分の説明は省略する。FIG. 4 is a circuit diagram showing an n-input CMOS ratio NOR circuit according to the second embodiment of the present invention. In FIG. 4, the same parts as those in FIGS. 1 and 6 are designated by the same reference numerals,
A description of the overlapping parts will be omitted.
本実施例の回路が第1図に示した第1の実施例の回路
と異なる点は、バイアス回路の構成である。本実施例に
おけるバイアス回路2は、電源VDDとバイアス出力端と
の間に接続されたエンハンスメント型PチャネルMOSFET
MP3と、上記バイアス出力端と接地との間に接続された
抵抗R2と、電源VDDとバイアス出力端との間に接続され
てその分圧出力をMOSFETMP3のゲートに与える抵抗R3,R4
からなる分圧回路とから構成されている。即ち、この第
2の実施例は、MOSFETMP3のゲートがバイアス出力端に
直接接続されず、電源VDD〜バイアス電圧を分圧して与
えている点が第1の実施例と異なっている。なお、抵抗
R3の抵抗値+抵抗R4の抵抗値は、抵抗R2の抵抗値に対し
て十分に高く設定されている。この分圧比は、第1図の
実施例と同様に、VDDが動作電源電圧範囲の下限値であ
るときに、ほぼMOSFETMP3のしきい値と一致するように
設定されている。The circuit of this embodiment differs from the circuit of the first embodiment shown in FIG. 1 in the configuration of the bias circuit. The bias circuit 2 in this embodiment is an enhancement type P-channel MOSFET connected between the power supply V DD and the bias output terminal.
MP 3 and, a resistor R 2 connected between ground and the bias output terminal, resistor R 3 which gives the divided output is connected between the power supply V DD and the bias output to the gate of MOSFETMP 3 , R 4
And a voltage dividing circuit. That is, the second embodiment is different from the first embodiment in that the gate of the MOSFET MP 3 is not directly connected to the bias output terminal, but the power supply V DD to bias voltage is divided and applied. The resistance
The resistance value of R 3 + resistance value of resistance R 4 is set sufficiently higher than the resistance value of resistance R 2 . This voltage division ratio is set so as to substantially match the threshold value of MOSFET MP 3 when V DD is the lower limit value of the operating power supply voltage range, as in the embodiment of FIG.
本実施例によれば、しきい値の絶対値が電源電圧範囲
の下限値にほぼ一致するように、大きいPチャネルMOSF
ETを使用しない場合でも、抵抗R3,R4で出力電圧を分圧
することによって、しきい値の絶対値が電源電圧範囲の
下限値よりも小さいMOSFETMP4をしきい値近傍にバイア
スすることができる。但し、抵抗R3,R4による分圧比分
だけ帰還量が減少するので、第1の実施例よりも電流低
減効果が少なくなる点に留意する必要がある。なお、し
きい値の異なるPチャネルMOSFETでも、ゲート電圧をし
きい値Vtによって表せば、第2図の特性とほぼ一致する
ことになる。According to this embodiment, a large P-channel MOSF is provided so that the absolute value of the threshold value substantially matches the lower limit value of the power supply voltage range.
Even if ET is not used, by dividing the output voltage with resistors R 3 and R 4 , MOSFET MP 4 whose absolute threshold value is smaller than the lower limit value of the power supply voltage range can be biased near the threshold value. it can. However, it should be noted that the amount of feedback is reduced by the voltage division ratio of the resistors R 3 and R 4 , so that the current reduction effect is less than that in the first embodiment. Even with P-channel MOSFETs having different threshold values, the gate voltage represented by the threshold value Vt substantially agrees with the characteristics shown in FIG.
なお、以上の各実施例では、PチャネルMOSFEを負荷
とするn入力NOR回路について説明したが、NチャネルM
OSFETを負荷とするn入力NANDゲートにも本発明を適用
可能であることは言うまでもない。In each of the above embodiments, the n-input NOR circuit having the P-channel MOSFE as a load has been described.
It goes without saying that the present invention can be applied to an n-input NAND gate having an OSFET as a load.
また、本発明は、CMOS論理回路のみならず、窒化膜ゲ
ートを使用した他の相補型MISFETを使用したレシオ論理
回路にも適用可能である。Further, the present invention is applicable not only to a CMOS logic circuit but also to a ratio logic circuit using another complementary MISFET using a nitride film gate.
[発明の効果] 以上述べたように、本発明によれば、電源電圧として
動作電源電圧範囲の下限値が与えられたときに、負荷で
ある第1のFETのしきい値電圧と同等のバイアス電圧を
出力すると共に、そのバイアス電圧が電源電圧の変化に
よってもあまり変化しないバイアス回路を設け、このバ
イアス回路の出力を上記第1のFETのゲートに印加する
ようにしている。このため、電源電圧が小さい場合でも
十分高速動作が可能で、また、電源電圧が大きくなった
場合でも、第1のFETのゲートバイアス電圧の変動が少
ないので、直流電流が必要以上に増えるのを防止するこ
とができ、高速及び低消費電力の論理回路を提供するこ
とができる。[Effects of the Invention] As described above, according to the present invention, when the lower limit value of the operating power supply voltage range is given as the power supply voltage, a bias equivalent to the threshold voltage of the first FET, which is a load, is applied. A bias circuit that outputs a voltage and whose bias voltage does not change much even when the power supply voltage changes is provided, and the output of this bias circuit is applied to the gate of the first FET. Therefore, even when the power supply voltage is small, a sufficiently high-speed operation is possible, and even when the power supply voltage is large, the fluctuation of the gate bias voltage of the first FET is small, so that the DC current is prevented from increasing more than necessary. It is possible to provide a logic circuit that can be prevented and that has high speed and low power consumption.
第1図は本発明の第1の実施例に係るCMOSレシオNOR回
路の回路図、第2図はゲートとドレインとを接続した際
のPチャネルMOSFETの電流特性を示すグラフ図、第3図
は同実施例におけるバイアス回路の電源電圧に対するバ
イアス電圧特性を示すグラフ図、第4図は本発明の第2
の実施例に係るCMOSレシオNOR回路の回路図、第5図は
従来のCMOSレシオレスNOR回路の回路図、第6図は従来
のCMOSレシオNOR回路の回路図、第7図は従来のCMOSレ
シオレスNAND回路の回路図、第8図は従来のCMOSレシオ
NAND回路の回路図である。 1,2;バイアス回路、MP1,MP2,MP3,MP11〜MP1n,MP31〜MP
3n;PチャネルMOSFET、MN11〜MN1n,MN2,MN21〜MN2n;Nチ
ャネルMOSFET、S1〜Sn;入力信号、SO;出力信号、R1,R2,
R3,R4;抵抗FIG. 1 is a circuit diagram of a CMOS ratio NOR circuit according to the first embodiment of the present invention, FIG. 2 is a graph showing current characteristics of a P-channel MOSFET when a gate and a drain are connected, and FIG. FIG. 4 is a graph showing the bias voltage characteristic with respect to the power supply voltage of the bias circuit in the embodiment, and FIG.
5 is a circuit diagram of a CMOS ratio NOR circuit according to the embodiment of the present invention, FIG. 5 is a circuit diagram of a conventional CMOS ratioless NOR circuit, FIG. 6 is a circuit diagram of a conventional CMOS ratio NOR circuit, and FIG. 7 is a conventional CMOS ratioless NAND circuit. Circuit diagram of the circuit, Figure 8 shows the conventional CMOS ratio
It is a circuit diagram of a NAND circuit. 1,2; Bias circuit, MP 1 , MP 2 , MP 3 , MP 11 to MP 1n , MP 31 to MP
3n ; P-channel MOSFET, MN 11 to MN 1n , MN 2 , MN 21 to MN 2n ; N-channel MOSFET, S 1 to S n ; Input signal, S O ; Output signal, R 1 , R 2 ,
R 3 , R 4 ; Resistance
Claims (1)
1導電型の第1のFETからなる負荷と、前記出力端と第
2の電源との間に並列に接続され夫々のゲートに入力信
号を入力する第2の導電型の複数の第2のFETからなる
ドライバと、前記第1のFETのゲートにゲートバイアス
電圧を付与するバイアス回路とを有し、前記バイアス回
路は、そのバイアス出力端と前記第2の電源との間に接
続された抵抗と、前記バイアス出力端と前記第1の電源
との間に接続されゲートに前記抵抗による帰還信号が入
力されると共に前記第1のFETとしきい値が異なる第1
導電型の第3のFETとを備え、前記抵抗の抵抗値は前記
第3のFETのゲートがそのしきい値にバイアスされたと
きの抵抗値の1/2000〜1/5に設定され、前記第3のFETの
しきい値は、電源電圧として動作電源電圧範囲の下限値
が与えられたときに前記バイアス出力端の電圧が前記第
3のFETのしき値電圧と同等の電圧となる値に設定され
ていることを特徴とする論理回路。1. A load composed of a first FET of a first conductivity type connected between a first power supply and an output end, and a load connected in parallel between the output end and a second power supply, respectively. A driver including a plurality of second FETs of the second conductivity type for inputting an input signal to the gate of the first FET, and a bias circuit for applying a gate bias voltage to the gate of the first FET. A resistor connected between the bias output terminal and the second power source, and a resistor connected between the bias output terminal and the first power source, the feedback signal being input to the resistor, and 1st with different threshold from 1st FET
A conductive type third FET, wherein the resistance value of the resistor is set to 1/2000 to 1/5 of the resistance value when the gate of the third FET is biased to the threshold value, The threshold value of the third FET is set to a value at which the voltage of the bias output terminal becomes a voltage equivalent to the threshold voltage of the third FET when the lower limit value of the operating power supply voltage range is given as the power supply voltage. A logic circuit characterized by being set.
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---|---|---|---|
JP1236711A JP2545995B2 (en) | 1989-09-12 | 1989-09-12 | Logic circuit |
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JPH0399518A JPH0399518A (en) | 1991-04-24 |
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JPH01272230A (en) * | 1988-04-25 | 1989-10-31 | Toshiba Corp | Semiconductor circuit device |
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- 1989-09-12 JP JP1236711A patent/JP2545995B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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JPH01272230A (en) * | 1988-04-25 | 1989-10-31 | Toshiba Corp | Semiconductor circuit device |
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