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JP2544396B2 - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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JP2544396B2
JP2544396B2 JP62210818A JP21081887A JP2544396B2 JP 2544396 B2 JP2544396 B2 JP 2544396B2 JP 62210818 A JP62210818 A JP 62210818A JP 21081887 A JP21081887 A JP 21081887A JP 2544396 B2 JP2544396 B2 JP 2544396B2
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semiconductor integrated
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置の製造方法に関し、特
に、銅配線を有する半導体集積回路装置の製造に適用し
て有効な技術に関するものである。
〔従来技術〕
LSIの高速化及び高集積化に伴い、従来用いられてい
るアルミニウムよりも低抵抗かつ高信頼性の配線材料が
求められている。近年、これらの要求を満たす配線材料
として、銅（比抵抗1.56μΩ−cm）が注目されつつあ
る。第47回応用物理学会学術講演会予稿集、論文番号30
p-Ｎ-12、第513頁、1986年９月においては、この銅配線
の形成方法について論じられている。これによれば、あ
らかじめ形成された窒化チタン（TiN）膜の上に銅膜を
形成し、その銅膜の上にさらにTiN膜を形成した後、こ
のTiN膜の上に所定形状のフォトレジストパターンを形
成する。次に、このフォトレジストパターンをマスクと
して反応性イオンエッチング（RIE）により前記TiN膜を
エッチングした後、前記フォトレジストパターンを除去
する。次に、このエッチングされたTiN膜をマスクとし
てイオンミリングにより前記銅膜をエッチングして銅配
線を形成する。
〔発明が解決しようとする問題点〕
しかしながら、本発明者の検討によれば、前記フォト
レジストパターンを酸素プラズマ処理により除去する際
に銅膜がマスクの下方まで酸化されてしまうため、低抵
抗の銅配線を形成するのが難しいという問題があった。
本発明の目的は、フォトレジストパターンを酸素プラ
ズマ処理により除去する際に銅膜が酸化されるのを防止
することができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。
〔問題点を解決するための手段〕
本願において開示される発明のうち、代表的なものの
概要を簡単に説明すれば、下記のとおりである。
すなわち、銅膜上に酸化防止膜を形成する工程と、前
記酸化防止膜のエッチングマスク形成用の膜を前記酸化
防止膜上に形成する工程と、前記エッチングマスク形成
用の膜の上に所定形状のフォトレジストパターンを形成
し、このフォトレジストパターンをマスクとして前記エ
ッチングマスク形成用の膜をエッチングすることにより
エッチングマスクを形成する工程と、前記フォトレジス
トパターンを酸素プラズマ処理により除去する工程と、
前記エッチングマスクを用いて前記酸化防止膜をエッチ
ングする工程と、エッチングされた前記酸化防止膜をマ
スクとして前記銅膜をエッチングすることにより銅配線
を形成する工程とを具備している。
〔作用〕
上記した手段によれば、フォトレジストパターンの除
去時に銅膜の表面が酸化防止膜により覆われているの
で、フォトレジストパターンを酸素プラズマ処理により
除去する際に銅配線が酸化されるのを防止することがで
きる。
〔実施例〕
以下、本発明の一実施例を図面を用いて具体的に説明
する。
なお、実施例を説明するための全図において、同一機
能を有するものには同一符号を付け、その繰り返しの説
明は省略する。
説明の便宜上、まず本実施例によるバイポーラLSIの
製造方法により製造されたバイポーラLSIの構造につい
て説明する。
第１図に示すように、本実施例によるバイポーラLSI
においては、例えばp-型シリコン基板のような半導体基
板１の表面に例えばn+型の埋め込み層２が設けられ、こ
の半導体基板１上に例えばｎ型シリコンのエピタキシャ
ル層３が設けられている。このエピタキシャル層３の所
定部分には例えばSiO2膜のようなフィールド絶縁膜４が
設けられ、これにより素子間分離及び素子内の分離が行
われている。このフィールド絶縁膜４の下方には、例え
ばp+型のチャネルストッパ領域５が設けられている。ま
た、このフィールド絶縁膜４で囲まれた部分のエピタキ
シャル層３中には、例えばｐ型の真性ベース領域６及び
例えばp+型のグラフトベース領域７が設けられ、この真
性ベース領域６中に例えばn+型のエミッタ領域８が設け
られている。そして、このエミッタ領域８と、前記真性
ベース領域６と、この真性ベース領域６の下方における
エピタキシャル層３及び埋め込み層２から成るコレクタ
領域とにより、npn型バイポーラトランジスタが構成さ
れている。
符号９は、埋め込み層２と接続されている例えばn+型
のコレクタ取り出し領域である。符号10は、前記フィー
ルド絶縁膜４に連なって設けられている例えばSiO2膜の
ような絶縁膜である。また、符号11は、例えばSi3N4膜
のような絶縁膜である。これらの絶縁膜10、11には、前
記グラフトベース領域７及び前記エミッタ領域８に対応
してそれぞれ開口12a、12bが設けられている。そして、
この開口12aを通じて前記グラフトベース領域７に多結
晶シリコン膜から成るベース引き出し電極13が接続され
ているともに、開口12bを通じて前記エミッタ領域８上
に例えばヒ素のようなｎ型不純物がドープされた多結晶
シリコンエミッタ電極14が設けられている。また、符号
15、16、17は例えばSiO2膜のような絶縁膜であり、符号
18は例えばSi3N4膜のような絶縁膜であり、符号19は例
えばPSG膜のような絶縁膜である。
符号20a、20b、20cは、例えば白金シリサイド（PtS
i2）膜のような金属シリサイド膜であって、前記絶縁膜
17、18に設けられた開口21a、21b、21cにおける前記ベ
ース引き出し電極13、前記多結晶シリコンエミッタ電極
14及び前記コレクタ取り出し領域９の上に設けられてい
る。また、符号22a、22b、22cは、例えばTiN膜である。
そして、これらのTiN膜22a、22b、22cの上に、一層目の
銅配線23a、23b、23cが設けられている。前記金属シリ
サイド膜20a、20b、20c及びTiN膜22a、22b、22cによっ
て、前記ベース引き出し電極13、前記多結晶シリコンエ
ミッタ電極14及び前記コレクタ取り出し領域９と前記銅
配線23a、23b、23cとの反応を防止することができる。
また、これらのTiN膜22a、22b、22cによって、前記銅配
線23a、23b、23cの下地の絶縁膜19に対する接着性の向
上を図ることができる。さらに、前記銅配線23a、23b、
23cは、リン（Ｐ）、ホウ素（Ｂ）等の不純物が外部か
ら拡散することによって抵抗が増大することが知られて
いるが、前記TiN膜22a、22b、22cはこれらの不純物の拡
散を防止することができるので、下地の絶縁膜19中の不
純物が熱処理時に前記銅配線23a、23b、23c中に拡散す
ることによる配線抵抗の増大を防止することができる。
符号24a、24b、24cは、例えばTiN膜のような酸化防止
膜である。さらに、符号25は不純物の拡散防止膜であっ
て、プラズマCVDにより形成された窒化シリコン（SiN）
膜、プラズマCVDにより形成されたSiO膜、アルミナ（Al
2O3）膜等の絶縁膜から成る。前記TiN膜22a、22b、22c
と同様に、この拡散防止膜25によって、後述の層間絶縁
膜26中の不純物が熱処理時に前記銅配線23a、23b、23c
中に拡散することによる配線抵抗の増大を防止すること
ができる。
符号26は、例えばSiO2のバイアススパッタにより形成
されたSiO2膜のような一層目の層間絶縁膜である。この
層間絶縁膜26上には例えばTiN膜27が設けられ、このTiN
膜27上に二層目の銅配線29が設けられている。前記TiN
膜22a、22b、22cと同様に、このTiN膜27によって、前記
銅配線28の下地の層間絶縁膜26に対する接着性の向上を
図ることができる。この銅配線28は、前記層間絶縁膜26
に設けられたスルーホール26aを通じて前記銅配線23cに
接続されている。なお、このスルーホール26aは階段状
の形状を有し、これによってこのスルーホール26aにお
ける銅配線28のステップカバレッジの向上を図ることが
できる。また、符号29は、例えばTiN膜のような酸化防
止膜である。
符号30は、例えばプラズマCVDにより形成されたSiO膜
とスピンオンガラス（SOG）膜とプラズマCVDにより形成
されたSiO膜とから成る二層目の層間絶縁膜である。こ
の層間絶縁膜30上には例えばTiN膜31が設けられ、このT
iN層31上に三層目の銅配線32が設けられている。このTi
N膜31によって、前記銅配線32の下地の層間絶縁膜30に
対する接着性の向上を図ることができる。この銅配線32
は、前記層間絶縁膜30に設けられたスルーホール30aを
通じて前記銅配線28に接続されている。なお、このスル
ーホール30aは前記スルーホール26aと同様に階段状の形
状を有し、これによってこのスルーホール30aにおける
銅配線32のステップカバレッジの向上を図ることができ
る。また、符号33は、例えばTiN膜のような酸化防止膜
である。
符号34は、前記層間絶縁膜30と同様な構造の層間絶縁
膜である。この層間絶縁膜34上には例えばTiN膜35が設
けられ、このTiN膜35上に四層目の銅配線36が設けられ
ている。このTiN膜35によって、前記銅配線36の下地の
層間絶縁膜34に対する接着性の向上を図ることができ
る。この銅配線36は、前記層間絶縁膜34に設けられたス
ルーホール34aを通じて前記銅配線32に接続されてい
る。なお、このスルーホール34aは前記スルーホール26
a、30aと同様に階段状の形状を有し、これによってこの
スルーホール34aにおける銅配線36のステップカバレッ
ジの向上を図ることができる。また、符号37は、例えば
TiN膜のような酸化防止膜である。
また、符号38は例えばSiO2膜から成る保護膜である。
この保護膜38には開口38aが設けられ、この開口38aを通
じて前記銅配線36上に例えばCr膜39が設けられている。
そして、このCr膜39の上に例えば銅（Cu）−すず（Sn）
系金属間化合物層40を介して例えば鉛（Pb）-Sn合金系
はんだから成るバンプ41が設けられている。
次に、上述のように構成されたバイポーラLSIの製造
方法について説明する。
まず、例えば特公昭55-27469号公報に記載されている
製造方法と同様に工程を進めて第２図に示す絶縁膜19及
び開口21a、21b、21cまで形成する。次に、前記開口21
a、21b、21cにおけるベース引き出し電極13、多結晶シ
リコンエミッタ電源14及びコレクタ取り出し領域９の上
にそれぞれ金属シリサイド膜20a、20b、20cを形成した
後、例えば反応性スパッタにより全面に例えば膜厚1000
〜2000Å程度のTiN膜22を形成する。次に、このTiN膜22
上に例えばスパッタにより例えば膜厚１μｍの銅膜42を
形成した後、この銅膜42上に例えば膜厚5000ÅのTiN膜
のような酸化防止膜24を形成する。なお、この酸化防止
膜24としては、例えばTiのホウ化物膜を用いてもよい。
次に、この酸化防止膜24に対して選択エッチング可能な
例えばアルミニウム（Al）膜のようなエッチングマスク
形成用の膜43を例えばスパッタにより形成する。この膜
43の膜厚は例えば1000Åとする。なお、この膜43として
は、モリブデン（Mo）、MoSi2、タングステン（Ｗ）、W
Si2、SiO2等の膜を用いることもできる。この後、この
膜43の上にフォトリソグラフィーにより所定形状のフォ
トレジストパターン44を形成する。
次に、例えば塩素（Cl）系のエッチングガス（Cl2、B
Cl3、CCl4等）を用いたRIEにより、前記フォトレジスト
パターン44をマスクとして前記膜43をエッチングする。
これによって、第３図に示すように、エッチングマスク
45a、45b、45cを形成する。
次に、酸素プラズマ処理により前記フォトレジストパ
ターン44を除去して第４図に示す状態とする。この酸素
プラズマ処理の際には、銅膜42の表面は酸化防止膜24に
よって完全に覆われているため、この銅膜42が酸化され
るのを効果的に防止することができる。これによって、
後述のように低抵抗の銅配線23a、23b、23cを形成する
ことができる。
次に、前記エッチングマスク45a、45b、45cを用い
て、例えばフッ素（Ｆ）系のエッチングガス（CF4、CHF
3、CH2F2等）を用いたRIEにより前記酸化防止膜24をエ
ッチングする。これによって、第５図に示すように、所
定形状の酸化防止膜24a、24b、24cを形成する。次に、
これらの酸化防止膜24a、24b、24cをエッチングマスク
として用いて、前記銅膜42を例えばCl系のエッチングガ
ス（Cl2、BCl3、CCl4等）を用いたRIEにより例えば200
〜500℃の温度でエッチングし、これによって銅配線23
a、23b、23cを形成する。なお、このエッチングの際、
前記エッチングマスク45a、45b、45cもエッチング除去
される。次に、銅配線23a、23b、23cをエッチングマス
クとして用いて、例えばＦ系のエッチングガスを用いた
RIEによりTiN膜22をエッチングすることにより、所定形
状のTiN膜22a、22b、22cを形成する。
次に第１図に示すように、全面に拡散防止膜25及び層
間絶縁膜26を形成した後、これらの所定部分をエッチン
グ除去することによりスルーホール26aを形成する。次
に、全面にTiN膜27、銅膜及び酸化防止膜29を形成した
後、一層目の銅配線23a、23b、23cを形成したと同様な
方法によりこれらをエッチングして二層目の銅配線28を
形成する。次に、二層目の層間絶縁膜30を形成した後、
その所定部分をエッチング除去することによりスルーホ
ール30aを形成する。次に、全面にTiN膜31、銅膜及び酸
化防止膜33を形成した後、上述と同様な方法によりこれ
らをエッチングして三層目の銅配線32を形成する。次
に、三層目の層間絶縁膜34を形成した後、その所定部分
をエッチング除去することによりスルーホール34aを形
成する。次に、全面にTiN膜35、銅膜及び酸化防止膜37
を形成した後、上述と同様な方法によりこれらをエッチ
ングして四層目の銅配線36を形成する。
次に、保護膜38を形成した後、その所定部分をエッチ
ング除去することにより開口38aを形成してこの部分に
配線36の表面を露出させる。次に、この状態で例えば蒸
着により全面にCr膜39、Cu膜（図示せず）及びAu膜（図
示せず）を順次形成した後、これらのAu膜、Cu膜及びCr
膜40をエッチングにより所定形状にパターンニングす
る。この場合、前記Au膜は前記Cu膜の酸化を防止するた
めのものであり、前記Cu膜ははんだバンプ41の下地との
濡れ性を確保するためのものである。なお、前記Au膜、
Cu膜及びCr膜39は、通常、BLM（Ball Limiting Metaliz
ation）と呼ばれている。次に、例えばリフトオフ法に
より、前記Au膜、Cu膜及びCr膜39を覆うように所定形状
のPb膜及びSn膜（いずれも図示せず）を形成した後、所
定の温度で熱処理を行う。これにより前記Pb膜及びSn膜
が合金化して、ほぼ球状のPb-Sn合金系のはんだバンプ4
1が形成される。この合金化の際には、前記Sn膜中のSn
が前記Cu膜中のCuと合金化することにより、このはんだ
バンプ41と前記Cr膜39との間にCu-Sn系金属間化合物層4
0が形成される。このようにして、目的とするバイポー
ラLSIが完成される。
以上、本発明を実施例にもとづき具体的に説明した
が、本発明は、前記実施例に限定されるものではなく、
その要旨を逸脱しない範囲において種々変更可能である
ことは言うまでもない。
例えば、酸化防止膜としては、TiN膜以外にジルコニ
ウム（Zr）、バナジウム（Ｖ）、タンタル（Ta）、ニオ
ブ（Nb）、Cr等の金属の窒化物やホウ化物の膜を用いて
もよい。この場合、これらの窒化物やホウ化物の膜のエ
ッチング時に用いるエッチングガスとしては、Zr及びＶ
の窒化物又はホウ化物に対してはCl2、BCl3、CCl4等
を、Ta及びNbの窒化物又はホウ化物に対してはCF4、CHF
3、SF6、NF3等を、Crの窒化物又はホウ化物に対してはC
l2、BCl3、CCl4等を用いることができる。また、これら
の窒化物やホウ化物の膜のエッチングマスクとしては、
Zr、Ｖ及びCrの窒化物又はホウ化物に対してはMo、MoSi
2、Ｗ、WSi2、SiO2等を、Ta及びNbの窒化物又はホウ化
物に対してはAl、Si、ガリウム（Ga）、Sn等を用いるこ
とができる。
また、第５図に示すように、酸化防止膜24a、24b、24
cを形成した後に全面に例えばTiN膜のような酸化防止膜
46をさらに形成し、この酸化防止膜46を例えばRIEによ
り異方性エッチングすることにより銅配線23a、23b、23
cの側面をこの酸化防止膜46で覆うことができる。これ
によって、銅配線23a、23b、23cを酸化防止膜24a、24
b、24c、47で完全に覆うことができるので、以後の製造
工程における銅配線23a、23b、23cの酸化を防止するこ
とができる。さらに、上述の実施例においては、四層の
銅配線を有するLSIに本発明を適用した場合について説
明したが、本発明は、銅配線の層数にかかわりなく適用
することができる。さらにまた、本発明は、バイポーラ
LSI以外の銅配線を有する各種半導体集積回路装置に適
用することができる。
〔発明の効果〕
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
すなわち、フォトレジストパターンを酸素プラズマ処
理により除去する際に銅膜が酸化されるのを防止するこ
とができる。
【図面の簡単な説明】 第１図は、本発明の一実施例によるバイポーラLSIの製
造方法により製造されたバイポーラLSIの要部を示す断
面図、 第２図〜第５図は、本発明の一実施例によるバイポーラ
LSIの製造方法を工程順に説明するための断面図であ
る。 図中、１……半導体基板、６……真性ベース領域、８…
…エミッタ領域、13……ベース引き出し電極、23a、23
b、23c、28、32、36……銅配線、24、24a、24b、24c、2
9、33、37、46……酸化防止膜、41……バンプ、42……
銅膜、43……エッチングマスク形成用の膜、44……フォ
トレジストパターン、45a、45b、45c……エッチングマ
スクである。

Claims (9)

    (57)【特許請求の範囲】
  1. 【請求項１】銅配線を有する半導体集積回路装置の製造
    方法であって、 銅膜を形成する工程と、 前記銅膜上に酸化防止膜を形成する工程と、 前記酸化防止膜のエッチングマスク形成用の膜を前記酸
    化防止膜上に形成する工程と、 前記エッチングマスク形成用の膜の上に所定形状のフォ
    トレジストパターンを形成する工程と、 このフォトレジストパターンをマスクとして前記エッチ
    ングマスク形成用の膜をエッチングすることによりエッ
    チングマスクを形成する工程と、 前記フォトレジストパターンを酸素プラズマ処理により
    除去する工程と、 前記エッチングマスクを用いて前記酸化防止膜をエッチ
    ングする工程と、 エッチングされた前記酸化防止膜をマスクとしてエッチ
    ングを行ない、前記銅膜をパターニングすることにより
    前記銅配線を形成する工程とを具備することを特徴とす
    る半導体集積回路装置の製造方法。
  2. 【請求項２】前記酸化防止膜が窒化チタン膜であること
    を特徴とする特許請求の範囲第１項記載の半導体集積回
    路装置の製造方法。
  3. 【請求項３】前記エッチングマスク形成用の膜がアルミ
    ニウム膜であることを特徴とする特許請求の範囲第１項
    又は第２項記載の半導体集積回路装置の製造方法。
  4. 【請求項４】前記エッチングマスク形成用の膜を塩素系
    のエッチングガスを用いてエッチングすることを特徴と
    する特許請求の範囲第１項乃至第３項のいずれか一項記
    載の半導体集積回路装置の製造方法。
  5. 【請求項５】前記酸化防止膜をフッ素系のエッチングガ
    スを用いてエッチングすることを特徴とする特許請求の
    範囲第１項乃至第４項のいずれか一項記載の半導体集積
    回路装置の製造方法。
  6. 【請求項６】前記銅膜を塩素系のエッチングガスを用い
    てエッチングすることを特徴とする特許請求の範囲第１
    項乃至第５項のいずれか一項記載の半導体集積回路装置
    の製造方法。
  7. 【請求項７】四層の前記銅配線を有することを特徴とす
    る特許請求の範囲第１項乃至第６項のいずれか一項記載
    の半導体集積回路装置の製造方法。
  8. 【請求項８】四層目の前記銅配線にはんだバンプが設け
    られていることを特徴とする特許請求の範囲第７項記載
    の半導体集積回路装置の製造方法。
  9. 【請求項９】前記半導体集積回路装置がバイポーラLSI
    であることを特徴とする特許請求の範囲第１項乃至第８
    項のいずれか一項記載の半導体集積回路装置の製造方
    法。
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Families Citing this family (68)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5055423A (en) * 1987-12-28 1991-10-08 Texas Instruments Incorporated Planarized selective tungsten metallization system
US5258219A (en) * 1989-01-12 1993-11-02 Seiko Epson Corporation Optimized thin film metal interconnects in integrated circuit structures of apparatus to reduce circuit operational delay
US4877482A (en) * 1989-03-23 1989-10-31 Motorola Inc. Nitride removal method
JPH0355844A (ja) * 1989-07-25 1991-03-11 Fujitsu Ltd 半導体装置の製造方法
US5344525A (en) * 1991-01-29 1994-09-06 Micron Technology, Inc. Process for etching semiconductor devices
EP0504006B1 (en) * 1991-03-08 2000-07-12 Fujitsu Limited Semiconductor memory device having thin film transistor and method of producing the same
EP0510370B1 (en) * 1991-03-27 1999-08-25 Fujitsu Limited Semiconductor memory device having thin film transistor and method of producing the same
US5162257A (en) * 1991-09-13 1992-11-10 Mcnc Solder bump fabrication method
JP2755035B2 (ja) * 1992-03-28 1998-05-20 ヤマハ株式会社 多層配線形成法
US5420069A (en) * 1992-12-31 1995-05-30 International Business Machines Corporation Method of making corrosion resistant, low resistivity copper for interconnect metal lines
JPH06326059A (ja) * 1993-05-17 1994-11-25 Fujitsu Ltd 銅薄膜のエッチング方法
US5747360A (en) * 1993-09-17 1998-05-05 Applied Materials, Inc. Method of metalizing a semiconductor wafer
US6475903B1 (en) * 1993-12-28 2002-11-05 Intel Corporation Copper reflow process
KR100281887B1 (ko) * 1994-01-18 2001-03-02 윤종용 반도체장치의 제조방법
US5624868A (en) * 1994-04-15 1997-04-29 Micron Technology, Inc. Techniques for improving adhesion of silicon dioxide to titanium
KR0147682B1 (ko) * 1994-05-24 1998-11-02 구본준 반도체 소자의 금속배선 제조방법
US5585307A (en) * 1995-02-27 1996-12-17 Taiwan Semiconductor Manufacturing Company Ltd. Forming a semi-recessed metal for better EM and Planarization using a silo mask
US5659201A (en) * 1995-06-05 1997-08-19 Advanced Micro Devices, Inc. High conductivity interconnection line
US5849631A (en) * 1995-07-17 1998-12-15 Sony Corporation Method of manufacturing semiconductor device
US5518959A (en) * 1995-08-24 1996-05-21 Taiwan Semiconductor Manufacturing Company Method for selectively depositing silicon oxide spacer layers
US6100196A (en) * 1996-04-08 2000-08-08 Chartered Semiconductor Manufacturing Ltd. Method of making a copper interconnect with top barrier layer
US5744376A (en) * 1996-04-08 1998-04-28 Chartered Semiconductor Manufacturing Pte, Ltd Method of manufacturing copper interconnect with top barrier layer
US5891803A (en) * 1996-06-26 1999-04-06 Intel Corporation Rapid reflow of conductive layers by directional sputtering for interconnections in integrated circuits
US6429120B1 (en) 2000-01-18 2002-08-06 Micron Technology, Inc. Methods and apparatus for making integrated-circuit wiring from copper, silver, gold, and other metals
US5693563A (en) * 1996-07-15 1997-12-02 Chartered Semiconductor Manufacturing Pte Ltd. Etch stop for copper damascene process
US5904496A (en) 1997-01-24 1999-05-18 Chipscale, Inc. Wafer fabrication of inside-wrapped contacts for electronic devices
US5910687A (en) 1997-01-24 1999-06-08 Chipscale, Inc. Wafer fabrication of die-bottom contacts for electronic devices
US5770517A (en) * 1997-03-21 1998-06-23 Advanced Micro Devices, Inc. Semiconductor fabrication employing copper plug formation within a contact area
US6140237A (en) * 1997-06-16 2000-10-31 Chartered Semiconductor Manufacturing Ltd. Damascene process for forming coplanar top surface of copper connector isolated by barrier layers in an insulating layer
DE19728472A1 (de) * 1997-07-03 1999-01-07 Siemens Ag Strukturierungsverfahren
KR100253311B1 (ko) * 1997-09-02 2000-06-01 김영환 반도체 소자의 평탄화 방법
US6399505B2 (en) * 1997-10-20 2002-06-04 Advanced Micro Devices, Inc. Method and system for copper interconnect formation
US6211073B1 (en) 1998-02-27 2001-04-03 Micron Technology, Inc. Methods for making copper and other metal interconnections in integrated circuits
US6174810B1 (en) * 1998-04-06 2001-01-16 Motorola, Inc. Copper interconnect structure and method of formation
TW379374B (en) * 1998-06-19 2000-01-11 Siemens Ag Method to improve thermal stability of tungsten silicide
US6284656B1 (en) 1998-08-04 2001-09-04 Micron Technology, Inc. Copper metallurgy in integrated circuits
JP2000133712A (ja) * 1998-08-18 2000-05-12 Seiko Epson Corp 半導体装置の製造方法
US6288442B1 (en) 1998-09-10 2001-09-11 Micron Technology, Inc. Integrated circuit with oxidation-resistant polymeric layer
US6359328B1 (en) 1998-12-31 2002-03-19 Intel Corporation Methods for making interconnects and diffusion barriers in integrated circuits
US6143657A (en) * 1999-01-04 2000-11-07 Taiwan Semiconductor Manufacturing Company Method of increasing the stability of a copper to copper interconnection process and structure manufactured thereby
US6221758B1 (en) 1999-01-04 2001-04-24 Taiwan Semiconductor Manufacturing Company Effective diffusion barrier process and device manufactured thereby
TW536794B (en) * 1999-02-26 2003-06-11 Hitachi Ltd Wiring board and its manufacturing method, semiconductor apparatus and its manufacturing method, and circuit board
US20020127845A1 (en) * 1999-03-01 2002-09-12 Paul A. Farrar Conductive structures in integrated circuits
US6376370B1 (en) * 2000-01-18 2002-04-23 Micron Technology, Inc. Process for providing seed layers for using aluminum, copper, gold and silver metallurgy process for providing seed layers for using aluminum, copper, gold and silver metallurgy
US7211512B1 (en) 2000-01-18 2007-05-01 Micron Technology, Inc. Selective electroless-plated copper metallization
US6420262B1 (en) 2000-01-18 2002-07-16 Micron Technology, Inc. Structures and methods to enhance copper metallization
US7262130B1 (en) 2000-01-18 2007-08-28 Micron Technology, Inc. Methods for making integrated-circuit wiring from copper, silver, gold, and other metals
US6339029B1 (en) 2000-01-19 2002-01-15 Taiwan Semiconductor Manufacturing Company Method to form copper interconnects
US6674167B1 (en) * 2000-05-31 2004-01-06 Micron Technology, Inc. Multilevel copper interconnect with double passivation
US6423629B1 (en) * 2000-05-31 2002-07-23 Kie Y. Ahn Multilevel copper interconnects with low-k dielectrics and air gaps
WO2002039802A2 (en) * 2000-11-10 2002-05-16 Unitive Electronics, Inc. Methods of positioning components using liquid prime movers and related structures
US6863209B2 (en) 2000-12-15 2005-03-08 Unitivie International Limited Low temperature methods of bonding components
US6465343B1 (en) * 2001-02-28 2002-10-15 Advanced Micro Devices, Inc. Method for forming backend interconnect with copper etching and ultra low-k dielectric materials
US6696360B2 (en) * 2001-03-15 2004-02-24 Micron Technology, Inc. Barrier-metal-free copper damascene technology using atomic hydrogen enhanced reflow
US7531898B2 (en) * 2002-06-25 2009-05-12 Unitive International Limited Non-Circular via holes for bumping pads and related structures
US7547623B2 (en) 2002-06-25 2009-06-16 Unitive International Limited Methods of forming lead free solder bumps
US6960828B2 (en) * 2002-06-25 2005-11-01 Unitive International Limited Electronic structures including conductive shunt layers
TWI225899B (en) * 2003-02-18 2005-01-01 Unitive Semiconductor Taiwan C Etching solution and method for manufacturing conductive bump using the etching solution to selectively remove barrier layer
US7220665B2 (en) 2003-08-05 2007-05-22 Micron Technology, Inc. H2 plasma treatment
US7427557B2 (en) * 2004-03-10 2008-09-23 Unitive International Limited Methods of forming bumps using barrier layers as etch masks
TW200603698A (en) 2004-04-13 2006-01-16 Unitive International Ltd Methods of forming solder bumps on exposed metal pads and related structures
US20060205170A1 (en) * 2005-03-09 2006-09-14 Rinne Glenn A Methods of forming self-healing metal-insulator-metal (MIM) structures and related devices
TWI254352B (en) * 2005-06-20 2006-05-01 Macronix Int Co Ltd Method of fabricating conductive lines and structure of the same
US7674701B2 (en) 2006-02-08 2010-03-09 Amkor Technology, Inc. Methods of forming metal layers using multi-layer lift-off patterns
US7932615B2 (en) * 2006-02-08 2011-04-26 Amkor Technology, Inc. Electronic devices including solder bumps on compliant dielectric layers
US9153453B2 (en) * 2011-02-11 2015-10-06 Brookhaven Science Associates, Llc Technique for etching monolayer and multilayer materials
US8629063B2 (en) 2011-06-08 2014-01-14 International Business Machines Corporation Forming features on a substrate having varying feature densities
US10793965B2 (en) 2016-08-29 2020-10-06 Board Of Trustees Of The University Of Arkansas Light-directed electrochemical patterning of copper structures

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4184909A (en) * 1978-08-21 1980-01-22 International Business Machines Corporation Method of forming thin film interconnection systems
US4386116A (en) * 1981-12-24 1983-05-31 International Business Machines Corporation Process for making multilayer integrated circuit substrate
US4666569A (en) * 1984-12-28 1987-05-19 Standard Oil Commercial Development Company Method of making multilayer ohmic contact to thin film p-type II-VI semiconductor
US4742014A (en) * 1985-05-10 1988-05-03 Texas Instruments Incorporated Method of making metal contacts and interconnections for VLSI devices with copper as a primary conductor
US4783695A (en) * 1986-09-26 1988-11-08 General Electric Company Multichip integrated circuit packaging configuration and method

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