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JP2024179587A - Acoustic Wave Devices, Filters, Multiplexers, and Electronic Components - Google Patents

Acoustic Wave Devices, Filters, Multiplexers, and Electronic Components Download PDF

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JP2024179587A
JP2024179587A JP2023098551A JP2023098551A JP2024179587A JP 2024179587 A JP2024179587 A JP 2024179587A JP 2023098551 A JP2023098551 A JP 2023098551A JP 2023098551 A JP2023098551 A JP 2023098551A JP 2024179587 A JP2024179587 A JP 2024179587A
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JP
Japan
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layer
acoustic wave
via wiring
substrate
insulating layer
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Application number
JP2023098551A
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Inventor
努 菊地
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Taiyo Yuden Co Ltd
Original Assignee
Taiyo Yuden Co Ltd
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  • Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)
  • Piezo-Electric Or Mechanical Vibrators, Or Delay Or Filter Circuits (AREA)

Abstract

Figure 2024179587000001

【課題】クラックの発生を抑制することが可能な弾性波デバイスを提供する。
【解決手段】弾性波デバイス100は、上面11と下面12とを有する基板10と、基板10を上面11から下面12に貫通するビア配線32と、上面11上に設けられ、平面視にてビア配線32に重なりかつ輪郭がビア配線32の上面11における輪郭より内側に位置する孔24を有する圧電層20と、圧電層20上に設けられ、ビア配線32に接続された弾性波素子50とを備える。
【選択図】図1

Figure 2024179587000001

An acoustic wave device capable of suppressing the occurrence of cracks is provided.
[Solution] The acoustic wave device 100 comprises a substrate 10 having an upper surface 11 and a lower surface 12, a via wiring 32 penetrating the substrate 10 from the upper surface 11 to the lower surface 12, a piezoelectric layer 20 provided on the upper surface 11 and having a hole 24 that overlaps the via wiring 32 in a planar view and whose outline is located inside the outline of the via wiring 32 on the upper surface 11, and an acoustic wave element 50 provided on the piezoelectric layer 20 and connected to the via wiring 32.
[Selected Figure] Figure 1

Description

本発明は、弾性波デバイス、フィルタ、マルチプレクサ、および電子部品に関する。 The present invention relates to acoustic wave devices, filters, multiplexers, and electronic components.

基板上に設けられた弾性波素子が基板を貫通するビア配線に電気的に接続された構成が知られている(例えば特許文献1、2)。また、弾性波素子を空隙内に封止する構成が知られている(例えば特許文献1-5)。 A configuration is known in which an elastic wave element provided on a substrate is electrically connected to via wiring that penetrates the substrate (e.g., Patent Documents 1 and 2). Also known is a configuration in which an elastic wave element is sealed in a gap (e.g., Patent Documents 1-5).

特開2020-205500号広報JP2020-205500 Public Relations 特開2022-44323号広報JP2022-44323Publication 特開2016-152612号広報JP2016-152612Publication 特開2014-143640号公報JP 2014-143640 A 特開2013-115664号公報JP 2013-115664 A

基板上に絶縁層が設けられ、絶縁層上に弾性波素子が設けられた構成では、弾性波素子と基板を貫通するビア配線との電気的な接続を可能とするために、ビア配線上の絶縁層を除去することが行われる。この場合、弾性波素子等の形成領域を大きく確保するために、絶縁層を除去する領域は小さいことが好ましい。しかしながら、絶縁層の除去領域を小さくした場合に、基板とビア配線の線膨張係数の差によって絶縁層にクラックが発生することがある。 In a configuration in which an insulating layer is provided on a substrate and an elastic wave element is provided on the insulating layer, the insulating layer on the via wiring is removed to enable electrical connection between the elastic wave element and the via wiring that penetrates the substrate. In this case, it is preferable to remove a small area of the insulating layer in order to ensure a large area for forming the elastic wave element, etc. However, when the area of the insulating layer to be removed is made small, cracks may occur in the insulating layer due to the difference in the linear expansion coefficient between the substrate and the via wiring.

本発明は、上記課題に鑑みなされたものであり、クラックの発生を抑制することを目的とする。 The present invention was developed in consideration of the above problems, and aims to suppress the occurrence of cracks.

本発明は、第1面と前記第1面と反対の第2面とを有する基板と、前記基板を前記第1面から前記第2面に貫通するビア配線と、前記第1面上に設けられ、平面視にて前記ビア配線に重なりかつ輪郭が前記ビア配線の前記第1面における輪郭より内側に位置する孔を有する絶縁層と、前記絶縁層上に設けられ、前記ビア配線に接続された弾性波素子と、を備える弾性波デバイスである。 The present invention is an acoustic wave device comprising a substrate having a first surface and a second surface opposite to the first surface, a via wiring penetrating the substrate from the first surface to the second surface, an insulating layer provided on the first surface and having a hole that overlaps the via wiring in a plan view and has an outline located inside the outline of the via wiring on the first surface, and an acoustic wave element provided on the insulating layer and connected to the via wiring.

上記構成において、前記基板はシリコンまたはサファイアにより形成される構成とすることができる。 In the above configuration, the substrate can be made of silicon or sapphire.

上記構成において、前記ビア配線は銅、金、または銀により形成される構成とすることができる。 In the above configuration, the via wiring can be made of copper, gold, or silver.

上記構成において、前記絶縁層は圧電層を含み、前記弾性波素子は前記圧電層上に設けられた櫛型電極を含む構成とすることができる。 In the above configuration, the insulating layer may include a piezoelectric layer, and the acoustic wave element may include a comb electrode provided on the piezoelectric layer.

上記構成において、前記絶縁層は、前記基板と前記圧電層の間に設けられた中間層を含む構成とすることができる。 In the above configuration, the insulating layer can include an intermediate layer provided between the substrate and the piezoelectric layer.

上記構成において、前記中間層は、酸化アルミニウム層、酸化シリコン層、窒化シリコン層、窒化アルミニウム層、酸窒化アルミニウム層、シリコン層、酸化チタン層、およびポリシリコン層のうちの少なくとも1層を含む構成とすることができる。 In the above configuration, the intermediate layer may include at least one of an aluminum oxide layer, a silicon oxide layer, a silicon nitride layer, an aluminum nitride layer, an aluminum oxynitride layer, a silicon layer, a titanium oxide layer, and a polysilicon layer.

上記構成において、前記第1面上に前記絶縁層を囲んで設けられた枠体と、前記枠体上に設けられたリッドと、を含み、前記絶縁層と前記リッドとの間に前記弾性波素子を封止する封止部と、前記第2面上に設けられ、前記ビア配線に接続する端子と、を備える構成とすることができる。 In the above configuration, the device may include a frame provided on the first surface surrounding the insulating layer, a lid provided on the frame, a sealing portion that seals the acoustic wave element between the insulating layer and the lid, and a terminal provided on the second surface and connected to the via wiring.

上記構成において、前記封止部は、前記絶縁層と前記リッドとの間の空隙に前記弾性波素子を封止する構成とすることができる。 In the above configuration, the sealing portion can be configured to seal the acoustic wave element in the gap between the insulating layer and the lid.

上記構成において、前記孔の直径は、前記ビア配線の前記第1面における直径の0.9倍以下である構成とすることができる。 In the above configuration, the diameter of the hole can be 0.9 times or less the diameter of the via wiring on the first surface.

本発明は、上記に記載の弾性波デバイスを備えるフィルタである。 The present invention is a filter including the acoustic wave device described above.

本発明は、上記に記載のフィルタを備えるマルチプレクサである。 The present invention is a multiplexer having the filter described above.

本発明は、第1面と前記第1面と反対の第2面とを有する基板と、前記基板を前記第1面から前記第2面に貫通するビア配線と、前記第1面上に設けられ、平面視にて前記ビア配線に重なりかつ輪郭が前記ビア配線の前記第1面における輪郭より内側に位置する孔を有する絶縁層と、前記絶縁層上に設けられ、前記ビア配線に接続された素子と、前記素子を前記絶縁層上の空隙に封止する封止部と、を備える電子部品である。 The present invention is an electronic component comprising a substrate having a first surface and a second surface opposite to the first surface, a via wiring penetrating the substrate from the first surface to the second surface, an insulating layer provided on the first surface and having a hole that overlaps the via wiring in a plan view and has an outline located inside the outline of the via wiring on the first surface, an element provided on the insulating layer and connected to the via wiring, and a sealing portion that seals the element in a gap on the insulating layer.

本発明によれば、クラックの発生を抑制することができる。 The present invention makes it possible to suppress the occurrence of cracks.

図1は、実施例1に係る弾性波デバイスの断面図である。FIG. 1 is a cross-sectional view of an acoustic wave device in accordance with a first embodiment. 図2は、実施例1に係る弾性波デバイスの平面図である。FIG. 2 is a plan view of the acoustic wave device in accordance with the first embodiment. 図3(a)は、実施例1における弾性波素子の平面図、図3(b)は、弾性波素子の別の例の断面図である。FIG. 3A is a plan view of the acoustic wave element in the first embodiment, and FIG. 3B is a cross-sectional view of another example of the acoustic wave element. 図4(a)は、実施例1におけるフィルタの回路図、図4(b)は、デュプレクサの回路図である。FIG. 4A is a circuit diagram of a filter in the first embodiment, and FIG. 4B is a circuit diagram of a duplexer. 図5(a)は、実施例1におけるビア配線と圧電層の孔との位置関係を示す平面図、図5(b)は、図5(a)のA-A断面図である。FIG. 5A is a plan view showing the positional relationship between via wiring and holes in a piezoelectric layer in Example 1, and FIG. 5B is a cross-sectional view taken along line AA of FIG. 5A. 図6(a)から図6(c)は、実施例1に係る弾性波デバイスの製造方法を示す断面図(その1)である。6A to 6C are cross-sectional views (part 1) illustrating a method for manufacturing the acoustic wave device in accordance with the first embodiment. 図7(a)から図7(c)は、実施例1に係る弾性波デバイスの製造方法を示す断面図(その2)である。7A to 7C are cross-sectional views (part 2) illustrating a method for manufacturing the acoustic wave device in accordance with the first embodiment. 図8(a)は、比較例1に係る弾性波デバイスの断面図、図8(b)は、比較例1におけるビア配線と圧電層との位置関係を示す平面図、図8(c)は、図8(b)の領域Aの拡大図である。FIG. 8( a ) is a cross-sectional view of an acoustic wave device according to comparative example 1, FIG. 8( b ) is a plan view showing the positional relationship between the via wiring and the piezoelectric layer in comparative example 1, and FIG. 8( c ) is an enlarged view of area A in FIG. 8( b ). 図9(a)は、比較例2に係る弾性波デバイスの断面図、図9(b)は、比較例2におけるビア配線と圧電層との位置関係を示す平面図、図9(c)は、図9(b)の領域Aの拡大図である。9(a) is a cross-sectional view of an acoustic wave device according to comparative example 2, FIG. 9(b) is a plan view showing the positional relationship between the via wiring and the piezoelectric layer in comparative example 2, and FIG. 9(c) is an enlarged view of area A in FIG. 9(b). 図10(a)は、比較例2における課題を示す平面図、図10(b)は、図10(a)のA-A断面図である。FIG. 10A is a plan view showing the problem in Comparative Example 2, and FIG. 10B is a cross-sectional view taken along line AA in FIG. 10A. 図11は、実施例2に係る弾性波デバイスの断面図である。FIG. 11 is a cross-sectional view of an acoustic wave device in accordance with the second embodiment.

以下、図面を参照し、本発明の実施例について説明する。 The following describes an embodiment of the present invention with reference to the drawings.

図1は、実施例1に係る弾性波デバイスの断面図である。図2は、実施例1に係る弾性波デバイスの平面図である。図2では、リッド44を透視して図示している。図の明瞭化のために、図1では実施例1に係る弾性波デバイスの断面を模式的に図示し(以下の同様な図においても同じ)、図2では枠体42および配線34にハッチングを付している。 Figure 1 is a cross-sectional view of an acoustic wave device according to a first embodiment. Figure 2 is a plan view of the acoustic wave device according to the first embodiment. In Figure 2, the lid 44 is shown in perspective. For clarity, the cross-section of the acoustic wave device according to the first embodiment is shown in schematic form in Figure 1 (as in the following similar figures), and the frame 42 and wiring 34 are hatched in Figure 2.

図1および図2に示すように、実施例1に係る弾性波デバイス100は、基板10の上面11に圧電層20が接合されている。基板10は、例えばサファイア基板であり、その厚さは50μm~300μmである。圧電層20は、例えば単結晶タンタル酸リチウム層または単結晶ニオブ酸リチウム層であり、例えば回転YカットX伝搬タンタル酸リチウム層または回転YカットX伝搬ニオブ酸リチウム層である。圧電層20の厚さは例えば0.5μm~30μmである。圧電層20は、例えば30°~50°YカットX伝搬タンタル酸リチウム層であってもよい。圧電層20の上面に、1または複数の弾性波素子50が設けられている。 As shown in FIG. 1 and FIG. 2, the acoustic wave device 100 according to the first embodiment has a piezoelectric layer 20 bonded to the upper surface 11 of a substrate 10. The substrate 10 is, for example, a sapphire substrate, and has a thickness of 50 μm to 300 μm. The piezoelectric layer 20 is, for example, a single crystal lithium tantalate layer or a single crystal lithium niobate layer, for example, a rotated Y-cut X-propagation lithium tantalate layer or a rotated Y-cut X-propagation lithium niobate layer. The piezoelectric layer 20 has a thickness of, for example, 0.5 μm to 30 μm. The piezoelectric layer 20 may be, for example, a 30° to 50° Y-cut X-propagation lithium tantalate layer. One or more acoustic wave elements 50 are provided on the upper surface of the piezoelectric layer 20.

図3(a)は、実施例1における弾性波素子の平面図、図3(b)は、弾性波素子の別の例の断面図である。図3(a)に示すように、弾性波素子50は弾性表面波共振子である。圧電層20の上面にIDT(Interdigital Transducer)51と反射器52が設けられている。IDT51は、対向する一対の櫛型電極53を有する。櫛型電極53は、複数の電極指54と、複数の電極指54が接続するバスバー55と、を有する。反射器52は、IDT51の両側に設けられている。複数の電極指54が圧電層20に弾性表面波を励振する。一対の櫛型電極53のうち一方の櫛型電極53の電極指54のピッチがほぼ弾性波の波長λとなる。複数の電極指54のピッチDの2倍がほぼ弾性波の波長λとなる。IDT51および反射器52は、例えばアルミニウム、銅、またはモリブデン等の金属膜により形成される。圧電層20の上面にIDT51および反射器52を覆う保護膜または温度補償膜が設けられていてもよい。櫛型電極53はダミー電極指を有していてもよい。 3(a) is a plan view of the acoustic wave element in the first embodiment, and FIG. 3(b) is a cross-sectional view of another example of the acoustic wave element. As shown in FIG. 3(a), the acoustic wave element 50 is a surface acoustic wave resonator. An IDT (Interdigital Transducer) 51 and a reflector 52 are provided on the upper surface of the piezoelectric layer 20. The IDT 51 has a pair of opposing comb electrodes 53. The comb electrode 53 has a plurality of electrode fingers 54 and a bus bar 55 to which the plurality of electrode fingers 54 are connected. The reflectors 52 are provided on both sides of the IDT 51. The plurality of electrode fingers 54 excite the surface acoustic wave in the piezoelectric layer 20. The pitch of the electrode fingers 54 of one of the pair of comb electrodes 53 is approximately the wavelength λ of the acoustic wave. The pitch D of the plurality of electrode fingers 54 is approximately twice the wavelength λ of the acoustic wave. The IDT 51 and the reflector 52 are formed of a metal film such as aluminum, copper, or molybdenum. A protective film or a temperature compensation film covering the IDT 51 and the reflector 52 may be provided on the upper surface of the piezoelectric layer 20. The comb electrode 53 may have dummy electrode fingers.

図3(b)に示すように、弾性波素子50は圧電薄膜共振子でもよい。基板10上に圧電層57(絶縁膜)が設けられ、圧電層57を挟むように下部電極56と上部電極58が設けられている。下部電極56と基板10との間に空隙59が形成されている。圧電層57の少なくとも一部を挟み下部電極56と上部電極58とが対向する領域が共振領域61である。共振領域61において、下部電極56と上部電極58は圧電層57に弾性波を励振する。下部電極56および上部電極58は例えばルテニウム膜等を含む金属膜である。圧電層57は例えば窒化アルミニウム層、酸化亜鉛層、単結晶タンタル酸リチウム層、または単結晶ニオブ酸リチウム層である。空隙59の代わりに弾性波を反射する音響反射膜が設けられていてもよい。 3B, the acoustic wave element 50 may be a piezoelectric thin-film resonator. A piezoelectric layer 57 (insulating film) is provided on the substrate 10, and a lower electrode 56 and an upper electrode 58 are provided to sandwich the piezoelectric layer 57. A gap 59 is formed between the lower electrode 56 and the substrate 10. The region where the lower electrode 56 and the upper electrode 58 face each other, sandwiching at least a part of the piezoelectric layer 57, is a resonance region 61. In the resonance region 61, the lower electrode 56 and the upper electrode 58 excite an acoustic wave in the piezoelectric layer 57. The lower electrode 56 and the upper electrode 58 are metal films including, for example, a ruthenium film. The piezoelectric layer 57 is, for example, an aluminum nitride layer, a zinc oxide layer, a single-crystal lithium tantalate layer, or a single-crystal lithium niobate layer. An acoustic reflection film that reflects the acoustic wave may be provided instead of the gap 59.

図1および図2に示すように、基板10の下面12に端子30が設けられている。端子30は、弾性波素子50を外部と電気的に接続するためのフットパッドである。端子30は、例えば銅、アルミニウム、または金等を含む金属層であり、厚さが数μm程度である。例えば、端子30は基板10側から厚さが2μm程度の銅層と厚さが5μm程度のニッケル層と厚さが0.5μm程度の金層とが積層された積層膜である。 As shown in Figs. 1 and 2, a terminal 30 is provided on the lower surface 12 of the substrate 10. The terminal 30 is a foot pad for electrically connecting the acoustic wave element 50 to the outside. The terminal 30 is a metal layer containing, for example, copper, aluminum, or gold, and has a thickness of about several µm. For example, the terminal 30 is a laminated film in which, from the substrate 10 side, a copper layer with a thickness of about 2 µm, a nickel layer with a thickness of about 5 µm, and a gold layer with a thickness of about 0.5 µm are laminated.

基板10を上面11から下面12にかけて貫通するビア配線32が設けられている。圧電層20はビア配線32上に圧電層20を貫通する孔24を有する。孔24は、ビア配線32に重なって設けられ、周囲が圧電層20で囲まれている。圧電層20は、平面視においてほぼ矩形の形状をしている。したがって、ほぼ矩形の形状をした圧電層20において、ビア配線32と重なる領域に孔24が設けられていると言える。配線34が孔24内に入り込んでビア配線32に接触している。これにより、弾性波素子50は配線34およびビア配線32を介して端子30に電気的に接続される。ビア配線32は、例えば銅により形成されている。配線34は例えば銅、アルミニウム、または金等を含む金属層であり、厚さが数μm程度である。例えば、配線34は、厚さが1μm程度のチタン層と厚さが3μm程度の金層とが積層された積層膜である。 The substrate 10 is provided with via wiring 32 penetrating from the upper surface 11 to the lower surface 12. The piezoelectric layer 20 has a hole 24 penetrating the piezoelectric layer 20 on the via wiring 32. The hole 24 is provided overlapping the via wiring 32 and is surrounded by the piezoelectric layer 20. The piezoelectric layer 20 has a substantially rectangular shape in a plan view. Therefore, it can be said that the hole 24 is provided in the region of the substantially rectangular piezoelectric layer 20 that overlaps with the via wiring 32. The wiring 34 enters the hole 24 and contacts the via wiring 32. As a result, the acoustic wave element 50 is electrically connected to the terminal 30 via the wiring 34 and the via wiring 32. The via wiring 32 is formed of, for example, copper. The wiring 34 is a metal layer containing, for example, copper, aluminum, or gold, and has a thickness of about several μm. For example, the wiring 34 is a laminated film in which a titanium layer with a thickness of about 1 μm and a gold layer with a thickness of about 3 μm are laminated.

基板10の周縁領域には圧電層20は設けられていない。平面視において、圧電層20を囲むように基板10上に枠体42が設けられている。枠体42は圧電層20から離れて基板10上に設けられている。枠体42は、例えば銅、コバール、金、アルミニウム、またはタングステン等を含む金属層である。枠体42の高さは例えば10μm~40μm程度であり、幅は例えば10μm~40μm程度である。例えば、枠体42は、厚さが1μm程度のチタン層と厚さが3μm程度の金層と厚さが20μm程度の銅層と厚さが5μm程度のニッケル層と厚さが1μm程度の金層との積層膜である。 The piezoelectric layer 20 is not provided in the peripheral region of the substrate 10. In a plan view, a frame 42 is provided on the substrate 10 so as to surround the piezoelectric layer 20. The frame 42 is provided on the substrate 10 away from the piezoelectric layer 20. The frame 42 is a metal layer containing, for example, copper, kovar, gold, aluminum, or tungsten. The height of the frame 42 is, for example, about 10 μm to 40 μm, and the width is, for example, about 10 μm to 40 μm. For example, the frame 42 is a laminated film of a titanium layer with a thickness of about 1 μm, a gold layer with a thickness of about 3 μm, a copper layer with a thickness of about 20 μm, a nickel layer with a thickness of about 5 μm, and a gold layer with a thickness of about 1 μm.

枠体42上に、基板10との間に空隙22が形成されるようにリッド44が設けられている。リッド44は、はんだ46によって枠体42に接合されている。弾性波素子50は、枠体42とリッド44を含む封止部40により空隙22に封止されている。リッド44は、例えばコバール層または銅層等の金属層を含んで形成され、厚さが10μm~20μm程度である。リッド44は、弾性波素子50から発生した熱を放熱させる観点から空隙22に露出する金属層を含んで形成される場合が好ましい。リッド44は、絶縁層または半導体層を含んで形成されてもよく、例えばサファイア層、アルミナ層、シリコン層、ガラス層等を含んで形成されてもよい。 The lid 44 is provided on the frame 42 so that a gap 22 is formed between the frame 42 and the substrate 10. The lid 44 is joined to the frame 42 by solder 46. The acoustic wave element 50 is sealed in the gap 22 by a sealing part 40 including the frame 42 and the lid 44. The lid 44 is formed to include a metal layer such as a Kovar layer or a copper layer, and has a thickness of about 10 μm to 20 μm. From the viewpoint of dissipating heat generated from the acoustic wave element 50, it is preferable that the lid 44 is formed to include a metal layer exposed in the gap 22. The lid 44 may be formed to include an insulating layer or a semiconductor layer, and may be formed to include, for example, a sapphire layer, an alumina layer, a silicon layer, a glass layer, or the like.

なお、枠体42は、グランド用の端子30にビア配線32を介して電気的に接続されてもよい。これにより、枠体42にグランド電位が供給され、封止部40にシールド効果を付与することができる。また、弾性波素子50から発生した熱を封止部40からビア配線32を介して端子30に伝達させることができ、放熱効果を向上させることができる。なお、枠体42およびリッド44は基板10上では弾性波素子50に電気的に接続されていない。 The frame 42 may be electrically connected to the ground terminal 30 through the via wiring 32. This allows a ground potential to be supplied to the frame 42, providing a shielding effect to the sealing portion 40. In addition, heat generated from the acoustic wave element 50 can be transferred from the sealing portion 40 to the terminal 30 through the via wiring 32, improving the heat dissipation effect. The frame 42 and the lid 44 are not electrically connected to the acoustic wave element 50 on the substrate 10.

圧電層20の上面に形成された複数の弾性波素子50によってフィルタ60が形成されている。すなわち、入力用の端子30と出力用の端子30との間に直列に接続された直列共振器S1~S4と、並列に接続された並列共振器P1~P3とが、弾性波素子50によって形成されている。図4(a)は、実施例1におけるフィルタの回路図である。図4(a)に示すように、フィルタ60は、入力端子Tinと出力端子Toutとの間に1または複数の直列共振器S1~S4が直列に接続され、1または複数の並列共振器P1~P3が並列に接続されている。直列共振器S1~S4および並列共振器P1~P3が全て弾性波素子50であってもよく、少なくとも1つが弾性波素子50であってもよい。直列共振器および並列共振器の個数等は適宜設定できる。フィルタとしてラダー型フィルタを例に説明したが、フィルタは多重モード型フィルタであってもよい The filter 60 is formed by a plurality of elastic wave elements 50 formed on the upper surface of the piezoelectric layer 20. That is, the series resonators S1 to S4 connected in series between the input terminal 30 and the output terminal 30, and the parallel resonators P1 to P3 connected in parallel are formed by the elastic wave elements 50. FIG. 4(a) is a circuit diagram of the filter in the first embodiment. As shown in FIG. 4(a), the filter 60 has one or more series resonators S1 to S4 connected in series between the input terminal Tin and the output terminal Tout, and one or more parallel resonators P1 to P3 connected in parallel. The series resonators S1 to S4 and the parallel resonators P1 to P3 may all be elastic wave elements 50, or at least one of them may be an elastic wave element 50. The number of series resonators and parallel resonators can be set appropriately. Although a ladder type filter has been described as an example of the filter, the filter may also be a multimode type filter.

また、弾性波素子50を含むフィルタによりデュプレクサが形成されてもよい。図4(b)は、デュプレクサの回路図である。図4(b)に示すように、デュプレクサ70は、共通端子Antと送信端子Txとの間に送信フィルタ72が接続されている。共通端子Antと受信端子Rxとの間に受信フィルタ74が接続されている。送信フィルタ72は、送信端子Txから入力された高周波信号のうち送信帯域の信号を送信信号として共通端子Antに通過させ、他の周波数の信号を抑圧する。受信フィルタ74は、共通端子Antから入力された高周波信号のうち受信帯域の信号を受信信号として受信端子Rxに通過させ、他の周波数の信号を抑圧する。送信フィルタ72および受信フィルタ74の少なくとも一方をフィルタ60とすることができる。なお、マルチプレクサとしてデュプレクサを例に示したがトリプレクサまたはクワッドプレクサであってもよい。 A duplexer may also be formed by a filter including the acoustic wave element 50. FIG. 4B is a circuit diagram of a duplexer. As shown in FIG. 4B, in the duplexer 70, a transmission filter 72 is connected between the common terminal Ant and the transmission terminal Tx. A reception filter 74 is connected between the common terminal Ant and the reception terminal Rx. The transmission filter 72 passes a signal in the transmission band among the high-frequency signals input from the transmission terminal Tx to the common terminal Ant as a transmission signal, and suppresses signals of other frequencies. The reception filter 74 passes a signal in the reception band among the high-frequency signals input from the common terminal Ant to the reception terminal Rx as a reception signal, and suppresses signals of other frequencies. At least one of the transmission filter 72 and the reception filter 74 can be the filter 60. Although a duplexer is shown as an example of a multiplexer, a triplexer or a quadplexer may also be used.

図5(a)は、実施例1におけるビア配線と圧電層の孔との位置関係を示す平面図、図5(b)は、図5(a)のA-A断面図である。図5(a)および図5(b)に示すように、圧電層20に設けられた孔24は、平面視において、ビア配線32に重なって設けられかつ輪郭25がビア配線32の基板10の上面11における輪郭33より内側に位置している。したがって、孔24の輪郭25はビア配線32上にのみ位置している。基板10の上面11におけるビア配線32の直径D1は例えば30μm~60μm程度である。孔24の直径D2は例えば20μm~50μmである。ビア配線32の輪郭33と孔24の輪郭25との間の距離Lは例えば3μm~10μmである。 Figure 5(a) is a plan view showing the positional relationship between the via wiring and the hole in the piezoelectric layer in Example 1, and Figure 5(b) is a cross-sectional view taken along the line A-A of Figure 5(a). As shown in Figures 5(a) and 5(b), the hole 24 in the piezoelectric layer 20 is provided so as to overlap the via wiring 32 in a plan view, and the contour 25 is located inside the contour 33 of the via wiring 32 on the upper surface 11 of the substrate 10. Therefore, the contour 25 of the hole 24 is located only on the via wiring 32. The diameter D1 of the via wiring 32 on the upper surface 11 of the substrate 10 is, for example, about 30 μm to 60 μm. The diameter D2 of the hole 24 is, for example, 20 μm to 50 μm. The distance L between the contour 33 of the via wiring 32 and the contour 25 of the hole 24 is, for example, 3 μm to 10 μm.

[製造方法]
図6(a)から図7(c)は、実施例1に係る弾性波デバイスの製造方法を示す断面図である。図6(a)に示すように、基板10の上面11に例えばレーザ光を照射してビアホールを形成し、ビアホール内に銅等の金属層を例えば電解めっき法を用い形成する。その後、基板10の上面11が露出するように金属層を例えばCMP(Chemical Mechanical Polishing)法を用い平坦化する。これにより、基板10にビア配線32が形成される。例えばビア配線32を銅層とする場合、電解めっき法のシード層として基板10側からチタン層と銅層が積層された積層膜を用いる。ここでは、ビア配線32は、基板10を上面11から下面12に貫通していない。
[Production method]
6(a) to 7(c) are cross-sectional views showing a method for manufacturing an acoustic wave device according to the first embodiment. As shown in FIG. 6(a), a via hole is formed by irradiating the upper surface 11 of the substrate 10 with, for example, laser light, and a metal layer such as copper is formed in the via hole by, for example, electrolytic plating. Then, the metal layer is planarized by, for example, CMP (Chemical Mechanical Polishing) so that the upper surface 11 of the substrate 10 is exposed. As a result, a via wiring 32 is formed in the substrate 10. For example, when the via wiring 32 is a copper layer, a laminated film in which a titanium layer and a copper layer are laminated from the substrate 10 side is used as a seed layer for the electrolytic plating method. Here, the via wiring 32 does not penetrate the substrate 10 from the upper surface 11 to the lower surface 12.

図6(b)に示すように、基板10の上面11に圧電基板を例えば表面活性化法を用い常温接合する。基板10と圧電基板は数nmのアモルファス層を介し直接接合されてもよいし、絶縁層を介し間接的に接合されてもよい。その後、圧電基板の上面を例えばCMP法を用い研磨して所望の厚さの圧電層20とする。圧電層20上に弾性波素子50を形成する。弾性波素子50の形成方法は一般的に知られている方法を用いる。なお、ビア配線32を基板10のみに形成して圧電層20に形成しないのは、圧電層20も貫通するビア配線32を形成しようとした場合、圧電層20にクラックが発生することがあるためである。 As shown in FIG. 6(b), the piezoelectric substrate is bonded to the upper surface 11 of the substrate 10 at room temperature using, for example, a surface activation method. The substrate 10 and the piezoelectric substrate may be directly bonded via an amorphous layer of a few nm, or may be indirectly bonded via an insulating layer. The upper surface of the piezoelectric substrate is then polished using, for example, a CMP method to form a piezoelectric layer 20 of the desired thickness. An acoustic wave element 50 is formed on the piezoelectric layer 20. The acoustic wave element 50 is formed by a commonly known method. The reason that the via wiring 32 is formed only on the substrate 10 and not on the piezoelectric layer 20 is that cracks may occur in the piezoelectric layer 20 if via wiring 32 is formed that also penetrates the piezoelectric layer 20.

図6(c)に示すように、圧電層20上に弾性波素子50を覆うレジスト膜(不図示)を形成した後、レジスト膜をマスクとして圧電層20をエッチングする。圧電層20のエッチングは例えばドライエッチングを用いるが、ウェットエッチングを用いてもよい。これにより、圧電層20にビア配線32上に位置する孔24が形成される。また、枠体42が形成される領域における圧電層20が除去される。 As shown in FIG. 6(c), a resist film (not shown) that covers the acoustic wave element 50 is formed on the piezoelectric layer 20, and then the piezoelectric layer 20 is etched using the resist film as a mask. The piezoelectric layer 20 is etched by dry etching, for example, but wet etching may also be used. As a result, a hole 24 located above the via wiring 32 is formed in the piezoelectric layer 20. In addition, the piezoelectric layer 20 is removed from the area where the frame 42 is to be formed.

図7(a)に示すように、弾性波素子50とビア配線32を電気的に接続する配線34を、例えば蒸着法およびリフトオフ法によって圧電層20上に形成する。配線34と同時に枠体42が形成される領域に金属層48を形成する。配線34は、圧電層20に設けられた孔24においてビア配線32に接することでビア配線32に電気的に接続される。配線34と金属層48は、例えば基板10側からチタン層と金層が積層された積層膜である。 As shown in FIG. 7(a), wiring 34 electrically connecting the acoustic wave element 50 and the via wiring 32 is formed on the piezoelectric layer 20 by, for example, deposition and lift-off. A metal layer 48 is formed in the area where the frame 42 is to be formed at the same time as the wiring 34. The wiring 34 is electrically connected to the via wiring 32 by contacting the via wiring 32 in a hole 24 provided in the piezoelectric layer 20. The wiring 34 and the metal layer 48 are, for example, a laminated film in which a titanium layer and a gold layer are laminated from the substrate 10 side.

図7(b)に示すように、金属層48に電流を供給し、電解めっき法を用いて金属層48上に金属層(例えば基板10側から銅層、ニッケル層、及び金層)を堆積して枠体42を形成する。枠体42上にはんだ46を形成した後、はんだ46によって枠体42上にリッド44を接合する。弾性波素子50は、圧電層20とリッド44との間に形成された空隙22に、枠体42およびリッド44を含む封止部40によって封止される。 As shown in FIG. 7(b), a current is supplied to the metal layer 48, and a metal layer (e.g., a copper layer, a nickel layer, and a gold layer from the substrate 10 side) is deposited on the metal layer 48 using electrolytic plating to form the frame 42. After solder 46 is formed on the frame 42, the lid 44 is bonded onto the frame 42 by the solder 46. The acoustic wave element 50 is sealed in the gap 22 formed between the piezoelectric layer 20 and the lid 44 by the sealing part 40 including the frame 42 and the lid 44.

図7(c)に示すように、基板10の下面12に対して研磨又は研削等を行う。これにより、基板10の下面12にビア配線32が露出する。ビア配線32に接するように、基板10の下面12に端子30を形成する。例えば、基板10の下面12にシード層を形成する。シード層上に開口を有するレジスト膜を形成する。シード層に電流を供給し電解めっき法を用いて開口内にめっき層を形成する。その後、めっき層以外のシード層を除去する。シード層は、例えば基板10側からチタン層と金層が積層された積層膜とすることができる。めっき層は、例えば基板10側から銅層、ニッケル層、及び金層とすることができる。以上により、実施例1の弾性波デバイスが形成される。 As shown in FIG. 7(c), the lower surface 12 of the substrate 10 is polished or ground. As a result, the via wiring 32 is exposed on the lower surface 12 of the substrate 10. A terminal 30 is formed on the lower surface 12 of the substrate 10 so as to contact the via wiring 32. For example, a seed layer is formed on the lower surface 12 of the substrate 10. A resist film having an opening is formed on the seed layer. A current is supplied to the seed layer and a plating layer is formed in the opening using an electrolytic plating method. Then, the seed layer other than the plating layer is removed. The seed layer can be, for example, a laminated film in which a titanium layer and a gold layer are laminated from the substrate 10 side. The plating layer can be, for example, a copper layer, a nickel layer, and a gold layer from the substrate 10 side. In this manner, the acoustic wave device of Example 1 is formed.

[比較例]
図8(a)は、比較例1に係る弾性波デバイスの断面図、図8(b)は、比較例1におけるビア配線と圧電層との位置関係を示す平面図、図8(c)は、図8(b)の領域Aの拡大図である。図8(a)から図8(c)に示すように、比較例1に係る弾性波デバイス500では、ビア配線32が圧電層20で覆われず、配線34がビア配線32に接触可能となるように、圧電層20に切り欠き26が設けられている。切り欠き26は圧電層20の周縁に設けられている。切り欠き26における圧電層20の端28は、ビア配線32から離れている。その他の構成は実施例1と同じであるため説明を省略する。
[Comparative Example]
8A is a cross-sectional view of an acoustic wave device according to Comparative Example 1, FIG. 8B is a plan view showing the positional relationship between the via wiring and the piezoelectric layer in Comparative Example 1, and FIG. 8C is an enlarged view of region A in FIG. 8B. As shown in FIGS. 8A to 8C, in the acoustic wave device 500 according to Comparative Example 1, the via wiring 32 is not covered by the piezoelectric layer 20, and a cutout 26 is provided in the piezoelectric layer 20 so that the wiring 34 can contact the via wiring 32. The cutout 26 is provided on the periphery of the piezoelectric layer 20. The end 28 of the piezoelectric layer 20 at the cutout 26 is separated from the via wiring 32. The other configurations are the same as those in Example 1, so a description thereof will be omitted.

比較例1では、圧電層20に切り欠き26が設けられている。切り欠き26は、圧電層20の端28がビア配線32から離れて位置するような大きさで設けられている。このような場合、圧電層20の上面の面積が小さくなり、弾性波素子50等の形成領域が小さくなってしまう。 In Comparative Example 1, a notch 26 is provided in the piezoelectric layer 20. The notch 26 is provided in a size such that the end 28 of the piezoelectric layer 20 is located away from the via wiring 32. In such a case, the area of the upper surface of the piezoelectric layer 20 is reduced, and the area for forming the elastic wave element 50, etc. is reduced.

図9(a)は、比較例2に係る弾性波デバイスの断面図、図9(b)は、比較例2におけるビア配線と圧電層との位置関係を示す平面図、図9(c)は、図9(b)の領域Aの拡大図である。図9(a)から図9(c)に示すように、比較例2に係る弾性波デバイス600では、切り欠き26aにおける圧電層20の端28がビア配線32上に位置するような大きさの切り欠き26aが圧電層20に設けられている。したがって、比較例2における切り欠き26aは、比較例1における切り欠き26よりも小さい。その他の構成は実施例1と同じであるため説明を省略する。 Figure 9(a) is a cross-sectional view of an acoustic wave device according to Comparative Example 2, Figure 9(b) is a plan view showing the positional relationship between the via wiring and the piezoelectric layer in Comparative Example 2, and Figure 9(c) is an enlarged view of region A in Figure 9(b). As shown in Figures 9(a) to 9(c), in the acoustic wave device 600 according to Comparative Example 2, a notch 26a is provided in the piezoelectric layer 20 such that the end 28 of the piezoelectric layer 20 at the notch 26a is located on the via wiring 32. Therefore, the notch 26a in Comparative Example 2 is smaller than the notch 26 in Comparative Example 1. The rest of the configuration is the same as in Example 1, so a description thereof will be omitted.

比較例2では、圧電層20に設けられた切り欠き26aは比較例1における切り欠き26よりも小さい。このため、比較例1に比べて、圧電層20の上面の面積が大きくなり、弾性波素子50等の形成領域を大きく確保できる。しかしながら、比較例2では以下のような課題が生じる。 In Comparative Example 2, the notch 26a provided in the piezoelectric layer 20 is smaller than the notch 26 in Comparative Example 1. Therefore, compared to Comparative Example 1, the area of the upper surface of the piezoelectric layer 20 is larger, and a larger area can be secured for forming the elastic wave element 50, etc. However, Comparative Example 2 has the following problems.

図10(a)は、比較例2における課題を示す平面図、図10(b)は、図10(a)のA-A断面図である。図10(a)および図10(b)に示すように、比較例2では、切り欠き26aにおける圧電層20の端28がビア配線32から基板10にかけて設けられている。基板10とビア配線32は、異なる材料により形成されているため、線膨張係数が異なる。例えば、基板10がサファイアにより形成され、ビア配線32が銅により形成されている場合、サファイアの線膨張係数は7×10-6/℃程度であり、銅の線膨張係数は17×10-6/℃程度である。 Fig. 10(a) is a plan view showing the problem in Comparative Example 2, and Fig. 10(b) is a cross-sectional view taken along line A-A in Fig. 10(a). As shown in Fig. 10(a) and Fig. 10(b), in Comparative Example 2, the end 28 of the piezoelectric layer 20 in the cutout 26a is provided from the via wiring 32 to the substrate 10. The substrate 10 and the via wiring 32 are made of different materials, and therefore have different linear expansion coefficients. For example, when the substrate 10 is made of sapphire and the via wiring 32 is made of copper, the linear expansion coefficient of sapphire is about 7 x 10-6 /°C, and the linear expansion coefficient of copper is about 17 x 10-6 /°C.

基板10とビア配線32の線膨張係数が異なるため、例えば圧電層20のエッチング時および/または弾性波デバイスを回路基板等に搭載する時の温度上昇によって、基板10とビア配線32は矢印のように膨張の程度が異なる。このため、圧電層20の端28におけるビア配線32と基板10の境界に位置する箇所に、基板10とビア配線32の線膨張係数の差に起因する応力が加わってクラック90が発生することがある。 Since the linear expansion coefficients of the substrate 10 and the via wiring 32 are different, the substrate 10 and the via wiring 32 expand to different degrees as shown by the arrows, for example, when the piezoelectric layer 20 is etched and/or when the acoustic wave device is mounted on a circuit board or the like, due to the rise in temperature. As a result, a crack 90 may occur at the location located at the boundary between the via wiring 32 and the substrate 10 at the end 28 of the piezoelectric layer 20 due to stress caused by the difference in the linear expansion coefficients of the substrate 10 and the via wiring 32.

一方、実施例1によれば、図5(a)および図5(b)のように、平面視にてビア配線32に重なりかつ輪郭25がビア配線32の基板10の上面11における輪郭33より内側に位置する孔24が圧電層20(絶縁層)に設けられている。これにより、孔24における圧電層20の端はビア配線32上にのみ位置するため、基板10とビア配線32の線膨張係数が異なる場合でも、孔24における圧電層20の端に応力が加わることを抑制できる。よって、クラックが生じることを抑制できる。また、孔24はビア配線32の内側に設けられているため、圧電層20の上面の面積が大きくなり、弾性波素子50等の形成領域を大きく確保できる。 On the other hand, according to Example 1, as shown in Figures 5(a) and 5(b), a hole 24 is provided in the piezoelectric layer 20 (insulating layer) that overlaps with the via wiring 32 in a plan view and has a contour 25 located inside the contour 33 of the via wiring 32 on the upper surface 11 of the substrate 10. As a result, the end of the piezoelectric layer 20 at the hole 24 is located only on the via wiring 32, so that even if the linear expansion coefficients of the substrate 10 and the via wiring 32 are different, it is possible to suppress the application of stress to the end of the piezoelectric layer 20 at the hole 24. Therefore, it is possible to suppress the occurrence of cracks. In addition, since the hole 24 is provided inside the via wiring 32, the area of the upper surface of the piezoelectric layer 20 is large, and a large area for forming the elastic wave element 50, etc. can be secured.

また、実施例1では、基板10はサファイアにより形成され、ビア配線32は銅により形成されている。サファイアの線膨張係数は7×10-6/℃程度、銅の線膨張係数は17×10-6/℃程度であるため、基板10とビア配線32の線膨張係数の差が大きい。この場合、比較例2のように、圧電層20の端28がビア配線32から基板10にかけて設けられていると、線膨張係数の差に起因して圧電層20に加わる応力によってクラックが発生しやすい。したがって、基板10がサファイアにより形成され、ビア配線32が銅により形成される場合、実施例1のように、圧電層20に孔24を設ける構成とすることが好ましい。 In addition, in Example 1, the substrate 10 is made of sapphire, and the via wiring 32 is made of copper. The linear expansion coefficient of sapphire is about 7×10 −6 /° C., and the linear expansion coefficient of copper is about 17×10 −6 /° C., so the difference in the linear expansion coefficient between the substrate 10 and the via wiring 32 is large. In this case, as in Comparative Example 2, if the end 28 of the piezoelectric layer 20 is provided from the via wiring 32 to the substrate 10, cracks are likely to occur due to the stress applied to the piezoelectric layer 20 caused by the difference in the linear expansion coefficient. Therefore, when the substrate 10 is made of sapphire and the via wiring 32 is made of copper, it is preferable to provide the hole 24 in the piezoelectric layer 20 as in Example 1.

基板10は、サファイアの他に、シリコンにより形成される場合でもよい。ビア配線32は、銅の他に、金または銀により形成される場合でもよい。シリコンの線膨張係数は4×10-6/℃程度である。金の線膨張係数は14×10-6/℃程度、銀の線膨張係数は19×10-6/℃程度である。基板10とビア配線32がこれらの材料により形成される場合でも、基板10とビア配線32の線膨張係数の差が大きくなる。よって、圧電層20に孔24を設ける構成とすることが好ましい。例えば、クラックの発生を抑制する観点から、圧電層20に孔24を設ける構成とするのは、基板10とビア配線32の線膨張係数の差が7以上の場合が好ましく、9以上の場合がより好ましく、12以上の場合が更に好ましい。また、圧電層20が薄いとクラックが発生しやすくなる。したがって、圧電層20が15μm以下の場合に孔24を設ける構成とすることが好ましく、10μm以下の場合に孔24を設ける構成とすることがより好ましく、5μm以下の場合に孔24を設ける構成とすることが更に好ましい。 The substrate 10 may be made of silicon instead of sapphire. The via wiring 32 may be made of gold or silver instead of copper. The linear expansion coefficient of silicon is about 4×10 −6 /° C. The linear expansion coefficient of gold is about 14×10 −6 /° C., and the linear expansion coefficient of silver is about 19×10 −6 /° C. Even when the substrate 10 and the via wiring 32 are made of these materials, the difference in the linear expansion coefficient between the substrate 10 and the via wiring 32 becomes large. Therefore, it is preferable to provide the holes 24 in the piezoelectric layer 20. For example, from the viewpoint of suppressing the occurrence of cracks, the configuration in which the holes 24 are provided in the piezoelectric layer 20 is preferably when the difference in the linear expansion coefficient between the substrate 10 and the via wiring 32 is 7 or more, more preferably 9 or more, and even more preferably 12 or more. Moreover, if the piezoelectric layer 20 is thin, cracks are more likely to occur. Therefore, it is preferable to provide holes 24 when the piezoelectric layer 20 is 15 μm or less, it is more preferable to provide holes 24 when the piezoelectric layer 20 is 10 μm or less, and it is even more preferable to provide holes 24 when the piezoelectric layer 20 is 5 μm or less.

圧電層20にクラックが発生することを抑制する観点から、ビア配線32の輪郭33と孔24の輪郭25との間の距離L(図5(a)参照)は、例えば3μm以上が好ましく、4μm以上がより好ましく、5μm以上が更に好ましい。孔24の直径D2(図5(a)参照)は、ビア配線32の基板10の上面11における直径D1(図5(a)参照)の0.9倍以下が好ましく、0.8倍以下がより好ましく、0.7倍以下が更に好ましい。一方、配線34とビア配線32の接触面積の観点から、距離Lは、例えば10μm以下が好ましく、9μm以下がより好ましく、8μm以下が更に好ましい。孔24の直径D2は、ビア配線32の直径D1の0.4倍以上が好ましく、0.5倍以上がより好ましく、0.6倍以上が更に好ましい。 From the viewpoint of suppressing the occurrence of cracks in the piezoelectric layer 20, the distance L (see FIG. 5(a)) between the contour 33 of the via wiring 32 and the contour 25 of the hole 24 is preferably, for example, 3 μm or more, more preferably 4 μm or more, and even more preferably 5 μm or more. The diameter D2 (see FIG. 5(a)) of the hole 24 is preferably 0.9 times or less, more preferably 0.8 times or less, and even more preferably 0.7 times or less, of the diameter D1 (see FIG. 5(a)) of the via wiring 32 on the upper surface 11 of the substrate 10. On the other hand, from the viewpoint of the contact area between the wiring 34 and the via wiring 32, the distance L is, for example, preferably 10 μm or less, more preferably 9 μm or less, and even more preferably 8 μm or less. The diameter D2 of the hole 24 is preferably 0.4 times or more, more preferably 0.5 times or more, and even more preferably 0.6 times or more of the diameter D1 of the via wiring 32.

また、実施例1では、基板10の上面11に圧電層20を囲んで設けられた枠体42と、枠体42上に設けられたリッド44と、を含み、圧電層20とリッド44との間の空隙22に弾性波素子50を封止する封止部40を備える。この場合、弾性波素子50の気密性を確保するために、基板10の下面12に設けられる端子30をビア配線32に接続する構成とする。このような構成の場合、クラックの発生の抑制および弾性波素子50等の形成領域の確保のために、圧電層20の孔24を設ける構成とすることが好ましい。 In addition, in the first embodiment, a frame 42 is provided on the upper surface 11 of the substrate 10 to surround the piezoelectric layer 20, and a lid 44 is provided on the frame 42, and a sealing portion 40 is provided to seal the elastic wave element 50 in the gap 22 between the piezoelectric layer 20 and the lid 44. In this case, in order to ensure the airtightness of the elastic wave element 50, the terminal 30 provided on the lower surface 12 of the substrate 10 is connected to the via wiring 32. In such a configuration, it is preferable to provide a hole 24 in the piezoelectric layer 20 in order to suppress the occurrence of cracks and ensure an area for forming the elastic wave element 50, etc.

また、実施例1では、圧電層20の孔24の輪郭25は曲線により形成されている。これにより、孔24における圧電層20の端の一部分への応力の集中が抑制され、クラックの発生をより抑制できる。実施例1では、孔24の輪郭25は円形であるが、楕円形等のその他の場合でもよく、外側に凸の形をしている場合が好ましい。 In addition, in Example 1, the contour 25 of the hole 24 in the piezoelectric layer 20 is formed by a curve. This prevents stress from concentrating on a portion of the end of the piezoelectric layer 20 at the hole 24, and further prevents cracks from occurring. In Example 1, the contour 25 of the hole 24 is circular, but it may be other shapes such as elliptical, and is preferably outwardly convex.

図11は、実施例2に係る弾性波デバイスの断面図である。図11に示すように、実施例2に係る弾性波デバイス200は、基板10と圧電層20との間に絶縁層である中間層80が設けられている。中間層80は、単層の場合でもよいし、複数層が積層されている場合でもよい。中間層80は、例えば酸化アルミニウム層、酸化シリコン層、窒化シリコン層、窒化アルミニウム層、酸窒化アルミニウム層、シリコン層、酸化チタン層、およびポリシリコン層のうちの少なくとも1層を含んでいてもよい。孔24は圧電層20と中間層80を貫通して設けられている。その他の構成は実施例1と同じであるため説明を省略する。 11 is a cross-sectional view of an acoustic wave device according to a second embodiment. As shown in FIG. 11, an acoustic wave device 200 according to a second embodiment has an intermediate layer 80, which is an insulating layer, between a substrate 10 and a piezoelectric layer 20. The intermediate layer 80 may be a single layer, or may be a laminate of multiple layers. The intermediate layer 80 may include at least one layer selected from the group consisting of an aluminum oxide layer, a silicon oxide layer, a silicon nitride layer, an aluminum nitride layer, an aluminum oxynitride layer, a silicon layer, a titanium oxide layer, and a polysilicon layer. A hole 24 is provided penetrating the piezoelectric layer 20 and the intermediate layer 80. The other configurations are the same as those of the first embodiment, and therefore will not be described.

実施例2に係る弾性波デバイス200は、図6(b)において、基板10上に中間層80を成膜してから圧電基板を接合することで形成される。中間層80は、例えばCVD法またはスパッタリング法等により成膜される。 The acoustic wave device 200 according to the second embodiment is formed by depositing an intermediate layer 80 on a substrate 10 and then bonding a piezoelectric substrate to the intermediate layer 80, as shown in FIG. 6(b). The intermediate layer 80 is deposited by, for example, a CVD method or a sputtering method.

実施例2によれば、圧電層20と基板10との間に中間層80が設けられている。言い換えると、基板10上に設けられた絶縁層は、圧電層20と、圧電層20と基板10との間の中間層80と、を含む。この場合、比較例2と同様に、中間層80の端がビア配線32から基板10にかけて設けられていると、中間層80にクラックが発生しやすい。したがって、圧電層20および中間層80に孔24を設ける構成とすることが好ましい。 According to Example 2, an intermediate layer 80 is provided between the piezoelectric layer 20 and the substrate 10. In other words, the insulating layer provided on the substrate 10 includes the piezoelectric layer 20 and the intermediate layer 80 between the piezoelectric layer 20 and the substrate 10. In this case, as in Comparative Example 2, if the end of the intermediate layer 80 is provided from the via wiring 32 to the substrate 10, cracks are likely to occur in the intermediate layer 80. Therefore, it is preferable to provide holes 24 in the piezoelectric layer 20 and the intermediate layer 80.

クラックの発生を抑制する観点から、圧電層20と中間層80を含む絶縁層の厚さが15μm以下の場合に孔24を設ける構成とすることが好ましく、10μm以下の場合に孔24を設ける構成とすることがより好ましく、5μm以下の場合に孔24を設ける構成とすることが更に好ましい。 From the viewpoint of suppressing the occurrence of cracks, it is preferable to provide holes 24 when the thickness of the insulating layer including the piezoelectric layer 20 and the intermediate layer 80 is 15 μm or less, it is more preferable to provide holes 24 when the thickness is 10 μm or less, and it is even more preferable to provide holes 24 when the thickness is 5 μm or less.

実施例1及び実施例2では、弾性波素子50が設けられた弾性波デバイスの場合を例に示したが、この場合に限られない。絶縁層上に弾性波素子50以外の素子(例えばインダクタまたはキャパシタ等の受動素子、トランジスタを含む能動素子、もしくはMEMS(Micro Electro Mechanical Systems)素子等)が設けられた電子部品の場合でもよい。 In the first and second embodiments, an elastic wave device having an elastic wave element 50 is shown as an example, but the present invention is not limited to this. An electronic component having an element other than the elastic wave element 50 (e.g., a passive element such as an inductor or a capacitor, an active element including a transistor, or a MEMS (Micro Electro Mechanical Systems) element, etc.) provided on an insulating layer may also be used.

以上、本願発明の実施形態について詳述したが、本願発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本願発明の要旨の範囲内において、種々の変形・変更が可能である。 Although the embodiment of the present invention has been described in detail above, the present invention is not limited to such a specific embodiment, and various modifications and variations are possible within the scope of the gist of the present invention as described in the claims.

10…基板、11…上面(第1面)、12…下面(第2面)、20…圧電層、22…空隙、24…孔、25…輪郭、26、26a…切り欠き、28…端、30…端子、32…ビア配線、33…輪郭、34…配線、40…封止部、42…枠体、44…リッド、46…はんだ、48…金属層、50…弾性波素子、51…IDT、52…反射器、53…櫛型電極、54…電極指、55…バスバー、56…下部電極、57…圧電層、58…上部電極、59…空隙、60…フィルタ、61…共振領域、70…デュプレクサ、72…送信フィルタ、74…受信フィルタ、80…中間層、90…クラック、100、200、500、600…弾性波デバイス
10...substrate, 11...upper surface (first surface), 12...lower surface (second surface), 20...piezoelectric layer, 22...gap, 24...hole, 25...contour, 26, 26a...notch, 28...edge, 30...terminal, 32...via wiring, 33...contour, 34...wiring, 40...sealing portion, 42...frame, 44...lid, 46...solder, 48...metal layer, 50...acoustic wave element, 51...IDT, 52...reflector, 53...comb-shaped electrode, 54...electrode finger, 55...bus bar, 56...lower electrode, 57...piezoelectric layer, 58...upper electrode, 59...gap, 60...filter, 61...resonance region, 70...duplexer, 72...transmitting filter, 74...receiving filter, 80...intermediate layer, 90...crack, 100, 200, 500, 600...acoustic wave device

Claims (12)

第1面と前記第1面と反対の第2面とを有する基板と、
前記基板を前記第1面から前記第2面に貫通するビア配線と、
前記第1面上に設けられ、平面視にて前記ビア配線に重なりかつ輪郭が前記ビア配線の前記第1面における輪郭より内側に位置する孔を有する絶縁層と、
前記絶縁層上に設けられ、前記ビア配線に接続された弾性波素子と、を備える弾性波デバイス。
a substrate having a first surface and a second surface opposite the first surface;
a via wiring penetrating the substrate from the first surface to the second surface;
an insulating layer provided on the first surface, the insulating layer overlapping the via wiring in a plan view and having a hole whose outline is located inside the outline of the via wiring on the first surface;
an acoustic wave element provided on the insulating layer and connected to the via wiring.
前記基板はシリコンまたはサファイアにより形成される、請求項1に記載の弾性波デバイス。 The acoustic wave device of claim 1, wherein the substrate is made of silicon or sapphire. 前記ビア配線は銅、金、または銀により形成される、請求項1または2に記載の弾性波デバイス。 The acoustic wave device according to claim 1 or 2, wherein the via wiring is formed of copper, gold, or silver. 前記絶縁層は圧電層を含み、
前記弾性波素子は前記圧電層上に設けられた櫛型電極を含む、請求項1または2に記載の弾性波デバイス。
the insulating layer includes a piezoelectric layer;
The acoustic wave device according to claim 1 , wherein the acoustic wave element includes a comb-shaped electrode provided on the piezoelectric layer.
前記絶縁層は、前記基板と前記圧電層の間に設けられた中間層を含む、請求項4に記載の弾性波デバイス。 The acoustic wave device of claim 4, wherein the insulating layer includes an intermediate layer provided between the substrate and the piezoelectric layer. 前記中間層は、酸化アルミニウム層、酸化シリコン層、窒化シリコン層、窒化アルミニウム層、酸窒化アルミニウム層、シリコン層、酸化チタン層、およびポリシリコン層のうちの少なくとも1層を含む、請求項5に記載の弾性波デバイス。 The acoustic wave device of claim 5, wherein the intermediate layer includes at least one of an aluminum oxide layer, a silicon oxide layer, a silicon nitride layer, an aluminum nitride layer, an aluminum oxynitride layer, a silicon layer, a titanium oxide layer, and a polysilicon layer. 前記第1面上に前記絶縁層を囲んで設けられた枠体と、前記枠体上に設けられたリッドと、を含み、前記絶縁層と前記リッドとの間に前記弾性波素子を封止する封止部と、
前記第2面上に設けられ、前記ビア配線に接続する端子と、を備える、請求項1または2に記載の弾性波デバイス。
a sealing portion including a frame provided on the first surface to surround the insulating layer and a lid provided on the frame, the sealing portion sealing the acoustic wave element between the insulating layer and the lid;
The acoustic wave device according to claim 1 , further comprising: a terminal provided on the second surface and connected to the via wiring.
前記封止部は、前記絶縁層と前記リッドとの間の空隙に前記弾性波素子を封止する、請求項7に記載の弾性波デバイス。 The acoustic wave device according to claim 7, wherein the sealing portion seals the acoustic wave element in the gap between the insulating layer and the lid. 前記孔の直径は、前記ビア配線の前記第1面における直径の0.9倍以下である、請求項1または2に記載の弾性波デバイス。 The acoustic wave device according to claim 1 or 2, wherein the diameter of the hole is 0.9 times or less the diameter of the via wiring on the first surface. 請求項1または2に記載の弾性波デバイスを備えるフィルタ。 A filter comprising an acoustic wave device according to claim 1 or 2. 請求項10に記載のフィルタを備えるマルチプレクサ。 A multiplexer comprising the filter according to claim 10. 第1面と前記第1面と反対の第2面とを有する基板と、
前記基板を前記第1面から前記第2面に貫通するビア配線と、
前記第1面上に設けられ、平面視にて前記ビア配線に重なりかつ輪郭が前記ビア配線の前記第1面における輪郭より内側に位置する孔を有する絶縁層と、
前記絶縁層上に設けられ、前記ビア配線に接続された素子と、
前記素子を前記絶縁層上の空隙に封止する封止部と、を備える電子部品。
a substrate having a first surface and a second surface opposite the first surface;
a via wiring penetrating the substrate from the first surface to the second surface;
an insulating layer provided on the first surface, the insulating layer overlapping the via wiring in a plan view and having a hole whose outline is located inside the outline of the via wiring on the first surface;
An element provided on the insulating layer and connected to the via wiring;
and a sealing portion that seals the element in the gap on the insulating layer.
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