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JP2023130809A - 半導体装置及び半導体パッケージ - Google Patents

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JP2023130809A JP2022035311A JP2022035311A JP2023130809A JP 2023130809 A JP2023130809 A JP 2023130809A JP 2022035311 A JP2022035311 A JP 2022035311A JP 2022035311 A JP2022035311 A JP 2022035311A JP 2023130809 A JP2023130809 A JP 2023130809A
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semiconductor
semiconductor device
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克久 田中
Katsuhisa Tanaka
洋志 河野
Hiroshi Kono
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Toshiba Electronic Devices and Storage Corp
Original Assignee
Toshiba Corp
Toshiba Electronic Devices and Storage Corp
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Abstract

Figure 2023130809000001
【課題】装置の破壊を抑制可能な、半導体装置及び半導体パッケージを提供する。
【解決手段】実施形態に係る半導体装置は、第１電極、第１導電形の第１半導体領域、第２導電形の第２半導体領域、ゲート電極、第２導電形の第３半導体領域、導電部、第２導電形の第４半導体領域、第１導電形の第５半導体領域、第１導電形の第６半導体領域、及び第２電極を含む。第１半導体領域は、第１領域及び第２領域を含む。第２半導体領域及び第３半導体領域は、第１領域の上に設けられる。ゲート電極は、第２半導体領域の上に設けられる。第３半導体領域は、第２半導体領域から離れている。導電部は、第３半導体領域の上に設けられる。第４半導体領域は、第２領域の上に設けられ、第３半導体領域と接する。第５半導体領域は、第４半導体領域の一部の上に設けられる。第６半導体領域は、第１半導体領域よりも高い第１導電形の不純物濃度を有し、第３半導体領域に接する。
【選択図】図１

Description

本発明の実施形態は、半導体装置及び半導体パッケージに関する。
Metal Oxide Semiconductor Field Effect Transistor（ＭＯＳＦＥＴ）などの半導体装置は、例えば電力変換に用いられる。半導体装置について、装置の破壊を抑制可能な技術が求められている。
特開２０２１－８２８４８号公報
本発明が解決しようとする課題は、装置の破壊を抑制可能な、半導体装置及び半導体パッケージを提供することである。
実施形態に係る半導体装置は、第１電極と、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、ゲート電極と、第２導電形の第３半導体領域と、導電部と、第２導電形の第４半導体領域と、第１導電形の第５半導体領域と、第１導電形の第６半導体領域と、第２電極と、を備える。前記第１半導体領域は、前記第１電極の上に設けられ、前記第１電極と電気的に接続されている。前記第１半導体領域は、第１領域と、前記第１領域の上に設けられた第２領域と、を含む。前記第２半導体領域は、前記第１領域の上に設けられている。前記ゲート電極は、前記第２半導体領域の上にゲート絶縁層を介して設けられている。前記第３半導体領域は、前記第１領域の上に設けられている。前記第３半導体領域は、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、前記第２領域を介して前記第２半導体領域から離れている。前記導電部は、前記第３半導体領域の上に絶縁層を介して設けられている。前記第４半導体領域は、前記第２領域の上に設けられ、前記第３半導体領域と接する。前記第５半導体領域は、前記第４半導体領域の一部の上に設けられている。前記第６半導体領域は、前記第１半導体領域よりも高い第１導電形の不純物濃度を有し、前記第３半導体領域に接する。前記第２電極は、前記第４半導体領域及び前記第５半導体領域の上に設けられ、前記第４半導体領域及び前記第５半導体領域と電気的に接続されている。
第１実施形態に係る半導体装置の一部を示す断面図である。 第１実施形態に係る半導体装置の製造工程を示す断面図である。 第１実施形態に係る半導体装置の製造工程を示す断面図である。 第１実施形態に係る半導体装置の製造工程を示す断面図である。 参考例に係る半導体装置の一部を示す断面図である。 第１実施形態に係る半導体装置の一部を示す平面図である。 第１実施形態に係る半導体装置の一部を示す平面図である。 第１実施形態の第１変形例に係る半導体装置の一部を示す模式図である。 第１実施形態の第２変形例に係る半導体装置の一部を示す模式図である。 第１実施形態の第３変形例に係る半導体装置の一部を示す模式図である。 第１実施形態の第４変形例に係る半導体装置の一部を示す模式図である。 第１実施形態の第５変形例に係る半導体装置の一部を示す模式図である。 第１実施形態の第６変形例に係る半導体装置の一部を示す断面図である。 図１３のＡ１－Ａ２断面図である。 第１実施形態の第７変形例に係る半導体装置の一部を示す断面図である。 第１実施形態の第７変形例に係る半導体装置の一部を示す断面図である。 図１５及び図１６のＡ１－Ａ２断面図である。 第１実施形態の第７変形例に係る半導体装置の動作を示す模式図である。 第１実施形態の第８変形例に係る半導体装置の一部を示す平面図である。 第１実施形態の第８変形例に係る半導体装置の一部を示す平面図である。 第２実施形態に係る半導体装置の一部を示す断面図である。 第２実施形態に係る半導体装置の一部を示す平面図である。 第２実施形態に係る半導体装置の一部を示す平面図である。 第３実施形態に係る半導体パッケージの一部を示す平面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下の説明及び図面において、ｎ＋、ｎ－及びｐ＋、ｐの表記は、各不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「－」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「－」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。これらの表記は、それぞれの領域にｐ形不純物とｎ形不純物の両方が含まれている場合には、それらの不純物が補償しあった後の正味の不純物濃度の相対的な高低を表す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
（第１実施形態）
図１は、第１実施形態に係る半導体装置の一部を示す断面図である。
第１実施形態に係る半導体装置は、ＭＯＳＦＥＴである。図１に示すように、第１実施形態に係る半導体装置１００は、ｎ－形（第１導電形）ドリフト領域１（第１半導体領域）、ｐ＋形（第２導電形）半導体領域２（第２半導体領域）、ｐ＋形半導体領域３（第３半導体領域）、ｐ形ベース領域４（第４半導体領域）、ｎ＋形ソース領域５（第５半導体領域）、ｎ＋形半導体領域６（第６半導体領域）、ｎ＋形ドレイン領域８、ｐ＋形コンタクト領域９、ゲート電極１０、導電部２０、ドレイン電極３１（第１電極）、及びソース電極３２（第２電極）を含む。
実施形態の説明には、ＸＹＺ直交座標系を用いる。ドレイン電極３１からｎ－形ドリフト領域１に向かう方向をＺ方向（第１方向）とする。Ｚ方向と直交する一方向をＸ方向（第２方向）とする。Ｘ方向及びＺ方向と直交する方向をＹ方向（第３方向）とする。また、ここでは、ドレイン電極３１からｎ－形ドリフト領域１に向かう方向を「上」と呼び、これと反対の方向を「下」と呼ぶ。これらの方向は、ドレイン電極３１とｎ－形ドリフト領域１との相対的な位置関係に基づく方向であり、重力の方向とは無関係である。
ドレイン電極３１は、半導体装置１００の下面に設けられている。ｎ＋形ドレイン領域８は、ドレイン電極３１の上に設けられ、ドレイン電極３１と電気的に接続されている。ｎ－形ドリフト領域１は、ｎ＋形ドレイン領域８の上に設けられている。ｎ－形ドリフト領域１のｎ形不純物濃度は、ｎ＋形ドレイン領域８のｎ形不純物濃度よりも低い。ｎ－形ドリフト領域１は、ｎ＋形ドレイン領域８を介してドレイン電極３１と電気的に接続されている。
ｎ－形ドリフト領域１は、第１領域１ａ及び第２領域１ｂを含む。第２領域１ｂは、第１領域１ａの上に部分的に設けられている。ｐ＋形半導体領域２及びｐ＋形半導体領域３は、第１領域１ａの上に設けられている。ｐ＋形半導体領域２とｐ＋形半導体領域３は、Ｘ方向において、第２領域１ｂを介して互いに離れている。すなわち、Ｘ方向において、ｐ＋形半導体領域２、第２領域１ｂ（ｎ－形ドリフト領域１の一部）、ｐ＋形半導体領域３の順に、並んで設けられている。
ゲート電極１０は、ゲート絶縁層１１を介してｐ＋形半導体領域２の上に設けられている。導電部２０は、絶縁層２１を介してｐ＋形半導体領域３の上に設けられている。ｐ＋形半導体領域３の一部は、Ｘ－Ｙ面に沿って導電部２０の下部の周りに設けられている。
ｐ形ベース領域４は、ｎ－形ドリフト領域１の上に設けられている。ｐ形ベース領域４は、ｐ＋形半導体領域２から離れ、ｐ＋形半導体領域３と接する。このため、ｐ＋形半導体領域３の電位は、ｐ形ベース領域４の電位と実質的に同じである。例えば、ｐ＋形半導体領域２及びｐ＋形半導体領域３のそれぞれのｐ形不純物濃度は、ｐ形ベース領域４のｐ形不純物濃度よりも高い。ｎ＋形ソース領域５は、ｐ形ベース領域４の一部の上に設けられている。ｐ＋形コンタクト領域９は、ｐ形ベース領域４の別の一部の上に設けられている。ｐ＋形コンタクト領域９のｐ形不純物濃度は、ｐ形ベース領域４のｐ形不純物濃度よりも高い。
ゲート電極１０は、Ｘ方向において、ゲート絶縁層１１を介してｐ形ベース領域４と対面している。図示した例では、ゲート電極１０は、Ｘ方向において、ゲート絶縁層１１を介して第２領域１ｂ及びｎ＋形ソース領域５とも対面している。導電部２０は、Ｘ方向において、絶縁層２１を介して、ｐ＋形半導体領域３、ｐ形ベース領域４、及びｐ＋形コンタクト領域９と対面している。
ｎ＋形半導体領域６は、ｐ＋形半導体領域２から離れ、ｐ＋形半導体領域３と接している。図示した例では、ｎ＋形半導体領域６は、ｐ＋形半導体領域３のＸ方向における両端の直下にそれぞれ設けられている。
ソース電極３２は、ｎ＋形ソース領域５及びｐ＋形コンタクト領域９の上に設けられ、ｎ＋形ソース領域５及びｐ＋形コンタクト領域９と電気的に接続されている。ｐ形ベース領域４は、ｐ＋形コンタクト領域９を介してソース電極３２と電気的に接続されている。ゲート電極１０及び導電部２０は、それぞれゲート絶縁層１１及び絶縁層２１により、ソース電極３２と電気的に分離される。
導電部２０は、ゲート電極１０と電気的に接続されている。導電部２０の電位は、フローティングであっても良い。これにより、ゲート・ドレイン間容量Ｃｇｄを低減し、半導体装置１００の帰還容量を低減できる。又は、導電部２０は、ソース電極３２と電気的に接続されても良い。
第２領域１ｂ、ｐ＋形半導体領域２、ｐ＋形半導体領域３、ｐ形ベース領域４、ｎ＋形ソース領域５、ｐ＋形コンタクト領域９、ゲート電極１０、及び導電部２０のそれぞれは、Ｙ方向に延び、Ｘ方向において複数設けられている。例えば、ゲート電極１０と導電部２０は、Ｘ方向において交互に設けられている。導電部２０がソース電極３２と電気的に接続される場合、導電部２０のＹ方向における端部は、上方に引き上げられ、ソース電極３２と電気的に接続されている。
半導体装置１００の動作を説明する。
ソース電極３２に対してドレイン電極３１に正の電圧が印加された状態で、ゲート電極１０に閾値以上の電圧が印加される。これにより、ｐ形ベース領域４にチャネル（反転層）が形成され、半導体装置１００がオン状態となる。電子は、チャネルを通ってソース電極３２からドレイン電極３１へ流れる。ゲート電極１０に印加される電圧が閾値よりも低くなると、ｐ形ベース領域４のチャネルが消滅し、半導体装置１００がオフ状態になる。
半導体装置１００の各構成要素の材料の一例を説明する。
ｎ－形ドリフト領域１、ｐ＋形半導体領域２、ｐ＋形半導体領域３、ｐ形ベース領域４、ｎ＋形ソース領域５、ｎ＋形半導体領域６、ｎ＋形ドレイン領域８、及びｐ＋形コンタクト領域９は、半導体材料を含む。半導体材料として、炭化シリコンを用いることができる。半導体材料として、シリコン、窒化ガリウム、又はガリウムヒ素が用いられても良い。ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ゲート絶縁層１１及び絶縁層２１は、絶縁材料を含む。例えば、ゲート絶縁層１１及び絶縁層２１は、酸化シリコン、窒化シリコン、又は酸窒化シリコンを含む。ゲート電極１０及び導電部２０は、ポリシリコンなどの導電材料を含む。ゲート電極１０及び導電部２０には、ｎ形又はｐ形の不純物が添加されても良い。ドレイン電極３１及びソース電極３２は、チタン、タングステン、又はアルミニウムなどの金属を含む。
図２～図４は、第１実施形態に係る半導体装置の製造工程を示す断面図である。
図２～図４を参照して、第１実施形態に係る半導体装置１００の製造方法の一例を説明する。まず、ｎ＋形半導体層８ｘを含む半導体基板を用意する。ｎ＋形半導体層８ｘの上に、エピタキシャル成長により、ｎ－形半導体層１ｘを形成する。ｎ－形半導体層１ｘの上に、エピタキシャル成長により、ｎ形半導体層１ｙを形成する。ｎ形半導体層１ｙは、ｎ－形半導体層１ｘよりも高いｎ形不純物濃度を有する。図２（ａ）に示すように、ｎ形半導体層１ｙにｎ形不純物をイオン注入し、ｎ＋形半導体領域６ｘを形成する。
ｎ形半導体層１ｙにｐ形不純物をイオン注入し、ｐ＋形半導体領域２ｘ及びｐ＋形半導体領域３ｘを形成する。図２（ｂ）に示すように、ｎ形半導体層１ｙの上面に、ｐ形不純物及びｎ形不純物を順次イオン注入し、ｐ形半導体領域４ｘ、ｎ＋形半導体領域５ｘ、及びｐ＋形半導体領域９ｘを形成する。
反応性イオンエッチング（ＲＩＥ）により、ｐ形半導体領域４ｘ及びｎ＋形半導体領域５ｘを貫通するトレンチＴ１と、ｐ形半導体領域４ｘ及びｐ＋形半導体領域９ｘを貫通するトレンチＴ２と、を形成する。熱酸化により、図３（ａ）に示すように、トレンチＴ１及びＴ２の内面に沿って絶縁層１１ｘを形成する。
絶縁層１１ｘの上に、化学気相堆積（ＣＶＤ）により、トレンチＴ１及びＴ２を埋め込む導電層を形成する。Chemical Dry Etching（ＣＤＥ）により、導電層の上面を後退させる。これにより、図３（ｂ）に示すように、トレンチＴ１の内部に導電層１０ｘが形成され、トレンチＴ２の内部に導電層２０ｘが形成される。
導電層１０ｘ及び２０ｘを覆う絶縁層１１ｙを形成する。ＲＩＥにより、絶縁層１１ｘの一部及び絶縁層１１ｙの一部を除去し、ｎ＋形半導体領域５ｘ及びｐ＋形半導体領域９ｘを露出させる。図４（ａ）に示すように、絶縁層１１ｘ及び絶縁層１１ｘの上に金属層３２ｘを形成する。
ｎ＋形半導体層８ｘが所定の厚さになるまで、ｎ＋形半導体層８ｘの下面を研削する。図４（ｂ）に示すように、ｎ＋形半導体層８ｘの下に金属層３１ｘを形成する。以上の工程により、図１に示す半導体装置１００が製造される。
図４（ｂ）に示すｎ－形半導体層１ｘは、図１に示すｎ－形ドリフト領域１の第１領域１ａに対応する。ｎ形半導体層１ｙは、第２領域１ｂに対応する。ｐ＋形半導体領域２ｘ及びｐ＋形半導体領域３ｘは、それぞれ、ｐ＋形半導体領域２及びｐ＋形半導体領域３に対応する。ｐ形半導体領域４ｘは、ｐ形ベース領域４に対応する。ｎ＋形半導体領域５ｘは、ｎ＋形ソース領域５に対応する。ｎ＋形半導体領域６ｘは、ｎ＋形半導体領域６に対応する。ｎ＋形半導体層８ｘは、ｎ＋形ドレイン領域８に対応する。ｐ＋形半導体領域９ｘは、ｐ＋形コンタクト領域９に対応する。導電層１０ｘは、ゲート電極１０に対応する。導電層２０ｘは、導電部２０に対応する。金属層３１ｘは、ドレイン電極３１に対応する。金属層３２ｘは、ソース電極３２に対応する。
第１実施形態に係る半導体装置１００は、図示した例以外の製造方法によっても製造可能である。例えば、ｎ形半導体層１ｙは、複数回のエピタキシャル成長によって形成されても良い。エピタキシャル成長された層ごとに、ｐ＋形半導体領域２ｘ及びｐ＋形半導体領域３ｘに対応する領域に、ｐ形不純物がイオン注入される。ｐ＋形半導体領域３ｘの下部が、ｐ＋形半導体領域２ｘと同様のイオン注入で形成され、ｐ＋形半導体領域３ｘの上部が、トレンチＴ２を通したイオン注入によって形成されても良い。イオン注入の具体的な方法についても、半導体基板表面の法線方向に対して傾斜した方向からイオン注入を行う方法や、高加速度のイオン注入などを適宜選択可能である。
第１実施形態の利点を説明する。
図５は、参考例に係る半導体装置の一部を示す断面図である。
図５に示す半導体装置１００ｒでは、半導体装置１００と比べて、ｐ＋形半導体領域３、導電部２０、ｎ＋形半導体領域６などが設けられていない。半導体装置１００ｒでは、ゲート電極１０の下にｐ＋形半導体領域２が設けられている。これにより、ｎ－形ドリフト領域１とｐ＋形半導体領域２との間でアバランシェ降伏が発生し易くなり、ゲート電極１０底部でのアバランシェ降伏の発生を抑制できる。この結果、ゲート絶縁層１１の絶縁破壊が生じ難くなる。
半導体装置１００ｒでは、ｎ－形ドリフト領域１といずれかのｐ＋形半導体領域２との間で、アバランシェ降伏が集中的に発生しうる。これにより、多量の正孔及び電子が生成される。生成された正孔がゲート絶縁層１１にアタックし、ゲート電極１０とドレイン電極３１とソース電極３２との間でショートが発生する。これにより、半導体装置１００ｒが破壊される。
半導体装置１００では、ｐ＋形半導体領域３に接するｎ＋形半導体領域６が設けられている。ｎ＋形半導体領域６のｎ形不純物濃度は、ｎ－形ドリフト領域１のｎ形不純物濃度よりも高い。このため、半導体装置１００の耐圧時、ｐ＋形半導体領域３とｎ＋形半導体領域６とのｐｎ接合近傍の電界強度は、ｎ－形ドリフト領域１とｐ＋形半導体領域２との間のｐｎ接合近傍の電界強度よりも高い。ｐ＋形半導体領域３とｎ＋形半導体領域６との間でアバランシェ降伏を発生させ、ｎ－形ドリフト領域１とｐ＋形半導体領域２との間でのアバランシェ降伏の発生を抑制できる。
アバランシェ降伏が発生した際、多量の正孔及び電子が生成される。正孔は、ｐ形ベース領域４を通してソース電極３２へ排出される。電子は、ｎ－形ドリフト領域１及びｎ＋形ドレイン領域８を通してドレイン電極３１へ排出される。半導体装置１００では、ｐ＋形半導体領域３がｐ形ベース領域４と接する。ｐ＋形半導体領域３とｐ形ベース領域４との間の正孔に対する電気抵抗は、ｐ＋形半導体領域２とｐ形ベース領域４との間の正孔に対する電気抵抗よりも低い。このため、ｐ＋形半導体領域３とｎ＋形半導体領域６との間でアバランシェ降伏が発生した際、正孔がｐ形ベース領域４に流れ易い。これにより、アバランシェ降伏によるゲート絶縁層１１の破壊が抑制される。半導体装置１００の破壊が抑制され、半導体装置１００の信頼性を向上できる。
第２領域１ｂのｎ形不純物濃度は、第１領域１ａのｎ形不純物濃度よりも高いことが好ましい。第２領域１ｂは、ゲート電極１０とＸ方向において並んでおり、第１領域１ａに比べて空乏化し易い。第２領域１ｂが第１領域１ａに比べて高いｎ形不純物濃度を有することで、半導体装置１００の耐圧の低下を抑制しつつ、半導体装置１００のオン抵抗を低減できる。
ｎ＋形半導体領域６のｎ形不純物濃度が高いほど、ｐ＋形半導体領域３とｎ＋形半導体領域６との間でアバランシェ降伏が発生し易くなる。一方で、ｎ＋形半導体領域６のｎ形不純物濃度を高めすぎると、ｎ＋形半導体領域６から他の半導体領域へｎ形不純物が拡散し、半導体装置１００の耐圧が低下しうる。このため、ｎ＋形半導体領域６のｎ形不純物濃度は、１．０×１０１７ａｔｏｍ／ｃｍ３よりも高く、１．０×１０１８ａｔｏｍ／ｃｍ３よりも低いことが好ましい。ｐ＋形半導体領域３のｐ形不純物濃度は、ｐ形不純物の拡散を抑制しつつ、導電部２０下方での電界強度を十分に緩和するために、１，０×１０１７ａｔｏｍ／ｃｍ３よりも高く、１．０×１０１９ａｔｏｍ／ｃｍ３よりも低いことが好ましい。
その他の各半導体領域の好ましい不純物濃度の一例は、以下の通りである。ｎ－形ドリフト領域１のｎ形不純物濃度は、１．０×１０１５ａｔｏｍ／ｃｍ３よりも高く、５．０×１０１６ａｔｏｍ／ｃｍ３よりも低い。ｐ＋形半導体領域２のｐ形不純物濃度は、１，０×１０１８ａｔｏｍ／ｃｍ３よりも高く、１．０×１０１９ａｔｏｍ／ｃｍ３よりも低い。ｐ形ベース領域４のｐ形不純物濃度は、１．０×１０１６ａｔｏｍ／ｃｍ３よりも高く、５．０×１０１８ａｔｏｍ／ｃｍ３よりも低い。ｎ＋形ソース領域５のｎ形不純物濃度は、５．０×１０１８ａｔｏｍ／ｃｍ３よりも高く、５．０×１０２０ａｔｏｍ／ｃｍ３よりも低い。ｎ＋形ドレイン領域８のｎ形不純物濃度は、１．０×１０１８ａｔｏｍ／ｃｍ３よりも高く、１．０×１０２０ａｔｏｍ／ｃｍ３よりも低い。ｐ＋形コンタクト領域９のｐ形不純物濃度は、１．０×１０１８ａｔｏｍ／ｃｍ３よりも高く、１．０×１０２０ａｔｏｍ／ｃｍ３よりも低い。
図６（ａ）、図６（ｂ）、図７（ａ）、及び図７（ｂ）は、第１実施形態に係る半導体装置の一部を示す平面図である。
図６（ａ）及び図６（ｂ）は、図１のＡ１－Ａ２断面に相当する。図６（ａ）に示すように、ｎ＋形半導体領域６は、ｐ＋形半導体領域３に沿ってＹ方向に延びていても良い。図６（ｂ）に示すように、複数のｎ＋形半導体領域６が、互いに離れてＹ方向に配列されても良い。
図６（ａ）に示す構造によれば、図６（ｂ）に示す構造に比べて、Ｙ方向においてアバランシェ降伏をより均等に発生させることができる。この結果、ｎ－形ドリフト領域１とｐ＋形半導体領域２との間でのアバランシェ降伏の発生が、さらに抑制される。
図７（ａ）及び図７（ｂ）は、図１のＢ１－Ｂ２断面に相当する。Ｘ－Ｙ面において、単位面積あたりのゲート電極１０の数は、単位面積あたりの導電部２０の数と同じでも良いし、異なっていても良い。
半導体装置１００は、例えば図７（ａ）に示す第１構造部１０１を含む。第１構造部１０１では、２つ以上の導電部２０と、１つのゲート電極１０と、がＸ方向において交互に設けられている。単位面積あたりの導電部２０の数が、単位面積あたりのゲート電極１０の数よりも多い。第１構造部１０１を設けることで、ｐ＋形半導体領域３とｎ＋形半導体領域６との間でアバランシェ降伏を発生し易くできる。
半導体装置１００は、図７（ｂ）に示す第２構造部１０２を含んでも良い。第２構造部１０２では、２つ以上のゲート電極１０と、１つの導電部２０と、がＸ方向において交互に設けられている。単位面積あたりのゲート電極１０の数が、単位面積あたりの導電部２０の数よりも多い。第２構造部１０２を設けることで、オン状態でのチャネル密度を高め、半導体装置１００のオン抵抗を低減できる。
図７（ａ）に示すＣ１－Ｃ２線での断面構造、及び図７（ｂ）に示すＤ１－Ｄ２線での断面構造は、図１に示す断面の構造と同様である。半導体装置１００は、第１構造部１０１又は第２構造部１０２のいずれかのみを含んでも良いし、第１構造部１０１及び第２構造部１０２の両方を含んでも良い。
図８は、第１実施形態の第１変形例に係る半導体装置の一部を示す模式図である。
第１変形例に係る半導体装置１１０では、図８に示すように、ｎ＋形半導体領域６の下端のＺ方向における位置が、ｐ＋形半導体領域３の下端のＺ方向における位置と同じである。ｎ＋形半導体領域６は、ｐ＋形半導体領域３のＸ方向における両側部に位置している。半導体装置１１０のｎ＋形半導体領域６は、半導体装置１００のｎ＋形半導体領域６に比べて、よりＺ方向に長い。
図９は、第１実施形態の第２変形例に係る半導体装置の一部を示す模式図である。
第２変形例に係る半導体装置１２０では、図９に示すように、ｎ＋形半導体領域６の下端がｐ＋形半導体領域３の下端よりも上方に位置する。ｎ＋形半導体領域６は、ｐ＋形半導体領域３のＸ方向における両側部に位置する。導電部２０の下部は、Ｘ方向において、ｎ＋形半導体領域６同士の間に位置する。
図１０は、第１実施形態の第３変形例に係る半導体装置の一部を示す模式図である。図１１は、第１実施形態の第４変形例に係る半導体装置の一部を示す模式図である。
第３及び第４変形例に係る半導体装置１３０及び１４０では、図１０及び図１１に示すように、ｎ＋形半導体領域６が、Ｚ方向において第１領域１ａとｐ＋形半導体領域３との間に設けられている。図１０に示す半導体装置１３０では、ｎ＋形半導体領域６のＸ方向における長さが、ｐ＋形半導体領域３のＸ方向における長さよりも長い。図１１に示す半導体装置１４０では、ｎ＋形半導体領域６のＸ方向における長さが、ｐ＋形半導体領域３のＸ方向における長さよりも短い。
図８～図１１に示すいずれの半導体装置においても、ｐ＋形半導体領域３に接するｎ＋形半導体領域６が設けられ、ｐ＋形半導体領域３がｐ形ベース領域４と接する。このため、アバランシェ降伏による半導体装置の破壊を抑制できる。
より好ましくは、ｎ＋形半導体領域６は、図８、図１０、及び図１１に示すように、ｐ＋形半導体領域３の下端の少なくとも一部と接する。ｐ＋形半導体領域３の下端近傍では、ｐ＋形半導体領域３の上部に比べて、電界強度が高い。ｎ＋形半導体領域６がｐ＋形半導体領域３の下端の少なくとも一部と接することで、ｐ＋形半導体領域３とｎ＋形半導体領域６との間で、アバランシェ降伏がより発生し易くなる。ｎ－形ドリフト領域１とｐ＋形半導体領域２との間でのアバランシェ降伏の発生が、より抑制される。
特に、図８及び図１０に示すように、ｎ＋形半導体領域６は、ｐ＋形半導体領域３のＸ方向における端部の下端と接することが好ましい。電界強度は、当該下端で最も高くなる。ｎ＋形半導体領域６がｐ＋形半導体領域３のＸ方向における端部の下端と接することで、ｐ＋形半導体領域３とｎ＋形半導体領域６との間で、アバランシェ降伏がさらに発生し易くなる。ｎ－形ドリフト領域１とｐ＋形半導体領域２との間でのアバランシェ降伏の発生が、さらに抑制される。
図１２は、第１実施形態の第５変形例に係る半導体装置の一部を示す模式図である。
第５変形例に係る半導体装置１５０では、図１２に示すように、ｐ＋形半導体領域３が、第１部分３ａ及び第２部分３ｂを含む。第２部分３ｂは、第１部分３ａの上に設けられている。第２部分３ｂは、第１部分３ａと導電部２０との間に位置する。第１部分３ａのｐ形不純物濃度は、第２部分３ｂのｐ形不純物濃度よりも高い。
同様に、ｐ＋形半導体領域２は、部分２ａ及び部分２ｂを含む。部分２ｂは、部分２ａの上に設けられている。部分２ｂは、部分２ａとゲート電極１０との間に位置する。部分２ａのｐ形不純物濃度は、部分２ｂのｐ形不純物濃度よりも高い。
導電部２０から離れた位置にｐ＋形半導体領域３の第１部分３ａが設けられていることで、絶縁層２１近傍の電界強度を低減できる。これにより、絶縁層２１の絶縁破壊の発生を抑制できる。同様に、ゲート電極１０から離れた位置にｐ＋形半導体領域２の部分２ａが設けられていることで、ゲート絶縁層１１近傍の電界強度を低減できる。これにより、ゲート絶縁層１１の絶縁破壊の発生を抑制できる。
ｎ＋形半導体領域６は、第１部分３ａと接することが好ましい。図示した例では、第１部分３ａのＸ方向における端部の下端に、それぞれｎ＋形半導体領域６が接する。ｎ＋形半導体領域６が第１部分３ａと接することで、ｐ＋形半導体領域３とｎ＋形半導体領域６とのｐｎ接合近傍の電界強度をより高めることができる。この結果、ｐ＋形半導体領域３とｎ＋形半導体領域６との間で、アバランシェ降伏がより発生し易くなる。
電界強度を高めつつ、ｐ形不純物の拡散を抑制するために、第１部分３ａのｐ形不純物濃度は、１．０×１０１９ａｔｏｍ／ｃｍ３よりも高く、１．０×１０２０ａｔｏｍ／ｃｍ３よりも低いことが好ましい。第２部分３ｂのｐ形不純物濃度は、１．０×１０１７ａｔｏｍ／ｃｍ３よりも高く、１．０×１０１８ａｔｏｍ／ｃｍ３よりも低いことが好ましい。
又は、第１部分３ａのｐ形不純物濃度が１．０×１０１７ａｔｏｍ／ｃｍ３よりも高く且つ１．０×１０１８ａｔｏｍ／ｃｍ３よりも低く、第２部分３ｂのｐ形不純物濃度が１．０×１０１８ａｔｏｍ／ｃｍ３よりも高く且つ１．０×１０１９ａｔｏｍ／ｃｍ３よりも低くても良い。第１部分３ａのｐ形不純物濃度が第２部分３ｂのｐ形不純物濃度よりも低い場合、ｎ－形ドリフト領域１と第１部分３ａとのｐｎ接合近傍での電界強度を低減できる。これにより、半導体装置１５０の耐圧を向上できる。
図１３は、第１実施形態の第６変形例に係る半導体装置の一部を示す断面図である。図１４は、図１３のＡ１－Ａ２断面図である。図１３は、図１４のＢ１－Ｂ２断面図に相当する。
第６変形例に係る半導体装置１６０は、ｐ＋形接続領域７（第７半導体領域）をさらに含む。ｐ＋形接続領域７は、Ｘ方向においてｐ＋形半導体領域２とｐ＋形半導体領域３との間に位置し、ｐ＋形半導体領域２及びｐ＋形半導体領域３と接する。ｐ＋形接続領域７によって、ｐ＋形半導体領域２は、ｐ＋形半導体領域３と電気的に接続されている。このため、ｐ＋形半導体領域２の電位は、ｐ＋形半導体領域３の電位及びｐ形ベース領域４の電位と実質的に同じとなる。ｐ＋形接続領域７のｐ形不純物濃度は、ｐ＋形半導体領域２及びｐ＋形半導体領域３のそれぞれのｐ形不純物濃度と等しい。又は、ｐ＋形接続領域７のｐ形不純物濃度は、ｐ＋形半導体領域２及びｐ＋形半導体領域３のそれぞれのｐ形不純物濃度と異なっていても良い。
図１４に示すように、ｐ＋形半導体領域２及びｐ＋形半導体領域３は、Ｙ方向に延びる。ｐ＋形半導体領域２とｐ＋形半導体領域３との間において、ｐ＋形接続領域７は、Ｙ方向において第２領域１ｂと並んでいる。第２領域１ｂとｐ＋形接続領域７が、Ｙ方向に交互に設けられている。複数のｎ＋形半導体領域６が、Ｘ方向において複数の第２領域１ｂとそれぞれ並んでいる。
ｐ＋形接続領域７のＹ方向における長さＬ１は、第２領域１ｂのＹ方向における長さＬ２よりも短い。これにより、半導体装置１６０のオン抵抗の増加を抑制しつつ、ｐ＋形半導体領域２の電位を安定させることができる。
図１４に示すＣ１－Ｃ２線での断面構造は、図１に示す断面構造と同様である。このため、ｐ＋形半導体領域３とｎ＋形半導体領域６との間でアバランシェ降伏が発生し易く、半導体装置１６０の破壊が生じることを抑制できる。また、ｎ－形ドリフト領域１とｐ＋形半導体領域２との間でアバランシェ降伏が生じた場合でも、ｐ＋形接続領域７及びｐ＋形半導体領域３を介して正孔を効率的に排出できる。このため、半導体装置１００に比べて、アバランシェ降伏による半導体装置１６０の破壊をより抑制できる。
図１５及び図１６は、第１実施形態の第７変形例に係る半導体装置の一部を示す断面図である。図１７は、図１５及び図１６のＡ１－Ａ２断面図である。図１５及び図１６は、それぞれ、図１７のＢ１－Ｂ２断面図及びＣ１－Ｃ２断面図に相当する。
第７変形例に係る半導体装置１７０では、図１５に示すように、ｐ＋形半導体領域３が、第２部分３ｂ～第４部分３ｄを含む。第３部分３ｃは、第２部分３ｂの一部の上に設けられている。第４部分３ｄは、Ｘ方向において第３部分３ｃと導電部２０との間に設けられている。第３部分３ｃ及び第４部分３ｄは、ｐ形ベース領域４に接する。図示した例では、一対の第３部分３ｃの間に、導電部２０及び一対の第４部分３ｄが位置している。一対の第４部分３ｄの間に、導電部２０が位置している。
第４部分３ｄのｐ形不純物濃度は、第２部分３ｂ及び第３部分３ｃのそれぞれのｐ形不純物濃度よりも低い。第４部分３ｄのｐ形不純物濃度とｐ形ベース領域４のｐ形不純物濃度との差は、第３部分３ｃのｐ形不純物濃度とｐ形ベース領域４のｐ形不純物濃度との差よりも小さい。
図１６に示すように、半導体装置１７０の一部のＸ－Ｚ断面では、第３部分３ｃ及び第４部分３ｄは設けられない。この断面では、第２部分３ｂとｐ形ベース領域４との間において、導電部２０は、絶縁層２１を介してｎ－形ドリフト領域１と対面している。
図１７に示すように、複数の第３部分３ｃが、互いに離れてＹ方向に沿って配列される。複数の第４部分３ｄは、それぞれ、複数の第３部分３ｃと導電部２０との間に位置する。
図１８は、第１実施形態の第７変形例に係る半導体装置の動作を示す模式図である。
半導体装置１７０では、導電部２０は、ゲート電極１０と電気的に接続されている。半導体装置１７０がオン状態のとき、図１８に示すように、ｐ形ベース領域４に加え、第４部分３ｄにもチャネルｃｈが形成される。一部の電子は、矢印Ａで示すように、ｐ形ベース領域４のチャネルから第４部分３ｄのチャネルｃｈを通り、ｎ－形ドリフト領域１へ流れる。
第７変形例によれば、半導体装置１７０がオン状態のときに、ゲート電極１０の周囲だけでなく、導電部２０の周囲にも電流を流すことができる。特に、ｐ＋形半導体領域３の第４部分３ｄにチャネルを形成して電流を流すことができる。これにより、半導体装置１００に比べて、半導体装置１７０のオン抵抗を低減できる。また、第２部分３ｂは、第４部分３ｄよりも高いｐ形不純物濃度を有する第３部分３ｃによってｐ形ベース領域４と電気的に接続されている。このため、第４部分３ｄを設けることによる、ｐ＋形半導体領域３とｐ形ベース領域４との間の正孔に対する電気抵抗の増加を抑制できる。
図１９及び図２０は、第１実施形態の第８変形例に係る半導体装置の一部を示す平面図である。
第８変形例に係る半導体装置１８０ａ及び１８０ｂでは、図１９及び図２０に示すように、ゲート電極１０の幅Ｗ１と導電部２０の幅Ｗ２と、が互いに異なる。幅は、Ｘ方向における長さである。
図１９に示す半導体装置１８０ａでは、幅Ｗ２が幅Ｗ１よりも狭い。幅Ｗ１が狭い分、幅Ｗ１と幅Ｗ２が同じ場合に比べて、単位面積あたりのゲート電極１０の数を増やすことができる。これにより、半導体装置１００に比べて、半導体装置１８０ａのオン抵抗をさらに低減できる。
図２０に示す半導体装置１８０ｂでは、幅Ｗ２が幅Ｗ１よりも広い。幅Ｗ２の増加に伴い、ｐ＋形半導体領域３の幅も広くなる。半導体装置１８０ｂの耐圧時、ｐ＋形半導体領域３のＸ方向における両側部の下端では、電界集中が生じる。ｐ＋形半導体領域３の幅が狭いと、一方の下端周辺の電界分布が、他方の下端周辺の電界分布に影響を与える。両方の下端同士で電界強度が高まり合い、電界強度が過度に増大する。ｐ＋形半導体領域３の幅を広げることで、両方の下端での電界強度の高まりを抑えることができる。この結果、半導体装置１８０ｂの耐圧を向上できる。
（第２実施形態）
図２１は、第２実施形態に係る半導体装置の一部を示す断面図である。
第２実施形態に係る半導体装置２００は、図２１に示すように、第１実施形態に係る半導体装置１００と比べて、ショットキーバリアダイオード（ＳＢＤ）４０をさらに含む。半導体装置２００では、ソース電極３２が、下方に向けて延びる突出部３２ａを含む。突出部３２ａは、Ｘ方向においてｐ形ベース領域４及びｐ＋形コンタクト領域９と並び、これらの半導体領域と接する。また、突出部３２ａの下部は、ｎ－形ドリフト領域１の第２領域１ｂと接する。第２領域１ｂと突出部３２ａにより、ＳＢＤ４０が形成される。
ソース電極３２は、ＳＢＤ４０の形成のために、チタン、白金、又はバナジウムなどを含む。ソース電極３２は、チタンとアルミニウムとの積層膜を含んでも良い。
半導体装置２００は、ＳＢＤ４０以外に、ｎ－形ドリフト領域１とｐ形ベース領域４からなるＰＮダイオードを有する。ドレイン電極３１に対してソース電極３２に正の電圧が印加された際、このＰＮダイオードに電流が流れると、半導体装置２００の特性が変化する。例えば、半導体領域の結晶欠陥が増大し、半導体装置２００のオン抵抗が変動する。
ＳＢＤ４０は、ＰＮダイオードに比べて、より低いオン電圧を有する。このため、半導体装置２００では、ドレイン電極３１に対してソース電極３２に正の電圧が印加された際、ＳＢＤ４０に電流が流れ、ＰＮダイオードに流れる電流を低減できる。結晶欠陥の増大を抑制し、半導体装置２００のオン抵抗の変動を抑制できる。この結果、半導体装置２００の信頼性を向上できる。
図２２及び図２３は、第２実施形態に係る半導体装置の一部を示す平面図である。
例えば図２２に示すように、Ｘ方向において、導電部２０が、ゲート電極１０とＳＢＤ４０との間に設けられている。ＳＢＤ４０は、導電部２０同士の間に位置する。この配置によれば、後述する図２３に示す構造に比べて、ＳＢＤ４０と、Ｘ方向においてそのＳＢＤ４０と隣り合うゲート電極１０と、の間のＸ方向における距離Ｄ１（第１距離）を長くできる。半導体装置２００がオン状態のとき、ゲート電極１０近傍に電流が流れ、熱が発生する。距離Ｄ１を長くすることで、この発熱でＳＢＤ４０の温度が上昇することを抑制できる。この結果、ショットキー電極（突出部３２ａ）の劣化を抑制できる。
図２３に示すように、Ｘ方向において、ゲート電極１０が、導電部２０とＳＢＤ４０との間に設けられても良い。ＳＢＤ４０は、ゲート電極１０同士の間に位置する。この配置によれば、前述した図２２に示す構造に比べて、ＳＢＤ４０と、Ｘ方向においてそのＳＢＤ４０と隣り合う導電部２０と、の間のＸ方向における距離Ｄ２（第２距離）を長くできる。半導体装置２００でアバランシェ降伏が生じた際、導電部２０近傍に電流が流れ、熱が発生する。距離Ｄ２を長くすることで、この発熱でＳＢＤ４０の温度が上昇することを抑制できる。この結果、ショットキー電極（突出部３２ａ）の劣化を抑制できる。
（第３実施形態）
図２４は、第３実施形態に係る半導体パッケージの一部を示す平面図である。
第３実施形態に係る半導体パッケージ３００は、図２４に示すように、半導体装置１００、ドレイン端子５１（第１端子）、ソース端子５２（第２端子）、及びゲート端子５３（第３端子）を含む。半導体装置１００は、複数のソース電極３２と、ゲートパッド３３と、を含む。
半導体装置１００の上面において、複数のソース電極３２は、互いに離れて設けられている。ゲートパッド３３は、複数のソース電極３２から離れている。ゲートパッド３３は、複数のソース電極３２とは電気的に分離され、ゲート電極１０と電気的に接続されている。ゲートパッド３３は、さらに、導電部２０と電気的に接続されても良い。
ドレイン端子５１は、搭載部５１ａを含む。搭載部５１ａは、Ｘ－Ｙ面に沿って広がる板状である。半導体装置１００のドレイン電極３１は、搭載部５１ａの上に実装され、ドレイン端子５１と電気的に接続されている。ソース端子５２は、配線５２ａにより、ソース電極３２と電気的に接続されている。ゲート端子５３は、配線５３ａにより、ゲートパッド３３と電気的に接続されている。
ドレイン端子５１、ソース端子５２、及びゲート端子５３は、銅、鉄、又はニッケルなどの金属を含む。配線５２ａ及び５３ａは、銅ワイヤー、アルミリボン、Ａｌ－Ｃｕワイヤー、Ａｌ－Ｃｕリボンなどであり、ワイヤボンディングにより形成される。配線５２ａ及び５３ａは、それぞれリードフレームの一部であっても良い。
半導体装置１００は、第１構造部１０１及び第２構造部１０２を含む。第１構造部１０１では、図８（ａ）に示したように、単位面積あたりの導電部２０の数が、単位面積あたりのゲート電極１０の数よりも多い。第２構造部１０２では、図８（ｂ）に示したように、単位面積あたりのゲート電極１０の数が、単位面積あたりの導電部２０の数よりも多い。
配線５２ａは、第１構造部１０１の直上に位置する。換言すると、配線５２ａの一端は、第１構造部１０１の直上において、ソース電極３２と接する。第１構造部１０１の直上に位置する配線５２ａの数は、第２構造部１０２の直上に位置する配線５２ａの数よりも多い。配線５２ａが第１構造部１０１の直上に位置する場合、配線５２ａが第２構造部１０２の直上に位置する場合に比べて、配線５２ａと第１構造部１０１との間の電気抵抗を低減できる。
第１構造部１０１では、第２構造部１０２に比べて、アバランシェ降伏が発生し易い。アバランシェ降伏の発生時に、第１構造部１０１では多量の電子及び正孔が生成される。第１構造部１０１の直上に配線５２ａが位置することで、正孔が配線５２ａへ流れ易くなる。この結果、アバランシェ降伏による半導体装置１００の破壊を抑制でき、半導体パッケージ３００の信頼性を高めることができる。また、半導体装置１００が第２構造部１０２を含むことで、第１構造部１０１を設けることによるオン抵抗の増大を抑制できる。
以上で説明した各実施形態及び各実施例に係る構造は、適宜組み合わせ可能である。例えば、図７（ａ）及び図７（ｂ）に示す第１構造部１０１及び第２構造部１０２における断面構造は、半導体装置１１０～１７０のいずれかと同様の構造を有していても良い。半導体装置１１０～１４０のいずれかにおいて、半導体装置１５０と同様に、ｐ＋形半導体領域３が第１部分３ａ及び第２部分３ｂを含んでも良い。半導体装置１１０～１５０のいずれかにおいて、半導体装置１６０と同様に、ｐ＋形接続領域７が設けられても良い。半導体装置１１０～１６０のいずれかにおいて、半導体装置１７０と同様に、ｐ＋形半導体領域３が第２部分３ｂ～第４部分３ｄを含んでも良い。半導体装置１１０～１７０、１８０ａ、又は１８０ｂにおいて、半導体装置２００と同様にＳＢＤ４０が設けられても良い。半導体パッケージ３００において、半導体装置１００に代えて、半導体装置１１０～１７０、１８０ａ、１８０ｂ、又は２００が設けられても良い。その場合、半導体装置１１０～１７０、１８０ａ、１８０ｂ、又は２００は、単位面積あたりの導電部２０の数が単位面積あたりのゲート電極１０の数よりも多い第１構造部１０１を含む。
以上で説明した実施形態について、各半導体領域の間の不純物濃度の相対的な高低については、例えば、走査型静電容量顕微鏡(ＳＣＭ）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。各半導体領域における不純物濃度については、二次イオン質量分析法（ＳＩＭＳ）により測定することが可能である。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１：ｎ－形ドリフト領域、 １ａ：第１領域、 １ｂ：第２領域、 ２：ｐ＋形半導体領域、 ２ａ，２ｂ：部分、 ３：ｐ＋形半導体領域、 ３ａ：第１部分、 ３ｂ：第２部分、 ３ｃ：第３部分、 ３ｄ：第４部分、 ４：ｐ形ベース領域、 ５：ｎ＋形ソース領域、 ６：ｎ＋形半導体領域、 ７：ｐ＋形接続領域、 ８：ｎ＋形ドレイン領域、 ９：ｐ＋形コンタクト領域、 １０：ゲート電極、 １１：ゲート絶縁層、 ２０：導電部、 ３１：ドレイン電極、 ３２：ソース電極、 ３２ａ：突出部、 ３３：ゲートパッド、 ４０：ショットキーバリアダイオード、 ５１：ドレイン端子、 ５１ａ：搭載部、 ５２：ソース端子、 ５２ａ：配線、 ５３：ゲート端子、 ５３ａ：配線、 １００，１００ｒ：半導体装置、 １０１：第１構造部、 １０２：第２構造部、 １１０～１７０，１８０ａ、１８０ｂ，２００：半導体装置、 ３００：半導体パッケージ、 Ａ：矢印、 Ｔ１，Ｔ２：トレンチ

Claims (9)

  1. 第１電極と、
    前記第１電極の上に設けられ、前記第１電極と電気的に接続され、第１領域と前記第１領域の上に設けられた第２領域とを含む第１導電形の第１半導体領域と、
    前記第１領域の上に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上にゲート絶縁層を介して設けられたゲート電極と、
    前記第１領域の上に設けられ、前記第１電極から前記第１半導体領域に向かう第１方向に垂直な第２方向において、前記第２領域を介して前記第２半導体領域から離れた第２導電形の第３半導体領域と、
    前記第３半導体領域の上に絶縁層を介して設けられた導電部と、
    前記第２領域の上に設けられ、前記第３半導体領域と接する第２導電形の第４半導体領域と、
    前記第４半導体領域の一部の上に設けられた第１導電形の第５半導体領域と、
    前記第１半導体領域よりも高い第１導電形の不純物濃度を有し、前記第３半導体領域に接する第１導電形の第６半導体領域と、
    前記第４半導体領域及び前記第５半導体領域の上に設けられ、前記第４半導体領域及び前記第５半導体領域と電気的に接続された第２電極と、
    を備えた半導体装置。
  2. 前記第２領域における第１導電形の不純物濃度は、前記第１領域における第１導電形の不純物濃度よりも高い、請求項１記載の半導体装置。
  3. 前記第６半導体領域は、前記第３半導体領域の下端の少なくとも一部と接する、請求項１又は２に記載の半導体装置。
  4. 前記第３半導体領域は、第１部分と、前記第１部分の上に設けられた第２部分と、を含み、
    前記第２部分の一部は、前記第１方向において、前記第１部分と前記導電部との間に位置し、
    前記第１部分における第２導電形の不純物濃度は、前記第２部分における第２導電形の不純物濃度よりも高い、請求項１～３のいずれか１つに記載の半導体装置。
  5. 前記第２半導体領域と前記第３半導体領域との間に設けられた第２導電形の第７半導体領域をさらに備え、
    前記第７半導体領域は、前記第１方向及び前記第２方向に垂直な第３方向において前記第２領域と並ぶ、請求項１～４のいずれか１つに記載の半導体装置。
  6. 前記第３半導体領域は、
    第２部分と、
    前記第２部分の一部の上に設けられた第３部分と、
    前記第２部分の別の一部の上に設けられ、前記第２方向において前記導電部と前記第３部分との間に位置する第４部分と、
    を含み、
    前記第４部分の第２導電形の不純物濃度は、前記第３部分の第２導電形の不純物濃度よりも低い、請求項１～５のいずれか１つに記載の半導体装置。
  7. 前記第３部分及び前記第４部分のそれぞれは、前記第１方向及び前記第２方向に垂直な第３方向において複数設けられた、請求項６記載の半導体装置。
  8. 請求項１～７のいずれか１つに記載の半導体装置と、
    前記第１電極と電気的に接続された第１端子と、
    前記第２電極と電気的に接続された第２端子と、
    前記第２電極と前記第２端子とを電気的に接続する配線と、
    前記ゲート電極と電気的に接続された第３端子と、
    を備え、
    前記半導体装置は、単位面積あたりの前記導電部の数が単位面積あたりの前記ゲート電極の数よりも多い第１構造部を含み、
    前記配線は、前記第１構造部の直上に位置する、半導体パッケージ。
  9. 前記配線は、複数設けられ、
    前記半導体装置は、単位面積あたりの前記ゲート電極の数が単位面積あたりの前記導電部の数よりも多い第２構造部をさらに含み、
    前記第１構造部の直上に位置する前記配線の数は、前記第２構造部の直上に位置する前記配線の数よりも多い、請求項８記載の半導体パッケージ。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007242852A (ja) * 2006-03-08 2007-09-20 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法
WO2015104949A1 (ja) * 2014-01-10 2015-07-16 三菱電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2018225600A1 (ja) * 2017-06-06 2018-12-13 三菱電機株式会社 半導体装置および電力変換装置
JP2018207101A (ja) * 2017-06-07 2018-12-27 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP2020017641A (ja) * 2018-07-26 2020-01-30 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2021044298A (ja) * 2019-09-06 2021-03-18 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2021150406A (ja) * 2020-03-17 2021-09-27 富士電機株式会社 炭化珪素半導体装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7532921B2 (ja) * 2020-06-09 2024-08-14 富士電機株式会社 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007242852A (ja) * 2006-03-08 2007-09-20 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法
WO2015104949A1 (ja) * 2014-01-10 2015-07-16 三菱電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2018225600A1 (ja) * 2017-06-06 2018-12-13 三菱電機株式会社 半導体装置および電力変換装置
JP2018207101A (ja) * 2017-06-07 2018-12-27 富士電機株式会社 半導体装置及び半導体装置の製造方法
JP2020017641A (ja) * 2018-07-26 2020-01-30 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2021044298A (ja) * 2019-09-06 2021-03-18 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2021150406A (ja) * 2020-03-17 2021-09-27 富士電機株式会社 炭化珪素半導体装置

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