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JP2023168694A - パワー半導体装置およびパワー半導体装置の製造方法 - Google Patents

パワー半導体装置およびパワー半導体装置の製造方法 Download PDF

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JP2023168694A JP2022079951A JP2022079951A JP2023168694A JP 2023168694 A JP2023168694 A JP 2023168694A JP 2022079951 A JP2022079951 A JP 2022079951A JP 2022079951 A JP2022079951 A JP 2022079951A JP 2023168694 A JP2023168694 A JP 2023168694A
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cathode
cathode layer
active cell
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勝光 中村
Katsumitsu Nakamura
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Abstract

【課題】本開示は、パワー半導体装置において、キャリアライフタイム制御手法によらずトレードオフ特性の高速側領域の動作を実現しながら、トレードオフ特性を制御することを目的とする。【解決手段】ｐｉｎダイオード１００１の半導体基板２０は、ｎ－ドリフト層７と、活性セル領域Ｒ１においてｎ－ドリフト層７と第２金属層１４との間に設けられたｎバッファ層８と、活性セル領域Ｒ１におけるｎバッファ層８と第２金属層１４との間に両者に接して設けられたｎ＋カソード層９０と、を備える。ｎ＋カソード層９０は、第２金属層１４に接する第１ｎ＋カソード層９１と、ｎ＋第１カソード層９１とｎバッファ層８との間に両者に接して設けられる第２ｎ＋カソード層９２と、を含む。第１ｎ＋カソード層９１の結晶欠陥密度は第２ｎ＋カソード層９２の結晶欠陥密度より高い。ｎ＋カソード層９０は中間領域Ｒ２および終端領域Ｒ３には設けられない。【選択図】図３

Description

本開示は、パワー半導体装置に関する。
特許文献１には、基板表面に溝を形成し、溝の間にｐ型のアノード層とｎ型のキャリア注入抑制層とを設けたパワーダイオードが開示されている。この構成によれば、アノード側からのキャリア注入量が抑制され、ライフタイム制御をせずに出力特性の立ち上がり電圧を下げながら、終端領域にｎ＋カソード構造を設けずに破壊耐量を向上させることが可能となる。
特開２０１１－００３７２７号公報
特許文献１のパワーダイオードによれば、ライフタイムキラーを導入したダイオードに比べて、ダイオードの出力特性の立ち上がり電圧が下がり、定格電流密度では同じオン電圧となる。
しかし、オン電圧とスイッチングロスのトレードオフ特性の高速側動作を実現しながらトレードオフ特性を制御するためには、キャリアライフタイム制御手法に頼る必要がある。ここで、キャリアライフタイム制御手法とは、例えば、電子線、プロトンまたはヘリウムなどの荷電粒子系、もしくは白金などの重金属系を用いた制御である。
本開示は、上記の問題点を解決するためになされたものであり、パワー半導体装置において、キャリアライフタイム制御手法によらずオン電圧とスイッチングロスとのトレードオフ特性の高速側領域の動作を実現しながら、トレードオフ特性を制御することを目的とする。
本開示のパワー半導体装置は、平面視において、活性セル領域と、活性セル領域を囲む中間領域と、中間領域を囲む終端領域とに区分され、互いに対向する第１主面および第２主面を有する半導体基板と、半導体基板の第１主面上に設けられた第１金属層と、半導体基板の第２主面上に設けられた第２金属層と、を備える。半導体基板は、第１導電型のドリフト層と、活性セル領域においてドリフト層と第２金属層との間に設けられた第１導電型のバッファ層と、活性セル領域におけるバッファ層と第２金属層との間に両者に接して設けられた少なくとも１つの第１導電型のカソード層と、を備える。第１導電型のカソード層は、１つの不純物濃度ピーク点を有し第２金属層に接する第１カソード層と、１つの不純物濃度ピーク点を有し第１カソード層とバッファ層との間に両者に接して設けられる第２カソード層と、を含む。第１カソード層の結晶欠陥密度は第２カソード層の結晶欠陥密度より高く、第１導電型のカソード層は中間領域および終端領域には設けられない。
本開示のパワー半導体装置によれば、キャリアライフタイム制御手法によらずオン電圧とスイッチングロスとのトレードオフ特性の高速側領域の動作を実現しながら、トレードオフ特性を制御することができる。
パワー半導体装置の平面図である。 図１のＡ－Ａ´線に沿った従来のｐｉｎダイオードの断面図である。 図１のＡ－Ａ´線に沿った実施の形態１に係るｐｉｎダイオードの断面図である。 図３のＣ－Ｃ´線に沿った実施の形態１に係るｐｉｎダイオードの不純物濃度を示す図である。 従来のｎ＋カソード層と実施の形態１の第１ｎ＋カソード層とをＰＬ法で解析した際のＰＬスペクトルを示す図である。 実施の形態１に係るｐｉｎダイオードにおいて半導体基板の第２主面を構成する３つの拡散層のＰＬ強度を比較した図である。 従来および実施の形態１に係るｐｉｎダイオードについてオン電圧とスイッチングロスとのトレードオフ特性を示す図である。 従来および実施の形態１に係るｐｉｎダイオードのシミュレーションによるリカバリー波形を示す図である。 図８のＰｏｉｎｔ Ｂにおける従来のｐｉｎダイオードの電流密度分布を示す図である。 図８のＰｏｉｎｔ Ｂにおける実施の形態１に係るｐｉｎダイオードの電流密度分布を示す図である。 図８のＰｏｉｎｔ Ｂにおける従来のｐｉｎダイオードの温度分布を示す図である。 図８のＰｏｉｎｔ Ｂにおける実施の形態１に係るｐｉｎダイオードの温度分布を示す図である。 図８のＰｏｉｎｔ Ａにおける従来のｐｉｎダイオードのキャリア濃度分布を示す図である。 図８のＰｏｉｎｔ Ａにおける実施の形態１に係るｐｉｎダイオードのキャリア濃度分布を示す図である。 図８のＰｏｉｎｔ Ｂにおける従来のｐｉｎダイオードのキャリア濃度分布を示す図である。 図８のＰｏｉｎｔ Ｂにおける実施の形態１に係るｐｉｎダイオードのキャリア濃度分布を示す図である。 従来および実施の形態１に係るｐｉｎダイオードのＰｏｉｎｔ Ｂにおける電界強度分布を示す図である。 従来および実施の形態１に係るｐｉｎダイオードのリカバリー動作時の最大パワー密度と順方向電流密度との関係を示す図である。 実施の形態２に係るｐｉｎダイオードの、図１のＡ－Ａ´断面を示す図である。 実施の形態３に係るｐｉｎダイオードの、図１のＡ－Ａ´断面を示す図である。 実施の形態４に係るｐｉｎダイオードの、図１のＡ－Ａ´断面を示す図である。 実施の形態５に係るｐｉｎダイオードの、図１のＡ－Ａ´断面を示す図である。 実施の形態１に係るｐｉｎダイオードの製造方法を示す断面図である。 実施の形態１に係るｐｉｎダイオードの製造方法を示す断面図である。 実施の形態１に係るｐｉｎダイオードの製造方法を示す断面図である。 実施の形態１に係るｐｉｎダイオードの製造方法を示す断面図である。 実施の形態１に係るｐｉｎダイオードの製造方法を示す断面図である。 実施の形態１に係るｐｉｎダイオードの製造方法を示す断面図である。 実施の形態１に係るｐｉｎダイオードの製造方法を示す断面図である。 実施の形態１に係るｐｉｎダイオードの製造方法を示す断面図である。 実施の形態１に係るｐｉｎダイオードの製造方法を示す断面図である。 実施の形態１，４，５に係るｐｉｎダイオードの第２主面側の製造工程を示すフローチャートである。 実施の形態２に係るｐｉｎダイオードの第２主面側の製造工程を示すフローチャートである。 実施の形態３に係るｐｉｎダイオードの第２主面側の製造工程を示すフローチャートである。 実施の形態９に係るＲＣ－ＩＧＢＴの、図１のＡ－Ａ´断面を示す図である。 実施の形態９の第１変形例に係るＲＣ－ＩＧＢＴの、図１のＡ－Ａ´断面を示す図である。 実施の形態９の第２変形例に係るＲＣ－ＩＧＢＴの、図１のＡ－Ａ´断面を示す図である。 実施の形態９の第３変形例に係るＲＣ－ＩＧＢＴの、図１のＡ－Ａ´断面を示す図である。 実施の形態９の第４変形例に係るＲＣ－ＩＧＢＴの、図１のＡ－Ａ´断面を示す図である。 実施の形態９の第５変形例に係るＲＣ－ＩＧＢＴの、図１のＡ－Ａ´断面を示す図である。 実施の形態９の第６変形例に係るＲＣ－ＩＧＢＴの、図１のＡ－Ａ´断面を示す図である。 実施の形態９の第７変形例に係るＲＣ－ＩＧＢＴの、図１のＡ－Ａ´断面を示す図である。 実施の形態９の第８変形例に係るＲＣ－ＩＧＢＴの、図１のＡ－Ａ´断面を示す図である。 実施の形態９の第９変形例に係るＲＣ－ＩＧＢＴの、図１のＡ－Ａ´断面を示す図である。
以下、添付の図面を参照しながら実施の形態について説明する。なお、図面は模式的に示されたものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されたものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
また、以下の説明では、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向を限定するものではない。
また、以下の説明では半導体の導電型について、第１導電型をｎ型、第２導電型をｐ型とするが、その逆であってもよい。
また、半導体の導電型について、ｎ－はｎよりｎ型不純物濃度が小さく、ｎ＋はｎよりｎ型不純物濃度が大きいことを表す。同様に、ｐ－はｐよりｐ型不純物濃度が小さく、ｐ＋はｐよりｐ型不純物濃度が大きいことを表す。
＜Ａ．実施の形態１＞
＜Ａ－１．構成＞
本実施の形態では、従来の荷電粒子によるライフタイム制御手法を使わずに、オン電圧とスイッチングロスのトレードオフ特性における高速側を実現し、かつ高温下でのリカバリー動作時の破壊耐量を向上するパワー半導体装置について説明する。本実施の形態のパワー半導体装置は、パワーダイオードまたはフリーホイールダイオード（FWD：Freewheeling diode）である。また、オン電圧ＶＦとスイッチングロスＥＲＥＣのトレードオフ特性における高速側とは、従来の荷電粒子によるライフタイム制御により制御されるオン電圧とスイッチングロスのトレードオフ特性を表現するトレードオフカーブ（例えば、図７においてCon. pinダイオードの特性として表されるカーブ）における、低いスイッチングロス方向を示す。
図１は縦型のパワー半導体装置の平面構造を模式的に示したものである。同図に示されるように、中央部に複数の活性セル領域Ｒ１が形成され、２つの活性セル領域Ｒ１の間に表面ゲート配線部Ｒ１２が設けられ、さらに、一部の領域にゲートパッド部Ｒ１１が設けられる。
活性セル領域Ｒ１、ゲートパッド部Ｒ１１および表面ゲート配線部Ｒ１２の周辺を囲って中間領域Ｒ２が形成され、中間領域Ｒ２の周辺をさらに囲んで終端領域Ｒ３が設けられる。
上述した活性セル領域Ｒ１は、パワー半導体装置の基本性能を保障する素子形成領域である。そして、中間領域Ｒ２および終端領域Ｒ３からなる周辺領域は、信頼性面を含めた耐圧保持用に設けられる。そのうち、中間領域Ｒ２は、活性セル領域Ｒ１と終端領域Ｒ３とがジョイントする領域でパワー半導体のダイナミック動作時の破壊耐量を保障し活性セル領域Ｒ１における半導体素子の本来の性能をサポートする領域である。また、終端領域Ｒ３は、静的（static）な状態での耐圧保持、耐圧特性の安定性および信頼性面の保障、ならびにダイナミック動作時の破壊耐量の不良を抑制し、活性セル領域Ｒ１の本来の性能をサポートする。
但し、パワー半導体装置がダイオードである場合、表面ゲート配線部Ｒ１２およびゲートパッド部Ｒ１１はなくても良い。
図２および図３は、パワー半導体装置の一例であるｐｉｎダイオードの、図１のＡ－Ａ´線に沿った断面構成を示している。図２は従来のｐｉｎダイオード１０００の断面図であり、図３は実施の形態１に係るｐｉｎダイオード１００１の断面図である。図において、従来のｐｉｎダイオード１０００をCon. pin diodeと表記し、実施の形態１に係るｐｉｎダイオード１００１をNew pin diode 1と表記することがある。
まず、従来のｐｉｎダイオード１０００について説明する。ｐｉｎダイオード１０００は、半導体基板２０、第１金属層５、第２金属層１４、酸化膜１５、ＴＥＯＳ層１６，パッシベーション膜１２，１３を備えて構成される。
半導体基板２０は、図２および図３における上側の主面である第１主面２１と、第１主面２１に対向する第２主面２２とを備える。第１金属層５は半導体基板２０の第１主面２１上に設けられ、第２金属層１４は半導体基板２０の第２主面２２上に設けられる。
半導体基板２０は、ｐアノード層６、ｎ－ドリフト層７、ｎバッファ層８、ｎ＋カソード層９、ｐ層１０およびｎ＋層１１を備えて構成される。ｐアノード層６は、活性セル領域Ｒ１において、ｎ－ドリフト層７と第１主面２１との間に設けられる。ｐアノード層６と第１金属層５とを接続するためのコンタクトホールの側壁が、活性セル領域Ｒ１と中間領域Ｒ２との境界に位置する。
ｐ層１０は、中間領域Ｒ２および終端領域Ｒ３の一部において、ｎ－ドリフト層７と第１主面２１との間に設けられる。ｐアノード層６およびｐ層１０の表面は半導体基板２０の第１主面２１を構成する。図２，３では，ｐ層１０とｐアノード層６の深さが異なるが、後述する図２３および図２４の製造方法に記載のように、同じイオン注入とアニーリング工程で形成することにより、両者は同じ深さであっても良い。
活性セル領域Ｒ１、中間領域Ｒ２および終端領域Ｒ３において、ｎ－ドリフト層７と第２主面２２との間にはｎバッファ層８が設けられる。ｎバッファ層８と第２主面２２との間にはｎ＋カソード層９が設けられる。ｎ＋カソード層９の下面は半導体基板２０の第２主面２２を構成し、第２金属層１４と接する。
ｎ＋層１１は、半導体基板２０の第１主面２１側の終端領域Ｒ３の端部に設けられる。ｎ＋層１１を、第１不純物領域とも称する。
活性セル領域Ｒ１、中間領域Ｒ２および終端領域Ｒ３において、ｎ＋カソード層９を含む縦方向の領域、すなわちｎ＋カソード層９とその上方のｎバッファ層８、ｎ－ドリフト層７およびｐアノード層６とが縦構造２９を構成する。縦構造２９は、トータルロス性能、静的な状態での耐圧保持、耐圧特性の安定性、高温での電圧保持時のリーク特性、信頼性面の保証および動的動作時の制御性および破壊耐量を保証し、パワー半導体の基本性能をサポートする。パワーダイオードでのトータルロスは、オン状態のロス、オフ状態のロス、およびターンオフ状態のロスの合計である。
また、ｎ－ドリフト層７と第２金属層１４との間の構成を裏面側構造とも称する。すなわち、ｐｉｎダイオード１０００において、ｎバッファ層８とｎ＋カソード層９が裏面側構造である。
ｎ－ドリフト層７は、不純物濃度Ｃｎ－が１．０×１０１２ａｔｏｍｓ／ｃｍ３以上１．０×１０１５ａｔｏｍｓ／ｃｍ３以下のＳｉウエハを用いて形成される。すなわち、半導体基板２０はＳｉ基板である。半導体基板２０の厚みであるデバイス厚みｔｄｅｖｉｃｅは４０μｍ以上７００μｍ以下である。
ｐアノード層６は、第１金属層５と接触する表面、すなわち第１主面２１における不純物濃度が１．０×１０１６ａｔｏｍｓ／ｃｍ３以上であり、ピーク不純物濃度が２．０×１０１６ａｔｏｍｓ／ｃｍ３以上１．０×１０１８ａｔｏｍｓ／ｃｍ３以下であり、深さが２．０μｍ以上１０．０μｍ以下である。
ｎバッファ層８は、ピーク不純物濃度Ｃｎｂ，ｐが１．０×１０１５ａｔｏｍｓ／ｃｍ３以上５．０×１０１６ａｔｏｍｓ／ｃｍ３以下であり、深さＸｊ，ｎｂが１．２μｍ以上５０μｍ以下である。
次に、実施の形態１に係るｐｉｎダイオード１００１について説明する。ｐｉｎダイオード１００１は、裏面側構造がｐｉｎダイオード１０００とは異なる。ｐｉｎダイオード１００１は、従来のｎ＋カソード層９に代えてｎ＋カソード層９０を備える。
ｎ＋カソード層９０は、活性セル領域Ｒ１の内部においてｎバッファ層８と第２金属層１４との間に設けられる。ｎ＋カソード層９０は、第１ｎ＋カソード層９１および第２ｎ＋カソード層９２からなる２層のカソード層である。第１ｎ＋カソード層９１は第２金属層１４に接し、第２ｎ＋カソード層９２はｎバッファ層８に接する。第１ｎ＋カソード層９１の図３における下面が半導体基板２０の第２主面２２を構成する。すなわち、ｐｉｎダイオード１００１においては、ｎバッファ層８、第１ｎ＋カソード層９１および第２ｎ＋カソード層９２が裏面側構造を構成する。
ｎ＋カソード層９０は、中間領域Ｒ２および終端領域Ｒ３には設けられない。中間領域Ｒ２および終端領域Ｒ３においてｎバッファ層８が直接、第２金属層１４と接する。その他の点で、ｐｉｎダイオード１００１は、ｐｉｎダイオード１０００と同様の構成である。
以下、第１ｎ＋カソード層９１を第１カソード層と称し、その導電型を図においてｎ＋１と表記することがある。また、第２ｎ＋カソード層９２を第２カソード層と称し、その導電型を図においてｎ＋２と表記することがある。
第１ｎ＋カソード層９１は、第２金属層１４と接触する表面、すなわち第２主面２２における不純物濃度が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上１．０×１０２０ａｔｏｍｓ／ｃｍ３以下であり、深さが０．１μｍ以上０．２μｍ以下である。
第２ｎ＋カソード層９２は、ピーク不純物濃度が１．０×１０１７ａｔｏｍｓ／ｃｍ３以上１．０×１０１８ａｔｏｍｓ／ｃｍ３以下であり、深さが０．３μｍ以上０．５μｍ以下である。
ｎ＋カソード層９０は、活性セル領域Ｒ１の内部にのみ存在する。すなわち、ｎ＋カソード層９０は活性セル領域Ｒ１と中間領域Ｒ２との境界から離れて設けられる。活性セル領域Ｒ１のうち中間領域Ｒ２との境界部にはｎ＋カソード層９０が形成されず、当該部分ではｎバッファ層８が直接第２金属層１４と接触する。すなわち、ｎバッファ層８は、活性セル領域Ｒ１のうち中間領域Ｒ２との境界部から、中間領域Ｒ２および終端領域Ｒ３にかけて、直接第２金属層１４と接触する。
上記のとおり、ｐｉｎダイオード１００１は、活性セル領域Ｒ１において２層のｎ＋カソード層、すなわち第１ｎ＋カソード層９１および第２ｎ＋カソード層９２を備える。各層の目的は以下の通りである。
第１ｎ＋カソード層９１は、第２金属層１４とのコンタクト性向上のための拡散層である。第１ｎ＋カソード層９１の結晶欠陥密度は、第２ｎ＋カソード層９２およびｎバッファ層８の結晶欠陥密度よりも高い。第２ｎ＋カソード層９２は、ｐｉｎダイオード１００１の性能を制御し、かつ正常なオン動作を保証するための拡散層である。
拡散層の不純物プロファイルと深さは、拡散層形成時のアニーリング技術の特徴から、イオン注入時の飛程（ＲＰ）により決定され得る。ここで、飛程は、第２主面２２から各拡散層のピーク濃度の位置までの深さとして定義される。従って、第１ｎ＋カソード層９１および第２ｎ＋カソード層９２を形成する際のイオン注入時の飛程は、各層が互いに干渉しないように以下の式（１）で定められる。
Ｒｎ＋２／Ｒｎ＋１＝５．０ …（１）
ここで、Ｒｎ＋１，Ｒｎ＋２は、それぞれ第１ｎ＋カソード層９１および第２ｎ＋カソード層９２の飛程（ｍ）を表している。
図４は、図３のＣ－Ｃ´線に沿ったｐｉｎダイオード１００１の拡散層における不純物濃度を示している。図４の横軸は半導体基板２０の第２主面２２からの深さ（μｍ）を示し、縦軸は不純物濃度（ａｔｏｍｓ／ｃｍ３）を示している。
＜Ａ－２．性能＞
以下、実施の形態１に係るｐｉｎダイオード１００１の性能を示す。図５は、従来のｐｉｎダイオード１０００におけるｎ＋カソード層９と、実施の形態１に係るｐｉｎダイオード１００１における第１ｎ＋カソード層９１とを、Ｐｈｏｔｏｌｕｍｉｎｅｓｃｅｎｃｅ（ＰＬ）法で解析した際のＰＬスペクトルを示している。ＰＬ法とは、半導体へ光を照射し、欠陥準位を経由して電子とホールが再結合する際に放出される光を観測する解析手法である。図５の横軸はフォトンエネルギー（ｅＶ）を示し、図５の縦軸はＰＬ法で検出されたバンド端のＰＬ強度にて規格化された物理量を示している。
ＰＬ法の解析条件は以下の通りである。波長６３３ｎｍのＨｅ－Ｎｅレーザーを用いる。温度は３０Ｋとする。サンプル表面に照射されるレーザー光の出力は４．５ｍＷとする。レーザー光の直径は１．３μｍである。サンプル表面におけるレーザー光の強度は０．３３９ＭＷ／ｃｍ２である。
図５において、破線は従来のｎ＋カソード層９のＰＬスペクトルを示し、実線は実施の形態１における第１ｎ＋カソード層９１のＰＬスペクトルを示している。図５から、第１ｎ＋カソード層９１中のＰＬ強度に２つのピークが存在することが分かる。１つ目のピークはフォトンエネルギー０．９６９ｅＶのトラップＡによるものであり、２つ目のピークはフォトンエネルギー：１．０１８ｅＶのトラップＢによるものである。トラップＡおよびトラップＢは、それぞれＣｉＣｓ（Ｇ－ｃｅｎｔｅｒ）およびＷ－ｃｅｎｔｅｒに由来するエネルギー準位である。トラップＡを第１格子欠陥、トラップＢを第２格子欠陥とも称する。
図６は、ｐｉｎダイオード１００１において半導体基板２０の第２主面２２を構成する３つの拡散層に関するＰＬ強度を比較した図である。図中のＰＬ強度は、ＰＬスペクトルで検出されるバンド端の強度で規格化した値である。図中のＰＬ強度が高いと、検出する結晶欠陥の密度が高いことになる。ｐｉｎダイオード１００１の第２主面２２を構成するｎバッファ層８、第１ｎ＋カソード層９１、および第２ｎ＋カソード層９２は、トラップＡ，Ｂの結晶欠陥密度に関して、（ｎバッファ層８）＜（第２ｎ＋カソード層９２）＜（第１ｎ＋カソード層９１）の関係がある。この関係は、第１ｎ＋カソード層９１の不純物濃度が第２ｎ＋カソード層９２の不純物濃度より１桁以上高濃度であることと、後述する製造方法とにより得られる。
ｎバッファ層８は、ダイオードでは主接合であるｐアノード層６およびｎ－ドリフト層７に逆バイアス印加時の電圧を保持する際、主接合から伸びる空乏層を止めｎ＋カソード層へ到達しないようにする役割がある。その結果、本実施の形態のｐｉｎダイオード１００１では、第２主面２２を構成する拡散層間に上記のような結晶欠陥の関係があり、ｎバッファ層８中に結晶欠陥がない。そのため、結晶欠陥起因のリーク電流増加が無くなり、高温下での耐圧保持時のリーク電流低減によるオフ時の低ロス化が可能になる。例えば、耐圧１２００Ｖクラスのダイオードの主接合に１２００Ｖの逆バイアスを印加したとき、ロスは、ｎバッファ層８に結晶欠陥がある場合の２．０Ｗ／ｃｍ２から、ｎバッファ層８に結晶欠陥がない場合の０．８Ｗ／ｃｍ２へ大幅に低減される。オフ時の低ロス化は、パワー半導体を搭載するパワーモジュールの熱設計面から有効である。
上記のとおり、第１ｎ＋カソード層９１には２つのトラップが存在する。２つのトラップが存在する第１ｎ＋カソード層９１は、後述する実施の形態６で説明されるプロセスによって形成される。第１ｎ＋カソード層９１における結晶欠陥であるトラップＡ，Ｂは、下記のステップにより酸素、炭素または水素などのＳｉ中の不純物と反応して形成される。
ステップＡ：半導体基板２０の第２主面２２にイオン注入が行われることにより、空孔（Ｖ）および格子間Ｓｉ対（Ｉｓｉ）などの格子欠陥が形成される。
ステップＢ：ステップＡで形成された格子欠陥が拡散して自己凝集が起き、Ｖ２と格子間Ｓｉ対（Ｉｓｉ：Ｗ－ｃｅｎｔｅｒ）が形成される。
ステップＣ：ステップＢと同時に格子位置に存在する炭素原子（Ｃｓ）と格子間Ｓｉ対（Ｉｓｉ）の置換反応が起き、格子間炭素が形成される（Ｃｉ）。
ステップＤ：格子間炭素（Ｃｉ）と格子欠陥（空孔（Ｖ））とが拡散し、格子位置置換炭素（Ｃｓ）および格子間Ｓｉ対（Ｉｓｉ）とＳｉ中の不純物（酸素、炭素、水素）との反応が室温にて起き、不純物欠陥（複合欠陥：ＣｉＣｓ）が生成される。
ステップＥ：アニーリング処理によって結晶性が回復するが、一部の格子間Ｓｉ対（Ｉｓｉ：Ｗ－ｃｅｎｔｅｒ）および不純物欠陥（複合欠陥：ＣｉＣｓ）が残留する。
ここで、添え字のｉは格子間（ｉｎｔｅｒｓｔｉｔｉａｌ）を表し、添え字のｓは格子位置置換（ｓｕｂｓｔｉｔｕｔｉｏｎａｌ）を表している。
上記のとおり、第１ｎ＋カソード層９１中には結晶欠陥が存在する。この結晶欠陥により、ｐｉｎダイオード１００１のダイオード性能が向上し、かつ熱的な安定性能が得られることを、以下に１２００Ｖクラスのダイオード性能によって示す。
図７は、従来のｐｉｎダイオード１０００と実施の形態１に係るｐｉｎダイオード１００１のそれぞれについて、オン電圧ＶＦとスイッチングロスＥＲＥＣとのトレードオフ特性を示している。図７において、ｐｉｎダイオード１００１のトレードオフ特性はNew pin diode 1と示されている。ｐｉｎダイオード１０００のトレードオフ特性は、荷電粒子である電子線によるライフタイム制御により制御した結果である。図中のCon. pin diode 1は、電子線照射によるライフタイム制御無しのｐｉｎダイオード１０００である。
ｐｉｎダイオード１００１では、第１ｎ＋カソード層９１および第２ｎ＋カソード層９２を実施の形態６で後述するプロセスで形成することにより、第２金属層１４のコンタクト性が向上する。その結果、ｐｉｎダイオード１００１がオン状態になる際のｎ＋カソード層エリアから安定した電子注入が実現可能になる。図７に示されるように、ｐｉｎダイオード１００１では、２つのトラップの欠陥密度が高い第１ｎ＋カソード層９１により、ｎ＋カソード層エリアからの電子注入が抑制される結果、従来のダイオードが電子線によるライフタイム制御により実現したトレードオフ特性のカーブにおける高速側を、ライフタイム制御を用いることなく実現可能になる。
図８は、従来のｐｉｎダイオード１０００および実施の形態１に係るｐｉｎダイオード１００１の、シミュレーションによるリカバリー波形を示している。シミュレーションに用いるデバイス構造は、２９８Ｋにおいて２０００Ｖの耐圧を保持可能な終端領域を有するものとする。図中には、リカバリー動作時の最高温度もプロットする。また、図において、オン状態のポイントをＰｏｉｎｔ Ａ、リカバリー動作時に最高温度となるポイントをＰｏｉｎｔ Ｂと表す。
図９は、従来のｐｉｎダイオード１０００のＰｏｉｎｔ Ｂにおける電流密度分布を示している。図１０は、実施の形態１に係るｐｉｎダイオード１００１のＰｏｉｎｔ Ｂにおける電流密度分布を示している。図１１は、従来のｐｉｎダイオード１０００のＰｏｉｎｔ Ｂにおける温度分布を示している。図１２は、実施の形態１に係るｐｉｎダイオード１００１のＰｏｉｎｔ Ｂにおける温度分布を示している。
図９および図１１から、従来のｐｉｎダイオード１０００では、活性セル領域Ｒ１と中間領域Ｒ２との境界部分に電流密度が局所的に増加するポイントが存在し、このポイントで局所的に温度上昇が生じることが分かる。このポイントの温度は、Ｓｉ系デバイスのｐｎ接合が無くなる臨界温度である８００Ｋを超えているため、従来のｐｉｎダイオード１０００ではリカバリー動作時の破壊耐量が低下することが示唆される。
一方、図１０および図１２から、実施の形態１に係るｐｉｎダイオード１００１では、活性セル領域Ｒ１と中間領域Ｒ２との境界部分に電流密度が局所的に増加するポイントが存在せず、リカバリー動作時の破壊耐量が向上していることが分かる。
図１３は、従来のｐｉｎダイオード１０００のＰｏｉｎｔ Ａにおけるキャリア濃度分布を示す図である。図１４は、実施の形態１に係るｐｉｎダイオード１００１のＰｏｉｎｔ Ａにおけるキャリア濃度分布を示している。図１５は、従来のｐｉｎダイオード１０００のＰｏｉｎｔ Ｂにおけるキャリア濃度分布を示している。図１６は、実施の形態１に係るｐｉｎダイオード１００１のＰｏｉｎｔ Ｂにおけるキャリア濃度分布を示している。図１３から図１６は、図２および図３のＢ－Ｂ´線（Ｐｏｓｉｔｉｏｎ Ｂ）およびＣ－Ｃ´線（Ｐｏｓｉｔｉｏｎ Ｃ）に沿ったデバイス深さ方向のキャリア濃度分布を、電子およびホールについて示している。
図１３から図１６により、実施の形態１に係るｐｉｎダイオード１００１は、従来のｐｉｎダイオード１０００に比べて、活性セル領域Ｒ１および中間領域Ｒ２の境界部分における第１主面２１側のキャリア濃度がオン状態において低いため、リカバリー動作時の第１主面２１側のキャリア濃度が早く低下することが分かる。
図１７は、従来および実施の形態１に係るｐｉｎダイオード１０００，１００１のＰｏｉｎｔ Ｂにおける電界強度分布を示している。図１７は、図２および図３のＢ－Ｂ´線（Ｐｏｓｉｔｉｏｎ Ｂ）およびＣ－Ｃ´線（Ｐｏｓｉｔｉｏｎ Ｃ）に沿ったデバイス深さ方向の電界強度分布を示している。
図１３から図１７により、実施の形態１に係るｐｉｎダイオード１００１は、以下の２つの特徴的なキャリア濃度分布を示すことが分かる。
（１）オン状態の活性セル領域Ｒ１は従来のｐｉｎダイオード１０００と同じキャリア濃度分布を示す。
（２）従来のｐｉｎダイオード１０００に比べ、オン状態において、活性セル領域Ｒ１および中間領域Ｒ２の境界部分から終端領域Ｒ３までの第２主面２２側のキャリア注入が抑制される結果、活性セル領域Ｒ１および中間領域Ｒ２の境界部分での第１主面２１側のキャリア濃度が活性セル領域Ｒ１に比べオン状態において低くなる。
その結果、リカバリー動作中の第１主面２１側のキャリア濃度が低くなり、該当箇所の空乏化が促進され電界強度が低下するという効果が得られる。この挙動が、図９から図１２に示したように、実施の形態１に係るｐｉｎダイオード１００１が従来のｐｉｎダイオード１０００に比べ、活性セル領域Ｒ１および中間領域Ｒ２の境界部分で局所的な電流集中による温度上昇を招かない原因である。
図１８は、従来および実施の形態１に係るｐｉｎダイオード１０００，１００１のリカバリー動作時の最大パワー密度と順方向電流密度（ＪＦ）との関係を示している。図１８の比較において、従来および実施の形態１に係るｐｉｎダイオード１０００，１００１のデバイス厚みｔｄｅｖｉｃｅは一定である。
従来のｐｉｎダイオード１０００は、パワー密度が２．５ＭＷ／ｃｍ２に達すると破壊する。従来のｐｉｎダイオード１０００が破壊する際のパワー密度は、デバイス厚みｔｄｅｖｉｃｅに依存する物理量である。従来のｐｉｎダイオード１０００は、ｔｄｅｖｉｃｅにより決まるパワー密度に達したため破壊したものと考えられる。
実施の形態１に係るｐｉｎダイオード１００１は、結晶欠陥密度が高い第１ｎ＋カソード層９１を有するものの、ｎバッファ層８には結晶欠陥が存在しない。そのため、４２３Ｋという高温での動作にも支障はなく、従来のｐｉｎダイオード１０００よりも高電流密度を遮断しリカバリー動作時の破壊耐量が向上する。また、実施の形態１に係るｐｉｎダイオード１００１は、第１ｎ＋カソード層９１および第２ｎ＋カソード層９２からの電子注入効率が抑制されるため、従来のｐｉｎダイオード１０００と比べて同じ電流密度ＪＦでのパワー密度が下がる結果、デバイスが破壊する臨界パワー密度に達するＪＦ値が大きくなり、より高電流密度の遮断が可能になる。
以上から、実施の形態１に係るｐｉｎダイオード１００１は、従来のライフタイム制御手法を用いなくても、オン電圧ＶＦとスイッチングロスＥＲＥＣのトレードオフ特性を高速側へ制御しながら、高温での破壊耐量向上することから熱的に安定である。このｐｉｎダイオード１００１の性能は、半導体基板２０にＦｌｏａｔｉｎｇ Ｚｏｎｅ （ＦＺ）法で製造するＳｉウエハだけでなく、よりＳｉ材料中の残留酸素および炭素濃度が高いＭＣＺ（Ｍａｇｎｅｔｉｃ ａｐｐｌｉｅｄ Ｃｚｏｃｈｒａｌｓｋｉ）法で製造されるＳｉウエハを用いた場合でも実現可能である。ＭＣＺ法で製造されるＳｉウエハは、酸素濃度が１．０×１０１７ａｔｏｍｓ／ｃｍ３以上７．０×１０１７ａｔｏｍｓ／ｃｍ３以下程度であり、炭素濃度が１．０×１０１４ａｔｏｍｓ／ｃｍ３以上５．０×１０１５ａｔｏｍｓ／ｃｍ３以下程度である。なぜならば、ｐｉｎダイオード１００１においてダイオード性能を制御するメインの結晶欠陥は不純物欠陥ではなく、Ｓｉ中の残留酸素および残留炭素との反応で形成されず、製造方法の中のイオン注入とアニーリングにて形成される格子間Ｓｉ対であるためである。
＜Ａ－３．効果＞
実施の形態１に係るｐｉｎダイオード１００１は、平面視において、活性セル領域Ｒ１と、活性セル領域Ｒ１を囲む中間領域Ｒ２と、中間領域Ｒ２を囲む終端領域Ｒ３とに区分される。ｐｉｎダイオード１００１は、互いに対向する第１主面２１および第２主面２２を有する半導体基板２０と、半導体基板２０の第１主面２１上に設けられた第１金属層５１，５２，５３と、半導体基板２０の第２主面２２上に設けられた第２金属層１４と、を備える。半導体基板２０は、第１導電型のｎ－ドリフト層７と、活性セル領域Ｒ１においてｎ－ドリフト層７と第２金属層１４との間に設けられた第１導電型のｎバッファ層８と、活性セル領域Ｒ１におけるｎバッファ層８と第２金属層１４との間に両者に接して設けられた少なくとも１つの第１導電型のｎ＋カソード層９０と、を備える。ｎ＋カソード層９０は、１つの不純物濃度ピーク点を有し第２金属層１４に接する第１ｎ＋カソード層９１と、１つの不純物濃度ピーク点を有し第１ｎ＋カソード層９１とｎバッファ層８との間に両者に接して設けられる第２ｎ＋カソード層９２と、を含む。第１ｎ＋カソード層９１の結晶欠陥密度は第２ｎ＋カソード層９２の結晶欠陥密度より高く、第１導電型のｎ＋カソード層９１は中間領域Ｒ２および終端領域Ｒ３には設けられない。従って、従来のライフタイム制御手法を用いなくても、オン電圧ＶＦとスイッチングロスＥＲＥＣのトレードオフ特性を高速側へ制御しながら、高温での破壊耐量向上することから熱的に安定である。
＜Ｂ．実施の形態２＞
＜Ｂ－１．構成＞
図１９は、実施の形態２に係るｐｉｎダイオード１００２の、図１のＡ－Ａ´線に沿った断面構成を示している。以下の図において、実施の形態２に係るｐｉｎダイオード１００２をNew pin diode 2と表記することがある。ｐｉｎダイオード１００２は、実施の形態１に係るｐｉｎダイオード１００１の構成にｐカソード層３１を追加した構造である。
ｐカソード層３１は、中間領域Ｒ２および終端領域Ｒ３においてｎバッファ層８と第２金属層１４との間に設けられる。ｐカソード層３１の下面が第２金属層１４に接触する。すなわち、ｐｉｎダイオード１００２は、ｎバッファ層８、第１ｎ＋カソード層９１、第２ｎ＋カソード層９２、およびｐカソード層３１からなる裏面側構造を有する。
ｐｉｎダイオード１００１と同様、ｐｉｎダイオード１００２においてもｎ＋カソード層９０は活性セル領域Ｒ１の内部にのみ存在する。活性セル領域Ｒ１のうち中間領域Ｒ２との境界部ではｎ＋カソード層９０が設けられず、当該部分ではｐカソード層３１が第２金属層１４に接し、ｐカソード層３１の下面が第２主面２２を構成する。すなわち、ｐカソード層３１は、ｎ＋カソード層９０の中間領域Ｒ２側端部に接し、活性セル領域Ｒ１のうち中間領域Ｒ２との境界部から、中間領域Ｒ２および終端領域Ｒ３にかけて、直接第２金属層１４と接触する。
ｎ－ドリフト層７、ｐアノード層６、ｎバッファ層８、第１ｎ＋カソード層９１、および第２ｎ＋カソード層９２の各種パラメータは実施の形態１と同様である。ｐカソード層３１は、第２金属層１４と接触する表面、すなわち第２主面２２における不純物濃度が１．０×１０１７ａｔｏｍｓ／ｃｍ３以上１．０×１０１９ａｔｏｍｓ／ｃｍ３以下であり、深さが０．３μｍ以上０．５μｍ以下である。
＜Ｂ－２．効果＞
実施の形態２に係るｐｉｎダイオード１００２において、ｎバッファ層８は、中間領域Ｒ２および終端領域Ｒ３において、ｎ－ドリフト層７と第２金属層１４との間に設けられる。また、ｐｉｎダイオード１００２は、中間領域Ｒ２および終端領域Ｒ３においてｎバッファ層８と第２金属層１４との間に、第２金属層１４に接して設けられた第２導電型のカソード層３１を備える。ｐカソード層３１により、ｐｉｎダイオード１００２では、ダイオードのオン状態における第２主面２２側のキャリア注入効率が抑制される。従って、図９から図１６に示した実施の形態１に係るｐｉｎダイオード１００１と同様の効果が得られる。すなわち、ｐｉｎダイオード１００２によれば、従来のライフタイム制御手法を用いなくても、オン電圧ＶＦとスイッチングロスＥＲＥＣのトレードオフ特性を高速側へ制御しながら、高温での破壊耐量向上することから熱的に安定である。
＜Ｃ．実施の形態３＞
＜Ｃ－１．構成＞
図２０は、実施の形態３に係るｐｉｎダイオード１００３の、図１のＡ－Ａ´線に沿った断面構成を示している。以下の図において、実施の形態３に係るｐｉｎダイオード１００３をNew pin diode 3と表記することがある。ｐｉｎダイオード１００３は、ｎバッファ層８が中間領域Ｒ２および終端領域Ｒ３になく、ｎ＋カソード層９０の直上にのみ設けられる点で、実施の形態１に係るｐｉｎダイオード１００１と異なる。すなわち、ｐｉｎダイオード１００３は、ｎバッファ層８、第１ｎ＋カソード層９１および第２ｎ＋カソード層９２からなる裏面側構造を有する。
ｐｉｎダイオード１００１と同様、ｐｉｎダイオード１００３においてもｎ＋カソード層９０は、活性セル領域Ｒ１の内部に、すなわち中間領域Ｒ２との境界を避けて設けられる。活性セル領域Ｒ１のうち中間領域Ｒ２との境界部ではｎ＋カソード層９０が設けられず、当該部分ではｎ－ドリフト層７が第２金属層１４に接し、ｎ－ドリフト層７の下面が第２主面２２を構成する。中間領域Ｒ２および終端領域Ｒ３においても、ｎ－ドリフト層７が第２金属層１４に接する。すなわち、ｎ－ドリフト層７は、ｎ＋カソード層９０の中間領域Ｒ２側端部に接し、活性セル領域Ｒ１のうち中間領域Ｒ２との境界部から、中間領域Ｒ２および終端領域Ｒ３にかけて、直接第２金属層１４と接触する。
ｎ－ドリフト層７、ｐアノード層６、ｎバッファ層８、第１ｎ＋カソード層９１、および第２ｎ＋カソード層９２の各種パラメータは、実施の形態１と同様である。
＜Ｃ－２．効果＞
実施の形態３に係るｐｉｎダイオード１００３において、ｎバッファ層８は活性セル領域Ｒ１にのみ設けられ、ｎ－ドリフト層７は、中間領域Ｒ２および終端領域Ｒ３において第２金属層１４に接する。ｐｉｎダイオード１００３によれば、中間領域Ｒ２および終端領域Ｒ３にかけてｎ－ドリフト層７が直接第２金属層１４に接するため、ダイオードのオン状態における第２主面２２側のキャリア注入効率が抑制される。従って、図９から図１６に示した実施の形態１に係るｐｉｎダイオード１００１と同様の効果が得られる。すなわち、ｐｉｎダイオード１００３によれば、従来のライフタイム制御手法を用いなくても、オン電圧ＶＦとスイッチングロスＥＲＥＣのトレードオフ特性を高速側へ制御しながら、高温での破壊耐量向上することから熱的に安定である。
＜Ｄ．実施の形態４＞
＜Ｄ－１．構成＞
図２１は、実施の形態４に係るｐｉｎダイオード１００４の、図１のＡ－Ａ´線に沿った断面構成を示している。以下の図において、実施の形態４に係るｐｉｎダイオード１００４をNew pin diode 4と表記することがある。ｐｉｎダイオード１００４は、２層構造のｎ＋カソード層９０が終端領域Ｒ３におけるｎ＋層１１の第２主面２２側にも設けられる点でのみ、実施の形態１に係るｐｉｎダイオード１００１と異なる。すなわち、平面視においてｎ＋層１１と重なる終端領域Ｒ３の領域において、ｎバッファ層８と第２金属層１４の間にｎ＋カソード層９０が設けられる。終端領域Ｒ３におけるｎ＋カソード層９０においては、活性セル領域Ｒ１におけるｎ＋カソード層９０と同様、第１ｎ＋カソード層９１が第２金属層１４に接し、第２ｎ＋カソード層９２がｎバッファ層８に接する。ｐｉｎダイオード１００４は、ｎバッファ層８、第１ｎ＋カソード層９１および第２ｎ＋カソード層９２からなる裏面側構造を有する。
終端領域Ｒ３におけるｎ＋カソード層９０のパラメータは活性セル領域Ｒ１におけるｎ＋カソード層９０のパラメータと同様である。また、ｎ－ドリフト層７、ｐアノード層６およびｎバッファ層８の各種パラメータは実施の形態１と同様である。
＜Ｄ－２．効果＞
実施の形態４に係るｐｉｎダイオード１００４において、ｎバッファ層８は、中間領域Ｒ２および終端領域Ｒ３において、ｎ－ドリフト層７と第２金属層１４との間に第２金属層１４に接して設けられる。また、半導体基板２０は、終端領域Ｒ３の外周端部において第１主面２１を含む表層に設けられた、ｎ－ドリフト層７より不純物濃度の高い第１導電型の第１不純物領域であるｎ＋層１１を備える。ｎ＋カソード層９０は、ｎ＋層１１の直下においても、ｎバッファ層８と第２金属層１４との間に両者に接して設けられる。ｎバッファ層８は、終端領域Ｒ３のうちｎ＋カソード層９０が設けられない領域および中間領域Ｒ２において第２金属層１４に接する。このような構造であっても、中間領域Ｒ２および終端領域Ｒ３のうちｎ＋層１１の直下以外の領域においてはｎバッファ層８が第２金属層１４と接触するため、ダイオードのオン状態における第２主面２２側のキャリア注入効率が抑制される。従って、図９から図１６に示した実施の形態１に係るｐｉｎダイオード１００１と同様の効果が得られる。すなわち、ｐｉｎダイオード１００４によれば、従来のライフタイム制御手法を用いなくても、オン電圧ＶＦとスイッチングロスＥＲＥＣのトレードオフ特性を高速側へ制御しながら、高温での破壊耐量向上することから熱的に安定である。
＜Ｅ．実施の形態５＞
＜Ｅ－１．構成＞
図２２は、実施の形態５に係るｐｉｎダイオード１００５の、図１のＡ－Ａ´線に沿った断面構成を示している。以下の図において、実施の形態５に係るｐｉｎダイオード１００５をNew pin diode 5と表記することがある。ｐｉｎダイオード１００５は、複数のｎ＋カソード層９０が活性セル領域Ｒ１の内部に離間して設けられる点で、実施の形態１に係るｐｉｎダイオード１００１と異なる。すなわち、ｐｉｎダイオード１００５は、ｎバッファ層８、第１ｎ＋カソード層９１および第２ｎ＋カソード層９２からなる裏面側構造を有する。
各ｎ＋カソード層９０は、ｎバッファ層８と第２金属層１４との間に設けられる。隣り合う２つのｎ＋カソード層９０の間では、ｎバッファ層８が第２金属層１４に接触する。複数のｎ＋カソード層９０のうち、最も中間領域Ｒ２の近くに配置されるｎ＋カソード層９０であっても、中間領域Ｒ２との境界には接さない。活性セル領域Ｒ１において第２金属層１４上にｎ＋カソード層９０が形成されない領域では、ｎバッファ層８が第２金属層１４と接触する。
図２２には、活性セル領域Ｒ１内に２つのｎ＋カソード層９０が図示されているが、活性セル領域Ｒ１内に３つ以上のｎ＋カソード層９０が離間して設けられていてもよい。
ｎ＋カソード層９０の幅をＷｎ＋とする。そして、隣り合うｎ＋カソード層９０の間のｎバッファ層８と１つのｎ＋カソード層９０からなる単位ユニットの幅をＷｃｅｌｌとする。このとき、Ｗｎ＋／Ｗｃｅｌｌを０．１以上１．０未満の範囲で任意の値に設定することで、図７にNew pin diode 5として示されるように、オン電圧ＶＦとスイッチングロスＥＲＥＣのトレードオフ特性の高速側領域と制御の両立が実現可能である。その他の、ｎ－ドリフト層７、ｐアノード層６、ｎバッファ層８、第１ｎ＋カソード層９１および第２ｎ＋カソード層９２の各種パラメータは、実施の形態１と同様である。
＜Ｅ－２．効果＞
実施の形態５に係るｐｉｎダイオード１００５は、中間領域Ｒ２および終端領域Ｒ３において実施の形態１に係るｐｉｎダイオード１００１と同様の裏面側構造を有する。従って、リカバリー動作時の破壊耐量が向上する。また、活性セル領域Ｒ１における少なくとも１つの第１導電型のｎ＋カソード層９０は、離間して設けられた複数の第１導電型のｎ＋カソード層９０である。そのため、Ｗｎ＋／Ｗｃｅｌｌを０．１以上１．０未満の範囲で任意の値に設定することで、図７にNew pin diode 5として示されるように、従来のライフタイム制御手法によらず、オン電圧ＶＦとスイッチングロスＥＲＥＣのトレードオフ特性を高速側へ制御しながら熱的に安定である。
＜Ｆ．実施の形態６＞
＜Ｆ－１．製造方法＞
本実施の形態では、実施の形態１に係るｐｉｎダイオード１００１の製造方法を説明する。図２３から図３１は、ｐｉｎダイオード１００１の製造方法を示す断面図である。
ｐｉｎダイオード１００１の製造方法の特徴は以下である。第１ｎ＋カソード層９１および第２ｎ＋カソード層９２を形成するためのイオン注入およびアニールが存在する。なお、後述するｐｉｎダイオード１００２の製造方法においては、第１ｎ＋カソード層９１および第２ｎ＋カソード層９２を形成するためのイオン注入の前に、ｐカソード層３１を形成するためのイオン注入がある。ライフタイム制御工程は存在しない。また、第２金属層１４が２層の拡散層構造のためのものである。
以下、図２３から図３１に沿ってｐｉｎダイオード１００１の製造方法を説明する。図２３には、活性セル領域Ｒ１と、活性セル領域Ｒ１を囲むように形成された中間領域Ｒ２および終端領域Ｒ３が示されている。まず、ｎ－ドリフト層７のみが形成された半導体基板２０を準備する。そして、中間領域Ｒ２および終端領域Ｒ３におけるｎ－ドリフト層７の表面に複数のｐ層１０を選択的に形成する。複数のｐ層１０は、あらかじめ形成した酸化膜１５をマスクにしてイオン注入し、その後半導体基板２０にアニール処理を施すことで形成される。なお、半導体基板２０の第２主面２２にも酸化膜１５形成時の酸化膜６８が形成されている。
次に、図２４に示すように、活性セル領域Ｒ１におけるｎ－ドリフト層７の表面にイオン注入およびアニール処理を施してｐアノード層６を形成する。なお、ｐ層１０とｐアノード層６とは、同じイオン注入とアニーリング工程で形成してもよい。
続いて、図２５に示すように、半導体基板２０の第１主面２１側の終端領域Ｒ３の端部にｎ＋層１１を形成する。ｎ＋層１１の表面の不純物濃度は、１．０×１０２０ｃｍ－３以上１．０×１０２２ｃｍ－３以下であり、深さは１．０μｍ以上１０μｍ以下である。次に、半導体基体の上面にＴＥＯＳ層１６を形成する。その後、酸化膜６８を除去して半導体基板２０の第２主面２２を露出する処理を行う。そして、不純物をドープしたドープドポリシリコン層６５を、半導体基板２０の第２主面２２に露出したｎ－ドリフト層７と接するように形成する。ドープドポリシリコン層６５の不純物は、例えばリン、ヒ素またはアンチモンなどのＳｉ中に拡散しｎ＋層を形成可能な原子である。ドープドポリシリコン層６５は、１×１０１９ａｔｏｍｓ／ｃｍ３以上の高濃度不純物をドーピングしている膜で、その膜厚は５００ｎｍ以上である。このとき半導体基板２０の第１主面２１にもドープドポリシリコン層６４が形成される。
次に、半導体基板２０を９００℃以上１０００℃以下、かつ窒素雰囲気で熱アニーリングする。さらに、窒素雰囲気のまま加熱温度を任意の降温スピードで６００℃以上７００℃以下とし、低温の熱アニーリングを行うことにより、図２６に示すように、ドープドポリシリコン層６５の不純物をｎ－ドリフト層７の第２主面２２側へ拡散させ、ｎ－ドリフト層７の第２主面２２側に結晶欠陥と不純物を有するゲッタリング層５５を形成する。その後、アニール工程を実施してｎ－ドリフト層７の金属不純物、汚染原子、およびダメージをゲッタリング層５５で捕獲する。これにより、それまでのウェハプロセス中に低下したｎ－ドリフト層７のキャリアライフタイムが回復し、式（２）で定められるτｔ以上の値を実現する。本プロセスは、パワーダイオードの他、ＩＧＢＴまたはＲＣ－ＩＧＢＴでも採用可能である。
τｔ＝１．５×１０－５ｅｘｐ（５．４×１０３ｔＮ－）・・・（２）
ここで、ｔＮ－はｎ－ドリフト層７の厚み（ｍ）を表す。τｔは、オン電圧へのキャリアライフタイムの影響が無くなるｎ－ドリフト層７中のキャリアライフタイム（ｓｅｃ）を表す。
ｐｉｎダイオード１００１のオン電圧は、ｎ－ドリフト層７のキャリアライフタイムに対して依存性がある。式（２）は、ｎ－ドリフト層７のキャリアライフタイムに対するｐｉｎダイオード１００１のオン電圧の依存性を最小限化するキャリアライフタイムτｔ（ｓ）を表している。式（２）で表されるキャリアライフタイムτｔを実現できれば、スイッチングロスへのキャリアライフタイムの影響を最小限化でき、低オフロス化または熱暴走抑制に効果的である。
その後、図２７に示すように、半導体基板２０の第１主面２１側に形成されたドープドポリシリコン層６４を、フッ酸または混酸(例えば、フッ酸/硝酸/酢酸の混合液)の液を用いて選択的に除去する。
次に、図２８に示すように、半導体基板２０の第１主面２１にｐ層１０、ｐアノード層６およびｎ＋層１１を露出させるコンタクトホールを形成する。つまり、ＴＥＯＳ層１６を図２８に示されるように加工する。その後、Ｓｉを１％以上３％以下程度に添加したアルミ配線５Ａをスパッタリング法で形成する。アルミ配線５Ａは図３の第１金属層５１，５２，５３に相当する。
続いて、図２９に示すように、半導体基板２０の第１主面２１側にパッシベーション膜１２，１３を形成する。
その後、図３０に示すように、半導体基板２０の第１主面２１側に表面保護膜２３を形成する。そして、半導体基板２０の第２主面２２に形成されていたゲッタリング層５５とドープドポリシリコン層６５とを、研磨またはエッチングにより除去する。この除去工程により、半導体基板２０の厚みｔＤが半導体装置の耐圧クラスに対応したものとなる。
そして、図３１に示すように、ｎ－ドリフト層７の下面側にｎバッファ層８を形成する。その後、活性セル領域Ｒ１においてｎバッファ層８の下面に第１ｎ＋カソード層９１および第２ｎ＋カソード層９１を形成する。第１ｎ＋カソード層９１および第２ｎ＋カソード層９２は、イオン注入とアニール処理により形成される拡散層である。
なお、図３１はｐｉｎダイオード１００１を示しているが、実施の形態４に係るｐｉｎダイオード１００４を製造する場合は、図３１に示す工程において、活性セル領域Ｒ１だけでなく、終端領域Ｒ３におけるｎ＋層１１の直下にも第１ｎ＋カソード層９１および第２ｎ＋カソード層９１が形成される。また、実施の形態５に係るｐｉｎダイオード１００５を製造する場合は、図３１に示す工程において、活性セル領域Ｒ１に離間した複数組の第１ｎ＋カソード層９１および第２ｎ＋カソード層９１が形成される。
なお、拡散層の形成時に半導体基板２０の第１主面２１側にはアルミ配線５Ａおよびパッシベーション膜１２，１３が存在する。そのため、拡散層を形成するためのアニールは、半導体基板２０の第１主面２１側がアルミ配線５Ａに用いられるアルミの融点６６０℃より低い温度になるようなアニーリング技術、またはデバイス深さ方向に温度勾配を有し、第１主面２１側にアルミの融点６６０°以上の熱が伝達しないような波長のレーザーを用いて行われる。
図３２は、実施の形態１，４，５に係るｐｉｎダイオード１００１，１００４，１００５の製造工程について、表面保護膜２３の形成以降の工程を示したフローチャートである。
まず、ステップＳ１０１において、半導体基板２０の第１主面２１側に表面保護膜２３が形成される。次に、ステップＳ１０２およびステップＳ１０３において、半導体基板２０の第２主面２２に形成されていたゲッタリング層５５とドープドポリシリコン層６５とが、研磨およびエッチングにより除去される。この除去工程により、半導体基板２０の厚みｔＤが半導体装置の耐圧クラスに対応したものとなる。また、ｎ－ドリフト層７のキャリアライフタイムは式（２）を満足する。
次に、ステップＳ１０４において、ｎバッファ層８を形成するためのイオン注入が行われる。このイオン注入を第１イオン注入とも称する。次に、ステップＳ１０５において、ステップＳ１０４で注入したイオンを活性化させるためのアニールが行われる。ステップＳ１０５のアニールを第１アニールとも称する。
その後、裏面側構造を形成する。まず、ステップＳ１０６において、活性セル領域Ｒ１に部分的にｎ＋カソード層９０を形成するための写真製版を行う。本工程で形成されるレジストを第１レジストとも称する。
次に、ステップＳ１０７において、第２ｎ＋カソード層９２を形成するためのイオン注入が行われる。このイオン注入を第２イオン注入とも称する。
次に、ステップＳ１０８において、第１ｎ＋カソード層９１を形成するためのイオン注入が行われる。このイオン注入を第３イオン注入とも称する。第２イオン注入および第３イオン注入における加速エネルギーは、飛程が式（１）を満たすよう定められる。これにより、第１ｎ＋カソード層９１および第２ｎ＋カソード層９２が互いに干渉しないよう形成可能となる。
次に、ステップＳ１０９において、写真製版用の第１レジストを除去する。
その後、ステップＳ１１０において、ステップＳ１０７およびステップＳ１０８で注入されたイオンを活性化させるためのアニールが行われる。このアニールを第２アニールとも称する。第２アニールにより、第１ｎ＋カソード層９１および第２ｎ＋カソード層９２が形成される。第１アニールおよび第２アニールは、レーザーアニールまたは第１金属層５の金属融点以下の低温で拡散炉において行われる。ここで採用されるアニールの特徴は、イオン注入時の不純物プロファイルをアニール後の活性化後も再現することである。
その後、ステップＳ１１１において表面保護膜２３を除去する。次に、ステップＳ１１２において第２主面２２をライトエッチングする。
その後、ステップＳ１１３において第２主面２２に第２金属層１４をスパッタリング法にて成膜する。第２金属層１４は、複数の金属膜から構成される積層膜であり、例えばＳｉと接する金属、Ｔｉ、Ｎｉ、およびＡｕの積層膜である。Ｓｉと接する金属に、Ｓｉを１％以上３％以下添加したＡｌＳｉまたはＮｉＳｉを用いることで、第１ｎ＋カソード層９１および第２ｎ＋カソード層９２の効果が保障される。
次に、ステップＳ１１４において３５０℃のアニールを行い、第１ｎ＋カソード層９１と第２金属層１４との界面に合金層またはシリサイド層を形成する。ステップＳ１１４のアニーリングを第３アニールとも称する。
＜Ｇ．実施の形態７＞
＜Ｇ－１．製造方法＞
実施の形態７では、実施の形態２に係るｐｉｎダイオード１００２の製造方法について説明する。図３３は、ｐｉｎダイオード１００２の製造方法について、表面保護膜２３の形成以降の工程を示したフローチャートである。図３３のフローは、図３２に示した実施の形態１，４，５に係るｐｉｎダイオード１００１，１００４，１００５の製造工程において、ステップＳ１０５とステップＳ１０６の間にステップＳ１０５Ａを加えたものである。
ステップＳ１０５において第１アニールを行いｎバッファ層８を形成した後、ステップＳ１０５Ａにおいて、ｐカソード層３１を形成するためのイオン注入が行われる。このイオン注入を第４イオン注入とも称する。その後、ステップＳ１０６において、活性セル領域Ｒ１に部分的にｎ＋カソード層９０を形成するための写真製版を行う。ステップＳ１１０の第２アニールでは、ステップＳ１０５Ａ、ステップＳ１０７およびステップＳ１０８で注入されたイオンが活性化する。第２アニールにより、ｐカソード層３１、第１ｎ＋カソード層９１および第２ｎ＋カソード層９２が形成される。
その他のｐｉｎダイオード１００２の製造方法は、実施の形態６で説明したｐｉｎダイオード１００１の製造方法と同様である。
＜Ｈ．実施の形態８＞
＜Ｈ－１．製造方法＞
実施の形態８では、実施の形態３に係るｐｉｎダイオード１００３の製造方法について説明する。図３４は、ｐｉｎダイオード１００３の製造方法について、表面保護膜２３の形成工程以降のプロセスを示したフローチャートである。図３４のフローは、図３２に示した実施の形態１，４，５に係るｐｉｎダイオード１００１，１００４，１００５の製造工程において、ステップＳ１０３とステップＳ１０４との間にステップＳ１０３Ａを加え、ステップＳ１０４とステップＳ１０５との間にステップＳ１０４Ａを加えたものである。
ステップＳ１０３Ａは、ｎバッファ層８を活性セル領域Ｒ１の内部にのみ形成するための写真製版工程である。本工程で形成されるレジストを第２レジストとも称する。その後、ステップＳ１０４においてイオン注入を行うことにより、活性セル領域Ｒ１の内部にのみｎバッファ層８が形成される。その後、ステップＳ１０４Ａにおいて写真製版用の第２レジストを除去する。
なお、図３２から図３４では、ｎバッファ層８、ｐカソード層３１、第２ｎ＋カソード層９２および第１ｎ＋カソード層９１を別々のアニール工程で活性化させる製造方法を示した。しかし、第２アニールにより全ての拡散層を一括で活性化させてもよい。
＜Ｉ．実施の形態９＞
実施の形態９では、実施の形態１－５に係るｐｉｎダイオード１００１－１００５の裏面側構造をＲＣ（Reverse Conductivity）－ＩＧＢＴに適用した例について説明する。
＜Ｉ－１．構成＞
図３５は、ＲＣ－ＩＧＢＴ１０１１の図１のＡ－Ａ´に沿った断面構成を示している。ＲＣ－ＩＧＢＴ１０１１は、実施の形態１に係るｐｉｎダイオード１００１の裏面側構造を適用したＲＣ－ＩＧＢＴである。ＲＣ－ＩＧＢＴ１０１１は、活性セル領域Ｒ１のダイオード領域４５、中間領域Ｒ２および終端領域Ｒ３において実施の形態１のｐｉｎダイオード１００１と同様の裏面側構造を有する。
ＲＣ－ＩＧＢＴ１００１の中間領域Ｒ２および終端領域Ｒ３における構成は、ｐｉｎダイオード１００１の中間領域Ｒ２および終端領域Ｒ３における構成と同様である。
以下、ＲＣ－ＩＧＢＴ１０１１の活性セル領域Ｒ１の構成について説明する。ドリフト層７の第１主面２１側に、ｎ層２６が形成される。ｎ層２６の第１主面２１側には、ｐベース層６Ａが形成される。ｐベース層６Ａは実施の形態１に係るｐｉｎダイオード１００１におけるｐアノード層６と同様である。
ＲＣ－ＩＧＢＴ１０１１の活性セル領域Ｒ１は、平面視において、ＩＧＢＴとして動作するＩＧＢＴ領域４４とダイオードとして動作するダイオード領域４５とに区分される。ＩＧＢＴ領域４４においてｐベース層６Ａの表層にはｎ＋エミッタ層２４が形成される。ｎ＋エミッタ層２４の上面である第１主面２１からｎ＋エミッタ層２４、ｐベース層６Ａおよびｎ層２６を貫通してトレンチ４１が形成される。ダイオード領域４５においても、ｐベース層６Ａの上面である第１主面２１からｐベース層６Ａおよびｎ層２６を貫通してトレンチ４１が形成される。
トレンチ４１内にはゲート絶縁膜４２を介してゲート電極４３が埋め込まれる。ＩＧＢＴ領域４４において隣り合うトレンチ４１の間のｐベース層６Ａの表層にはｐ＋層２５が形成される。ＩＧＢＴ領域４４において第１主面２１上には層間絶縁膜２７が形成される。層間絶縁膜２７上には第１金属層５１が形成される。層間絶縁膜２７には第１金属層５１をゲート電極３２およびｐ＋層２５と接触させるためのコンタクトホールが形成される。
ＩＧＢＴ領域４４において、ｎバッファ層８の第２主面２２側にはｐコレクタ層３１Ａが形成される。ｐコレクタ層３１Ａは、実施の形態２におけるｐカソード層３１と同様のパラメータを有する。ダイオード領域４５において、ｎバッファ層８の第２主面２２側にはｎ＋カソード層９０が形成される。ｎ＋カソード層９０は第１ｎ＋カソード層９１および第２ｎ＋カソード層９２からなる２層構造である。第２ｎ＋カソード層９２はｎバッファ層８に接し、第１ｎ＋カソード層９１は第２金属層１４に接する。
＜Ｉ－２．変形例＞
図３６は、実施の形態９の第１変形例に係るＲＣ－ＩＧＢＴ１０１２の、図１のＡ－Ａ´に沿った断面構成を示している。ＲＣ－ＩＧＢＴ１０１２は、実施の形態１に係るｐｉｎダイオード１００４の裏面側構造をＲＣ－ＩＧＢＴに適用した例である。ＲＣ－ＩＧＢＴ１０１２は、活性セル領域Ｒ１のダイオード領域４５においてｎバッファ層８と第２金属層１４との間に離間した複数のｎ＋カソード層９０を備える。隣り合うｎ＋カソード層９０の間にはｐカソード層３１が形成される。それ以外のＲＣ－ＩＧＢＴ１０１２の構成はＲＣ－ＩＧＢＴ１０１１と同様である。
図３７は、実施の形態９の第２変形例に係るＲＣ－ＩＧＢＴ１０１３の、図１のＡ－Ａ´に沿った断面構成を示している。ＲＣ－ＩＧＢＴ１０１３は、実施の形態４に係るｐｉｎダイオード１００４の裏面側構造をＲＣ－ＩＧＢＴに適用した例である。ＲＣ－ＩＧＢＴ１０１３は、終端領域Ｒ３におけるｎ＋層１１の直下において、ｎバッファ層１８と第２金属層１４との間にｎ＋カソード層９０を備える。それ以外のＲＣ－ＩＧＢＴ１０１３の構成はＲＣ－ＩＧＢＴ１０１１と同様である。
図３８は、実施の形態９の第３変形例に係るＲＣ－ＩＧＢＴ１０１４の、図１のＡ－Ａ´に沿った断面構成を示している。ＲＣ－ＩＧＢＴ１０１４は、実施の形態５に係るｐｉｎダイオード１００５の裏面側構造をＲＣ－ＩＧＢＴに適用した例である。ＲＣ－ＩＧＢＴ１０１４のダイオード領域では、複数のｎ＋カソード層９０が離間してｎバッファ層８と第２金属層１４との間に設けられる。隣り合うｎ＋カソード層９０の間においてｎバッファ層８が第２金属層１４に接する。それ以外のＲＣ－ＩＧＢＴ１０１３の構成はＲＣ－ＩＧＢＴ１０１１と同様である。
図３９は、実施の形態９の第４変形例に係るＲＣ－ＩＧＢＴ１０１５の、図１のＡ－Ａ´に沿った断面構成を示している。ＲＣ－ＩＧＢＴ１０１５は、実施の形態３に係るｐｉｎダイオード１００３の裏面側構造をＲＣ－ＩＧＢＴに適用した例である。ＲＣ－ＩＧＢＴ１０１５において、ｎバッファ層８は活性セル領域Ｒ１のｐコレクタ層３１Ａおよびｎ＋カソード層９０の上にのみ設けられる。活性セル領域Ｒ１の中間領域Ｒ２との境界部から中間領域Ｒ２および終端領域Ｒ３にかけてｎバッファ層８は形成されず、これらの領域ではｎ－ドリフト層７が第２金属層１４と接する。それ以外のＲＣ－ＩＧＢＴ１０１３の構成はＲＣ－ＩＧＢＴ１０１１と同様である。
図４０は、実施の形態９の第５変形例に係るＲＣ－ＩＧＢＴ１０１６の、図１のＡ－Ａ´に沿った断面構成を示している。ＲＣ－ＩＧＢＴ１０１６は、ＲＣ－ＩＧＢＴ１０１１にｐ＋層２８を加えた構成である。ｐ＋層２８は、活性セル領域Ｒ１におけるダイオード領域４５のｐベース層６Ａと第１主面２１との間に設けられ、第１金属層５１とコンタクトを形成する。ｐ＋層２８を第２不純物領域とも称する。
図４１は、実施の形態９の第６変形例に係るＲＣ－ＩＧＢＴ１０１７の、図１のＡ－Ａ´に沿った断面構成を示している。ＲＣ－ＩＧＢＴ１０１７は、ＲＣ－ＩＧＢＴ１０１２にｐ＋層２８を加えた構成である。ｐ＋層２８は、活性セル領域Ｒ１におけるダイオード領域４５のｐベース層６Ａと第１主面２１との間に設けられ、第１金属層５１とコンタクトを形成する。
図４２は、実施の形態９の第７変形例に係るＲＣ－ＩＧＢＴ１０１８の、図１のＡ－Ａ´に沿った断面構成を示している。ＲＣ－ＩＧＢＴ１０１８は、ＲＣ－ＩＧＢＴ１０１３にｐ＋層２８を加えた構成である。ｐ＋層２８は、活性セル領域Ｒ１におけるダイオード領域４５のｐベース層６Ａと第１主面２１との間に設けられ、第１金属層５１とコンタクトを形成する。
図４３は、実施の形態９の第８変形例に係るＲＣ－ＩＧＢＴ１０１９の、図１のＡ－Ａ´に沿った断面構成を示している。ＲＣ－ＩＧＢＴ１０１９は、ＲＣ－ＩＧＢＴ１０１４にｐ＋層２８を加えた構成である。ｐ＋層２８は、活性セル領域Ｒ１におけるダイオード領域４５のｐベース層６Ａと第１主面２１との間に設けられ、第１金属層５１とコンタクトを形成する。
図４４は、実施の形態９の第９変形例に係るＲＣ－ＩＧＢＴ１０２０の、図１のＡ－Ａ´に沿った断面構成を示している。ＲＣ－ＩＧＢＴ１０２０は、ＲＣ－ＩＧＢＴ１０１５にｐ＋層２８を加えた構成である。ｐ＋層２８は、活性セル領域Ｒ１におけるダイオード領域４５のｐベース層６Ａと第１主面２１との間に設けられ、第１金属層５１とコンタクトを形成する。
ＲＣ－ＩＧＢＴ１０１１－１０２０におけるｎ－ドリフト層７、ｎバッファ層８およびｎ＋カソード層９０のパラメータは、実施の形態１と同様である。また、ＲＣ－ＩＧＢＴ１０１２，１０１７におけるｐカソード層３１のパラメータは、実施の形態２と同様である。また、ＲＣ－ＩＧＢＴ１０１１－１０２０における半導体基板２０の厚みｔｄｅｖｉｃｅも実施の形態１と同様である。
ＲＣ－ＩＧＢＴ１０１１－１０２０に固有のパラメータは以下の通りである。ｐベース層６Ａは、ピーク不純物濃度が１．０×１０１６ａｔｏｍｓ／ｃｍ３以上１．０×１０１８ａｔｏｍｓ／ｃｍ３以下であり、接合深さがｎ＋エミッタ層２４より深くｎ層２６より浅くなるようにする。
ｎ層２６は、ピーク不純物濃度が１．０×１０１５ａｔｏｍｓ／ｃｍ３以上１．０×１０１７ａｔｏｍｓ／ｃｍ３以下であり、接合深さがｐベース層６Ａより０．５μｍ以上１．０μｍ以下深くなるようにする。
ｎ＋エミッタ層２４およびｎ＋層１１は、ピーク不純物濃度を１．０×１０１８ａｔｏｍｓ／ｃｍ３以上１．０×１０２１ａｔｏｍｓ／ｃｍ３以下とし、深さを０．２μｍ以上１．０μｍ以下とする。
トレンチ深さＤｔｒｅｎｃｈは、２．０μｍ以上でｎ層２６より深くなるようにする。
ｐ＋層２８は、表面不純物濃度を１．０×１０１８ａｔｏｍｓ／ｃｍ３以上１．０×１０２１ａｔｏｍｓ／ｃｍ３以下とし、接合深さをｎ＋エミッタ層２４以上とする。
＜Ｉ－３．効果＞
実施の形態９およびその各種変形例に係るＲＣ－ＩＧＢＴ１０１１－１０２０のダイオード領域４５、中間領域Ｒ２および終端領域Ｒ３における裏面側構造は、実施の形態６－８に示したプロセスフローにより形成される。ＲＣ－ＩＧＢＴ１０１１－１０２０においても、実施の形態１－５のｐｉｎダイオード１００１－１００５と同様に、従来のライフタイム制御手法を用いなくても、オン電圧ＶＦとスイッチングロスＥＲＥＣのトレードオフ特性を高速側へ制御しながら、高温での破壊耐量向上することから熱的に安定である。但し、この性能は、ＲＣ－ＩＧＢＴ１０１１－１０２０を構成するダイオード領域４５に関する。
以上、好ましい実施の形態等について詳説したが、上記の実施の形態等に制限されることはなく、特許請求の範囲に記載された範囲を逸脱することなく、上記の実施の形態等に種々の変形および置換を加えることができる。
以下、本開示の諸態様を付記としてまとめて記載する。
（付記１）
平面視において、活性セル領域と、前記活性セル領域を囲む中間領域と、前記中間領域を囲む終端領域とに区分され、
互いに対向する第１主面および第２主面を有する半導体基板と、
前記半導体基板の前記第１主面上に設けられた第１金属層と、
前記半導体基板の前記第２主面上に設けられた第２金属層と、を備え、
前記半導体基板は、
第１導電型のドリフト層と、
前記活性セル領域において前記ドリフト層と前記第２金属層との間に設けられた第１導電型のバッファ層と、
前記活性セル領域における前記バッファ層と前記第２金属層との間に両者に接して設けられた少なくとも１つの第１導電型のカソード層と、を備え、
前記第１導電型のカソード層は、
１つの不純物濃度ピーク点を有し前記第２金属層に接する第１カソード層と、
１つの不純物濃度ピーク点を有し前記第１カソード層と前記バッファ層との間に両者に接して設けられる第２カソード層と、を含み、
前記第１カソード層の結晶欠陥密度は前記第２カソード層の結晶欠陥密度より高く、
前記第１導電型のカソード層は前記中間領域および前記終端領域には設けられない、
パワー半導体装置。
（付記２）
前記第２カソード層は前記バッファ層よりも結晶欠陥密度が高い、
付記１に記載のパワー半導体装置。
（付記３）
前記第１カソード層中の結晶欠陥は、フォトルミネッセンス法で検出される２種類の格子欠陥である、
付記１または付記２に記載のパワー半導体装置。
（付記４）
前記第１カソード層中の前記２種類の格子欠陥のうち１種類の格子欠陥のフォトンエネルギーは１．０１８ｅＶである、
付記３に記載のパワー半導体装置。
（付記５）
前記バッファ層は、前記中間領域および前記終端領域において、前記ドリフト層と前記第２金属層との間に、前記第２金属層に接して設けられる、
付記１に記載のパワー半導体装置。
（付記６）
前記第１導電型のカソード層は、前記活性セル領域のうち前記中間領域との境界部を避けて設けられ、
前記バッファ層は、前記活性セル領域における前記中間領域との境界部において、前記ドリフト層と前記第２金属層との間に、前記第２金属層に接して設けられる、
付記５に記載のパワー半導体装置。
（付記７）
前記バッファ層は、前記中間領域および前記終端領域において、前記ドリフト層と前記第２金属層との間に設けられ、
前記中間領域および前記終端領域において前記バッファ層と前記第２金属層との間に、前記第２金属層に接して設けられた第２導電型のカソード層をさらに備える、
付記１に記載のパワー半導体装置。
（付記８）
前記第１導電型のカソード層は、前記活性セル領域のうち前記中間領域との境界部を避けて設けられ、
前記第２導電型のカソード層は、前記活性セル領域における前記中間領域との境界部において、前記バッファ層と前記第２金属層との間に、前記第２金属層に接して設けられる、
付記７に記載のパワー半導体装置。
（付記９）
前記バッファ層は前記活性セル領域にのみ設けられ、
前記ドリフト層は、前記中間領域および前記終端領域において前記第２金属層に接する、
付記１に記載のパワー半導体装置。
（付記１０）
前記第１導電型のカソード層は、前記活性セル領域のうち前記中間領域との境界部を避けて設けられ、
前記ドリフト層は、前記活性セル領域における前記中間領域との境界部において前記第２金属層に接する、
付記９に記載のパワー半導体装置。
（付記１１）
前記バッファ層は、前記中間領域および前記終端領域において、前記ドリフト層と前記第２金属層との間に前記第２金属層に接して設けられ、
前記半導体基板は、前記終端領域の外周端部において前記第１主面を含む表層に設けられた、前記ドリフト層より不純物濃度の高い第１導電型の第１不純物領域を備え、
前記第１導電型のカソード層は、前記第１不純物領域の直下においても、前記バッファ層と前記第２金属層との間に両者に接して設けられ、
前記バッファ層は、前記終端領域のうち前記第１導電型のカソード層が設けられない領域および前記中間領域において前記第２金属層に接する、
付記１に記載のパワー半導体装置。
（付記１２）
前記第１導電型のカソード層は、前記活性セル領域のうち前記中間領域との境界部を避けて設けられ、
前記バッファ層は、前記活性セル領域における前記中間領域との境界部において前記第２金属層に接する、
付記１１に記載のパワー半導体装置。
（付記１３）
前記活性セル領域における前記少なくとも１つの第１導電型のカソード層は、離間して設けられた複数の第１導電型のカソード層である、
付記１に記載のパワー半導体装置。
（付記１４）
前記複数の第１導電型のカソード層は、前記活性セル領域のうち前記中間領域との境界部を避けて設けられ、
前記バッファ層は、前記活性セル領域における前記中間領域との境界部、前記中間領域および前記終端領域において、前記ドリフト層と前記第２金属層との間に前記第２金属層に接して設けられる、
付記１３に記載のパワー半導体装置。
（付記１５）
前記半導体基板は、前記活性セル領域において前記ドリフト層と前記第１金属層との間に設けられ、前記第１金属層と電気的に接触する第２導電型のアノード層をさらに備える、
付記１に記載のパワー半導体装置。
（付記１６）
前記活性セル領域は、ＩＧＢＴとして動作するＩＧＢＴ領域と、ダイオードとして動作するダイオード領域とを含み、
前記半導体基板は、
前記ドリフト層と前記第１主面との間に設けられた第２導電型のベース層と、
前記ＩＧＢＴ領域において前記ベース層と前記第１主面との間に設けられた第１導電型のエミッタ層と、
前記エミッタ層および前記ベース層を貫通するトレンチと、
前記トレンチの内部に設けられたゲート電極と、を備える、
付記１に記載のパワー半導体装置。
（付記１７）
前記ダイオード領域において前記ベース層は前記第１主面に接する、
付記１６に記載のパワー半導体装置。
（付記１８）
前記半導体基板は、前記ダイオード領域において前記ベース層と前記第１主面との間に前記第１主面に接して設けられた、前記ベース層より不純物濃度の高い第２導電型の第２不純物領域をさらに備える、
付記１６に記載のパワー半導体装置。
（付記１９）
平面視において活性セル領域と、前記活性セル領域を囲む中間領域と、前記中間領域を囲む終端領域とに区分され、第１導電型のドリフト層を有する半導体基板の第１主面に、第１金属層および表面保護膜を形成する工程と、
前記表面保護膜の形成後、前記半導体基板の前記第１主面に対向する第２主面の少なくとも前記活性セル領域に第１導電型のバッファ層を形成するための第１イオン注入と第１アニールを行う工程と、
前記第１アニールの後、前記半導体基板の前記第２主面における前記活性セル領域の一部領域に、第１導電型の第１カソード層および第２カソード層を形成するための第１レジストを形成する工程と、
前記第１レジストの形成後、前記第１レジストを用いて前記第２カソード層を形成するための第２イオン注入を行う工程と、
前記第２イオン注入の後、前記第１レジストを用いて前記第１カソード層を形成するための第３イオン注入を、前記第２イオン注入より小さい加速エネルギーで行う工程と、
前記第３イオン注入の後、前記第１レジストを除去する工程と、
前記第１レジストの除去後、前記第２イオン注入および前記第３イオン注入で注入されたイオンを活性化させる第２アニールを行うことにより、前記バッファ層と前記第２主面との間に前記第２カソード層を形成すると共に、前記第２カソード層と前記第２主面との間に前記第１カソード層を形成する工程と、
前記第２カソード層および前記第１カソード層の形成後、前記半導体基板の前記第２主面に第２金属層を形成する工程と、
前記第２金属層の形成後、窒素雰囲気にて３５０℃で第３アニールを行う工程と、を備える、
パワー半導体装置の製造方法。
（付記２０）
前記第１アニールと前記第１レジスト形成との間に、前記半導体基板の前記中間領域および前記終端領域における前記第２主面に第２導電型のカソード層を形成するための第４イオン注入を行う、
付記１９に記載のパワー半導体装置の製造方法。
（付記２１）
前記表面保護膜の形成と前記第１イオン注入との間に、前記活性セル領域における前記第２主面にのみ前記バッファ層を形成するための第２レジストを形成し、
前記第１アニールと前記第１レジストの形成との間に、前記第２レジストを除去する、
付記２０に記載のパワー半導体装置の製造方法。
５Ａ アルミ配線、６ ｐアノード層、６Ａ ｐベース層、７ ｎ－ドリフト層、８ ｎバッファ層、９，９０ ｎ＋カソード層、１０ ｐ層、１１ ｎ＋層、１２，１３ パッシベーション膜、１４ 第２金属層、１５ 酸化膜、１６ ＴＥＯＳ層、１８ ｎバッファ層、２０ 半導体基板、２１ 第１主面、２２ 第２主面、２３ 表面保護膜、２４ エミッタ層、２５ ｐ＋層、２６ ｎ層、２７ 層間絶縁膜、２８ ｐ＋層、２９ 縦構造、３１ ｐカソード層、３１Ａ ｐコレクタ層、３２ ゲート電極、４１ トレンチ、４２ ゲート絶縁膜、４３ ゲート電極、４４ ＩＧＢＴ領域、４５ ダイオード領域、５１，５２，５３ 第１金属層、５５ ゲッタリング層、６４，６５ ドープドポリシリコン層、６８ 酸化膜、９１ 第１ｎ＋カソード層、９２ 第２ｎ＋カソード層、１０００－１００５ ｐｉｎダイオード、Ｒ１ 活性セル領域、Ｒ１１ ゲートパッド部、Ｒ１２ 表面ゲート配線部、Ｒ２ 中間領域、Ｒ３ 終端領域。

Claims (21)

  1. 平面視において、活性セル領域と、前記活性セル領域を囲む中間領域と、前記中間領域を囲む終端領域とに区分され、
    互いに対向する第１主面および第２主面を有する半導体基板と、
    前記半導体基板の前記第１主面上に設けられた第１金属層と、
    前記半導体基板の前記第２主面上に設けられた第２金属層と、を備え、
    前記半導体基板は、
    第１導電型のドリフト層と、
    前記活性セル領域において前記ドリフト層と前記第２金属層との間に設けられた第１導電型のバッファ層と、
    前記活性セル領域における前記バッファ層と前記第２金属層との間に両者に接して設けられた少なくとも１つの第１導電型のカソード層と、を備え、
    前記第１導電型のカソード層は、
    １つの不純物濃度ピーク点を有し前記第２金属層に接する第１カソード層と、
    １つの不純物濃度ピーク点を有し前記第１カソード層と前記バッファ層との間に両者に接して設けられる第２カソード層と、を含み、
    前記第１カソード層の結晶欠陥密度は前記第２カソード層の結晶欠陥密度より高く、
    前記第１導電型のカソード層は前記中間領域および前記終端領域には設けられない、
    パワー半導体装置。
  2. 前記第２カソード層は前記バッファ層よりも結晶欠陥密度が高い、
    請求項１に記載のパワー半導体装置。
  3. 前記第１カソード層中の結晶欠陥は、フォトルミネッセンス法で検出される２種類の格子欠陥である、
    請求項１または請求項２に記載のパワー半導体装置。
  4. 前記第１カソード層中の前記２種類の格子欠陥のうち１種類の格子欠陥のフォトンエネルギーは１．０１８ｅＶである、
    請求項３に記載のパワー半導体装置。
  5. 前記バッファ層は、前記中間領域および前記終端領域において、前記ドリフト層と前記第２金属層との間に、前記第２金属層に接して設けられる、
    請求項１に記載のパワー半導体装置。
  6. 前記第１導電型のカソード層は、前記活性セル領域のうち前記中間領域との境界部を避けて設けられ、
    前記バッファ層は、前記活性セル領域における前記中間領域との境界部において、前記ドリフト層と前記第２金属層との間に、前記第２金属層に接して設けられる、
    請求項５に記載のパワー半導体装置。
  7. 前記バッファ層は、前記中間領域および前記終端領域において、前記ドリフト層と前記第２金属層との間に設けられ、
    前記中間領域および前記終端領域において前記バッファ層と前記第２金属層との間に、前記第２金属層に接して設けられた第２導電型のカソード層をさらに備える、
    請求項１に記載のパワー半導体装置。
  8. 前記第１導電型のカソード層は、前記活性セル領域のうち前記中間領域との境界部を避けて設けられ、
    前記第２導電型のカソード層は、前記活性セル領域における前記中間領域との境界部において、前記バッファ層と前記第２金属層との間に、前記第２金属層に接して設けられる、
    請求項７に記載のパワー半導体装置。
  9. 前記バッファ層は前記活性セル領域にのみ設けられ、
    前記ドリフト層は、前記中間領域および前記終端領域において前記第２金属層に接する、
    請求項１に記載のパワー半導体装置。
  10. 前記第１導電型のカソード層は、前記活性セル領域のうち前記中間領域との境界部を避けて設けられ、
    前記ドリフト層は、前記活性セル領域における前記中間領域との境界部において前記第２金属層に接する、
    請求項９に記載のパワー半導体装置。
  11. 前記バッファ層は、前記中間領域および前記終端領域において、前記ドリフト層と前記第２金属層との間に前記第２金属層に接して設けられ、
    前記半導体基板は、前記終端領域の外周端部において前記第１主面を含む表層に設けられた、前記ドリフト層より不純物濃度の高い第１導電型の第１不純物領域を備え、
    前記第１導電型のカソード層は、前記第１不純物領域の直下においても、前記バッファ層と前記第２金属層との間に両者に接して設けられ、
    前記バッファ層は、前記終端領域のうち前記第１導電型のカソード層が設けられない領域および前記中間領域において前記第２金属層に接する、
    請求項１に記載のパワー半導体装置。
  12. 前記第１導電型のカソード層は、前記活性セル領域のうち前記中間領域との境界部を避けて設けられ、
    前記バッファ層は、前記活性セル領域における前記中間領域との境界部において前記第２金属層に接する、
    請求項１１に記載のパワー半導体装置。
  13. 前記活性セル領域における前記少なくとも１つの第１導電型のカソード層は、離間して設けられた複数の第１導電型のカソード層である、
    請求項１に記載のパワー半導体装置。
  14. 前記複数の第１導電型のカソード層は、前記活性セル領域のうち前記中間領域との境界部を避けて設けられ、
    前記バッファ層は、前記活性セル領域における前記中間領域との境界部、前記中間領域および前記終端領域において、前記ドリフト層と前記第２金属層との間に前記第２金属層に接して設けられる、
    請求項１３に記載のパワー半導体装置。
  15. 前記半導体基板は、前記活性セル領域において前記ドリフト層と前記第１金属層との間に設けられ、前記第１金属層と電気的に接触する第２導電型のアノード層をさらに備える、
    請求項１に記載のパワー半導体装置。
  16. 前記活性セル領域は、ＩＧＢＴとして動作するＩＧＢＴ領域と、ダイオードとして動作するダイオード領域とを含み、
    前記半導体基板は、
    前記ドリフト層と前記第１主面との間に設けられた第２導電型のベース層と、
    前記ＩＧＢＴ領域において前記ベース層と前記第１主面との間に設けられた第１導電型のエミッタ層と、
    前記エミッタ層および前記ベース層を貫通するトレンチと、
    前記トレンチの内部に設けられたゲート電極と、を備える、
    請求項１に記載のパワー半導体装置。
  17. 前記ダイオード領域において前記ベース層は前記第１主面に接する、
    請求項１６に記載のパワー半導体装置。
  18. 前記半導体基板は、前記ダイオード領域において前記ベース層と前記第１主面との間に前記第１主面に接して設けられた、前記ベース層より不純物濃度の高い第２導電型の第２不純物領域をさらに備える、
    請求項１６に記載のパワー半導体装置。
  19. 平面視において活性セル領域と、前記活性セル領域を囲む中間領域と、前記中間領域を囲む終端領域とに区分され、第１導電型のドリフト層を有する半導体基板の第１主面に、第１金属層および表面保護膜を形成する工程と、
    前記表面保護膜の形成後、前記半導体基板の前記第１主面に対向する第２主面の少なくとも前記活性セル領域に第１導電型のバッファ層を形成するための第１イオン注入と第１アニールを行う工程と、
    前記第１アニールの後、前記半導体基板の前記第２主面における前記活性セル領域の一部領域に、第１導電型の第１カソード層および第２カソード層を形成するための第１レジストを形成する工程と、
    前記第１レジストの形成後、前記第１レジストを用いて前記第２カソード層を形成するための第２イオン注入を行う工程と、
    前記第２イオン注入の後、前記第１レジストを用いて前記第１カソード層を形成するための第３イオン注入を、前記第２イオン注入より小さい加速エネルギーで行う工程と、
    前記第３イオン注入の後、前記第１レジストを除去する工程と、
    前記第１レジストの除去後、前記第２イオン注入および前記第３イオン注入で注入されたイオンを活性化させる第２アニールを行うことにより、前記バッファ層と前記第２主面との間に前記第２カソード層を形成すると共に、前記第２カソード層と前記第２主面との間に前記第１カソード層を形成する工程と、
    前記第２カソード層および前記第１カソード層の形成後、前記半導体基板の前記第２主面に第２金属層を形成する工程と、
    前記第２金属層の形成後、窒素雰囲気にて３５０℃で第３アニールを行う工程と、を備える、
    パワー半導体装置の製造方法。
  20. 前記第１アニールと前記第１レジスト形成との間に、前記半導体基板の前記中間領域および前記終端領域における前記第２主面に第２導電型のカソード層を形成するための第４イオン注入を行う、
    請求項１９に記載のパワー半導体装置の製造方法。
  21. 前記表面保護膜の形成と前記第１イオン注入との間に、前記活性セル領域における前記第２主面にのみ前記バッファ層を形成するための第２レジストを形成し、
    前記第１アニールと前記第１レジストの形成との間に、前記第２レジストを除去する、
    請求項２０に記載のパワー半導体装置の製造方法。
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