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JP2023090324A - 半導体装置及び電子機器 - Google Patents

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Ryohei Takayanagi
亮子 本庄
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Abstract

【課題】短チャネル効果の発生を抑制する半導体装置及び電子機器を提供する。【解決手段】半導体装置１Ａは、上面部３ａ、下面部３ｂ及び側面部３ｃ１、３ｃ２を有する半導体層３と、半導体層にチャネル形成部１６が設けられた電界効果トランジスタＱａと、を備えている。電界効果トランジスタは、半導体層のチャネル形成部にゲート絶縁膜６を介して半導体層の上面部及び上記側面部に亘って設けられたゲート電極７と、チャネル形成部のチャネル長方向において半導体層の外側にチャネル形成部を挟んで互いに離間して設けられた一対の主電極領域１５ａ、１５ｂと、を備えている。一対の主電極領域の各々は、半導体層の側面部と接して設けられ、かつ、半導体層とは層が異なる導体層１３ａ、１３ｂを含む。【選択図】図２

Description

本技術（本開示に係る技術）は、半導体装置及び電子機器に関し、特に、フィン型の電界効果トランジスタを有する半導体装置及びそれを備えた電子機器に適用して有効な技術に関するものである。
半導体装置に搭載される電界効果トランジスタとして、絶縁膜上に設けられた島状の半導体層をチャネル形成部とするＳＯＩ（Silicon On Insulator）－Ｆｉｎ構造（Fin Structure）の電界効果トランジスタ（FinFET）が知られている。
また、半導体装置として、例えばＣＭＯＳイメージセンサと呼称される固体撮像装置が知られている。このＣＭＯＳイメージセンサには、光電変換素子で光電変換された信号電荷を読み出す読出し回路が搭載されている。そして、読出し回路は、増幅トランジスタ、選択トランジスタ、リセットトランジスタなどの画素トランジスタを含む。
このような画素トランジスタにＳＯＩ－Ｆｉｎ構造の電界効果トランジスタを用いることにより、ＤＣ特性を良化させることが可能となる。
しかしながら、ＳＯＩ－Ｆｉｎ構造の電界効果トランジスタにおいても、半導体層の下面部側（チャネル形成部の下部）で空乏化しない領域（非空乏領域）が発生すると、その非空乏領域に電荷が蓄積されることにより特性が不安定化する現象（Partially Depletion：ＰＤ）の懸念がある（非特許文献１）。
W.Xiong,et.al.,"Full/partial depletion effects in FinFETs",Electronics Letters41,504-506,2005
そこで、ＳＯＩ－Ｆｉｎ構造の電界効果トランジスタにおいてＰＤ化を防ぐためには、ソース領域及びドレイン領域として機能する一対の主電極領域を、半導体層の上面部側から下面部側（底面部側）に亘って延伸する深さで形成することが好ましい。
しかしながら、半導体層の上面部側から下面部側（底面部側）に亘って延伸する深さで一対の半導体領域を不純物イオン注入により形成しようとすると、より高い加速エネルギで不純物イオンを注入する必要があり、横方向拡散に起因して不要な領域に不純物が入り、実効的なチャネル長が短くなることから短チャネル効果が発生し易くなる。この短チャネル効果の発生は、電界効果トランジスタの特性劣化や微細化の妨げになることから改良の余地があった。
本技術の目的は、短チャネル効果の発生を抑制することにある。
（１）本技術の一態様に係る半導体装置は、上面部、下面部及び側面部を有する半導体層と、上記半導体層にチャネル形成部が設けられた電界効果トランジスタと、を備えている。そして、上記電界効果トランジスタは、上記半導体層のチャネル形成部にゲート絶縁膜を介して上記半導体層の上記上面部及び上記側面部に亘って設けられたゲート電極と、上記チャネル形成部のチャネル長方向において上記半導体層の外側に上記チャネル形成部を挟んで互いに離間して設けられた一対の主電極領域と、を備えている。そして、上記一対の主電極領域の各々が、上記半導体層の上記側面部と接して設けられ、かつ上記半導体層とは層が異なる導体層を含む。
（２）本技術の他の態様に係る電子機器は、上記半導体装置と、被写体からの像光を上記半導体装置の撮像面上に結像される光学レンズと、上記半導体装置から出力される信号に信号処理を行う信号処理回路と、を備えている。
本技術の第１実施形態に係る半導体装置の一構成例を示す模式的平面図である。 図１のａ１－ａ１切断線に沿った縦断面構造を示す模式的縦断面図である。 図１のｂ１－ｂ１切断線に沿った縦断面構造を示す模式的縦断面図である。 本技術の第１実施形態に係る半導体装置の製造方法の工程を示す図（（ａ）は模式的平面図，（ｂ）は図１のａ１－ａ１切断線と同一位置での模式的縦断面図，（ｃ）は図１のｂ１－ｂ１切断線と同一位置での模式的縦断面図）である。 図４に引き続く工程を示す図（（ａ）は模式的平面図，（ｂ）は図１のａ１－ａ１切断線と同一位置での模式的縦断面図，（ｃ）は図１のｂ１－ｂ１切断線と同一位置での模式的縦断面図）である。 図５に引き続く工程を示す図（（ａ）は模式的平面図，（ｂ）は図１のａ１－ａ１切断線と同一位置での模式的縦断面図，（ｃ）は図１のｂ１－ｂ１切断線と同一位置での模式的縦断面図）である。 図６に引き続く工程を示す図（（ａ）は模式的平面図，（ｂ）は図１のａ１－ａ１切断線と同一位置での模式的縦断面図，（ｃ）は図１のｂ１－ｂ１切断線と同一位置での模式的縦断面図）である。 図７に引き続く工程を示す図（（ａ）は模式的平面図，（ｂ）は図１のａ１－ａ１切断線と同一位置での模式的縦断面図，（ｃ）は図１のｂ１－ｂ１切断線と同一位置での模式的縦断面図）である。 図８に引き続く工程を示す図（（ａ）は模式的平面図，（ｂ）は図１のａ１－ａ１切断線と同一位置での模式的縦断面図，（ｃ）は図１のｂ１－ｂ１切断線と同一位置での模式的縦断面図）である。 図９に引き続く工程を示す図（（ａ）は模式的平面図，（ｂ）は図１のａ１－ａ１切断線と同一位置での模式的縦断面図，（ｃ）は図１のｂ１－ｂ１切断線と同一位置での模式的縦断面図）である。 図１０に引き続く工程を示す図（（ａ）は模式的平面図，（ｂ）は図１のａ１－ａ１切断線と同一位置での模式的縦断面図，（ｃ）は図１のｂ１－ｂ１切断線と同一位置での模式的縦断面図）である。 図１１に引き続く工程を示す図（（ａ）は模式的平面図，（ｂ）は図１のａ１－ａ１切断線と同一位置での模式的縦断面図，（ｃ）は図１のｂ１－ｂ１切断線と同一位置での模式的縦断面図）である。 比較例を示す模式的縦断面図である。 本技術の第２実施形態に係る半導体装置の一構成例を示す模式的断面図である。 本技術の第２実施形態に係る半導体装置の製造方法の工程を示す模式的縦断面図である。 図１５に引き続く工程を示す模式的縦断面図である。 第２実施形態の変形例を示す模式的縦断面図である。 本技術の第３実施形態に係る半導体装置の一構成例を示す模式的平面図である。 図１８のａ１８－ａ１８切断線に沿った縦断面構造を示す模式的縦断面図である。 本技術の第３実施形態に係る半導体装置の製造方法の工程を示す模式的縦断面図である。 図２０に引き続く工程を示す模式的縦断面図である。 本技術の第４実施形態に係る半導体装置の一構成例を示す模式的平面図である。 図２２のａ２２－ａ２２切断線に沿った縦断面構造を示す模式的縦断面図である。 本技術の第４実施形態に係る半導体装置の製造方法の工程を示す模式的縦断面図である。 図２４に引き続く工程を示す模式的縦断面図である。 本技術の第５実施形態に係る半導体装置の一構成例を示す模式的縦断面図である。 本技術の第６実施形態に係る半導体装置の一構成例を示す模式的縦断面図である。 本技術の第７実施形態に係る固体撮像装置の一構成例を示す模式的平面レイアウト図である。 本技術の第７実施形態に係る固体撮像装置の一構成例を示すブロック図である。 本技術の第７実施形態に係る固体撮像装置の画素及び読出し回路の一構成例を示す等価回路図である。 画素領域の縦断面構造を示す要部模式的縦断面図である。 本技術の第８実施形態に係る半導体装置の一構成例を示す模式的縦断面図である。 本技術の第９実施形態に係る電子機器の概略構成を示す図である。 本技術の他の実施形態に係る電界効果トランジスタの一構成例を示す模式的平面図である。 本技術の他の実施形態に係る電界効果トランジスタの一構成例を示す模式的平面図である。
以下、図面を参照して本技術の実施形態を詳細に説明する。
以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。
また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。また、本明細書中に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
また、以下の実施形態は、本技術の技術的思想を具体化するための装置や方法を例示するものであり、構成を下記のものに特定するものではない。即ち、本技術の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。
また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本技術の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
また、以下の実施形態では、半導体の導電型として、第１導電型がｐ型、第２導電型がｎ型の場合を例示的に説明するが、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。
また、以下の実施形態では、空間内で互に直交する三方向において、同一平面内で互に直交する第１の方向及び第２の方向をそれぞれＸ方向、Ｙ方向とし、第１の方向及び第２の方向のそれぞれと直交する第３の方向をＺ方向とする。そして、以下の実施形態では、後述する半導体層３の厚さ方向をＺ方向として説明する。
〔第１実施形態〕
この第１実施形態では、電界効果トランジスタを有する半導体装置に本技術を適用した一例について説明する。
≪半導体装置の構成≫
まず、半導体装置１Ａの全体構成について、図１、図２及び図３を用いて説明する。図１では、説明の便宜上、図２に示す配線１７ａ，１７ｂの図示を省略している。
図１、図２及び図３に示すように、本技術の第１実施形態に係る半導体装置１Ａは、島状の半導体層３と、この半導体層３にチャネル形成部（チャネル領域）１６が設けられた電界効果トランジスタＱａと、この半導体層３及び電界効果トランジスタＱａを包含する絶縁層１０と、を備えている。
＜半導体層＞
図１から図３に示すように、半導体層３は、例えば、上面部３ａ、下面部３ｂ及び４つの側面部３ｃ１，３ｃ２，３ｃ３，３ｃ４を有する直方体で構成されている。そして、半導体層３は、一例としてＸ方向に延伸している。上面部３ａと下面部３ｂとは、半導体層３の厚さ方向（Ｚ方向）において互いに反対側に位置している。４つの側面部３ｃ１，３ｃ２，３ｃ３，３ｃ４のうち、２つの側面部３ｃ１及び３ｃ２は、Ｘ方向において互いに反対側に位置し、残りの２つの側面部３ｃ３及び３ｃ４は、Ｙ方向において互いに反対側に位置している。
半導体層３は、これに限定されないが、半導体材料として例えばシリコン（Ｓｉ）、結晶性として例えば単結晶、導電型として例えばｉ型（真性型）で構成されている。即ち、半導体層３は、ｉ型の単結晶シリコンで構成されている。
＜絶縁層＞
絶縁層１０は、半導体層３の上面部３ａとは反対側の下面部３ｂ側に下面部３ｂと接して設けられた第１絶縁膜（ベース絶縁膜）２と、この第１絶縁膜２上に半導体層３を囲むようにして設けられた第２絶縁膜（包囲絶縁膜）４と、この第２絶縁膜４上に半導体層３及び後述するゲート電極７を覆うようにして設けられた第３絶縁膜（被覆絶縁膜）９とを含む多層構造になっている。第１絶縁膜２、第２絶縁膜４及び第３絶縁膜９の各々は、例えば酸化シリコン（ＳｉＯ２）膜で構成されている。即ち、この第１実施形態の半導体装置１Ａは、第１絶縁膜２上にシリコン（Ｓｉ）の半導体層３が設けられたＳＯＩ（Silicon On Insulator）構造を有する。
＜電界効果トランジスタ＞
電界効果トランジスタＱａは、これに限定されないが、例えばｎチャネル導電型で構成されている。そして、電界効果トランジスタＱａは、酸化シリコン（ＳｉＯ２）膜をゲート絶縁膜とするＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect transistor）で構成されている。電界効果トランジスタＱａとしては、ｐチャネル導電型でも構わない。また、窒化シリコン膜、或いは窒化シリコン（Ｓｉ３Ｎ４）膜及び酸化シリコン膜などの積層膜（複合膜）をゲート絶縁膜とするＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）でも構わない。
図１から図３に示すように、電界効果トランジスタＱａは、半導体層３に設けられたチャネル形成部１６と、この半導体層３のチャネル形成部１６にゲート絶縁膜６を介して半導体層３の上面部３ａ及び２つの側面部３ｃ１，３ｃ２に亘って設けられたゲート電極７と、を備えている。また、電界効果トランジスタＱａは、チャネル形成部１６のチャネル長方向（ゲート長方向）において、半導体層３の外側にチャネル形成部１６を挟んで互いに離間して設けられた一対の主電極領域１５ａ及び１５ｂを更に備えている。また、電界効果トランジスタＱａは、ゲート電極７の側壁に設けられたサイドウォールスペーサ８を更に備えている。一対の主電極領域１５ａ及び１５ｂは、ソース領域及びドレイン領域として機能する。
ここで、説明の便宜上、一対の主電極領域１５ａ及び１５ｂのうち、一方の主電極領域１５ａをソース領域１５ａと呼び、他方の主電極領域１５ｂをドレイン領域１５ｂと呼ぶこともある。
また、一対の主電極領域１５ａと１５ｂとの間の距離ｄ１がチャネル形成部１６のチャネル長（Ｌ）（ゲート電極７のゲート長（Ｌｇ））であり、このチャネル長の方向をチャネル長方向（ゲート長方向）と呼ぶ。そして、チャネル形成部１６のチャネル幅（Ｗ）（ゲート幅（Ｗｇ））の方向をチャネル幅方向（ゲート幅方向）と呼ぶ。そして、この第１実施形態では、一例として、一対の主電極領域１５ａと１５ｂとがチャネル形成部１６を挟んでＸ方向に離間しているので、チャネル長方向はＸ方向となる。
電界効果トランジスタＱａは、ゲート電極７に印加される電圧によってソース領域（一方の主電極領域）１５ａとドレイン領域（他方の主電極領域）１５ｂとを電気的に繋ぐチャネル（反転層）がチャネル形成部１６に形成（誘起）され、電流（ドレイン電流）がドレイン領域１５ｂ側からチャネル形成部１６を通ってソース領域１５ａ側に流れる。
＜ゲート電極、ゲート絶縁膜、サイドウォールスペーサ＞
図２及び図３に示すように、ゲート電極７は、これに限定されないが、例えば、半導体層３の上面３ａ側にゲート絶縁膜６を介して設けられた頭部（第１部分）７ａと、この頭部７ａと一体化され、かつ半導体層３のＸ方向において互いに反対側に位置する２つの側面部３ｃ１及び３ｃ２の各々の外側にゲート絶縁膜６を介して設けられた２つの脚部（第２部分）７ｂ１及び７ｂ２と、を含む。即ち、ゲート電極７は、半導体層３の上面部３ａ及び２つの側面部３ｃ１，３ｃ２に亘って設けられ、そして、Ｘ方向と直交する断面形状がＣ字形状になっている。ゲート電極７は、例えば、抵抗値を低減する不純物が導入された多結晶シリコン膜で構成されている。
ゲート絶縁膜６は、半導体層３とゲート電極７との間において半導体層３の上面部３ａ及び２つの側面部３ｃ１，３ｃ２に亘って設けられている。ゲート絶縁膜６は、例えば酸化シリコン膜で構成されている。
サイドウォールスペーサ８は、ゲート電極７の側壁に、このゲート電極７を囲むようにして設けられていると共に、絶縁層１０の第２絶縁膜４上及び半導体層３上を延伸している。そして、サイドウォールスペーサ８は、ゲート電極７に対して自己整合で形成されている。このサイドウォールスペーサ８は、例えば、ゲート電極７を覆うようにして絶縁膜（スペーサ材）をＣＶＤ法で成膜した後、この絶縁膜にＲＩＥ(Reactive Ion Etching：反応性イオン・エッチング)等の異方性ドライエッチングを施すことによって形成することができる。
サイドウォールスペーサ８は、絶縁層１０に含まれる第１から第３絶縁膜２，４，９に対して選択比がとれる材料で構成されている。この第１実施形態において、サイドウォールスペーサ８は、例えば、絶縁層１０の酸化シリコン膜及び半導体層３のシリコンに対して選択性を有する窒化シリコン膜で構成されている。サイドウォールスペーサ８は、ゲート電極７と一対の主電極領域１５ａ及び１５ｂの各々との距離を確保している。
＜一対の主電極領域＞
図１及び図２に示すように、一対の主電極領域１５ａ及び１５ｂの各々は、半導体層３の外側に半導体層３の側面部３ｃ１及び３ｃ２とそれぞれ個別に接して設けられ、かつ半導体層３とは層が異なる導体層としての半導体膜１３ａ及び１３ｂをそれぞれ個別に含んでいる。具体的には、一対の主電極領域１５ａ及び１５ｂのうちの一方の主電極領域１５ａは、半導体層３の側面部３ｃ１の外側にこの側面部３ｃ１と接して設けられ、かつ半導体層３とは層が異なる導体層としての半導体膜１３ａを含んでいる。また、一対の主電極領域１５ａ及び１５ｂのうちの他方の主電極領域１５ｂは、半導体層３の側面部３ｃ２の外側にこの側面部３ｃ２と接して設けられ、かつ半導体層３とは層が異なる導体層としての半導体膜１３ｂを含んでいる。この第１実施形態では、一対の主電極領域１５ａ及び１５ｂの各々は、半導体膜１３ａ，１３ｂを主体に構成されている。
半導体膜１３ａ及び１３ｂの各々は、半導体層３とは結晶性が異なっている。具体的には、半導体膜１３ａ及び１３ｂの各々は、これに限定されないが、半導体材料として例えばシリコン、結晶性として例えば非晶質（アモルファス）若しくは多結晶（ポリクリスタル）、導電性として例えばｎ型で構成されている。この第１実施形態では、半導体膜１３ａ及び１３ｂの各々は、一例としてヒ素（Ａｓ）や燐（Ｐ）などのｎ型を呈する不純物が導入（ドーピング）されたｎ型の非晶質シリコンで構成されている。即ち、一対の主電極領域１５ａ及び１５ｂの各々は、チャネル形成部１６が設けられた半導体層３とは結晶性が異なっている。チャネル形成部１６は、一方の主電極領域１５ａと他方の主電極領域１５ｂとの間の半導体層３に設けられている。
図２に示すように、一対の主電極領域１５ａ及び１５ｂのうち、一方の主電極領域１５ａに含まれる半導体膜１３ａは、絶縁層１０の厚さ方向（Ｚ方向）に沿って延伸し、かつ絶縁層１０の第３絶縁膜９の上面側から第２絶縁膜４を貫通して第１絶縁膜２に到達する掘り込み部１１ａに埋め込まれている。また、一対の主電極領域１５ａ及び１５ｂのうち、他方の主電極領域１５ａに含まれる半導体膜１３ｂは、絶縁層１０の厚さ方向（Ｚ方向）に沿って延伸し、かつ絶縁層１０の第３絶縁膜９の上面側から第２絶縁膜４を貫通して第１絶縁膜２に到達する掘り込み部１１ｂに埋め込まれている。
図２に示すように、半導体膜１３ａ及び１３ｂの各々は、半導体層３の下面部３ｂよりも下方（第１絶縁膜２側）に突出している。また、半導体膜１３ａ及び１３ｂの各々は、半導体層３の上面部３ａよりも上方（第３絶縁膜９側）に突出している。そして、半導体膜１３ａ及び１３ｂの各々の厚さ（高さ）ｈ１は、半導体層３の厚さ（高さ）ｈ２よりも厚く（高く）なっている。即ち、半導体膜１３ａ及び１３ｂの各々は、半導体層３の上面部３ａ側から下面部３ｂ側に亘って半導体層３と接している。具体的には、半導体膜１３ａ及び１３ｂの各々は、半導体層３の上面部３ａ側から下面部３ｂ側に亘って半導体層３の各々の側面部３ｃ１，３ｃ２とそれぞれ個別に接している。
図１に示すように、半導体膜１３ａ及び１３ｂの各々は、半導体層３の上面部３ａでのＹ方向の幅ｗ１が半導体層３のＹ方向の幅ｗ２よりも幅広になっている。即ち、半導体膜１３ａは、半導体層３の上面部３ａ側から下面部３ｂ側に亘って側面部３ｃ１の全体と接し、半導体膜１３ｂは、半導体層３の上面部３ａ側から下面部３ｂ側に亘って側面部３ｃ２の全体と接触している。換言すれば、半導体層３の２つの側面部３ｃ１及び３ｃ２の各々は、半導体層３とは層が異なる半導体膜１３ａ及び１３ｂの各々でそれぞれ個別に覆われている。
図２に示すように、半導体膜１３ａ及び１３ｂの各々は、半導体層３の上面部３ａ側から下面部３ｂ側に亘って延伸している。そして、半導体膜１３ａ及び１３ｂの各々は、半導体層３の下面部３ｂと同一側、即ち第１絶縁膜２側での不純物濃度が１Ｅ＋１７ｃｍ－３以上になっている。
図２に示すように、一対の主電極領域１５ａ及び１５ｂのうち、一方の主電極領域１５ａは、絶縁層１０上の配線層に形成された配線１７ａと電気的及び機械的に接続されている。また、一対の主電極領域１５ａ及び１５ｂのうち、他方の主電極領域１５ｂは、絶縁層１０上の配線層に形成された配線１７ｂと電気的及び機械的に接続されている。
図２に示すように、掘り込み部１１ａ及び１１ｂの各々は、サイドウォールスペーサ８に整合して形成されている。また、半導体層３の側面部３ｃ１及び３ｃ２の各々も、サイドウォールスペーサ８に整合して形成されている。そして、半導体膜１３ａは、サイドウォールスペーサ８及び半導体層３の側面部３ｃ１に整合して形成され、半導体膜１３ｂは、サイドウォールスペーサ８及び半導体層３の側面部３ｃ２に整合して形成されている。
即ち、一対の主電極領域１５ａ及び１５ｂのうち、一方の主電極領域１５ａは、サイドウォールスペーサ８及び半導体層３の側面部３ｃ１に整合して、換言すれば、サイドウォールスペーサ８及び半導体層３の側面部３ｃ１に沿って掘り込み部１１ａに設けられた半導体膜１３ａを含む。また、一対の主電極領域１５ａ及び１５ｂのうち、他方の主電極領域１５ｂは、サイドウォールスペーサ８及び半導体層３の側面部３ｃ１に整合して、換言すれば、サイドウォールスペーサ８及び半導体層３の側面部３ｃ１に沿って掘り込み部１１ａに設けられた半導体膜１３ｂを含む。
また、半導体膜１３ａと半導体層３との境界部１３ａ１、及び、他方の半導体膜１３ｂと半導体層３との境界部１３ｂ１も、サイドウォールスペーサ８に整合して、換言すれば、サイドウォールスペーサ８に沿って形成されている。即ち、境界部１３ａ１及び１３ｂ１の各々は、平面視でサイドウォールスペーサ８と重畳している。換言すれば、境界部１３ａ１及び１３ｂ１の各々は、平面視でサイドウォールスペーサ８の外側の輪郭と重畳している。
≪半導体装置の製造方法≫
次に、半導体装置１Ａの製造方法について、図４から図１２を用いて説明する。
図４から図１２において、（ａ）は模式的平面図であり、（ｂ）は図１のａ１－ａ１切断線と同一位置での模式的縦断面図であり、（ｃ）は図１のｂ１－ｂ１切断線と同一位置での模式的縦断面図である。
この第１実施形態では、半導体装置の製造方法に含まれる電界効果トランジスタＱａの製造方法に特化して説明する。
まず、図４（ａ），（ｂ），（ｃ）に示すように、第１絶縁膜２上に島状の半導体層３を形成する。半導体層３は、例えば、上面部３ａ、下面部３ｂ及び４つの側面部３ｃ１，３ｃ２，３ｃ３，３ｃ４を有する直方体で形成する。この半導体層３は、例えば、第１絶縁膜２上に設けられた半導体基板を周知のエッチング技術やＣＭＰ法などの薄膜化技術を用いて所定の形状にパターンニングすることによって形成することができる。半導体層３は、これに限定されないが、半導体材料として例えばシリコン、結晶性として例えば単結晶、導電型として例えばｉ型（真性型）で構成されている。第１絶縁膜２は、半導体層３の下面部３ｂ側で半導体層３を支持している。第１絶縁膜２としては、例えば、ＣＶＤ（Chemical Vapor Deposition）法によって成膜された酸化シリコン膜を用いている。
次に、図５（ａ），（ｂ），（ｃ）に示すように、半導体層３の外側に半導体層３を囲むようにして第２絶縁膜４を形成する。第２絶縁膜４は、半導体層３上を含む第１絶縁膜２上の全面に例えば酸化シリコン膜を周知の成膜法（例えばＣＶＤ法）を用いて成膜した後、半導体層３上の酸化シリコン膜を例えばＣＭＰ法を用いて選択的に除去することによって形成することができる。
次に、図６（ａ），（ｂ），（ｃ）に示すように、半導体層３のＸ方向において互いに反対側に位置する２つの側面部３ｃ１及び３ｃ２の各々の外側に各々の側面部３ｃ１，３ｃ２を露出する掘り込み部（ゲート電極用掘り込み部）５ａ及び５ｂを形成する。掘り込み部５ａ及び５ｂは、例えば周知のフォトリソグラフィ技術及びドライエッチング技術を用いてゲート電極７の周囲の第２絶縁膜４を選択的にエッチングすることによって形成することができる。第２絶縁膜４のエッチングは、半導体層３に対してエッチング比がとれる条件で行う。掘り込み部５ａ及び５ｂは、Ｘ方向の長さが半導体層３のＸ方向の長さよりも短い形状で形成する。また、掘り込み部５ａ及び５ｂは、Ｚ方向の深さを半導体層３のＺ方向の高さｈ２と同等、若しくはそれ以上の高さで形成する。
次に、図７（ａ），（ｂ），（ｃ）に示すように、半導体層３の上面部３ａ及び２つの側面部３ｃ１，３ｃ２に亘って延伸するゲート絶縁膜６を形成する。ゲート絶縁膜６は、熱酸化法、若しくは堆積法で形成することができる。この第１実施形態では、ゲート絶縁膜６としての酸化シリコン膜を熱酸化法で形成する。これにより、半導体層３の第２絶縁膜４から露出する部分にゲート絶縁膜６を選択的に形成することができる。
次に、図８（ａ），（ｂ），（ｃ）に示すように、ゲート絶縁膜６を介して半導体層３の上面部３ａ及び２つの側面部３ｃ１，３ｃ２の各々と向かい合うゲート電極７を形成する。ゲート電極７は、半導体層３の上面３ａ側にゲート絶縁膜６を介して設けられた頭部（第１部分）７ａと、この頭部７ａと一体化され、かつ半導体層３のＸ方向において互いに反対側に位置する２つの側面部３ｃ１及び３ｃ２の各々の外側にゲート絶縁膜６を介して設けられた２つの脚部（第２部分）７ｂ１及び７ｂ２と、を含む。頭部７ａは、第２絶縁膜４から上方に突出する。２つの脚部の各々は、各々の掘り込み部５ａ及び５ｂの各々の中に個別に設けられる。
ゲート電極７は、２つの掘り込み部５ａ，５ｂの各々の内部及び半導体層３上を含む第２絶縁膜４上の全面にゲート電極膜を成膜し、その後、このゲート電極膜を、周知の平坦化技術、フォトリソグラフィ技術、ドライエッチング技術等を用いてパターンニングすることによって形成することができる。ゲート電極膜としては、例えば、抵抗値を低減する不純物が導入された多結晶シリコン膜を用いることができる。
多結晶シリコン膜中の不純物は、成膜中、若しくは成膜後に導入することができる。この第１実施形態のように、掘り込み部５ａ，５ｂの内部に多結晶シリコン膜を埋め込む場合は、不純物濃度の均一性の観点から成膜中に不純物を導入することが好ましい。
次に、図９（ａ），（ｂ），（ｃ）に示すように、第２絶縁膜４から上方に突出するゲート電極７の頭部７ａの側壁にサイドウォールスペーサ８を形成する。サイドウォールスペーサ８は、ゲート電極７の頭部７ａを覆うようにして第２絶縁膜４上の全面に絶縁膜として例えば酸化シリコン膜に対して選択性を有する窒化シリコン膜をＣＶＤ法で成膜し、その後、この窒化シリコン膜に例えばＲＩＥなどの異方性ドライエッチングを施すことによって形成することができる。サイドウォールスペーサ８は、ゲート電極７の頭部８ａの側壁にゲート電極８の頭部８ａを囲むようにして形成され、ゲート電極８に対して自己整合で形成される。また、サイドウォールスペーサ８は、第２絶縁膜４上及び半導体層３上に半導体層３を横切るようにして形成される。
この工程において、サイドウォールスペーサ８の半導体層３上の部分は、半導体層３のＸ方向の両側側よりも内側に位置する。即ち、半導体層３のＸ方向の側面部３ｃ１側及び３ｃ２側がサイドウォールスペーサ８よりも外側に突出する。
次に、図１０（ａ），（ｂ），（ｃ）に示すように、第２絶縁膜４の第１絶縁膜２側とは反対側にゲート電極７を覆う第３絶縁膜９を形成する。第３絶縁膜９は、ゲート電極７の頭部７ａ上を含む第２絶縁膜４上の全面に絶縁膜として例えば酸化シリコン膜を形成した後、この酸化シリコン膜の表面をＣＭＰ法などで平坦化することによって形成することができる。
この工程において、第１絶縁膜２、第２絶縁膜４及び第３絶縁膜９を含み、かつ半導体層３及びゲート電極７を包含し、更にサイドウォールスペーサ８を包含する絶縁層１０が形成される。
次に、図１１（ａ），（ｂ），（ｃ）に示すように、半導体層３のＸ方向の両端側に、第３絶縁膜９の表面から第１絶縁膜２に到達する掘り込み部１１ａ及び１１ｂの各々をサイドウォールスペーサ８に沿って（整合して）形成する。掘り込み部１１ａ及び１１ｂの各々は、サイドウォールスペーサ８に対してエッチング比がとれるエッチング条件で第３絶縁膜９及び第２絶縁膜４をエッチングすると共に、サイドウォールスペーサ８よりも外側に突出する半導体層３の両端側をエッチングすることによって形成する。エッチングは、例えば、異方性ドライエッチング法で行う。
この工程において、半導体層３のＸ方向の一端側にサイドウォールスペーサ８に沿って（整合して）新たに側面部３ｃ１が形成されると共に、他端側にサイドウォールスペーサ８に沿って（整合して）側面部３ｃ２が形成される。
掘り込み部１１ａ及び１１ｂの各々は、例えば、方形状の平面パターンで形成する。そして、掘り込み部１１ａ及び１１ｂの各々は、半導体層３の側面部３ｃ１及び３ｃ２の各々の全面が露出するように、半導体層３の幅ｗ１よりも広い幅で形成すると共に、底部が第１絶縁膜２に到達する深さで形成する。この掘り込み部１１ａ及び１１ｂの各々は、後述する一対の主電極領域１５ａ，１５ｂの各々の幅や深さを規定する。
次に、図１２（ａ），（ｂ），（ｃ）に示すように、２つの掘り込み部１１ａ及び１１ｂの各々の内部に導体層としての半導体膜１３ａ及び１３ｂをそれぞれ個別に形成する。半導体膜１３ａ及び１３ｂの各々は、掘り込み部１１ａ及び１１ｂの各々の内部を含む絶縁層１０上の全面に半導体膜を成膜し、掘り込み部１１ａ及び１１ｂの各々の内部に半導体膜が個別に残存するように絶縁層１０上の半導体膜を選択的に除去することによって形成することができる。
半導体膜１３ａ及び１３ｂの各々としては、半導体層３とは結晶性が異なる半導体膜を用いる。具体的には、これに限定されないが、例えば、抵抗値を低減する不純物としてｎ型を呈する不純物が導入されたｎ型の非晶質シリコン膜を用いることができる。
ここで、非晶質シリコン膜中の不純物は、成膜中、若しくは成膜後に導入することができる。この第１実施形態のように、掘り込み部１１ａ，１１ｂの内部に非晶質シリコン膜を埋め込む場合は、不純物濃度の均一性の観点から成膜中に不純物を導入することが好ましい。
この工程において、半導体膜１３ａは、サイドウォールスペーサ８及び半導体層３の側面部３ｃ１に沿って（整合して）形成されると共に、半導体層３の側面部３ｃ１に接して形成される。そして、半導体膜１３ａは、半導体層３の一端側の側面部３ｃ１に、半導体層３の上面部３ａ側から下面部３ｂ側に亘って接触し、この第１実施形態では側面部３ｃ１の全体に亘って接触する。
また、この工程において、半導体膜１３ｂは、サイドウォールスペーサ８及び半導体層３の側面部３ｃ２に沿って（整合して）形成されると共に、半導体層３の側面部３ｃ２に接して形成される。そして、半導体膜１３ｂも、半導体層３の一端側の側面部３ｃ２に、半導体層３の上面部３ａ側から下面部３ｂ側に亘って接触し、この第１実施形態では側面部３ｃ２の全体に亘って接触する。
この工程により、半導体層３の一端側の側面部３ｃ１の外側に、半導体膜１３ａを含む一方の主電極領域１５ａが形成されると共に、半導体層３の他端側の側面部３ｃ２の外側に、半導体膜１３ｂを含む他方の主電極領域１５ｂが形成される。
また、一対の主電極領域１５ａと１５ｂとの間の半導体層３にチャネル形成部１６が形成される。
また、半導体膜１３ａと半導体層３との境界部１３ａ１、及び半導体膜１３ｂと半導体層３との境界部１３ａ２の各々がサイドウォールスペーサ８にそれぞれ個別に沿って（整合）して形成される。
そして、ゲート絶縁膜６、ゲート電極７、サイドウォールスペーサ８、一対の主電極領域１５ａ，１５ｂ、及びチャネル形成部１６を含み、かつ絶縁層１０に包含された電界効果トランジスタＱａが形成される。
この後、絶縁層１０上の配線層に、一方の主電極領域１５ａと電気的及び機械的に接続された配線１７ａ、及び、他方の主電極領域１５ｂと電気的及び機械的に接続された配線１７ｂを形成することにより、図２に示す状態となる。
≪第１実施形態の主な効果≫
次に、この第１実施形態の主な効果について、図１３に示す比較例を参照して説明する。
従来のＳＯＩ－Ｆｉｎ構造の電界効果トランジスタでは、図１３を参照して説明すると、半導体層３の下面部３ｂ側（チャネル形成部の下部）で空乏化しない領域（非空乏領域）が発生すると、その非空乏領域に電荷が蓄積されることにより特性が不安定化する現象（ＰＤ）の懸念がある。
そこで、ＳＯＩ－Ｆｉｎ構造の電界効果トランジスタにおいてＰＤ化を防ぐためには、ソース領域及びドレイン領域として機能する一対の主電極領域１９ａ及び１９ｂの各々を、半導体層３の上面部３ａ側から下面部３ｂ側（底面部側）に亘って延伸する深さで形成することが好ましい。
しかしながら、半導体層３の上面部３ａ側から下面部３ｂ側に亘って延伸する深さで一対の主電極領域１９ａ及び１９ｂの各々を不純物イオン注入により形成しようとすると、より高い加速エネルギで不純物イオンを注入する必要があり、図１３に示すように、不純物イオンの注入方向に対する横方向拡散に起因して不要な領域に不純物イオンが入る。このため、一対の主電極領域１９ａ及び１９ｂの各々の横方向の広がりが半導体層３の上面部３ａ側と下面部３ｂ側とで相違し、実効的なチャネル長（ゲート長：Ｌｇ）が短くなることから短チャネル効果が発生し易くなる。ＳＯＩ－Ｆｉｎ構造の電界効果トランジスタでは、半導体層３の厚さを厚くすることで実効的なゲート幅を大きし、駆動能力を高めることができるが、一対の主電極領域１９ａ及び１９ｂの各々の横方向の広がりの差異は、半導体層３の厚さが厚くなるに従って顕著になる。
これに対し、図１から図３に示すように、この第１実施形態の電界効果トランジスタＱａは、ソース領域及びドレイン領域として機能する一対の主電極領域１５ａ及び１５ｂの各々が、半導体層３のＸ方向における２つの側面部３ｃ１及び３ｃ２の各々の外側に半導体層３と接して設けられ、かつ半導体層３とは層が異なる半導体膜１３ａ及び１３ｂを個別に含んでいる。そして、半導体膜１３ａは、半導体層３の側面部３ｃ１の全体に亘って接触し、半導体膜１３ｂは、半導体層３の側面部３ｃ２の全体に亘って接触している。このため、不純物イオン注入を用いずに、半導体層３の２つの側面部３ｃ１及び３ｃ２の各々の外側に、半導体層３の上面部３ａ側から下面部３ｂ側に亘って半導体層３と接触する一対の主電極領域１５ａ及び１５ｂを設けることができる。これにより、一対の主電極領域１５ａと１５ｂとで挟まれた半導体層３のチャネル形成部１６を半導体層３の上面部３ａ側から下面部３ｂ側まで活性領域として用いることができ、チャネル形成部１６での部分空乏化を抑制、換言すればチャネル形成部１６を完全空乏化することができる。
そして、不純物イオン注入を用いずに、半導体層３の上面部３ａ側から下面部３ｂ側に亘って半導体層３の側面部３ｃ１の全体と接する半導体膜１３ａと、半導体層３の上面部３ａ側から下面部３ｂ側に亘って半導体層３の側面部３ｃ２の全体と接する半導体膜１３ｂとを個別に含む一対の主電極領域１５ａ及び１５ｂを構成することができるので、図１３の比較例で説明した、不純物イオン注入に起因する短チャネル効果の発生を回避することができる。
したがって、この第１実施形態に係る半導体装置１Ａによれば、チャネル形成部１６を完全空乏化することができると共に、短チャネル効果の発生を抑制することができる。
また、サイドウォールスペーサ８はゲート電極７の頭部７ａの側壁に、ゲート電極７の頭部７ａに整合して形成されている。そして、半導体層３と半導体膜１３ａ，１３ｂとの境界部１３ａ１，１３ｂ１は、サイドウォールスペーサ８に整合して形成されている。したがって、この第１実施形態に係る半導体装置１Ａによれば、チャネル長ｄ１のバラツキを抑制することができ、信頼性の高い電界効果トランジスタＱａを提供することができる。
なお、半導体膜１３ａ，１３ｂは、必ずしも半導体層３の側面部１３ｃ１，１３ｃ２の全面に接していなくてもよい。要するに、半導体膜１３ａ，１３ｂは、半導体層３の側面部１３ｃ１，１３ｃ２に接していればよい。そして、半導体膜１３ａ，１３ｂは、半導体層３の上面部３ａ側から下面部３ｂ側に亘って側面部３ｃ１，３ｃ２に接していることが好ましい。更に、半導体膜１３ａ，１３ｂは、半導体層３の上面部３ａ側から下面部３ｂ側に亘って側面部３ｃ１，３ｃ２の全面に接していることがより好ましい。
また、上述の第１実施形態では、導体層として半導体膜１３ａ及び１３ｂを用いたが、導体膜としてはアルミニウム（Ａｌ）や銅（Ｃｕ）などの金属膜、又はこれらを主体とする合金膜、或いはチタン（Ｔｉ）、タングステン（Ｗ）などの高融点金属膜を用いることができる。
≪第２実施形態≫
本技術の第２施形態に係る半導体装置１Ｂは、基本的に上述の第１実施形態の半導体装置１Ａと同様の構成になっており、以下の構成が異なっている。
即ち、図１４に示すように、本技術の第２施形態に係る半導体装置１Ｂは、上述の第１の実施形態の図２に示す電界効果トランジスタＱａに替えて、電界効果トランジスタＱｂを備えている。そして、電界効果トランジスタＱｂは、電界効果トランジスタＱａの構成に加えて一対のエクステンション領域１４ａ及び１４ｂを更に備えている。その他の構成は、上述の第１実施形態と同様である。
図１４に示すように、一対のエクステンション領域１４ａ及び１４ｂの各々は、半導体層３のＸ方向の両端側（側面部３ｃ１側及び側面部３ｃ２側）に、導体層としての半導体膜１３ａ及び１３ｂの各々と個別に接して設けられている。具体的には、一対のエクステンション領域１４ａ及び１４ｂのうちの一方のエクステンション領域１４ａは、半導体層３の側面部３ｃ１側に半導体膜１３ａと接して設けられている。また、一対のエクステンション領域１４ａ及び１４ｂのうちの他方のエクステンション領域１４ｂは、半導体層３の側面部３ｃ２側に半導体膜１３ｂと接して設けられている。
エクステンション領域１４ａ及び１４ｂの各々は、各々の半導体膜１３ａ，１３ｂから半導体層３に個別に拡散した不純物を含む半導体領域である。この第１実施形態では、半導体膜１３ａ及び１３ｂの各々がｎ型で構成されているので、エクステンション領域１４ａ及び１４ｂの各々もｎ型の半導体領域で構成されている。
一対のエクステンション領域１４ａ及び１４ｂの各々の不純物濃度は、半導体層３の不純物濃度（チャネル形成部１６の不純物濃度）よりも高く、かつ半導体膜１３ａ，１３ｂの不純物濃度よりも低い。
ここで、図１４に示すように、この第２実施形態の電界効果トランジスタＱｂは、一対のエクステンション領域１４ａと１４ｂとの間の距離ｄ２がチャネル形成部１６のチャネル長（ゲート長）となる。そして、この第２実施形態では、一例として、一対のエクステンション領域１４ａと１４ｂとがチャネル形成部１６を挟んでＸ方向に離間しているので、チャネル長方向はＸ方向となる。
一対のエクステンション領域１４ａ及び１４ｂの各々は、図１５に示すように、掘り込み部１１ａ及び１１ｂの各々に半導体膜１３ａ及び１３ｂの各々を個別に形成した後、熱処理を施して半導体膜１３ａ及び１３ｂの各々の不純物を半導体層３の側面部３ｃ１側及び３ｃ２側に拡散することにより、図１６に示すように半導体層３の側面部３ｃ１側及び側面部３ｃ２側にそれぞれ個別に形成される。
この工程において、半導体膜１３ａが半導体層３の上面部３ａ側から下面部３ｂ側に亘って設けられているので、エクステンション領域１４ａも半導体層３の上面部３ａ側から下面部３ｂ側に亘って形成される。そして、エクステンション領域１４ａは、半導体層３の側面部３ｃ１側から内方の幅（厚さ）が半導体層３の上面部３ａ側から下面部３ｂ側に亘ってほぼ一定で形成される。同様に、半導体膜１３ｂが半導体層３の上面部３ａ側から下面部３ｂ側に亘って設けられているので、エクステンション領域１４ｂも半導体層３の上面部３ａ側から下面部３ｂ側に亘って形成される。そして、エクステンション領域１４ａは、半導体層３の側面部３ｃ１側から内方の幅（厚さ）が半導体層３の上面部３ａ側から下面部３ｂ側に亘ってほぼ一定で形成される。
この第２実施形態に係る半導体装置１Ｂによれば、上述の第１実施形態に係る半導体装置１Ａと同様の効果が得られる。
また、エクステンション領域１４ａ及び１４ｂを設けることにより、半導体膜１３ａ及び１３ｂの各々と半導体層３との界面欠陥によるノイズを回避することができる。
なお、上述の第２実施形態では、一対のエクステンョン領域１４ａ，１４ｂが一対の主電極領域１５ａ，１５ｂの構成要件に含まれないものとして説明しているが、一対の主電極領域１５ａ，１５ｂは一対のエクステンション領域１４ａ，１４ｂを含むものとして定義してもよい。この場合、一例として、一対の主電極領域１５ａ，１５ｂは、一対の半導体膜１３ａ，１３ｂと、一対のエクステンション領域１４ａ，１４ｂと、を含む構成となる。
＜第２実施形態の変形例＞
上述の第２実施形態では、エクステンション領域１４ａ及び１４ｂの各々を熱拡散により形成する場合について説明したが、不純物イオン注入でエクステンション領域１４ａ及び１４ｂを形成してもよい。具体的には、図１７に示すように、絶縁層１０に掘り込み部１１ａ及び１１ｂの各々を形成した後、掘り込み部１１ａを通して半導体層３の側面部３ｃ１側に不純物イオンを注入してエクステンション領域１４ａを形成すると共に、掘り込み部１１ａを通して半導体層３の側面部３ｃ１側に不純物イオンを注入してエクステンション領域１４ａを形成する。不純物イオンの注入は、注入方向が半導体層３の側面部３ｃ１，３ｃ２に対して傾斜する状態で行う。
この第２実施形態の変形例に係る半導体装置においても、上述の第２実施形態に係る半導体装置１Ｂと同様の効果が得られる。
≪第３実施形態≫
本技術の第３施形態に係る半導体装置１Ｃは、基本的に上述の第２実施形態の半導体装置１Ｂと同様の構成になっており、以下の構成が異なっている。
即ち、図１８及び図１９に示すように、本技術の第３施形態に係る半導体装置１Ｃは、上述の第２の実施形態の図１４に示す電界効果トランジスタＱｂに替えて、電界効果トランジスタＱｃを備えている。そして、電界効果トランジスタＱｃは、基本的に電界効果トランジスタＱｂと同様の構成になっており、半導体層３と半導体膜１３ａ，１３ｂとの境界部１３ａ１，１３ｂ１の位置が異なっている。
具体的には、上述の第２実施形態の電界効果トランジスタＱｂでは、図１４に示すように、上述の第１実施形態と同様に、半導体層３と半導体膜１３ａ，１３ｂとの境界部１３ａ１，１３ｂ１が平面視でサイドウォールスペーサ８と重畳する位置に設けられている。
これに対し、この第３実施形態の電界効果トランジスタＱｃでは、図１８及び図１９に示すように、半導体層３と半導体膜１３ａ，１３ｂとの境界部１３ａ１，１３ｂ１が平面視でサイドウォールスペーサ８の外側に位置している。
境界部１３ａ１，１３ｂ１がサイドウォールスペーサ８の外側に位置する構成は、半導体装置１Ｃの製造プロセスにおいて、サイドウォールスペーサ８及び半導体層３に対してエッチング比がとれる条件で絶縁層１０をエッチングして半導体掘り込み部１１ａ，１１ｂを形成することによって達成される。
具体的には、図２０に示すように、半導体層３の側面部３ａ１，３ａ２よりも内側にサイドウォールスペーサ８を形成する。そして、図２０に示すように、内部に半導体層３の側面部３ｃ１，３ｃ２側の一部が残存するように半導体層３及びサイドウォールスペーサ８に対してエッチング比がとれる条件で絶縁層１０を選択的にエッチングして掘り込み部１１ａ，１１ｂを形成する。そして、この後、上述の第１実施形態と同様の工程を施して、図２１に示すように、掘り込み部１１ａ，１１ｂの中に半導体膜１３ａ，１３ｂを選択的に形成することにより、半導体層３と半導体膜１３ａ，１３ｂとの境界部１３ａ１，１３ｂ２がサイドウォールスペーサ８の外側に位置する構成を得ることができる。そして、この後、熱処理を施して半導体膜１３ａ及び１３ｂの各々の不純物を半導体層３の側面部３ｃ１側及び３ｃ２側に拡散することにより、図１９に示すように半導体層３の側面部３ｃ１側及び側面部３ｃ２側にそれぞれ個別にエクステンション領域１４ａ，１４ｂを形成することができる。
この第３実施形態に係る半導体装置１Ｃにおいても、上述の第２実施形態に係る半導体装置１Ｂと同様の効果が得られる。
また、この第３実施形態に係る半導体装置１Ｃによれば、半導体層３と半導体膜１３ａ，１３ｂとの境界部（１３ａ１，１３ｂ１）と、ゲート電極との離間距離を長くすることができるため、ノイズを軽減することができる。
また、一対のエクステンション領域１４ａ，１４ｂを設けることにより、ソース領域１５ａ（一方の主電極領域１５ａ）とドレイン領域１５ｂ（他方の主電極領域１５ｂ）との間の抵抗値（チャネル抵抗値）を低減することができる。
≪第４実施形態≫
本技術の第４施形態に係る半導体装置１Ｄは、基本的に上述の第１実施形態の半導体装置１Ａと同様の構成になっており、以下の構成が異なっている。
即ち、図２２及び図２３に示すように、本技術の第４施形態に係る半導体装置１Ｄは、上述の第１の実施形態の図２に示す電界効果トランジスタＱａに替えて、電界効果トランジスタＱｄを備えている。そして、電界効果トランジスタＱｄは、電界効果トランジスタＱａの一対の主電極領域１５ａ，１５ｂに替えて一対の主電極領域２１ａ，２１ｂを備えている。その他の構成は、上述の第１実施形態と同様である。
図２２及び図２３に示すように、一対の主電極領域２１ａ及び２１ｂは、導体層としてのエピタキシャル層２２ａ及び２２ｂと、導電性の充填層２３ａ及び２３ｂとをそれぞれ個別に含んで構成されている。
＜エピタキシャル層＞
図２３に示すように、一対の主電極領域２１ａ及び２１ｂのうち、一方の主電極領域２１ａに含まれるエピタキシャル層２２ａは、半導体層３の側面部３ｃ１の外側に半導体層３と接して設けられ、かつ半導体層３とは異なる層で構成されている。そして、エピタキシャル層２２ａは、絶縁層１０の掘り込み部１１ａの中に設けられている。
一対の主電極領域２１ａ及び２１ｂのうち、他方の主電極領域２１ｂに含まれるエピタキシャル層２２ｂは、半導体層３の側面部３ｃ２の外側に半導体層３と接して設けられ、かつ半導体層３とは異なる層で構成されている。そして、エピタキシャル層２２ｂは、掘り込み部１１ｂの中に設けられている。
エピタキシャル層２２ａ及び２２ｂの各々は、半導体層３にエピタキシャル成長により形成された層である。エピタキシャル成長は、下層としての半導体層３の結晶性を受け継いでｎ型又はｐ型、若しくはｉ型の単結晶層を形成することができる。したがって、エピタキシャル層２２ａ及び２２ｂの各々は、半導体層３と共有結合されている。この第４実施形態では、これに限定されないが、例えば、ｎ型を呈する不純物としてヒ素（Ａｓ）又は燐（Ｐ）が導入されたｎ型の単結晶シリコン層で構成されている。
図２３に示すように、エピタキシャル層２２ａ及び２２ｂの各々は、半導体層３の下面部３ｂよりも下方（第１絶縁膜２側）に突出している。また、エピタキシャル層２２ａ及び２２ｂの各々は、半導体層３の上面部３ａよりも上方（第３絶縁膜９側）に突出している。そして、エピタキシャル層２２ａ及び２２ｂの各々の厚さ（高さ）ｈ３は、半導体層３の厚さ（高さ）ｈ２よりも厚く（高く）なっている。即ち、エピタキシャル層２２ａ及び２２ｂの各々は、半導体層３の上面部３ａ側から下面部３ｂ側に亘って半導体層３と接している。具体的には、半導体膜１３ａ及び１３ｂの各々は、半導体層３の上面部３ａ側から下面部３ｂ側に亘って半導体層３の各々の側面部３ｃ１，３ｃ２とそれぞれ個別に接している。
図２２に示すように、エピタキシャル層２２ａ及び２２ｂの各々は、半導体層３の上面部３ａでのＹ方向の幅ｗ３が半導体層３のＹ方向の幅ｗ２よりも幅広になっている。即ち、エピタキシャル層２２ａは、半導体層３の上面部３ａ側から下面部３ｂ側に亘って側面部３ｃ１の全体と接触し、エピタキシャル層２２ｂは、半導体層３の上面部３ａ側から下面部３ｂ側に亘って側面部３ｃ２の全体と接触している。換言すれば、半導体層３の２つの側面部３ｃ１及び３ｃ２の各々は、半導体層３とは層が異なるエピタキシャル層２２ａ，２２ｂでそれぞれ個別に覆われている。
図２３に示すように、エピタキシャル層２２ａ及び２２ｂの各々は、半導体層３の上面部３ｃから下面部３ｂに亘って延伸している。そして、エピタキシャル層２２ａ及び２２ｂの各々は、半導体層３の下面部３ｂと同一側、即ち第１絶縁膜２側での不純物濃度が１Ｅ＋１７ｃｍ－３以上になっている。
＜充填層＞
図２３に示すように、一対の主電極領域２１ａ及び２１ｂのうち、一方の主電極領域２１ａに含まれる充填層２３ａは、半導体層３の側面部３ｃ１の外側にエピタキシャル層２２ａと接して設けられ、エピタキシャル層２２ａと電気的に接続されている。そして、充填層２３ａは、エピタキシャル層２２ａと共に絶縁層１０の掘り込み部１１ａの中に設けられている。
図２３に示すように、一対の主電極領域２１ａ及び２１ｂのうち、他方の主電極領域２１ｂに含まれる充填層２３ｂは、半導体層３の側面部３ｃ２の外側にエピタキシャル層２２ｂと接して設けられ、エピタキシャル層２２ｂと電気的に接続されている。そして、充填層２３ｂは、エピタキシャル層２２ｂと共に絶縁層１０の掘り込み部１１ｂの中に設けられている。
図２３に示すように、充填層２３ａ及び２３ｂの各々は、半導体層３の下面部３ｂよりも下方（第１絶縁膜２側）に突出している。また、充填層２３ａ及び２３ｂの各々は、半導体層３の上面部３ａよりも上方（第３絶縁膜９側）に突出している。そして、充填層２３ａ及び２３ｂの各々の厚さ（高さ）は、エピタキシャル層２２ａおよび２２ｂの各々の厚さ（高さ）ｈ３よりも厚く（高く）なっている。即ち、充填層２３ａは、エピタキシャル層２２ａの上面部３ａ側と下面部３ｂ側とに亘ってエピタキシャル層２２ａと接触し、充填層２３ｂは、エピタキシャル層２２ｂの上面部側と下面部側とに亘ってエピタキシャル層２２ｂと接触している。
図２３に示すように、充填層２３ａ及び２３ｂの各々は、Ｙ方向の幅がエピタキシャル層２２ａ及び２２ｂの各々の幅ｗ３と同等になっている。即ち、充填層２３ａは、エピタキシャル層２２ａの上面部側から下面部側に亘ってエピタキシャル層２２ａの側面部の全体と接触し、充填層２３ｂは、エピタキシャル層２２ｂ上面部側から下面部側に亘ってエピタキシャル層の側面部の全体と接触している。
充填層２３ａ及び２３ｂの各々としては、これに限定されないが、例えば、アルミニウム（Ａｌ）や銅（Ｃｕ）などの金属膜、又はこれらを主体とする合金膜、或いはチタン（Ｔｉ）、タングステン（Ｗ）などの高融点金属膜を用いることができる。
図２３に示すように、一対の主電極領域２１ａ及び２１ｂのうち、一方の主電極領域２１ａは、絶縁層１０上の配線層に形成された配線１７ａと電気的及び機械的に接続されている。また、一対の主電極領域２１ａ及び２１ｂのうち、他方の主電極領域２１ｂは、絶縁層１０上の配線層に形成された配線１７ｂと電気的及び機械的に接続されている。
一対の主電極領域２１ａ及び２１ｂの各々は、半導体装置の製造プロセスにおいて、絶縁層１０の掘り込み部１１ａ，１１ｂを通して半導体層３にエピタキシャル層をエピタキシャル成長させることによって達成される。
具体的には、図２４に示すように、上述の第１実施形態と同様の工程を施して絶縁層１０に掘り込み部１１ａ及び１１ｂの各々を形成する。そして、図２５に示すように、掘り込み部１１ａを通して、半導体層３の側面部３ｃ１にエピタキシャル層２２ａをエピタキシャル成長させて形成すると共に、掘り込み部１１ｂを通して、半導体層３の側面部３ｃ２にエピタキシャル層２２ｂをエピタキシャル成長させて形成する。この後、掘り込み部１１ａ及び１１ｂの各々の中に導電性の充填層２３ａ及び２３ｂの各々をそれぞれ個別に形成することにより、図２３に示すように、エピタキシャル層２２ａ及び充填層２３ａを含む主電極領域２１ａと、エピタキシャル層２２ｂ及び充填層２３ｂを含む主電極領域２１ｂとを形成することができる。
この第４実施形態に係る半導体装置１Ｄにおいても、上述の第１実施形態に係る半導体装置１Ａと同様の効果が得られる。
また、エピタキシャル層２２ａ，２２ｂは、多結晶や非晶質の半導体膜よりもキャリアの移動が良いので、上述の第１実施形態の電界効果トランジスタＱａと比較して、電界効果トランジスタＱｄの寄生抵抗を低減することができると共に高速化を図ることができる。
≪第５実施形態≫
本技術の第５施形態に係る半導体装置１Ｅは、基本的に上述の第１実施形態の半導体装置１Ａと同様の構成になっており、以下の構成が異なっている。
即ち、図２６に示すように、本技術の第５施形態に係る半導体装置１Ｅは、半導体層の厚さｔ２が一対の主電極領域１５ａと１５ｂとの間の距離ｄ１（チャネル長）よりも厚くなっている。そして、本技術の第５施形態に係る半導体装置１Ｅは、上述の第１実施形態の電界効果トランジスタＱａに替えて、電界効果トランジスタＱｅを備えている。電界効果トランジスタＱｅは、基本的に電界効果トランジスタＱａと同様の構成になっており、チャネル形成部１６の厚さがチャネル長よりも厚くなっている。
この第５実施形態の電界効果トランジスタＱｅは、上述の電界効果トランジスタＱａと同様に、ソース領域及びドレイン領域として機能する一対の主電極領域１５ａ及び１５ｂの各々が、半導体層３のＸ方向における２つの側面部３ｃ１及び３ｃ２の各々の外側に半導体層３と接して設けられ、かつ半導体層３とは層が異なる半導体膜１３ａ及び１３ｂを個別に含んでいる。そして、半導体膜１３ａは、半導体層３の上面部３ａ側から下面部３ｂ側に亘って側面部３ｃ１の全体に接触し、半導体膜１３ｂは、半導体層３の上面部３ａ側から下面部３ｂ側に亘って側面部３ｃ２の全体に接触している。
したがって、この第５実施形態に係る半導体装置１Ｅにおいても、上述の第１実施形態に係る半導体装置１Ａと同様に、チャネル形成部１６を完全空乏化することができると共に、短チャネル効果の発生を抑制することができる。
≪第６実施形態≫
本技術の第６施形態に係る半導体装置１Ｆは、基本的に上述の第２実施形態の半導体装置１Ｂと同様の構成になっており、以下の構成が異なっている。
即ち、図２７に示すように、本技術の第６施形態に係る半導体装置１Ｆは、半導体層３の厚さｔ２が一対のエクステンション領域１４ａと１４ｂとの間の距離ｄ２（チャネル長）よりも厚くなっている。そして、本技術の第５施形態に係る半導体装置１Ｆは、上述の第２実施形態の電界効果トランジスタＱｂに替えて、電界効果トランジスタＱｆを備えている。電界効果トランジスタＱｆは、基本的に電界効果トランジスタＱｂと同様の構成になっており、チャネル形成部１６の厚さがチャネル長よりも厚くなっている。
したがって、この第５実施形態に係る半導体装置１Ｆにおいても、上述の第２実施形態に係る半導体装置１Ｂと同様の効果が得られる。
≪第７実施形態≫
この第７実施形態では、半導体装置として、光検出装置に含まれる裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである固体撮像装置に本技術を適用した一例について、図２８から図３１を用いて説明する。
≪固体撮像装置の全体構成≫
まず、固体撮像装置１Ｇの全体構成について説明する。
図２８に示すように、本技術の第７実施形態に係る固体撮像装置１Ｇは、平面視したときの二次元平面形状が方形状の半導体チップ１０２を主体に構成されている。即ち、固体撮像装置１Ｇは半導体チップ１０２に搭載されており、半導体チップ１０２を固体撮像装置１Ｇとみなすことができる。この固体撮像装置１Ｇ（２０１）は、図３３に示すように、光学レンズ２０２を介して被写体からの像光（入射光２０６）を取り込み、撮像面上に結像された入射光２０６の光量を画素単位で電気信号に変換して画素信号として出力する。
図２８に示すように、固体撮像装置１Ｇが搭載された半導体チップ１０２は、互いに直交するＸ方向及びＹ方向を含む二次元平面において、中央部に設けられた方形状の画素アレイ部１０２Ａと、この画素アレイ部１０２Ａの外側に画素アレイ部１０２Ａを囲むようにして設けられた周辺部１０２Ｂとを備えている。
画素アレイ部１０２Ａは、例えば図３３に示す光学レンズ（光学系）２０２により集光される光を受光する受光面である。そして、画素アレイ部１０２Ａには、Ｘ方向及びＹ方向を含む二次元平面において複数の画素１０３が行列状に配置されている。換言すれば、画素１０３は、二次元平面内で互いに直交するＸ方向及びＹ方向のそれぞれの方向に繰り返し配置されている。
図２８に示すように、周辺部１０２Ｂには、複数のボンディングパッド１１４が配置されている。複数のボンディングパッド１１４の各々は、例えば、半導体チップ１０２の二次元平面における４つの辺の各々の辺に沿って配列されている。複数のボンディングパッド１１４の各々は、半導体チップ１０２と外部装置とを電気的に接続する入出力端子として機能する。
＜ロジック回路＞
半導体チップ１０２は、図２９に示すロジック回路１１３を備えている。ロジック回路１１３は、図２９に示すように、垂直駆動回路１０４、カラム信号処理回路１０５、水平駆動回路１０６、出力回路１０７及び制御回路１０８などを含む。ロジック回路１１３は、電界効果トランジスタとして、例えば、ｎチャネル導電型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）及びｐチャネル導電型のＭＯＳＦＥＴを有するＣＭＯＳ（Complementary MOS）回路で構成されている。
垂直駆動回路１０４は、例えばシフトレジスタによって構成されている。垂直駆動回路１０４は、所望の画素駆動線１１０を順次選択し、選択した画素駆動線１１０に画素１０３を駆動するためのパルスを供給し、各画素１０３を行単位で駆動する。即ち、垂直駆動回路１０４は、画素アレイ部１０２Ａの各画素１０３を行単位で順次垂直方向に選択走査し、各画素１０３の光電変換部（光電変換素子）が受光量に応じて生成した信号電荷に基づく画素１０３からの画素信号を、垂直信号線１１１を通してカラム信号処理回路１０５に供給する。
カラム信号処理回路１０５は、例えば画素１０３の列毎に配置されており、１行分の画素１０３から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路１０５は、画素固有の固定パターンノイズを除去するためのＣＤＳ（Correlated Double Sampling：相関２重サンプリング）及びＡＤ（Analog Digital）変換等の信号処理を行う。
水平駆動回路１０６は、例えばシフトレジスタによって構成されている。水平駆動回路１０６は、水平走査パルスをカラム信号処理回路１０５に順次出力することによって、カラム信号処理回路１０５の各々を順番に選択し、カラム信号処理回路１０５の各々から信号処理が行われた画素信号を水平信号線１１２に出力させる。
出力回路１０７は、カラム信号処理回路１０５の各々から水平信号線１１２を通して順次に供給される画素信号に対し、信号処理を行って出力する。信号処理としては、例えば、バッファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
制御回路１０８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路１０４、カラム信号処理回路１０５、及び水平駆動回路１０６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路１０８は、生成したクロック信号や制御信号を、垂直駆動回路１０４、カラム信号処理回路１０５、及び水平駆動回路１０６等に出力する。
＜画素の回路構成＞
図３０に示すように、複数の画素１０３の各々の画素１０３は、光電変換領域１２１及び読出し回路１１５を備えている。光電変換領域１２１は、光電変換部１２４と、転送トランジスタＴＲと、電荷保持領域（フローティングディフュージョン：Floating Diffusion）ＦＤとを備えている。読出し回路１１５は、光電変換領域１２１の電荷保持領域ＦＤと電気的に接続されている。この第７実施形態では、一例として１つの画素１０３に１つの読出し回路１１５を割り与えた回路構成としているが、これに限定されるものではなく、１つの読出し回路１１５を複数の画素１０３で共有する回路構成としてもよい。
図３０に示す光電変換部１２４は、例えばｐｎ接合型のフォトダイオード（ＰＤ）で構成され、受光量に応じた信号電荷を生成する。光電変換部１２４は、カソード側が転送トランジスタＴＲのソース領域と電気的に接続され、アノード側が基準電位線（例えばグランド）と電気的に接続されている。
図３０に示す転送トランジスタＴＲは、光電変換部１２４で光電変換された信号電荷を電荷保持領域ＦＤに転送する。転送トランジスタＴＲのソース領域は光電変換部１２４のカソード側と電気的に接続され、転送トランジスタＴＲのドレイン領域は電荷保持領域ＦＤと電気的に接続されている。そして、転送トランジスタＴＲのゲート電極は、画素駆動線１１０（図２参照）のうちの転送トランジスタ駆動線と電気的に接続されている。
図３０に示す電荷保持領域ＦＤは、光電変換部１２４から転送トランジスタＴＲを介して転送された信号電荷を一時的に保持（蓄積）する。
光電変換部１２４、転送トランジスタＴＲ及び電荷保持領域ＦＤを含む光電変換領域１２１は、後述する第２半導体層としての半導体層１３０（図３１参照）に搭載されている。
図３０に示す読出し回路１１５は、電荷保持領域ＦＤに保持された信号電荷を読み出し、この信号電荷に基づく画素信号を出力する。読出し回路１１５は、これに限定されないが、画素トランジスタとして、例えば、増幅トランジスタＡＭＰと、選択トランジスタＳＥＬと、リセットトランジスタＲＳＴと、を備えている。これらのトランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ）、及び上述の転送トランジスタＴＲの各々は、電界効果トランジスタとして、例えば、ＭＯＳＦＥＴで構成されている。また、これらのトランジスタとしては、ＭＩＳＦＥＴでも構わない。
図３０に示すように、増幅トランジスタＡＭＰは、ソース領域が選択トランジスタＳＥＬのドレイン領域と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及びリセットトランジスタＲＳＴのドレイン領域と電気的に接続されている。そして、増幅トランジスタＡＭＰのゲート電極は、電荷保持領域ＦＤ及びリセットトランジスタＲＳＴのソース領域と電気的に接続されている。
選択トランジスタＳＥＬは、ソースが垂直信号線１１１（ＶＳＬ）と電気的に接続され、ドレイン領域が増幅トランジスタＡＭＰのソース領域と電気的に接続されている。そして、選択トランジスタＳＥＬのゲート電極は、画素駆動線１１０（図２参照）のうちの選択トランジスタ駆動線と電気的に接続されている。
リセットトランジスタＲＳＴは、ソース領域が電荷保持領域ＦＤ及び増幅トランジスタＡＭＰのゲート電極と電気的に接続され、ドレイン領域が電源線Ｖｄｄ及び増幅トランジスタＡＭＰのドレイン領域と電気的に接続されている。そして、リセットトランジスタＲＳＴのゲート電極は、画素駆動線１１０（図２９参照）のうちのリセットトランジスタ駆動線と電気的に接続されている。
転送トランジスタＴＲは、転送トランジスタＴＲがオン状態となると、光電変換部１２４で生成された信号電荷を電荷保持領域ＦＤに転送する。
リセットトランジスタＲＳＴは、リセットトランジスタＲＳＴがオン状態となると、電荷保持領域ＦＤの電位（信号電荷）を電源線Ｖｄｄの電位にリセットする。選択トランジスタＳＥＬは、読出し回路１１５からの画素信号の出力タイミングを制御する。
増幅トランジスタＡＭＰは、画素信号として、電荷保持領域ＦＤに保持された信号電荷のレベルに応じた電圧の信号を生成する。増幅トランジスタＡＭＰは、ソースフォロア型のアンプを構成しており、光電変換部１２４で生成された信号電荷のレベルに応じた電圧の画素信号を出力するものである。増幅トランジスタＡＭＰは、選択トランジスタＳＥＬがオン状態となると、電荷保持領域ＦＤの電位を増幅して、その電位に応じた電圧を、垂直信号線１１１（ＶＳＬ）を介してカラム信号処理回路１０５に出力する。
この第７実施形態に係る固体撮像装置１Ｇの動作時には、画素１０３の光電変換部１２４で生成された信号電荷が画素１０３の転送トランジスタＴＲを介して電荷保持領域ＦＤに保持（蓄積）される。そして、電荷保持領域ＦＤに保持された信号電荷が読出し回路１１５により読み出されて、読出し回路１１５の増幅トランジスタＡＭＰのゲート電極に印加される。読出し回路１１５の選択トランジスタＳＥＬのゲート電極には水平ラインの選択用制御信号が垂直シフトレジスタから与えられる。そして、選択用制御信号をハイ（Ｈ）レベルにすることにより、選択トランジスタＳＥＬが導通し、増幅トランジスタＡＭＰで増幅された、電荷保持領域ＦＤの電位に対応する電流が垂直信号線１１１に流れる。また、読出し回路１１５のリセットトランジスタＲＳＴのゲート電極に印加するリセット用制御信号をハイ（Ｈ）レベルにすることにより、リセットトランジスタＲＳＴが導通し、電荷保持領域ＦＤに蓄積された信号電荷をリセットする。
なお、選択トランジスタＳＥＬは、必要に応じて省略してもよい。選択トランジスタＳＥＬを省略する場合は、増幅トランジスタＡＭＰのソース領域が垂直信号線１１１（ＶＳＬ）と電気的に接続される。
≪固体撮像装置の縦断面構造≫
次に、半導体チップ１０２（固体撮像装置１Ｇ）の縦断面構造について、図３１を用いて説明する。図３１は、図２８の画素アレイ部における縦断面構造を示す模式的縦断面図であり、図面を見易くするため、図２８に対して上下が反転している。
＜半導体チップ＞
図３１に示すように、半導体チップ１０２は、厚さ方向（Ｚ方向）において互いに反対側に位置する第１の面Ｓ１及び第２の面Ｓ２を有する半導体層１３０と、この半導体層１３０の第１の面Ｓ１側に設けられた絶縁層１３１と、この絶縁層１３１の半導体層１３０側とは反対側に設けられた絶縁層１０と、を備えている。
また、半導体チップ１０２は、半導体層１３０の第２の面Ｓ２側に、この第２の面Ｓ２側から順次積層された平坦化層１４１、カラーフィルタ層１４２及びレンズ層１４３などを備えている。
半導体層１３０は、例えば単結晶シリコンで構成されている。
平坦化層１４１は、例えば酸化シリコン膜で構成されている。そして、平坦化層１４１は、半導体層１３０の第２の面Ｓ２（光入射面）側が凹凸のない平坦面となるように、画素アレイ部２Ａにおいて、半導体層１３０の第２の面Ｓ２側の全体を覆っている。
カラーフィルタ層１４２には、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）などのカラーフィルタが画素１０３毎に設けられ、半導体チップ１０２の光入射面側から入射した入射光を色分離する。
レンズ層１４３には、照射光を集光し、集光した光を光電変換領域１２１に効率良く入射させるマイクロレンズが画素１０３毎に設けられている。
図３１に示すように、この第７実施形態の絶縁層１０は、上述の第１実施形態の図２に示す絶縁層１０と同様の構成になっており、半導体層３と、この半導体層３にチャネル形成部１６が設けられた電界効果トランジスタＱａとを包含している。
ここで、この第７実施形態では、半導体層３が本技術の「第１半導体層」の一具体例に相当し、半導体層１３０が本技術の「第２半導体層」の一具体例に相当する。
半導体層１３０は、半導体層３の上方又は下方に配置されている。この第７実施形態では、半導体層３の下方に半導体層１３０が配置されている。即ち、半導体チップ１０２は、半導体層１３０と半導体層３とを、各々の厚さ方向（Ｚ方向）に積層した２段階構造になっている。
この第７実施形態において、図３０に示す光電変換部１２４、転送トランジスタＴＲ及び電荷保持領域ＦＤの各々は、図３１に示す半導体層１３０に設けられている。一方、図３０に示す読出し回路１１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ）のの各々は、図３１に示す電界効果トランジスタＱａで構成されている。図３１では、一例として、電界効果トランジスタＱａで構成された増幅トランジスタＡＭＰを図示している。
この第７実施形態に係る固体撮像装置１Ｇは、読出し回路１１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ）の各々が電界効果トランジスタＱａで構成されている。
したがって、この第７実施形態に係る固体撮像装置１Ｇにおいても、上述の第１実施形態に係る半導体装置１Ａと同様の効果がえられる。
また、半導体層１３０に光電変換部１２４、転送トランジスタＴＲ及び電荷保持領域ＦＤの各々を形成し、この半導体層１３０に半導体層３を積層して電界効果トランジスタＱａを形成する際、一対の主電極領域の活性化アニールを省略できるため、サーマルバジェット（熱履歴）を低減することができ、半導体層１３０に設けられた光電変換部１２４、転送トランジスタＴＲ及び電荷保持領域ＦＤなどへの影響を抑制することができる。
なお、読出し回路１１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ）の少なくとも何れか１つを電界効果トランジスタＱａで構成してもよい。
また、読出し回路１１５に含まれる画素トランジスタ（ＡＭＰ，ＳＥＬ，ＲＳＴ）の各々は、上述の第２実施形態の図１４に示す電界効果とランジスＱｂ、上述の第３実施形態の図１９に示す電界効果トランジスタＱｃ、上述の第４実施形態の図２３に示す電界効果トランジスタＱｄ、上述の第５実施形態の図２６に示す電界効果トランジスタＱｅ、上述の第６実施形態の図２７に示す電界効果トランジスタＱｆの何れかで構成してもよい。
≪第８実施形態≫
上述の第１実施形態から第７実施形態では、頭部７ａと、２つの脚部７ｂ１及び７ｂ２とを含むゲート電極７について説明した。しかしながら、ゲート電極７の脚部は２つに限定されるものではなく、図３２に示すように、３つの脚部７ｂ１，７ｂ２，７ｂ３を含むゲート電極７であってもよく、また、図示していないが、４つ以上の脚部を含むゲート電極７であってもよい。この場合、半導体層３の数は、ゲート電極７の脚部の数をｎとしたとき、ｎ－１となる。この場合においても、本技術を適用することができる。図３２では、一例として、電界効果トランジスタＱａを図示している。
〔第９実施形態〕
≪電子機器への応用例≫
本技術（本開示に係る技術）は、例えば、デジタルスチルカメラ、デジタルビデオカメラ等の撮像装置、撮像機能を備えた携帯電話機、又は、撮像機能を備えた他の機器といった各種の電子機器に適用することができる。
図３３は、本技術の第９実施形態に係る電子機器（例えば、カメラ）の概略構成を示す図である。
図３３に示すように、電子機器２００は、固体撮像装置２０１と、光学レンズ２０２と、シャッタ装置２０３と、駆動回路２０４と、信号処理回路２０５とを備えている。この電子機器２００は、固体撮像装置２０１として、本技術の第７実施形態に係る固体撮像装置１Ｇを電子機器（例えばカメラ）に用いた場合の実施形態を示す。
光学レンズ２０２は、被写体からの像光（入射光２０６）を固体撮像装置２０１の撮像面上に結像させる。これにより、固体撮像装置２０１内に一定期間にわたって信号電荷が蓄積される。シャッタ装置２０３は、固体撮像装置２０１への光照射期間及び遮光期間を制御する。駆動回路２０４は、固体撮像装置２０１の転送動作及びシャッタ装置２０３のシャッタ動作を制御する駆動信号を供給する。駆動回路２０４から供給される駆動信号（タイミング信号）により、固体撮像装置２０１の信号転送を行なう。信号処理回路２０５は、固体撮像装置２０１から出力される信号（画素信号）に各種信号処理を行う。信号処理が行われた映像信号は、メモリ等の記憶媒体に記憶され、或いはモニタに出力される。
このような構成により、第９実施形態の電子機器２００では、固体撮像装置２０１において光反射抑制部により、遮光膜や、空気層と接する絶縁膜での光反射が抑制させているため、フレを抑制することができ、画質の向上を図ることができる。
なお、上述の実施形態の固体撮像装置を適用できる電子機器２００としては、カメラに限られるものではなく、他の電子機器にも適用することができる。例えば、携帯電話機やタブレット端末等のモバイル機器向けカメラモジュール等の撮像装置に適用してもよい。
また、本技術は、上述したイメージセンサとしての固体撮像装置の他、ＴｏＦ（Ｔime of Ｆlight）センサと呼称され、距離を測定する測定する測距センサなども含む光検出装置全般に適用することができる。測距センサは、物体に向かって照射光を発光し、その照射光が物体の表面で反射されて返ってくる反射光を検出し、照射光が発光されてから反射光が受光されるまでの飛行時間に基づいて物体までの距離を算出するセンサである。この測距センサの素子分離領域の構造として、上述した素子分離領域の構造を採用することができる。
≪その他の実施形態≫
上述の第１実施形態から第７実施形態では、Ｘ方向に延伸する直方体の半導体層３にチャネル形成部１６が設けられた電界効果トランジスタＱａからＱｆについて説明した。しかしながら、本技術は直方体の半導体層３に限定されるものではない。
例えば、図３４Ａに示すように、平面形状がＬ字形状で構成された半導体層３の隅角部３ｍにチャネル形成部１６及びゲート電極７が設けられた電界効果トランジスタＱａに本技術を適用することができる。この場合、一対の主電極領域１５ａと１５ｂの間の距離ｄ１は、Ｘ方向に沿う距離と、Ｙ方向に沿う距離とを含む。そして、チャネル長も、Ｘ方向に沿う距離と、Ｙ方向に沿う距離とを含む。そして、半導体層３は、Ｘ方向に延伸する第１部分と、この第１部分の一端側からＹ方向に延伸する第２部分とを含む。
また、図３４Ｂに示すように、平面形状がＬ字形状で構成された半導体層３の隅角部３ｍにチャネル形成部１６及びゲート電極７が設けられた電界効果トランジスタＱｂに本技術を適用することができる。この場合、一対のチャネル形成領域の１４ａと１４ｂとの間の距離ｄ２は、Ｘ方向に沿う距離と、Ｙ方向に沿う距離とを含む。そして、チャネル長も、Ｘ方向に沿う距離と、Ｙ方向に沿う距離とを含む。そして、半導体層３は、Ｘ方向に延伸する第１部分と、この第１部分の一端側からＹ方向に延伸する第２部分とを含む。
また、図示していないが、電界効果トランジスタＱｃ、Ｑｄ、Ｑｅ、Ｑｆを半導体層３の隅角部３ｍに配置した場合においても、本技術を適用することができる。
また、図示していないが、半導体層をエッチングして形成された突起部の上面部及び側面部に亘ってゲート電極が設けられた電界効果トランジスタにおいても本技術を適用することができる。
なお、本技術は、以下のような構成としてもよい。
（１）
上面部、下面部及び側面部を有する半導体層と、
前記半導体層にチャネル形成部が設けられた電界効果トランジスタと、
を備え、
前記電界効果トランジスタは、
前記半導体層のチャネル形成部にゲート絶縁膜を介して前記半導体層の前記上面部及び前記側面部に亘って設けられたゲート電極と、
前記チャネル形成部のチャネル長方向において前記半導体層の外側に前記チャネル形成部を挟んで互いに離間して設けられた一対の主電極領域と、
を備え、
前記一対の主電極領域の各々が、前記半導体層の前記側面部と接して設けられ、かつ前記半導体層とは層が異なる導体層を含む、半導体装置。
（２）
前記導体層は、前記半導体層の前記側面部の前記上面部側から下面部側に亘って前記半導体層と接している、上記（１）に記載の半導体装置。
（３）
前記導体層は、前記半導体層とは結晶性が異なっている、上記（１）又は（２）に記載の半導体装置。
（４）
前記導体層は、不純物が導入された非晶質、又は多結晶の半導体膜である、上記（１）から（４）の何れかに記載の半導体装置。
（５）
前記導体層は、前記半導体層と共有結合され、かつ不純物が導入されたエピタキシャル層である、上記（１）又は（２）に記載の半導体装置。
（６）
前記チャネル形成部のチャネル幅方向において前記導体層の幅は、前記半導体層の幅よりも広い、上記（１）から（５）の何れかに記載の半導体装置。
（７）
前記導体層は、前記半導体層の前記下面部よりも下方に突出している、上記（１）から（６）の何れかに記載の半導体装置。
（８）
前記導体層は、前記半導体層の前記上面部よりも上方に突出している、上記（１）から（７）の何れかに記載の半導体装置。
（９）
前記導体層の厚さは、前記半導体層の厚さよりも厚い、上記（１）から（８）の何れかに記載の半導体装置。
（１０）
前記導体層は、前記半導体層の前記下面部と同一側での不純物濃度が１Ｅ＋１７ｃｍ－３以上である、上記（４）から（９）の何れかに記載の半導体装置。
（１１）
前記電界効果トランジスタは、前記チャネル形成部を挟んで前記半導体層の両端側に前記導体層と接して設けられ、かつ半導体領域からなる一対のエクステンション領域を更に備えている、上記（１）から（１０）の何れかに記載の半導体装置。
（１２）
前記電界効果トランジスタは、前記チャネル形成部を挟んで前記半導体層の両端側に前記導体層と接して設けられ、かつ半導体領域からなる一対のエクステンション領域を更に備え、
前記一対のエクステンション領域の各々の不純物濃度は、前記チャネル形成部の不純物濃度よりも高く、かつ前記導体層の不純物濃度よりも低い、上記（４）から（１０）の何れかに記載の半導体装置。
（１３）
前記電界効果トランジスタは、前記ゲート電極の側壁に設けられたサイドウォールスペーサを更に備え、
前記導体層と前記半導体層との境界部は、平面視で前記サイドウォールスペーサと重畳している、上記（１）から（１２）の何れかに記載の半導体装置。
（１４）
前記電界効果トランジスタは、前記ゲート電極の側壁に設けられたサイドウォールスペーサを更に備え、
前記導体層と前記導体層との境界部は、平面視で前記サイドウォールスペーサの外側に位置している、上記（１）から（１２）の何れかに記載の半導体装置。
（１５）
前記半導体層の厚さは、前記ゲート電極のゲート長よりも厚い、上記（１）から（１４）の何れかに記載の半導体装置。
（１６）
前記半導体層の前記下面部側に設けられた絶縁膜を含む絶縁層を更に備え、
前記絶縁層は、前記半導体層及び前記電界効果トランジスタを包含し、
前記導体層は、前記絶縁層の掘り込み部に設けられている、上記（１）から（１４）の何れかに記載の半導体装置。
（１７）
光電変換素子と、前記光電変換素子で光電変換された信号電荷を読み出す読出し回路とを更に備え、
前記読出し回路に含まれる複数のトランジスタのうちの少なくとも１つが前記電界効果トランジスタで構成されている、上記（１）から（１６）の何れかに記載の半導体装置。
（１８）
前記半導体層を第１半導体層とし、
前記第１半導体層の上方又は下方に配置され、かつ前記光電変換素子が設けられた第２半導体層を更に備えている、上記（１７）に記載の半導体装置。
（１９）
半導体装置と、
被写体からの像光を前記半導体装置の撮像面上に結像させる光学レンズと、
前記半導体層から出力される信号に信号処理を行う信号処理回路と、
を備え、
前記半導体装置は、
上面部、下面部及び側面部を有する半導体層と、
前記半導体層にチャネル形成部が設けられた電界効果トランジスタと、
を備え、
前記電界効果トランジスタは、
前記半導体層のチャネル形成部にゲート絶縁膜を介して前記半導体層の前記上面部及び前記側面部に亘って設けられたゲート電極と、
前記チャネル形成部のチャネル長方向において前記半導体層の両端の外側に前記チャネル形成部を挟んで設けられた一対の主電極領域と、
を備え、
前記一対の主電極領域の各々が、前記半導体層の前記側面部と接して設けられ、かつ前記半導体層とは層が異なる導体層を含む、電子機器。
本技術の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本技術が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本技術の範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ，１Ｆ…半導体装置
１Ｇ…固体撮像装置
２…第１絶縁膜（ベース絶縁膜）
３…半導体層（第１半導体層）
３ａ…上面部
３ｂ…下面部
３ｃ１，３ｃ２，３ｃ３，３ｃ４…側面部
４…第２絶縁膜（包囲絶縁膜）
５…掘り込み部（ゲート電極用掘り込み部）
６…ゲート絶縁膜
７…ゲート電極
７ａ…頭部（第１部分）
７ｂ１，７ｂ２，７ｂ３…脚部（第２部分）
８…サイドウォールスペーサ
９…第３絶縁膜（被覆絶縁膜）
１０…絶縁層（包含絶縁層）
１１ａ，１１ｂ…掘り込み部（主電極用掘り込み部）
１３ａ，１３ｂ…半導体膜（導体層）
１３ａ１，１３ｂ１…境界部
１４ａ，１４ｂ…エクステンション領域
１５ａ，１５ｂ…主電極領域
１６…チャネル形成部（チャネル領域）
１７ａ，１７ｂ…配線
１９ａ，１９ｂ…主電極領域
２１ａ，２１ｂ…主電極領域
２２ａ，２２ｂ…エピタキシャル成長層
２３ａ，２３ｂ…充填層
１０２…半導体チップ
１０２Ａ…画素アレイ部
１０２Ｂ…周辺部
１０３…画素
１０４…垂直駆動回路
１０５…カラム信号処理回路
１０６…水平駆動回路
１０７…出力回路
１０８…制御回路
１１０…画素駆動線
１１１…垂直信号線
１１３…ロジック回路
１１４…ボンディングパッド
１１５…読出し回路
１３０…半導体層（第２半導体層）
１３１…配線層
１４１…平坦化層
１４２…フィルタ層
１４３…レンズ層
２００…電子機器
２０１…固体撮像装置
２０２…光学レンズ
２０３…シャッタ装置
２０４…駆動回路
２０５…信号処理回路
２０６…入射光
W.Xiong,et.al.,"Full/partial depletion effects in FinFETs",IEEE International SOI Conference,10/4,2004

Claims (19)

  1. 上面部、下面部及び側面部を有する半導体層と、
    前記半導体層にチャネル形成部が設けられた電界効果トランジスタと、
    を備え、
    前記電界効果トランジスタは、
    前記半導体層のチャネル形成部にゲート絶縁膜を介して前記半導体層の前記上面部及び前記側面部に亘って設けられたゲート電極と、
    前記チャネル形成部のチャネル長方向において前記半導体層の外側に前記チャネル形成部を挟んで互いに離間して設けられた一対の主電極領域と、
    を備え、
    前記一対の主電極領域の各々が、前記半導体層の前記側面部と接して設けられ、かつ前記半導体層とは層が異なる導体層を含む、半導体装置。
  2. 前記導体層は、前記半導体層の前記側面部の前記上面部側から下面部側に亘って前記半導体層と接している、請求項１に記載の半導体装置。
  3. 前記導体層は、前記半導体層とは結晶性が異なっている、請求項１に記載の半導体装置。
  4. 前記導体層は、不純物が導入された非晶質、又は多結晶の半導体膜である、請求項１に記載の半導体装置。
  5. 前記導体層は、前記半導体層と共有結合され、かつ不純物が導入されたエピタキシャル層である、請求項１に記載の半導体装置。
  6. 前記チャネル形成部のチャネル幅方向において前記導体層の幅は、前記半導体層の幅よりも広い、請求項１に記載の半導体装置。
  7. 前記導体層は、前記半導体層の前記下面部よりも下方に突出している、請求項１に記載の半導体装置。
  8. 前記導体層は、前記半導体層の前記上面部よりも上方に突出している、請求項１に記載の半導体装置。
  9. 前記導体層の厚さは、前記半導体層の厚さよりも厚い、請求項１に記載の半導体装置。
  10. 前記導体層は、前記半導体層の前記下面部と同一側での不純物濃度が１Ｅ＋１７ｃｍ－３以上である、請求項４又は請求項５に記載の半導体装置。
  11. 前記電界効果トランジスタは、前記チャネル形成部を挟んで前記半導体層の両端側に前記導体層と接して設けられ、かつ半導体領域からなる一対のエクステンション領域を更に備えている、請求項１に記載の半導体装置。
  12. 前記電界効果トランジスタは、前記チャネル形成部を挟んで前記半導体層の両端側に前記導体層と接して設けられ、かつ半導体領域からなる一対のエクステンション領域を更に備え、
    前記一対のエクステンション領域の各々の不純物濃度は、前記チャネル形成部の不純物濃度よりも高く、かつ前記導体層の不純物濃度よりも低い、請求項４又は請求項５に記載の半導体装置。
  13. 前記電界効果トランジスタは、前記ゲート電極の側壁に設けられたサイドウォールスペーサを更に備え、
    前記導体層と前記半導体層との境界部は、平面視で前記サイドウォールスペーサと重畳している、請求項１に記載の半導体装置。
  14. 前記電界効果トランジスタは、前記ゲート電極の側壁に設けられたサイドウォールスペーサを更に備え、
    前記導体層と前記導体層との境界部は、平面視で前記サイドウォールスペーサの外側に位置している、請求項１に記載の半導体装置。
  15. 前記半導体層の厚さは、前記チャネル長よりも厚い、請求項１に記載の半導体装置。
  16. 前記半導体層の前記下面部側に設けられた絶縁膜を含む絶縁層を更に備え、
    前記絶縁層は、前記半導体層及び前記電界効果トランジスタを包含し、
    前記導体層は、前記絶縁層の掘り込み部に設けられている、請求項１に記載の半導体装置。
  17. 光電変換素子と、前記光電変換素子で光電変換された信号電荷を読み出す読出し回路とを更に備え、
    前記読出し回路に含まれる複数のトランジスタのうちの少なくとも１つが前記電界効果トランジスタで構成されている、請求項１に記載の半導体装置。
  18. 前記半導体層を第１半導体層とし、
    前記第１半導体層の上方又は下方に配置され、かつ前記光電変換素子が設けられた第２半導体層を更に備えている、請求項１７に記載の半導体装置。
  19. 半導体装置と、
    被写体からの像光を前記半導体装置の撮像面上に結像させる光学レンズと、
    前記半導体層から出力される信号に信号処理を行う信号処理回路と、
    を備え、
    前記半導体装置は、
    上面部、下面部及び側面部を有する半導体層と、
    前記半導体層にチャネル形成部が設けられた電界効果トランジスタと、
    を備え、
    前記電界効果トランジスタは、
    前記半導体層のチャネル形成部にゲート絶縁膜を介して前記半導体層の前記上面部及び前記側面部に亘って設けられたゲート電極と、
    前記チャネル形成部のチャネル長方向において前記半導体層の両端の外側に前記チャネル形成部を挟んで設けられた一対の主電極領域と、
    を備え、
    前記一対の主電極領域の各々が、前記半導体層の前記側面部と接して設けられ、かつ前記半導体層とは層が異なる導体層を含む、電子機器。

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JP2008028263A (ja) * 2006-07-24 2008-02-07 Toshiba Corp 半導体装置
JPWO2013094430A1 (ja) * 2011-12-19 2015-04-27 ソニー株式会社 固体撮像装置、固体撮像装置の製造方法、および電子機器
US10985278B2 (en) * 2015-07-21 2021-04-20 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
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