JP2023056764A - 積層セラミック電子部品及び回路基板 - Google Patents

Abstract

【課題】導電性樹脂層を有する外部電極を備える場合にも、金属イオンのマイグレーションを抑制でき、かつ良好な導電性を有する積層セラミック電子部品等を提供する。【解決手段】積層セラミック電子部品は、略直方体状のセラミック素体と、一対の外部電極と、を具備する。一対の外部電極は、下地層と、導電性樹脂層と、第１導電体層と、第２導電体層と、をそれぞれ有し、端面から主面に沿って延出する。導電性フィラーは、銀で構成されコア部を覆う銀コーティング膜と、を含む。第１軸及び第２軸に平行な断面において、外部電極の所定の範囲を通る第１軸方向に平行な直線を引き、直線に沿った第１導電体層の厚みを導電体厚みとし、直線が通る全ての導電性フィラーの、銀コーティング膜の直線に沿った長さの総和を銀コーティング総厚みとした場合に、銀コーティング総厚みに対する導電体厚みの比率が、２以上１０以下である。【選択図】図６

Description

本発明は、積層セラミック電子部品及び回路基板に関する。

積層セラミックコンデンサ等の積層セラミック電子部品は、自動車の電子制御化の流れによって、車載機器にも広く用いられている。例えば車載機器では、積層セラミック電子部品を搭載した回路基板が、振動や温度変化の大きい環境に配置される。振動や温度変化によって回路基板が撓み変形した場合、積層セラミック電子部品にも応力が発生する。例えば特許文献１には、この応力に起因するコンデンサ本体のクラックの発生を抑制する等の観点から、導電性のエポキシ系熱硬化性樹脂層を有する外部電極を備えた積層セラミック電子部品が開示されている。

特開平１１－１６２７７１号公報

さらに、例えば車載機器では、湿度が非常に高く、積層セラミック電子部品の表面に結露が発生するような環境にもなり得る。この場合、当該表面に付着した水が外部電極内に浸入し、熱硬化性樹脂層に含まれる金属粉末から銀などがイオン化して溶け出すことがある。これにより、金属イオンが積層セラミック電子部品の表面を移動する、いわゆるマイグレーションが発生する。マイグレーションが発生した場合、金属イオンの影響により、積層セラミック電子部品の絶縁抵抗が低下し、絶縁不良が生じる。

金属粉末の材料としては、マイグレーションの発生は抑制しつつも、銀のような良好な導電性を有することが求められる。

以上のような事情に鑑み、本発明の目的は、導電性樹脂層を有する外部電極を備える場合にも、金属イオンのマイグレーションを抑制でき、かつ良好な導電性を有する積層セラミック電子部品及び回路基板を提供することにある。

上記目的を達成するため、本発明の一形態に係る積層セラミック電子部品は、略直方体状のセラミック素体と、一対の外部電極と、を具備する。
前記セラミック素体は、第１軸に垂直な一対の主面と、前記第１軸に直交する第２軸に垂直な一対の端面と、前記第１軸及び前記第２軸に直交する第３軸に垂直な一対の側面と、前記端面に引き出された複数の内部電極と、を有する。
前記一対の外部電極は、下地層と、導電性樹脂層と、第１導電体層と、第２導電体層と、をそれぞれ有し、前記端面から前記主面に沿って延出する。
前記下地層は、前記端面を覆う。
前記導電性樹脂層は、熱硬化性樹脂と、前記熱硬化性樹脂内に散在する複数の導電性フィラーと、を含み、前記下地層を覆う。
前記第１導電体層は、前記導電性樹脂層上に配置される。
前記第２導電体層は、錫を主成分として含み、前記第１導電体層上に配置される。
前記下地層は、前記主面上の前記第２軸方向内側に位置する下地端部を含む。
前記導電性樹脂層は、前記主面上において、前記下地端部から前記第２軸方向内側に延びる延出部を含む。
前記導電性フィラーは、コア部と、銀で構成され前記コア部を覆う銀コーティング膜と、を含む。
前記外部電極の前記第３軸方向における中央部を通り、前記第１軸及び前記第２軸に平行な断面において、
前記下地端部から前記第２軸方向内側に、前記延出部の前記第２軸方向における寸法の１／２以上２／３以下離れた範囲を通る、前記第１軸方向に平行な仮想的な直線を引き、
前記直線に沿った前記第１導電体層の厚みを導電体厚みとし、前記直線が通る全ての前記導電性フィラーの、前記銀コーティング膜の前記直線に沿った長さの総和を銀コーティング総厚みとした場合に、
前記銀コーティング総厚みに対する前記導電体厚みの比率が、２以上１０以下である。

この構成では、導電性フィラーが銀コーティング膜を含むことから、導電性フィラーが良好な導電性を維持しつつも、導電性フィラーにおける銀の含有量を低減することができる。また、銀コーティング総厚みに対する導電体厚みの比率を２以上１０以下とすることで、外部電極の良好な導電性を維持しつつ、銀イオンのマイグレーションを効果的に抑制することができる。

例えば、前記導電体厚みは、１μｍ以上１０μｍ以下であってもよく、３μｍ以上１０μｍ以下であってもよい。
また、前記銀コーティング総厚みは、０．５μｍ以上２．０μｍ以下であってもよく、１．０μｍ以上１．５μｍ以下であってもよい。
また、前記銀コーティング総厚みに対する前記導電体厚みの比率が、３以上５以下であってもよい。

前記導電性フィラーの前記コア部は、主成分として銅又は銅合金を含んでいてもよい。これにより、コストを低減でき、かつ、高い導電性を得られる。

前記第１導電体層は、主成分としてニッケル又はニッケル合金を含んでいてもよい。これにより、実装時における半田の濡れ性を高め、かつ、耐環境性を高めることができる。

前記下地層は、主成分として銅を含んでいてもよい。これにより、セラミック素体に対する応力を低減できるとともに、等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）を低減できる。
あるいは、前記下地層は、ニッケルを主成分とした焼結金属膜の上に銅のメッキ層を形成した２層構造であってもよい。これにより、セラミック素体上に配置される焼結金属膜と、ニッケルが用いられやすい内部電極との接続性が良好となる。また、ニッケルを主成分とした焼結金属膜の上に銅のメッキ層を形成することで、導電性樹脂層との電気的な接続信頼性を高めることができる。

前記積層セラミック電子部品は、前記第２軸方向における長さ寸法が１．０ｍｍ以下、前記第３軸方向における幅寸法が０．５ｍｍ以下、前記第１軸方向における高さ寸法が０．５ｍｍ以下のサイズであってもよい。
さらに、前記積層セラミック電子部品は、前記長さ寸法が０．４ｍｍ以下、前記幅寸法が０．２ｍｍ以下、前記高さ寸法が０．２ｍｍ以下のサイズであってもよい。
これにより、積層セラミック電子部品を小型化でき、基板上に高密度に実装することができる。

本発明の他の形態に係る回路基板は、積層セラミック電子部品と、接続電極を有する実装基板と、を具備する。
積層セラミック電子部品は、略直方体状のセラミック素体と、一対の外部電極と、を備える。
前記セラミック素体は、第１軸に垂直な一対の主面と、前記第１軸に直交する第２軸に垂直な一対の端面と、前記第１軸及び前記第２軸に直交する第３軸に垂直な一対の側面と、前記端面に引き出された複数の内部電極と、を有する。
前記一対の外部電極は、下地層と、導電性樹脂層と、第１導電体層と、第２導電体層と、をそれぞれ有し、前記端面から前記主面に沿って延出する。
前記下地層は、前記端面を覆う。
前記導電性樹脂層は、熱硬化性樹脂と、前記熱硬化性樹脂内に散在する複数の導電性フィラーと、を含み、前記下地層を覆う。
前記第１導電体層は、前記導電性樹脂層上に配置される。
前記第２導電体層は、錫を主成分として含み、前記第１導電体層上に配置される。
前記下地層は、前記主面上の前記第２軸方向内側に位置する下地端部を含む。
前記導電性樹脂層は、前記主面上において、前記下地端部から前記第２軸方向内側に延びる延出部を含む。
前記導電性フィラーは、コア部と、銀で構成され前記コア部を覆う銀コーティング膜と、を含む。
前記外部電極の前記第３軸方向における中央部を通り、前記第１軸及び前記第２軸に平行な断面において、
前記下地端部から前記第２軸方向内側に、前記延出部の前記第２軸方向における寸法の１／２以上２／３以下離れた範囲を通る、前記第１軸方向に平行な仮想的な直線を引き、
前記直線に沿った前記第１導電体層の厚みを導電体厚みとし、前記直線が通る全ての前記導電性フィラーの、前記銀コーティング膜の前記直線に沿った長さの総和を銀コーティング総厚みとした場合に、
前記銀コーティング総厚みに対する前記導電体厚みの比率が、２以上１０以下である。

本発明によれば、導電性樹脂層を有する外部電極を備える場合にも、金属イオンのマイグレーションを抑制でき、かつ良好な導電性を有する積層セラミック電子部品及び回路基板を提供することができる。

本発明の一実施形態に係る積層セラミックコンデンサの斜視図である。 上記積層セラミックコンデンサの図１のＡ－Ａ'線に沿った断面図である。 上記積層セラミックコンデンサの図１のＢ－Ｂ'線に沿った断面図である。 上記積層セラミックコンデンサが実装された回路基板の断面図である。 図２の部分拡大図である。 図５の部分拡大図である。

以下、図面を参照しながら、本発明の実施形態を説明する。
図面には、適宜相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は全図において共通である。

［積層セラミックコンデンサ１０の基本構成］
図１～３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ－Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ－Ｂ'線に沿った断面図である。

積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１３ａと、第２外部電極１３ｂと、を備える。セラミック素体１１の表面は、Ｘ軸に垂直な第１及び第２端面Ｅ１，Ｅ２と、Ｙ軸に垂直な第１及び第２側面Ｓ１，Ｓ２と、Ｚ軸に垂直な第１及び第２主面Ｍ１，Ｍ２と、を有する。つまり、セラミック素体１１は、略直方体状である。セラミック素体１１は面取りされ、各面を接続する稜部が丸みを帯びた曲面で構成されていることが好ましい。

積層セラミックコンデンサ１０の寸法は、特に限定されないが、例えば以下の範囲を採り得る。積層セラミックコンデンサ１０のＸ軸方向における最大寸法（長さ寸法）は、例えば、０．２５ｍｍ以上４．５ｍｍ以下である。積層セラミックコンデンサ１０のＹ軸方向における最大寸法（幅寸法）は、例えば、０．１２５ｍｍ以上３．２ｍｍ以下である。積層セラミックコンデンサ１０のＺ軸方向における最大寸法（高さ寸法）は、例えば、０．１２５ｍｍ以上３．２ｍｍ以下である。積層セラミックコンデンサ１０は、例えば、長さ寸法が０．２５ｍｍ、幅寸法が０．１２５ｍｍ、高さ寸法が０．１２５ｍｍのサイズ、又は長さ寸法が０．４ｍｍ、幅寸法が０．２ｍｍ、高さ寸法が０．２ｍｍのサイズ、又は長さ寸法が０．６ｍｍ、幅寸法が０．３ｍｍ、高さ寸法が０．３ｍｍのサイズ、又は長さ寸法が１．０ｍｍ、幅寸法が０．５ｍｍ、高さ寸法が０．５ｍｍのサイズ、又は長さ寸法が１．６ｍｍ、幅寸法が０．８ｍｍ、高さ寸法が０．８ｍｍのサイズ、又は長さ寸法が２．０ｍｍ、幅寸法が１．２５ｍｍ、高さ寸法が１．２５ｍｍのサイズ、又は長さ寸法が３．２ｍｍ、幅寸法が１．６ｍｍ、高さ寸法が１．６ｍｍのサイズ、又は長さ寸法が４．５ｍｍ、幅寸法が３．２ｍｍ、高さ寸法が３．２ｍｍのサイズを有する。

積層セラミックコンデンサ１０では、第１外部電極１３ａがセラミック素体１１の第１端面Ｅ１を覆い、第２外部電極１３ｂがセラミック素体１１の第２端面Ｅ２を覆っている。外部電極１３ａ，１３ｂは、セラミック素体１１を挟んでＸ軸方向に対向し、積層セラミックコンデンサ１０の端子として機能する。

外部電極１３ａ，１３ｂは、セラミック素体１１の端面Ｅ１，Ｅ２各々から主面Ｍ１，Ｍ２及び側面Ｓ１，Ｓ２に沿ってＸ軸方向内側にそれぞれ延出している。これにより、端部外部電極１３ａ，１３ｂでは、図２に示すＸ－Ｚ平面に平行な断面、及びＸ－Ｙ平面に平行な断面がいずれもＵ字状となっている。
なお、「Ｘ軸方向内側」とは、積層セラミックコンデンサ１０をＸ軸方向に２等分する仮想的なＹ－Ｚ平面に近づく側を意味する。一方、「Ｘ軸方向外側」とは、当該Ｙ－Ｚ平面から遠ざかる側を意味する。

セラミック素体１１は、誘電体セラミックスで形成されている。セラミック素体１１は、例えば、セラミックスラリーをシート状に成形したセラミックグリーンシートの積層体を焼成することで形成される。

セラミック素体１１は、誘電体セラミックスに覆われた複数の第１内部電極１２ａ及び複数の第２内部電極１２ｂを有する。内部電極１２ａ，１２ｂは、例えば、上記積層体の内層部を構成するセラミックグリーンシート上に導電性ペーストを塗布することで形成される。これにより、セラミック層を挟んで対向する内部電極１２ａ，１２ｂが形成される。図２及び図３に示す例では、複数の内部電極１２ａ，１２ｂは、いずれもＸ－Ｙ平面に沿って延びるシート状であり、Ｚ軸方向に沿って交互に配置されている。

第１内部電極１２ａは、第１端面Ｅ１に引き出され、第１外部電極１３ａに接続されている。第２内部電極１２ｂは、第２端面Ｅ２に引き出され、第２外部電極１３ｂに接続されている。このような構成により、積層セラミックコンデンサ１０では、第１外部電極１３ａと第２外部電極１３ｂとの間に電圧が印加されると、内部電極１２ａ，１２ｂの間の複数のセラミック層に電圧が加わる。これにより、積層セラミックコンデンサ１０では、外部電極１３ａ，１３ｂ間の電圧に応じた電荷が蓄えられる。

セラミック素体１１では、内部電極１２ａ，１２ｂ間の各セラミック層の容量を大きくするため、高誘電率の誘電体セラミックスが用いられる。誘電体セラミックスは、例えば、一般式ＡＢＯ_３で表されるペロブスカイト構造を有するセラミック材料を主成分とすることができる。なお、ペロブスカイト構造は、化学量論組成から外れたＡＢＯ_３－αを含んでもよい。ペロブスカイト構造を有するセラミック材料としては、例えば、チタン酸バリウム（ＢａＴｉＯ_３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含む材料が挙げられる。具体的には、例えば、Ｂａ_{１-ｘ－ｙ}Ｃａ_ｘＳｒ_ｙＴｉ_１－ｚＺｒ_ｚＯ_３(０≦ｘ≦１，０≦ｙ≦１，０≦ｚ≦１)が挙げられる。

なお、誘電体セラミックスは、チタン酸ストロンチウム（ＳｒＴｉＯ３）、チタン酸カルシウム（ＣａＴｉＯ３）、チタン酸マグネシウム（ＭｇＴｉＯ３）、ジルコン酸カルシウム（ＣａＺｒＯ３）、チタン酸ジルコン酸カルシウム（Ｃａ（Ｔｉ，Ｚｒ，Ｔｉ）Ｏ３）、チタン酸ジルコン酸バリウムカルシウム（（Ｂａ，Ｃａ）（Ｔｉ，Ｚｒ）Ｏ３）、ジルコン酸バリウム（ＢａＺｒＯ３）、酸化チタン（ＴｉＯ２）などの組成系でもよい。

［外部電極１３ａ，１３ｂの基本構成］
外部電極１３ａ，１３ｂの層構造について説明する。本実施形態において、外部電極１３ａ，１３ｂは、それぞれ、下地層１４と、導電性樹脂層１５と、第１導電体層１６と、第２導電体層１７と、を有する。
なお、以下の外部電極の説明では、第１端面Ｅ１側の第１外部電極１３ａについて主に説明するが、第２端面Ｅ２側の第２外部電極１３ｂも同様に構成される。

下地層１４は、第１端面Ｅ１を覆う。これにより、下地層１４は、内部電極１２ａ、１２ｂと電気的に接続される。本実施形態において、下地層１４は、第１端面Ｅ１から、主面Ｍ１，Ｍ２及び側面Ｓ１，Ｓ２に沿ってＸ軸方向に延出している。下地層１４は、主面Ｍ１，Ｍ２上のＸ軸方向内側に位置する下地端部１４ａを含む。

下地層１４は、本実施形態において、導電性金属ペーストを焼き付けた焼結金属膜として構成される。例えば、下地層１４は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、銀（Ａｇ）のいずれか１つを主成分として含んでいてもよく、例えばＣｕを主成分としてもよい。あるいは、下地層１４は、Ｎｉなどを主成分とした焼結金属膜の上にＣｕなどのメッキ層を形成した２層構造としてもよい。

なお、ある層における「主成分」とは、その層全体の質量に対して５０質量％以上の割合を占める成分を言う。また、主成分となる金属は、その合金として含まれていてもよい。

導電性樹脂層１５は、下地層１４を覆う。導電性樹脂層１５は、下地層１４、第１導電体層１６及び第２導電体層１７よりも柔軟性が高く、撓み強度の高い構成を有する。導電性樹脂層１５は、第１端面Ｅ１から、主面Ｍ１，Ｍ２及び側面Ｓ１，Ｓ２に沿ってＸ軸方向に延出しており、下地層１４よりもＸ軸方向内側まで延びている。

つまり、導電性樹脂層１５は、主面Ｍ１，Ｍ２上において、下地端部１４ａからＸ軸方向内側に延びる延出部１５ｂを含む。延出部１５ｂは、Ｘ軸方向内側に位置する樹脂端部１５ａを含む。延出部１５ｂは、例えば、樹脂端部１５ａから下地端部１４ａに向かって、Ｚ軸方向における厚みが徐々に増加する構成を有する。

図６の拡大図に示すように、導電性樹脂層１５は、熱硬化性樹脂１５０と、熱硬化性樹脂１５０内に散在する導電性フィラーＦと、を含む。熱硬化性樹脂１５０としては、例えば、フェノール樹脂、アクリル樹脂、シリコーン樹脂、エポキシ樹脂及びポリイミド樹脂が挙げられる。導電性フィラーＦは、例えば、球状、扁平状、又は針状等の形状の金属粉末として構成される。導電性樹脂層１５の詳細な構成については、後述する。

導電性樹脂層１５は、例えば、導電性フィラーＦを含む未硬化の熱硬化性樹脂ペーストを下地層１４上に塗布し、熱処理によって硬化させることで形成される。熱硬化性樹脂ペーストは、導電性フィラーＦの他、有機溶剤や硬化剤などを含んでいてもよい。

第１導電体層１６は、導電性樹脂層１５上に配置される。第１導電体層１６は、半田付けの際に、外部電極１３ａ，１３ｂ全体が溶融することを抑制するために、導電性樹脂層１５と第２導電体層１７との間に配置されるバリア層である。さらに第１導電体層１６は、半田の濡れ性の向上や耐湿性の向上等の機能を有することが好ましい。第１導電体層１６は、例えば湿式メッキ法で形成される。

第１導電体層１６は、上述の機能を有するとともに、化学的な安定性が高いことから、主成分として、ニッケル（Ｎｉ）を含むことが好ましい。第１導電体層１６が単層構造である場合には、第１導電体層１６は、例えばＮｉ又はＮｉ合金で構成される。なお、第１導電体層１６は、複数層を含んでいてもよい。この場合、第１導電体層１６は、例えば、Ｎｉ又はＮｉ合金で構成される層の他、Ｃｕ又はＣｕ合金で構成される層などを含んでいてもよい。

第２導電体層１７は、錫（Ｓｎ）を主成分とし、第１導電体層１６上に配置される。第２導電体層１７は、例えば半田の濡れ性を高めるために、外部電極１３ａ，１３ｂの表層に設けられ、例えば湿式メッキ法で形成される。

積層セラミックコンデンサ１０は、例えば、このような構成の外部電極１３ａ，１３ｂが実装基板１１０に半田付けされることで、回路基板１００を構成する。

［回路基板１００の構成］
図４に示すように、回路基板１００は、積層セラミックコンデンサ１０と、実装基板１１０と、を備える。積層セラミックコンデンサ１０は、第１主面Ｍ１及び外部電極１３ａ，１３ｂの第１主面Ｍ１上の領域を実装基板１１０に対向させた状態で、実装基板１１０に実装される。

実装基板１１０は、Ｘ－Ｙ平面に沿って延びる基板本体１１１と、基板本体１１１上に設けられた接続電極１１２と、を有する。２つの接続電極１１２は、積層セラミックコンデンサ１０の外部電極１３ａ，１３ｂにそれぞれ対応して配置される。

回路基板１００の製造過程においては、まず、実装基板１１０の各接続電極１１２上にそれぞれ半田Ｈが配置される。積層セラミックコンデンサ１０は、セラミック素体１１の第１主面Ｍ１を実装基板１１０と対向させ、外部電極１３ａ，１３ｂの位置を接続電極１１２上の位置に合わせた状態で、実装基板１１０上に載置される。

積層セラミックコンデンサ１０が載置された実装基板１１０をリフロー炉などで加熱することで、接続電極１１２上の半田Ｈを溶融させる。これにより、溶融状態の半田Ｈは、実装基板１１０の接続電極１１２、及び積層セラミックコンデンサ１０の外部電極１３ａ，１３ｂの表面に沿って濡れ広がる。半田Ｈが冷却され凝固することで、積層セラミックコンデンサ１０が実装基板１１０に接続される。

本実施形態では、半田Ｈとともに、Ｓｎを主成分とする第２導電体層１７の一部も溶融することで、半田Ｈと外部電極１３ａ，１３ｂが確実に接続される。さらに、第２導電体層１７下に第１導電体層１６を配置することで、外部電極１３ａ，１３ｂ全体が溶融することを抑制できる。

このような回路基板１００は、電子機器に搭載されて、多様な環境下で使用される。例えば、回路基板１００が車載機器に搭載された場合、大きな温度変化や振動のため、回路基板１００が繰り返し撓み変形し得る。本実施形態の積層セラミックコンデンサ１０では、外部電極１３ａ，１３ｂが柔軟性の高い導電性樹脂層１５を有する。これにより、導電性樹脂層１５が撓み変形時の応力を緩和でき、セラミック素体１１におけるクラックの発生等を抑制することができる。

また、車載機器における回路基板１００の周囲の環境は、高湿度にもなり得る。湿度が非常に高い環境においては、積層セラミックコンデンサ１０の使用時の発熱に伴い、積層セラミックコンデンサ１０の表面に結露が発生する。

ここで、従来の積層セラミックコンデンサでは、外部電極の導電性樹脂層に含まれる導電性フィラーとして、Ａｇを主成分とするものが多く用いられていた。Ａｇは、導電性が高く、酸化等に対する耐性が高いという特徴を有する。一方で、上述のような結露が発生する環境下においては、導電性フィラー由来と考えられるＡｇイオンが積層セラミックコンデンサの表面に染み出し、セラミック素体の表面を移動する、いわゆるマイグレーションが発生することがあった。マイグレーションが発生した場合、セラミック素体をＸ軸方向に拡散したＡｇイオンの影響により、一対の外部電極が導通し得る。これにより、積層セラミック電子部品の絶縁抵抗が低下し、絶縁不良が生じ得る。

本発明者らの知見によると、Ａｇイオンは、第１導電体層の意図しない途切れ部から染み出すこともあるが、Ａｇイオンは、樹脂端部（導電性樹脂層のＸ軸方向内側の端部）からメッキ層とセラミック素体との隙間を伝って染み出すことが多いと考えられる。また、本発明者らの実験によると、Ａｇのみで構成された導電性フィラーを含む導電性樹脂層を用いた場合には、実施例において説明する結露試験において、ほぼ確実にマイグレーションが発生することがわかった。

［外部電極１３ａ，１３ｂの詳細な構成］
本実施形態では、図６に示すように、導電性樹脂層１５に含まれる導電性フィラーＦが、コア部Ｆｃと、Ａｇ（銀）で構成されコア部Ｆｃを覆う銀コーティング膜Ｆａと、を含む。これにより、導電性フィラーＦが、Ａｇによる高い導電性及び耐酸化性といった特徴を有しつつも、Ａｇの含有量の少ない構成となり得る。したがって、Ａｇイオンの溶出量を低減でき、マイグレーションを抑制することができる。

コア部Ｆｃは、Ａｇ以外の材料を含む。コア部Ｆｃは、例えば、Ｃｕ、Ｓｎ、Ｚｎ、又はＮｉ等から選択される金属又はその合金を含んでいてもよい。コストを低減でき、かつ、高い導電性を得られることから、コア部Ｆｃが主成分としてＣｕを含むことが好ましい。この場合、コア部Ｆｃは、Ｃｕのみから構成されていてもよいし、ＺｎやＮｉを含むＣｕ合金で構成されていてもよい。また、コア部Ｆｃは、金属以外の材料を含んでいてもよく、例えば、ガラス等のケイ素化合物を含んでいてもよい。本実施形態の導電性フィラーＦでは、銀コーティング膜Ｆａが高い導電性を有するため、コア部Ｆｃの導電性が低くても、全体として導電性を有する構成となり得る。

導電性フィラーＦにおけるＡｇの質量割合は、好ましくは３質量％以上、より好ましくは５質量％以上であり、好ましくは２０質量％以下、より好ましくは１０質量％以下である。Ａｇの質量割合を３質量％以上とすることで、導電性フィラーＦの導電性を十分に確保することができる。Ａｇの質量割合を２０質量％以下とすることで、マイグレーションをより効果的に抑制できるとともに、導電性フィラーＦのコストを低減することができる。

さらに、本発明者らの研究により、上記導電性フィラーＦを用いることに加えて、以下の銀コーティング総厚みΣＤｎに対する導電体厚みＴの比率を２以上１０以下とすることで、マイグレーションの発生及びそれによる絶縁不良を、より確実に抑制できることがわかった。銀コーティング総厚みΣＤｎは、銀コーティング膜Ｆａの厚みに関する値であり、導電体厚みＴは、第１導電体層１６の厚みに関する値である。

銀コーティング総厚みΣＤｎ及び導電体厚みＴの具体的な算出方法について説明する。まず、積層セラミックコンデンサ１０において、外部電極１３ａ，１３ｂのＹ軸方向における中央部を通り、Ｘ軸及びＺ軸に平行な断面を切り出す。「外部電極１３ａ，１３ｂのＹ軸方向における中央部」は、外部電極１３ａ，１３ｂをＹ軸方向に３等分した際の中央の領域を意味する。この断面は、図２に示す断面のように、外部電極１３ａ，１３ｂをＹ軸方向にほぼ２等分する断面であることが好ましい。

図５は、図２の部分拡大図である。図５に示すように、上記断面において、下地端部１４ａからＸ軸方向内側に所定の距離離れた領域Ｒを通る、Ｚ軸方向に平行な仮想的な直線Ｌを引く。この直線Ｌは、銀コーティング総厚みΣＤｎ及び導電体厚みＴの測定位置を規定する直線であり、導電性樹脂層１５の延出部１５ｂ及び第１導電体層１６等をＺ軸方向に横切る。

また、上述のように、導電性樹脂層１５の延出部１５ｂは、樹脂端部１５ａから下地端部１４ａに向かって徐々に厚みが厚くなる。そこで、本実施形態では、下地端部１４ａから領域ＲまでのＸ軸方向における距離を、寸法Ｌａの１／２以上２／３以下とする。これにより、導電性樹脂層１５の延出部１５ｂにおいて、Ａｇイオンの染み出しが問題となる樹脂端部１５ａに比較的近い位置であり、かつ、十分な厚みを有する領域Ｒの銀コーティング総厚みΣＤｎを算出することができる。

さらに、銀コーティング総厚みΣＤｎ及び導電体厚みＴの測定値の精度を高めるため、本実施形態では、領域Ｒに、３本以上の直線Ｌを引き、各直線Ｌについての銀コーティング総厚みΣＤｎ及び導電体厚みＴを算出し、これらの平均値を算出するものとする。図５に示す例では、直線Ｌとして、例えば３本の直線Ｌ１，Ｌ２，Ｌ３を引いている。なお、直線Ｌ１，Ｌ２，Ｌ３は、Ｘ軸方向にほぼ均等な間隔で配置されることが好ましい。例えば、直線Ｌ１は、下地端部１４ａから寸法Ｌａの約１／２の位置を通り、直線Ｌ２は、下地端部１４ａから寸法Ｌａの約７／１２の位置を通り、直線Ｌ３は、下地端部１４ａから寸法Ｌａの約２／３の位置を通ることがより好ましい。

続いて、直線Ｌ上に位置する全ての導電性フィラーＦの、銀コーティング膜Ｆａの直線Ｌに沿った長さの総和を、銀コーティング総厚みΣＤｎとして算出する。ここでは、３本の直線Ｌ１，Ｌ２，Ｌ３のそれぞれに沿った銀コーティング膜Ｆａの長さの総和をそれぞれ算出し、その平均値を銀コーティング総厚みΣＤｎとする。なお、銀コーティング総厚みΣＤｎは、一方の主面Ｍ１，Ｍ２側における導電性樹脂層１５について算出する。

図６を参照し、１本の直線Ｌ１における銀コーティング膜Ｆａの長さの総和の算出方法について説明する。図６は、図５の直線Ｌ１及びその周囲を拡大して示す図である。なお、図５では、外部電極１３ａの各層のＺ軸方向上面が傾斜しているが、図６では、便宜上、各層のＺ軸方向上面を平坦な面として示している。

図６に示す例では、直線Ｌ１上に、３つの導電性フィラーＦ１，Ｆ２，Ｆ３が配置されている。それぞれの導電性フィラーＦ１，Ｆ２，Ｆ３において、銀コーティング膜Ｆａの直線Ｌ１に沿った長さは、それぞれ長さＤ１，Ｄ２，Ｄ３となる。例えば、導電性フィラーＦ２のように、直線Ｌ１上に、コア部Ｆｃを挟んで２箇所の銀コーティング膜Ｆａが配置されている場合は、各部分の銀コーティング膜Ｆａの直線Ｌ１に沿った長さＤ２１，Ｄ２２の和を、その導電性フィラーＦ２における長さＤ２とする。そして、全ての導電性フィラーＦ１，Ｆ２，Ｆ３における長さＤ１，Ｄ２，Ｄ３の和を、直線Ｌ１に沿った銀コーティング膜Ｆａの長さの総和として算出する。

なお、図６では、直線Ｌ１上に３個の導電性フィラーＦが配置される例を示したが、実際には、より多くの導電性フィラーＦが配置される。

同様に、直線Ｌ２，Ｌ３に沿った銀コーティング膜Ｆａの長さの総和も算出する。そして、３本の直線Ｌ１，Ｌ２，Ｌ３に沿った銀コーティング膜Ｆａの長さの総和の平均値を、銀コーティング総厚みΣＤｎとして算出する。

そして、図６に示すように、直線Ｌに沿った第１導電体層１６の厚みを導電体厚みＴとして算出する。図６では、説明のため、１本の直線Ｌ１に沿った第１導電体層１６の厚みを導電体厚みＴとして示している。しかし、図５に示す例では、３本の直線Ｌ１，Ｌ２，Ｌ３のそれぞれに沿った第１導電体層１６の厚みの平均値を、導電体厚みＴとする。なお、導電体厚みＴは、測定対象の導電性樹脂層１５に隣接する第１導電体層１６の厚みとする。

銀コーティング総厚みΣＤｎに対する導電体厚みＴの比率を２以上とすることで、後述する実施例において示すように、マイグレーションを効果的に抑制することができる。これは、第１導電体層１６、又は第１導電体層１６とセラミック素体１１との隙間を介したＡｇの溶出が抑制されるためと考えられる。

また、銀コーティング総厚みΣＤｎに対する導電体厚みＴの比率を１０以下とすることで、導電性樹脂層１５におけるＡｇの量を十分に確保でき、導電性樹脂層１５の導電性を十分に確保できる。

さらに、銀コーティング総厚みΣＤｎに対する導電体厚みＴの比率は、３以上５以下であることが好ましい。当該比率を３以上とすることで、マイグレーションの抑制効果をより確実に得ることができる。当該比率を５以下とすることで、導電性樹脂層１５の導電性をより高めることができる。

さらに、導電体厚みＴは、１μｍ以上１０μｍ以下であることが好ましく、３μｍ以上１０μｍ以下であることがより好ましい。導電体厚みＴを１μｍ以上、さらに３μｍ以上とすることで、マイグレーションの抑制効果をより確実に得ることができる。また、これにより、半田による濡れ性を十分に確保できるとともに、十分な耐湿性を得ることができる。また、導電体厚みＴを１０μｍ以下とすることで、湿式メッキ工程において発生する水素の、外部電極１３ａ，１３ｂ中における吸蔵量を低減できる。したがって、製造後に、吸蔵された水素がセラミック素体１１内へ拡散することによって、積層セラミックコンデンサ１０の絶縁抵抗の低下が生じることを抑制できる。

また、銀コーティング総厚みΣＤｎは、０．５μｍ以上２．０μｍ以下であることが好ましく、１．０μｍ以上１．５μｍ以下であることがより好ましい。銀コーティング総厚みΣＤｎを０．５μｍ以上、さらに１．０μｍ以上とすることで、導電性樹脂層１５において十分な導電性を確保でき、ＥＳＲの上昇を抑制することができる。銀コーティング総厚みΣＤｎを２．０μｍ以下、さらに１．５μｍ以下とすることで、導電性フィラーＦにおけるＡｇの量を低減することができ、マイグレーションを十分に抑制することができる。

［実施例及び比較例］
上記実施形態の実施例及び比較例について説明する。実施例１～１５では、比率Ｔ／ΣＤｎが２以上１０以下となる条件で積層セラミックコンデンサ１０のサンプルを作製した。また、比較例１～８では、比率Ｔ／ΣＤｎが２未満又は１０より大きくなる条件で積層セラミックコンデンサ１０のサンプルを作製した。

実施例１～１５及び比較例１～８ではいずれも、積層セラミックコンデンサ１０のサンプルのサイズを１．６ｍｍ×０．８ｍｍ×０．８ｍｍとした。また、実施例１～１５及び比較例１～８では、積層セラミックコンデンサ１０のサンプルにおける導電性樹脂層のフィラー含有量又は第１導電体層の厚み以外の構成を実質的に同様とした。

実施例１～１５及び比較例１～８に共通する製造方法について説明する。まず、ＢａＴｉＯ_３等の強誘電体材料を用いて、セラミックグリーンシートを作成した。このセラミックグリーンシートに印刷法等によって内部電極パターンを形成した。内部電極パターンが形成されたセラミックグリーンシートと、内部電極パターンが形成されていないセラミックグリーンシートとを所定の枚数積層し、大判の積層体を作成した。この積層体を圧着して所定の位置でカットし、未焼成のセラミック素体を作製した。そのセラミック素体を１０００～１４００℃で焼成し、焼成したセラミック素体を形成した。

焼成したセラミック素体の端面全体、並びに主面及び側面の一部に、Ｃｕを主成分とした導電ペーストを塗布した。導電ペーストが塗布された積層チップを７００～１０００℃で焼付し、セラミック素体に下地層を形成した。

続いて、図１～３に示すような下地層を覆う形状で、未硬化のエポキシおよびフェノール系樹脂ペーストに導電性フィラーを添加した導電性樹脂ペーストを塗布することで、未硬化の導電性樹脂層を形成した。導電性フィラーは、Ｃｕを主体としＮｉを含むＣｕ合金で構成されたコア部と、Ａｇで構成された銀コーティング膜と、を含むものとした。導電性フィラーは、８質量％のＡｇを含むものとした。実施例１～１５及び比較例１～８では、表１に示すような銀コーティング総厚みΣＤｎを得るように、樹脂ペーストへの導電性フィラーの添加量を調整した。

未硬化の導電性樹脂層を硬化させるための熱処理を行った。熱処理は、１６０～１９０℃、窒素雰囲気のオーブン炉で、未硬化の導電性樹脂層が形成されたセラミック素体１１を加熱することにより行った。これにより、導電性樹脂層を形成した。

続いて、導電性樹脂層上に、電解メッキ法により、Ｎｉからなる第１導電体層及びＳｎからなる第２導電体層をそれぞれ形成した。実施例１～１５及び比較例１～８では、表１に示すような導電体厚みＴを得るように、第１導電体層のメッキ形成条件を調整した。

これにより、積層セラミックコンデンサのサンプルを作製した。表１に、実施例１～１５及び比較例１～８における、導電体厚みＴ、銀コーティング総厚みΣＤｎ、比率Ｔ／ΣＤｎの値を示す。導電体厚みＴ及び銀コーティング総厚みΣＤｎは、上述のように、下地端部から延出部の長さの１／２以上２／３以下の範囲に３本の直線を引き、各直線についての第１導電体層の厚みの平均値と銀コーティング膜の長さの総和の平均値とを算出することによって得られた。

実施例１～１５及び比較例１～８の各々について２０個のサンプルを準備し、結露試験を行った。サンプルを半田によって基板に実装し、電圧１６Ｖを印加しながら恒温恒湿槽に投入し、ＪＩＳ６００６８－２－３０の結露試験プログラムを６サイクル行った。１サイクルの条件は、以下の（１）～（６）とした。
（１）湿度９８％を維持し、温度２５℃から５５℃へ３時間かけて変更
（２）温度５５℃を維持し、湿度９８％から９３％へ１５分かけて変更
（３）温度５５℃湿度９３％で９時間２５分保持
（４）湿度９３％を維持し、温度５５から２５℃へ３時間かけて変更
（５）温度２５℃湿度９３％で３時間保持
（６）温度２５℃を維持し、湿度９３％から９８％へ５時間３０分かけて変更

結露試験後の実施例１～１５及び比較例１～８のサンプルに対して、マイグレーションの発生を確認した。マイグレーションは外部電極間に析出物があるかないかを４０倍の実体顕微鏡を使用した外観で判断し、析出物があればマイグレーション発生と判断した。実施例１～１５及び比較例１～８の２０個ずつのサンプルに対して、マイグレーションが発生したサンプルの比率を、表１に示す。

表１に示すように、比率Ｔ／ΣＤｎが２未満である比較例１～３及び７では、マイグレーションが発生したサンプルがあった。一方で、比率Ｔ／ΣＤｎが２以上である実施例１～１５及び比較例４～６，８では、いずれのサンプルでもマイグレーションは発生しなかった。

実施例１～１５及び比較例１～８の各々について２０個のサンプルを準備し、導電性について評価した。サンプルを８５℃、湿度８５％の高温高湿度環境下に１０００時間放置した後の等価直列抵抗（ＥＳＲ）を測定し、ＥＳＲの最小値が初期のＥＳＲ最小値の５倍以上に増加した場合に、「導電性不良」のサンプルと判定した。実施例１～１５及び比較例１～８の２０個ずつのサンプルに対して、導電性不良が発生した比率を、表１に示す。

表１に示すように、比率Ｔ／ΣＤｎが１０よりも大きい比較例４及び５では、導電性不良と判定されたサンプルがあった。一方で、比率Ｔ／ΣＤｎが１０以下である実施例１～１５及び比較例１～３，６～８では、導電性不良と判定されたサンプルは無かった。

実施例１～１５及び比較例１～８の各々について２０個のサンプルを準備し、メッキによる劣化について評価した。サンプルをはんだによって実装し、１２５℃の恒温槽の中で定格の１．５倍のＤＣバイアスを１０００時間印加した後の絶縁抵抗を測定した。絶縁抵抗が２．５ＭΩ・μＦ以下となった場合に、「メッキ劣化不良」のサンプルと判定した。実施例１～１５及び比較例１～８の２０個ずつのサンプルに対して、メッキ劣化不良が発生した比率を、表１に示す。

表１に示すように、導電体厚みＴが１５μｍの比較例８及び実施例１５では、メッキ劣化不良と判定されたサンプルがあった。一方で、導電体厚みＴが１０μｍ以下の実施例１～１４及び比較例１～７では、メッキ劣化不良と判定されたサンプルは無かった。

これらの結果から、Ｔ／ΣＤｎが２以上１０以下である実施例１～１５では、マイグレーションの発生を抑制しつつ、十分な導電性が得られることがわかった。また、銀コーティング総厚みΣＤｎが０．５μｍ以上２．０μｍ以下である場合には、比率Ｔ／ΣＤｎを２以上１０以下に調整しやすいことから、マイグレーションの発生を抑制しつつ、十分な導電性を得やすいことがわかった。さらに、導電体厚みＴを１０μｍ以下とすることで、メッキ劣化不良を抑制できることがわかった。なお、導電体厚みＴが１μｍ以上の実施例１～１５及び比較例１～８では、Ｎｉの第１導電体層がほぼ連続的に形成されており、半田濡れや耐湿性等の問題は無かった。

［その他の実施形態］
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく種々変更を加え得ることは勿論である。

外部電極１３ａ，１３ｂは、端面Ｅ１，Ｅ２から少なくとも一方の主面（第１主面Ｍ１）上まで延びていればよく、第２主面Ｍ２及び／または側面Ｓ１，Ｓ２上には形成されていなくてもよい。

内部電極１２ａ，１２ｂはＺ軸方向に沿って交互に配置されている構成に限定されず、例えばＹ軸方向に沿って交互に配置されていてもよい。

本実施形態に係る積層セラミックコンデンサは、２端子型に限定されず、３端子型に構成することもできる。

また、本発明は、積層セラミックコンデンサのみならず、内部電極が積層された構成を有する積層セラミック電子部品全般に適用可能である。本発明を適用可能な積層セラミック電子部品としては、積層セラミックコンデンサ以外に、例えば、チップバリスタ、チップサーミスタ、積層インダクタなどが挙げられる。

１０…積層セラミックコンデンサ（積層セラミック電子部品）
１１…セラミック素体
１２ａ，１２ｂ…内部電極
１３ａ，１３ｂ…外部電極
１４…下地層
１４ａ…下地端部
１５…導電性樹脂層
１５ａ…樹脂端部
１５ｂ…延出部
１６…第１導電体層
１７…第２導電体層
Ｅ１，Ｅ２…端面
Ｓ１，Ｓ２…側面
Ｍ１，Ｍ２…主面

Claims (13)

1. 第１軸に垂直な一対の主面と、前記第１軸に直交する第２軸に垂直な一対の端面と、前記第１軸及び前記第２軸に直交する第３軸に垂直な一対の側面と、前記端面に引き出された複数の内部電極と、を有する、略直方体状のセラミック素体と、
   前記端面を覆う下地層と、熱硬化性樹脂と前記熱硬化性樹脂内に散在する複数の導電性フィラーとを含み前記下地層を覆う導電性樹脂層と、前記導電性樹脂層上に配置された第１導電体層と、錫を主成分として含み前記第１導電体層上に配置された第２導電体層と、をそれぞれ有し、前記端面から前記主面に沿って延出する一対の外部電極と、
   を具備し、
   前記下地層は、前記主面上の前記第２軸方向内側に位置する下地端部を含み、
   前記導電性樹脂層は、前記主面上において、前記下地端部から前記第２軸方向内側に延びる延出部を含み、
   前記導電性フィラーは、コア部と、銀で構成され前記コア部を覆う銀コーティング膜と、を含み、
   前記外部電極の前記第３軸方向における中央部を通り、前記第１軸及び前記第２軸に平行な断面において、
   前記下地端部から前記第２軸方向内側に、前記延出部の前記第２軸方向における寸法の１／２以上２／３以下離れた範囲を通る、前記第１軸方向に平行な仮想的な直線を引き、
   前記直線に沿った前記第１導電体層の厚みを導電体厚みとし、前記直線が通る全ての前記導電性フィラーの、前記銀コーティング膜の前記直線に沿った長さの総和を銀コーティング総厚みとした場合に、
   前記銀コーティング総厚みに対する前記導電体厚みの比率が、２以上１０以下である
   積層セラミック電子部品。
2. 請求項１に記載の積層セラミック電子部品であって、
   前記導電体厚みは、１μｍ以上１０μｍ以下である
   積層セラミック電子部品。
3. 請求項２に記載の積層セラミック電子部品であって、
   前記導電体厚みは、３μｍ以上１０μｍ以下である
   積層セラミック電子部品。
4. 請求項１から３のいずれか一項に記載の積層セラミック電子部品であって、
   前記銀コーティング総厚みは、０．５μｍ以上２．０μｍ以下である
   積層セラミック電子部品。
5. 請求項４に記載の積層セラミック電子部品であって、
   前記銀コーティング総厚みは、１．０μｍ以上１．５μｍ以下である
   積層セラミック電子部品。
6. 請求項１から５のいずれか一項に記載の積層セラミック電子部品であって、
   前記銀コーティング総厚みに対する前記導電体厚みの比率が、３以上５以下である
   積層セラミック電子部品。
7. 請求項１から６のいずれか一項に記載の積層セラミック電子部品であって、
   前記導電性フィラーの前記コア部は、主成分として銅を含む
   積層セラミック電子部品。
8. 請求項１から７のいずれか一項に記載の積層セラミック電子部品であって、
   前記第１導電体層は、主成分としてニッケルを含む
   積層セラミック電子部品。
9. 請求項１から８のいずれか一項に記載の積層セラミック電子部品であって、
   前記下地層は、主成分として銅を含む
   積層セラミック電子部品。
10. 請求項１から８のいずれか一項に記載の積層セラミック電子部品であって、
    前記下地層は、ニッケルを主成分とした焼結金属膜の上に銅のメッキ層を形成した２層構造である
    積層セラミック電子部品。
11. 請求項１から１０のいずれか一項に記載の積層セラミック電子部品であって、
    前記第２軸方向における長さ寸法が１．０ｍｍ以下、前記第３軸方向における幅寸法が０．５ｍｍ以下、前記第１軸方向における高さ寸法が０．５ｍｍ以下のサイズである
    積層セラミック電子部品。
12. 請求項１１に記載の積層セラミック電子部品であって、
    前記長さ寸法が０．４ｍｍ以下、前記幅寸法が０．２ｍｍ以下、前記高さ寸法が０．２ｍｍ以下のサイズである
    積層セラミック電子部品。
13. 積層セラミック電子部品と、接続電極を有する実装基板と、を具備し、
    前記積層セラミック電子部品は、
    第１軸に垂直な一対の主面と、前記第１軸に直交する第２軸に垂直な一対の端面と、前記第１軸及び前記第２軸に直交する第３軸に垂直な一対の側面と、前記端面に引き出された複数の内部電極と、を有する、略直方体状のセラミック素体と、
    前記端面を覆う下地層と、熱硬化性樹脂と前記熱硬化性樹脂内に散在する複数の導電性フィラーとを含み前記下地層を覆う導電性樹脂層と、前記導電性樹脂層上に配置された第１導電体層と、錫を主成分として含み前記第１導電体層上に配置された第２導電体層と、をそれぞれ有し、前記端面から前記主面に沿って延出する一対の外部電極と、
    を備え、
    前記下地層は、前記主面上の前記第２軸方向内側に位置する下地端部を含み、
    前記導電性樹脂層は、前記主面上において、前記下地端部から前記第２軸方向内側に延びる延出部を含み、
    前記導電性フィラーは、コア部と、銀で構成され前記コア部を覆う銀コーティング膜と、を含み、
    前記外部電極の前記第３軸方向における中央部を通り、前記第１軸及び前記第２軸に平行な断面において、
    前記下地端部から前記第２軸方向内側に、前記延出部の前記第２軸方向における寸法の１／２以上２／３以下離れた範囲を通る、前記第１軸方向に平行な仮想的な直線を引き、
    前記直線に沿った前記第１導電体層の厚みを導電体厚みとし、前記直線が通る全ての前記導電性フィラーの、前記銀コーティング膜の前記直線に沿った長さの総和を銀コーティング総厚みとした場合に、
    前記銀コーティング総厚みに対する前記導電体厚みの比率が、２以上１０以下である
    回路基板。

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