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JP2022124784A - 半導体装置およびその製造方法 - Google Patents

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JP2022124784A JP2021022626A JP2021022626A JP2022124784A JP 2022124784 A JP2022124784 A JP 2022124784A JP 2021022626 A JP2021022626 A JP 2021022626A JP 2021022626 A JP2021022626 A JP 2021022626A JP 2022124784 A JP2022124784 A JP 2022124784A
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Japan
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impurity diffusion
annealing
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semiconductor substrate
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勝光 中村
Katsumitsu Nakamura
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Abstract

【課題】シリコン系の半導体材料が異なる場合でも、オン電圧が同じであればスイッチングロスを同じにできる半導体装置を提供する。【解決手段】本開示に係る半導体装置は、第１主面および第２主面を有する半導体基板と、半導体基板に形成された第１導電型のドリフト層と、ドリフト層の第１主面側に形成された第２導電型の第１不純物拡散層と、ドリフト層の第２主面側に形成され、ドリフト層よりもピーク不純物濃度が高い第１導電型のバッファ層と、を備え、ドリフト層は、エネルギー準位が伝導帯の底のエネルギーよりも０．２４６ｅＶ低い第１トラップと、エネルギー準位が伝導帯の底のエネルギーよりも０．３４９ｅＶ低い第２トラップと、エネルギー準位が伝導帯の底のエネルギーよりも０．４７０ｅＶ低い第３トラップと、を有し、第２トラップのトラップ密度が２．０×１０１１ｃｍ－３以上である。【選択図】図２

Description

本開示は、半導体装置に関し、特に、電力用途の半導体装置に関する。
ＩＧＢＴ（Insulated Gate Bipolar Transistor）およびフリーホイーリングダイオード（ＦＷＤ）などのパワー半導体素子の基本性能としてオン電圧とスイッチングロスのトレードオフ特性が挙げられる。このトレードオフ特性は、例えば、電子、プロトン、ヘリウムなどの荷電粒子または白金などの重金属を半導体層に注入することで、キャリアライフタイムを制御する方法により制御している。最近のパワー半導体素子の技術トレンドとなっている、直径が２００ｍｍ以上の大口径のウエハでは、ＩＧＢＴおよびＦＷＤの構成要素であるＮ型バッファ層にプロトンを注入することが検討され、ウエハ材料であるシリコン（Ｓｉ）との関係が議論されている。
例えば、特許文献１では、プロトン照射により結晶欠陥がドナー化されたドナー層、すなわちプロトンドナー層をパワー半導体素子中に形成した構成が開示されている。特許文献１では、プロトンドナー層中の複合欠陥に着目し、プロトンドナー層を形成するプロトン照射時のドーズ量と複合欠陥のトラップ準位との関係を開示している。
国際公開第２０１３／０７３６２３号
特許文献１では、プロトンドナー層中の複合欠陥に着目し、複合欠陥を形成することで、結晶欠陥を効率良くドナー化し、オン電圧の上昇およびリーク電流の増加を抑制することが開示されているが、オン電圧とスイッチングロスのトレードオフ特性については開示されていなかった。
本開示は上記のような問題を解決するためになされたものであり、シリコン系の半導体材料が異なる場合でも、オン電圧が同じであればスイッチングロスを同じにできる半導体装置を提供することを目的とする。
本開示に係る半導体装置は、第１主面および第２主面を有する半導体基板と、前記半導体基板に形成された第１導電型のドリフト層と、前記ドリフト層の前記第１主面側に形成された第２導電型の第１不純物拡散層と、前記ドリフト層の前記第２主面側に形成され、前記ドリフト層よりもピーク不純物濃度が高い第１導電型のバッファ層と、を備え、前記ドリフト層は、エネルギー準位が伝導帯の底のエネルギーよりも０．２４６ｅＶ低い第１トラップと、エネルギー準位が伝導帯の底のエネルギーよりも０．３４９ｅＶ低い第２トラップと、エネルギー準位が伝導帯の底のエネルギーよりも０．４７０ｅＶ低い第３トラップと、を有し、前記第２トラップのトラップ密度が２．０×１０１１ｃｍ－３以上である。
本開示に係る半導体装置によれば、シリコン系の半導体材料が異なる場合でも、オン電圧とスイッチングロスのトレードオフ特性において、オン電圧が同じであればスイッチングロスを同じにできる。
本開示に係る半導体装置の平面図である。 実施の形態１に係るＲＦＣダイオードの断面図および深さ方向の不純物濃度分布を示す図である。 実施の形態１に係るＲＦＣダイオードを備える半導体装置の外周部の構造を示す断面図である。 実施の形態１に係るＲＦＣダイオードの効果を説明する図である。 実施の形態１に係るＲＦＣダイオードへの電子線照射時のドーズ量と複合欠陥ＶＯＨのトラップ密度との関係を示す図である。 実施の形態１に係るＲＦＣダイオードのオン電圧と電子線照射に起因する複合欠陥ＶＯＨのトラップ密度との関係を示す図である。 実施の形態１に係るＲＦＣダイオードのオン電圧とリカバリーロスのトレードオフ特性を示す図である。 実施の形態１に係るＲＦＣダイオードのスナッピーモードでのリカバリー動作時の遮断可能な電源電圧と動作温度との関係を示す図である。 実施の形態１に係るＲＦＣダイオードのスナッピーモードでの逆回復電荷量と動作温度との関係を示す図である。 実施の形態１に係るＲＦＣダイオードの大電流モードでのリカバリー動作時の遮断可能な電流密度と電子線密度との関係を示した図である。 実施の形態１に係るＲＦＣダイオードの信頼性評価結果を示した図である。 実施の形態１に係るＲＦＣダイオードを備えた半導体装置の製造方法を説明する図である。 実施の形態１に係るＲＦＣダイオードを備えた半導体装置の製造方法を説明する図である。 実施の形態１に係るＲＦＣダイオードを備えた半導体装置の製造方法を説明する図である。 実施の形態１に係るＲＦＣダイオードを備えた半導体装置の製造方法を説明する図である。 実施の形態１に係るＲＦＣダイオードを備えた半導体装置の製造方法を説明する図である。 実施の形態１に係るＲＦＣダイオードを備えた半導体装置の製造方法を説明する図である。 実施の形態１に係るＲＦＣダイオードを備えた半導体装置の製造方法を説明する図である。 実施の形態１に係るＲＦＣダイオードを備えた半導体装置の製造方法を説明する図である。 実施の形態１に係るＲＦＣダイオードを備えた半導体装置の製造方法を説明する図である。 実施の形態１に係るＲＦＣダイオードのドリフト層中の複合欠陥のトラップ密度を制御する工程を示すフローチャートである。 実施の形態１に係るＲＦＣダイオードのドリフト層中のライフタイムと第２アニール温度との関係を示す図である。 実施の形態１に係るＲＦＣダイオードのドリフト層中の複合欠陥のＰＬ強度と第４アニール温度との関係を示した図である。 実施の形態１に係るＲＦＣダイオードのドリフト層中の複合欠陥のＰＬ強度と第４アニール時間との関係を示した図である。 実施の形態２に係るＰｉＮダイオードの断面図である。 実施の形態２に係るＰｉＮダイオードを備える半導体装置の外周部の構造を示す断面図である。 実施の形態３に係るトレンチゲート型ＩＧＢＴの断面図である。 実施の形態３に係るトレンチゲート型ＩＧＢＴを備える半導体装置の外周部の構造を示す断面図である。 実施の形態３に係るトレンチゲート型ＩＧＢＴを備える半導体装置の外周部の構造の変形例を示す断面図である。 実施の形態４に係るトレンチゲート型ＲＣ－ＩＧＢＴの断面図である。 実施の形態５に係るトレンチゲート型ＲＣ－ＩＧＢＴの断面図である。 実施の形態６に係るＲＦＣダイオードの断面図である。 実施の形態６に係るＰｉＮダイオードの断面図である。 実施の形態６に係るトレンチゲート型ＩＧＢＴの断面図である。 実施の形態６に係るＲＦＣダイオードのバッファ層のＰＬ法による解析結果を示す図である。 実施の形態６に係るＲＦＣダイオードのバッファ層の製造工程を示すフローチャートである。 実施の形態６に係るＲＦＣダイオードの第２バッファ層の格子欠陥のＰＬ強度とアニール時間との関係を示す図である。 実施の形態７に係るトレンチゲート型ＲＣ－ＩＧＢＴの断面図である。 実施の形態８に係るトレンチゲート型ＲＣ－ＩＧＢＴの断面図である。
＜はじめに＞
以下の実施の形態では、電力用途の半導体装置を構成するパワー半導体素子の代表例としてＩＧＢＴ、フリーホイーリングダイオード（ＦＷＤ）を示す。なお、以下において「ダイオード」は、ＦＷＤを意味している。ただし、本開示に係る技術は、例えば、ＲＣ（Reverse Conducting）－ＩＧＢＴ、ＲＢ（Reverse Blocking）－ＩＧＢＴ、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）などのパワー半導体素子に対しても、同様の効果を奏する。
また、各実施の形態においては半導体材料としてＳｉを用いるが、ＳｉのみならずＳｉＣ（炭化シリコン）、ＧａＮ（窒化ガリウム）等のワイドバンドギャップ材料を用いた半導体素子でも同様の効果が得られる。さらに、各実施の形態では、Ｓｉ材料として、ＦＺ（Floating Zone）法で製造するＳｉウエハ（ＦＺウエハ）を代表的に示すが、ＦＺウエハよりもＳｉ材料中の残留酸素濃度が高く、１０１７ｃｍ－３オーダーの酸素含有量となるＭＣＺ（Magnetic field applied Czochralski）法で製造されたＳｉウエハが用いられてもよい。なお、各実施の形態では１２００Ｖ、４．５ｋＶの耐圧クラスの半導体装置を例示するが、耐圧クラスを問わず同様の効果が得られる。
＜実施の形態１＞
＜装置構成＞
実施の形態１では、パワー半導体素子として、カソード層を部分的にＰ型領域に置き換えた構造を有するＲＦＣ（Relaxed Field of Cathode）ダイオードを示す。
図１は、実施の形態１に係る半導体装置の平面図である。図１のように、半導体装置の中央部には、複数のストライプ状のアクティブセル領域Ｒ１が設けられ、隣り合う２つのアクティブセル領域Ｒ１間に表面ゲート配線部Ｒ１１が設けられ、さらに、中央部の一部の領域にゲートパッド部Ｒ１２が設けられる。また、アクティブセル領域Ｒ１、ゲートパッド部Ｒ１２、および表面ゲート配線部Ｒ１１を囲むように中間領域Ｒ２が設けられ、さらに中間領域Ｒ２を囲むようにエッジターミネーション領域Ｒ３が設けられる。ダイオードでは、ゲートパッド部Ｒ１２、および表面ゲート配線部Ｒ１１が存在しない場合もある。なお、後に説明する実施の形態２～８の半導体装置においても平面図は図１と同じである。
アクティブセル領域Ｒ１は、半導体装置の基本性能を保証する素子形成領域である。中間領域Ｒ２およびエッジターミネーション領域Ｒ３は、耐圧保持用の領域である。そのうち、中間領域Ｒ２は、アクティブセル領域Ｒ１とエッジターミネーション領域Ｒ３とがジョイントする領域であり、半導体装置のダイナミック動作時の破壊耐量を保証し、アクティブセル領域Ｒ１に形成された半導体素子の本来の性能をサポートする。また、エッジターミネーション領域Ｒ３は、半導体装置のスタティックな状態での耐圧保持、耐圧特性の安定性および信頼性の保証、および、半導体装置のダイナミック動作時の破壊耐量の不良の抑制を担い、アクティブセル領域Ｒ１に形成された半導体素子の本来の性能をサポートする。
図２は、実施の形態１に係る半導体装置を構成する半導体素子であるＲＦＣダイオードの断面図であり、図１のＡ１－Ａ２線に沿った断面に相当する。また、図３は、実施の形態１に係るＲＦＣダイオードを備える半導体装置の外周部の構造の例を示す断面図であり、図１のＡ３－Ａ４線に沿った断面に相当する。ここで、断面図における半導体基板の上側の面を「第１主面」、下側の面を「第２主面」と定義する。第１主面を「上面」あるいは「おもて面」、第２主面を「下面」あるいは「裏面」と表現することもある。
まず、図２を参照して、アクティブセル領域Ｒ１に形成されたＲＦＣダイオードの構造を説明する。ＲＦＣダイオードを構成する半導体基板は、第１主面であるおもて面（front side）と第２主面である裏面（back side）とを有し、Ｎ型（第１導電型）のＮ－ドリフト層１４が形成されている。半導体基板におけるＮ－ドリフト層１４の下には、Ｎ－ドリフト層１４よりもピーク不純物濃度が高いＮ型のＮバッファ層１５が形成されている。Ｎバッファ層１５の詳細については後述する。
半導体基板におけるＮバッファ層１５の下には、Ｎバッファ層１５よりもピーク不純物濃度が高いＮ型のＮ＋カソード層１７（第１カソード層）とＰ型（第２導電型）のＰカソード層１８（第２カソード層）とが互いに隣接して形成されている。Ｎ＋カソード層１７およびＰカソード層１８は、半導体基板の裏面側（第２主面側）の表層部に形成されており、半導体装置の裏面上には、カソード電極１９が、Ｎ＋カソード層１７およびＰカソード層１８に接するように形成されている。
半導体基板におけるＮ－ドリフト層１４の上には、Ｐ型のＰアノード層１０（第１不純物拡散層）が形成されている。ＲＦＣダイオードにおいては、Ｐアノード層１０とＮ－ドリフト層１４との接合が主接合となる。Ｐアノード層１０は、半導体基板の上面（第１主面）側の表層部に形成されており、半導体基板の上面上には、Ｐアノード層１０に接するようにアノード電極５が形成されている。
図２に示すように、Ｐアノード層１０、Ｎ－ドリフト層１４、Ｎバッファ層１５、およびＮ＋カソード層１７がＰｉＮ（P-intrinsic-N）ダイオード領域Ｒ２１を構成し、Ｐアノード層１０、Ｎ－ドリフト層１４、Ｎバッファ層１５、およびＰカソード層１８がＰＮＰトランジスタ領域Ｒ２２を構成する。つまり、ＲＦＣダイオードは、等価回路で表現すると、ＰｉＮダイオードとＰＮＰトランジスタとが並列に接続した構成となる。また、Ｎ－ドリフト層１４は、ＲＦＣダイオードがオン状態になると伝導度変調によってキャリア濃度が変化するため、可変抵抗領域となる。なお、主接合からカソード電極１９までの構造を縦構造３５と呼称する。
ＲＦＣダイオードは、ＰｉＮダイオードに比べ、カソード側の電界強度を緩和する電界緩和現象など、ダイオード性能面での特徴的な効果を示す。特に、リカバリー動作時の後半にＰカソード層１８からのホールの注入が促進されるため、カソード側の電界強度が緩和され、リカバリー動作終焉でのスナップオフ（snap-off）現象、すなわち電圧の跳ね上がり現象およびその後の発振現象が抑制され、リカバリー動作時の破壊耐量が向上する。
実施の形態１に係るＲＦＣダイオードにおいて、拡散層のパラメータは以下のように設定される。Ｎ－ドリフト層１４は、不純物濃度（Ｃｎ－）が１．０×１０１２ｃｍ－３以上５．０×１０１４ｃｍ－３以下の、ＦＺ法にて作製されたＳｉウエハ（ＦＺウエハ）により形成される。なお、このＦＺウエハは、酸素濃度が３．０×１０１５ｃｍ－３以下であり、炭素濃度が１．０×１０１４ｃｍ－３以上５．０×１０１５ｃｍ－３以下となっている。また、Ｎ－ドリフト層１４は、ＭＣＺ法にて作製されたＳｉウエハ(ＭＣＺウエハ)に形成されてもよい。ＭＣＺウエハの場合は、酸素濃度が７．０×１０１７ｃｍ－３以下であり、炭素濃度が１．０×１０１４ｃｍ－３以上５．０×１０１５ｃｍ－３以下となっている。
最終的なデバイスの厚み（ｔｄｅｖｉｃｅ）は、４０μｍ以上７００μｍ以下である。Ｐアノード層１０は、表面不純物濃度が１．０×１０１６ｃｍ－３以上ピーク不純物濃度が２．０×１０１６ｃｍ－３以上１．０×１０１８ｃｍ－３以下、深さが２．０μｍ以上１０．０μｍ以下に設定される。Ｎバッファ層１５は、リン、ヒ素などのＮ型不純物を含み、ピーク不純物濃度（Ｃｎｂ１，ｐ）が１．０×１０１６ｃｍ－３以上５．０×１０１６ｃｍ－３以下、深さ（Ｘｊ，ｎｂ１）が１．２μｍ以上５．０μｍ以下に設定される。Ｎ＋カソード層１７は、表面不純物濃度が１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３、深さが０．３μｍ以上０．８μｍ以下に設定される。Ｐカソード層１８は、表面不純物濃度が１．０×１０１６ｃｍ－３以上１．０×１０２０ｃｍ－３以下、深さが０．３μｍ以上０．８μｍ以下に設定される。
なお、図２においては縦構造３５におけるＢ－Ｂ’線に沿った深さ方向の不純物濃度分布を併記している。不純物濃度分布においては、横軸にデバイスの厚み（ｔｄｅｖｉｃｅ）で規格化された深さ（Normalized depth）を任意単位（arb.unit）で示し、縦軸にＮ－ドリフト層１４の不純物濃度（Ｃｎ－）で規格化された濃度（Normalized Concentration）を任意単位（arb.unit）で表している。
図２の不純物濃度分布において、主接合の深さ（０．０５）から深さ０．４０までの領域が深準位過渡分光（Deep Level Transient Spectroscopy：ＤＬＴＳ）法により評価したＤＬＴＳ評価エリアＲ１０となる。
次に、図３を参照して、ＲＦＣダイオードの中間領域Ｒ２およびエッジターミネーション領域Ｒ３の構造を説明する。
Ｎ－ドリフト層１４は、アクティブセル領域Ｒ１、中間領域Ｒ２およびエッジターミネーション領域Ｒ３に渡って形成されている。中間領域Ｒ２のＮ－ドリフト層１４の表層部には、Ｐアノード層１０よりも深く形成されたＰ型のガードリング２２が形成されている。ガードリング２２は、アクティブセル領域Ｒ１側に延びてＰアノード層１０と連結する。また、エッジターミネーション領域Ｒ３のＮ－ドリフト層１４の表層部には、Ｐ型のフィールドリミッティングリング２３が選択的に形成されている。
さらに、フィールドリミッティングリング２３の外側には、Ｎ－ドリフト層１４の表層部に、Ｎ＋型のチャネルストッパ層２４が選択的に形成される。チャネルストッパ層２４は、ガードリング２２およびフィールドリミッティングリング２３とＮ－ドリフト層１４との接合部から延びる空乏層の延びを止める目的で設けられる。フィールドリミッティングリング２３の本数が増加するほど、ＲＦＣダイオードの耐圧クラスは高くなる。
中間領域Ｒ２およびエッジターミネーション領域Ｒ３の半導体基板の上面には、絶縁膜２５が形成されており、絶縁膜２５の上に層間絶縁膜２６が形成されている。層間絶縁膜２６の上には、コンタクトホールを通してフィールドリミッティングリング２３に接続するＦＬＲ電極２７と、コンタクトホールを通してチャネルストッパ層２４に接続するチャネルストッパ電極２８とが形成されている。なお、ＦＬＲ電極２７およびチャネルストッパ電極２８は、アクティブセル領域Ｒ１のアノード電極５と同時に形成できる。
また、中間領域Ｒ２およびエッジターミネーション領域Ｒ３に渡って、ＦＬＲ電極２７およびチャネルストッパ電極２８を覆う保護膜であるパッシベーション膜２９が形成され、さらにパッシベーション膜２９の上にパッシベーション膜３０が形成されている。
図３に示すように、アクティブセル領域Ｒ１、中間領域Ｒ２およびエッジターミネーション領域Ｒ３に渡って、Ｎ－ドリフト層１４、Ｎバッファ層１５、Ｎ＋カソード層１７およびＰカソード層１８が積層された縦構造３５が存在する。縦構造３５が形成された領域を「縦構造領域」という。
縦構造３５は、トータルロス、すなわちオン状態のロス、ターンオン状態のロス、ターンオフ状態のロスの合計の性能および、スタティックな状態での耐圧保持、耐圧特性の安定性、高温での電圧保持時のリーク特性（オフロス）、信頼性面の保証およびダイナミック動作時の制御性、破壊耐量などを保証し、半導体装置の基本性能をサポートする領域である。
図４は、図２に示した縦構造３５を有する半導体装置を、後述する製造方法で形成した場合の効果を説明する図である。図４においては、図２の不純物濃度分布におけるＮ－ドリフト層１４のＤＬＴＳ評価エリアＲ１０におけるＤＬＴＳ法による解析結果を示している。
この解析においては、Ｓｉウエハとして、ＦＺウエハ（FZ-sub）およびＭＣＺウエハ（MCZ-sub）を使用してダイオードを製造し、ダイオードの製造において４００℃のアニールを実施した場合（with４００℃）と実施しなかった場合（without４００℃）との４種類のサンプルを評価している。評価した４種類のダイオードは、後述するようにダイオードの基本性能を制御するために電子線照射を行っている。
ＤＬＴＳ法は、図２に示した縦構造３５の主接合に逆バイアスを印加し空乏層をカソード側へ広げ、印加した電圧を変化させた際の空乏層の広がりによる静電容量変化の応答を検出し、バンドギャップ中のトラップ（Trap）を測定する手法である。
具体的には、定格耐圧１２００Ｖに対してその約１０％となる－１００Ｖを逆バイアス（ＶＲ）として印加した状態で、パルスバイアス（ＶＰ）－０．１Ｖ、パルス幅（ＴＰ）１０ｍｓｅｃのパルス状の電圧を印加する。レートウィンドウ（ＴＷ）は１９２ｍｓｅｃであり、測定温度は８０～３００Ｋでの測定結果である。
図４においては縦軸にトラップ濃度（Trap Concentration）、すなわちトラップ密度を示し、横軸に測定温度（Temperrature）を示している。
図２の不純物濃度分布におけるＮ－ドリフト層１４のＤＬＴＳ評価エリアＲ１０は、不純物濃度が一定の領域であり、図４より、Ｎ－ドリフト層１４に存在する不純物欠陥に起因する特徴的な３つのピークを持つＤＬＴＳスペクトルとなっていることが判る。
特徴的な３つのピークは、Ｎ－ドリフト層１４に存在するトラップＥ１（第１トラップ）、トラップＥ２（第２トラップ）およびトラップＥ３（第３トラップ）による準位である。トラップＥ１は伝導帯の底のエネルギーＥｃよりも０．２４６ｅＶ低く（Ｅｃ－０．２４６ｅＶ）、トラップＥ２は伝導帯の底のエネルギーＥｃよりも０．３４９ｅＶ低く（Ｅｃ－０．３４９ｅＶ）、トラップＥ３は伝導帯の底のエネルギーＥｃよりも０．４７０ｅＶ低い（ＥＣ－０．４７０ｅＶ）。今回検出されたトラップＥ１およびトラップＥ３は複合欠陥Ｖ２Ｏに由来するエネルギー準位であり、トラップＥ２は、複合欠陥ＶＯＨに由来するエネルギー準位である。
このように、本実施の形態１のダイオードを構成するＮ－ドリフト層１４は、３つのトラップが存在する半導体層である。検出される不純物欠陥（複合欠陥）は、以下のステップ（ａ）～（ｅ）でＳｉ中の不純物と反応して形成される。
ダイオードに荷電粒子、例えば、電子線を照射してＳｉ中に電子を導入すると、
ステップ（ａ）：不純物（水素原子（Ｈ）、酸素原子（Ｏ）および炭素原子（Ｃ））と反応し、空孔（Ｖ）および格子間Ｓｉ対（Ｉｓｉ）などの格子欠陥を形成し、
ステップ（ｂ）：形成された格子欠陥が拡散して自己擬集が起きて擬集欠陥（Ｖ２）を形成し、同時に、
ステップ（ｃ）：格子位置に存在する炭素原子（Ｃｓ）と格子間Ｓｉ対（Ｉｓｉ）の置換反応が起き、格子間炭素（Ｃｉ）が形成され、
ステップ（ｄ）：格子間炭素（Ｃｉ）と空孔（Ｖ）などの格子欠陥とが拡散し、格子位置置換炭素（Ｃｓ）および格子間Ｓｉ対（Ｉｓｉ）とＳｉ中の不純物（酸素、炭素、水素）との反応が室温において発生し、ＶＯＨなどの不純物欠陥（複合欠陥）が生成され、同時に、
ステップ（ｅ）：格子欠陥の自己凝集で形成された擬集欠陥（Ｖ２）が拡散しＳｉ中の不純物（酸素、炭素、水素）との反応が３００℃以下の高温下で発生し、Ｖ２Ｏなど不純物欠陥（複合欠陥）を生成する。
上記ステップ（ａ）～（ｅ）の説明で使用した添え字ｉはinterstitial（格子間）を、ｓはsubstitutional（格子位置置換）を表す。
図４より、４００℃のアニールを実施しない場合には、Ｓｉ中の不純物濃度が高いＭＣＺウエハの方がＦＺウエハよりもトラップ密度が高い。ただし、４００℃のアニールを実施することで、ＦＺウエハにおいてトラップの生成が促進されトラップ密度が極端に変化し、ＭＣＺウエハでのトラップ密度を超えることが判る。３つのトラップＥ１～Ｅ３の中で、自己凝集により形成される擬集欠陥Ｖ２が拡散してＳｉ中の不純物（酸素、炭素、水素）と反応して生成される複合欠陥ＶＯＨに由来するトラップＥ２が、複合欠陥Ｖ２Ｏに由来するトラップＥ１およびＥ３よりも４００℃のアニールの実施の有無での変化が大きいことが判る。そこで、複合欠陥ＶＯＨに着目して図２に示したダイオードの性能との関係を説明する。
図５は、ダイオードへの電子線照射時のドーズ量とＤＬＴＳにより検出される複合欠陥ＶＯＨのトラップ密度との関係を示す図である。図５においては、縦軸に欠陥密度（Defect Density）を示し、横軸に規格化された電子線密度（Normalized Electron Beam Concentration）を任意単位（arb.unit）で示している。なお、Ｓｉウエハの種類、アニールの実施の有無は図４と同じである。
図５より、電子線照射時のドーズ量、すなわち電子線密度の増加に伴い、複合欠陥ＶＯＨの欠陥密度、すなわちトラップ密度が増加することが判る。複合欠陥ＶＯＨのトラップ密度は、Ｓｉウエハ材料で異なり不純物濃度が高濃度のＭＣＺウエハの方がＦＺウエハよりも高くなる。ただし、図５よりＳｉウエハ材料によるトラップ密度の違いは、４００℃のアニールを行うことで小さくなることが判る。この現象が、本開示の効果を生みだす重要な現象である。
図６は、図２に示したダイオードのオン電圧（ＶＦ）と電子線照射に起因する複合欠陥ＶＯＨのトラップ密度との関係を示す図である。図６においては、縦軸に順方向電流密度ＪＦが３３７Ａ／ｃｍ２、温度１５０℃の場合のＶＦ（Ｖ）を示し、横軸に欠陥密度（×１０１２ｃｍ－３）を示している。なお、Ｓｉウエハの種類、アニールの実施の有無は図４と同じである。
図６より、Ｓｉウエハの種類に関係なくオン電圧ＶＦは、複合欠陥ＶＯＨのトラップ密度の増加、すなわち電子線密度の増加に伴って高くなることが判る。図６の各サンプルのポイントデータは、図５中の各サンプルの横軸の条件と対応し、電子線密度の増加に伴い複合欠陥ＶＯＨのトラップ密度が増加する。４００℃のアニールを実施することで、後述するようにＮ－ドリフト層１４のライフタイムが向上し、かつ安定化し、オン電圧ＶＦの複合欠陥ＶＯＨのトラップ密度依存性がＳｉウエハの種類に関係なく鈍感になることで、同じトラップ密度でのオン電圧ＶＦのＳｉウエハ材料依存性が小さくなる。この現象が、本開示の効果を生みだす重要な現象である。図５および図６より本実施技術は、４００℃アニール無しより同じ電子線密度でも複合欠陥ＶＯＨのトラップ密度を高密度化して、オン電圧（ＶＦ）の制御範囲を拡大しながらトラップ密度の関係が鈍感し、かつ、Ｓｉウエハ材料依存性を鈍感化する。この挙動を実現するには、本実施の形態１のダイオードのＮ－ドリフト層１４中の複合欠陥ＶＯＨのトラップ密度は、図６より４００℃アニール無しでは実現できない２．０×１０１１ｃｍ－３以上とする必要がある。
図７は、図２に示したダイオードのオン電圧（ＶＦ）とターンオフスイッチングロス、すなわちリカバリーロス（ＥＲＥＣ）のトレードオフ特性を示す図である。図７においては、縦軸に電源電圧ＶＣＣが６００Ｖ、順方向電流密度ＪＦが３３７Ａ／ｃｍ２、温度１５０℃の場合のＥＲＥＣ（Ｊ／Ａpulse）を示し、横軸に順方向電流密度ＪＦが３３７Ａ／ｃｍ２、温度１５０℃の場合のＶＦ（Ｖ）を示す。なお、Ｓｉウエハの種類、アニールの実施の有無は図４と同じである。
図７より、４００の℃アニールを実施しない場合には、電子線照射時のドーズ量、すなわち電子線密度の増加に伴い、Ｓｉ材料依存性が顕著化し、同じオン電圧ＶＦとリカバリーロスＥＲＥＣのトレードオフ特性の軌道上においてＦＺウエハとＭＣＺウエハとで位置が異なる。一方、４００℃のアニールを実施することで、図６を用いて説明したオン電圧ＶＦのＳｉウエハ材料依存性が小さくなる効果により、Ｓｉウエハ材料に関係なく同じオン電圧ＶＦとリカバリーロスＥＲＥＣのトレードオフ特性の軌道上で同じ位置に集中することが判る。すなわち、種々のＳｉ系半導体材料を用いた場合でも、オン電圧とスイッチングロスのトレードオフ特性上で同じ位置、すなわち同じオン電圧であればリカバリーロスを同じとすることができる。
図８は、図２に示したダイオードの小電流モード、すなわちスナッピーモードでのリカバリー動作時の遮断可能な電源電圧ＶＣＣ（Ｖ）と動作温度（Operating Temperrature)との関係を示す図である。図８においては、縦軸に順方向電流密度ＪＦが３３．７Ａ／ｃｍ２（×０．１ＪＡ）、ｄｊ／ｄｔが１２００Ａ／ｃｍ２μｓ、ｄＶ／ｄｔが１３００Ｖ／μｓ、浮遊インダクタンスＬＳが２．０μＨの場合のＶＣＣ（Ｖ）を示し、横軸には動作温度（℃）を示している。なお、Ｓｉウエハの種類、アニールの実施の有無は図４と同じである。
図８より、４００℃のアニールを実施しない場合は、動作温度が－６０℃～－４０℃でデバイス破壊（destruction）しているが、４００℃のアニールを実施して図５に示したように複合欠陥ＶＯＨのトラップ密度を増加させることで、ＳＩウエハ材料に関係なく、広い温度範囲でデバイス破壊することがなく、安全動作温度範囲が拡大することが判る。
図９は、図２に示したダイオードのスナッピーモードでの逆回復電荷量ＱＲＲ（×１０－６１Ｃ／ｃｍ２）と動作温度（℃）との関係を示す図である。図９においては、縦軸に電源電圧ＶＣＣが１０００Ｖ、順方向電流密度ＪＦが３３．７Ａ／ｃｍ２（×０．１ＪＡ）、ｄｊ／ｄｔが１２００Ａ／ｃｍ２μｓ、ｄＶ／ｄｔが１３００Ｖ／μｓ、浮遊インダクタンスＬＳが２．０μＨの場合の逆回復電荷量ＱＲＲ（×１０－６Ｃ／ｃｍ２）を示し、横軸に動作温度（℃）を示している。なお、Ｓｉウエハの種類、アニールの実施の有無は図４と同じである。
図２に示したダイオードでは、スナッピーモードにおいて逆回復電荷量ＱＲＲが急激に増加し破壊に至るモードが存在する。この破壊モードに対し、図９からは、４００の℃アニールを実施しない場合には、Ｓｉウエハ材料依存性が顕著であり、動作温度が－６０℃～－４０℃でデバイス破壊（destruction）しているが、４００℃のアニールを実施すると、ｉウエハ材料依存性が存在するものの、図５に示したように複合欠陥ＶＯＨのトラップ密度が増加し、増加したトラップがキャリア再結合を促進する結果、逆回復電荷量ＱＲＲが低減して破壊耐量を向上できることが判る。このように、４００℃のアニールを実施することで、Ｓｉウエハ材料依存性がなくなり、動作温度が－６０℃の低温下でも遮断が可能となる。この破壊耐量向上のメカニズムにより、図８に示した安全動作温度範囲の拡大も説明することができる。
図１０は、図２に示したダイオードの大電流モードでのリカバリー動作時の遮断可能な電流密度ＪＡ（break）と電子線照射時のドーズ量、すなわち電子線密度との関係を示した図である。図１０においては、縦軸に電源電圧ＶＣＣが８００Ｖ、ｄｊ／ｄｔが１２００Ａ／ｃｍ２μｓ、浮遊インダクタンスＬＳが２００ｎＨ、動作温度が１７５℃の場合の電流密度ＪＡ（Ａ／ｃｍ２）を示し、横軸に規格化された電子線密度（arb.unit）を示している。なお、Ｓｉウエハの種類、アニールの実施の有無は図４と同じである。
図１０より、４００℃のアニールを実施しない場合は、遮断可能な電流密度ＪＡ（break）が電子線密度の影響を受けるが、４００℃のアニールを実施することで、図５に示したように複合欠陥ＶＯＨのトラップ密度が増加し、増加したトラップがキャリア再結合を促進する結果、逆回復電荷量ＱＲＲが低減し、電子線密度に依存せずにリカバリー動作時の安全動作領域（ＳＯＡ：Safe Operating Area）が拡大することが判る。
以上、図８～図１０を用いて説明したように、４００℃のアニールを実施し、複合欠陥ＶＯＨのトラップ密度を増加させた本実施の形態１のダイオードは、ターンオフ動作時の遮断能力が向上し、ダイナミックな破壊耐量の向上および安全動作温度範囲を拡大できる。
図１１は、図２および図３に示したダイオードの信頼性評価結果をテーブルで示した図である。図１１においては、Ｓｉウエハの種類およびアニールの実施の有無の組み合わせで得られる４種類のサンプルについて、ＨＴＲＢ（High Temperature Reverse Bias）試験、ＣＢＳ（Cold Bias Stability）試験および通電試験を行って信頼性（reliability）の評価結果を示している。なお、アニールを実施する場合の条件は窒素（Ｎ２）雰囲気中で４００℃、１２０分間である。
ＨＴＲＢ試験では、逆バイアス電圧ＶＲを１０２０Ｖとし、動作温度を１５０℃とした。ＣＢＳ試験では、逆バイアス電圧ＶＲを１０２０Ｖとし、動作温度を２５℃とした。通電試験では、電流密度ＪＡを３３７Ａ／ｃｍ２とし、空冷により動作温度を１５０℃とした。
ＨＴＲＢ試験およびＣＢＳ試験では、何れのサンプルにおいても、ピーク繰り返し逆電流ＩＲＲＭもオン電圧ＶＦも初期値に対して変動がなく、通電試験においては、４００℃のアニールを実施しなかった２つのサンプルにおいて、ピーク繰り返し逆電流ＩＲＲＭは初期値に対して変動がないものの、オン電圧ＶＦは初期値に対して５％変化し、２５０時間後に飽和傾向が見られた。また、４００℃のアニールを実施した２つのサンプルにおいては、ピーク繰り返し逆電流ＩＲＲＭは初期値に対して変動がないものの、オン電圧ＶＦは初期値に対して５％変化し、５００時間後に飽和傾向が見られた。
以上のように、図２および図３に示した本実施の形態１のダイオードにおいては、４００℃のアニールを実施し、複合欠陥ＶＯＨのトラップ密度を増加させても、４００℃のアニールを実施しなかった場合とほぼ同じ信頼性が得られたことから、熱的に安定でかつ長期的な動作の点で信頼性が得られることが判った。
＜製造方法＞
次に、製造工程を示す図１２～図２０を参照して、図２および図３に示した実施の形態１のダイオードを備える半導体装置の製造方法を説明する。
図１２には、アクティブセル領域Ｒ１、中間領域Ｒ２およびエッジターミネーション領域Ｒ３が示されている。まず、Ｎ－ドリフト層１４のみが形成された半導体基板を準備する。そして、半導体基板上に酸化膜の絶縁膜２５を形成してパターニングし、絶縁膜２５をマスクとしてイオン注入を行い、その後、半導体基板にアニール処理を施すことで、中間領域Ｒ２およびエッジターミネーション領域Ｒ３におけるＮ－ドリフト層１４の表層部にガードリング２２およびフィールドリミッティングリング２３を形成する。絶縁膜２５の形成時に、半導体基板の下面に酸化膜１２１が形成される。
次に、図１３に示すように、アクティブセル領域Ｒ１のＮ－ドリフト層１４の表層部にイオン注入を施してＰアノード層１０を形成し、アニール処理を施す。なお、Ｐアノード層１０、ガードリング２２およびフィールドリミッティングリング２３は、拡散層を形成する際のアニール条件が異なるため、拡散層深さが異なる。
次に、エッジターミネーション領域の絶縁膜２５を選択的に除去し、エッジターミネーション領域Ｒ３の外端部のＮ－ドリフト層１４の表層部にイオン注入を施してチャネルストッパ層２４を形成し、アニール処理を施す。
その後、半導体基板の上面にＴＥＯＳ膜の層間絶縁膜２６を形成した後、半導体基板の下面を露出する処理を行う。
次に、図１４に示すように、不純物をドープしたポリシリコン層１２２を、半導体基板の下面に露出したＮ－ドリフト層１４と接するように形成する。このとき半導体基板の上面にもポリシリコン層１２３が形成される。
次に、図１５に示すように、半導体基板を加熱してポリシリコン層１２２の不純物をＮ－ドリフト層１４の下面側へ拡散させ、Ｎ－ドリフト層１４の下面側に、高濃度のＮ＋層１２４ａと高結晶欠陥密度層１２４ｂとで構成されるゲッタリング層１２４を形成する。その後、アニール工程を実施してＮ－ドリフト層１４の金属不純物、汚染原子、およびダメージをゲッタリング層１２４で捕獲する。
そして、図１６に示すように、半導体基板の上面のポリシリコン層１２３を、フッ酸または混酸（例えば、フッ酸／硝酸／酢酸の混合液）の液を用いて選択的に除去する。
次に、図１７に示すように、絶縁膜２５および層間絶縁膜２６に、Ｐアノード層１０、ガードリング２２、フィールドリミッティングリング２３およびチャネルストッパ層２４のそれぞれに達するコンタクトホールを形成する。その後、半導体基板の上面に、Ｓｉを１％から３％程度添加したアルミニウム膜をスパッタリング法で形成してパターニングすることで、アノード電極５、ＦＬＲ電極２７およびチャネルストッパ電極２８を形成する。
続いて、図１８に示すように、半導体基板の上面に保護膜であるパッシベーション膜２９および３０を形成する。
その後、図１９に示すように、半導体基板の下面側のゲッタリング層１２４およびポリシリコン層１２２を、研磨またはエッチングにより除去する。また、この除去工程により、半導体基板（Ｎ－ドリフト層１４）の厚みを、半導体装置の耐圧クラスに対応したものとする。
そして、図２０に示すように、Ｎ－ドリフト層１４の下面側にＮバッファ層１５を形成する。その後、Ｎバッファ層１５の下面にＰカソード層１８を形成する。続いて、アクティブセル領域Ｒ１において、Ｐカソード層１８の一部にＮ＋カソード層１７を形成する。Ｎバッファ層１５、Ｎ＋カソード層１７およびＰカソード層１８は、イオン注入とアニール処理により形成する拡散層である。最後に、半導体基板下面にカソード電極１９を形成する。
本実施の形態１のダイオードに用いられるＳｉウエハの基板濃度（Ｃｎ－）は、製造する半導体素子の耐圧クラスに応じて定められる。例えば、Ｃｎ－は、１．０×１０１２ｃｍ－３以上５．０×１０１４ｃｍ－３以下である。ＳｉウエハはＦＺ法またはＭＣＺ法で作製される。そして、図１９に示したウエハプロセス中にて、デバイスの厚みを耐圧クラスに応じて精度よく調整し、縦構造３５を図２０に示すウエハプロセス中にて構築する。
次に、特許第６０６５０６７号および特許第６５５８４６２号に記載するように、本実施の形態１のＮ－ドリフト層１４を形成する場合でも、以下に示す数式（１）で算出されるキャリアライフタイム以上の値を満足するように、ウエハプロセス中にてＮ－ドリフト層１４のキャリアライフタイムを回復する工程（図１４、図１５の工程）において、ウエハ裏面に高濃度、例えば表面濃度が１．０×１０２０ｃｍ－３以上１．０×１０２２ｃｍ－３以下、深さが１．０μｍ以上１０μｍ以下のＮ＋層１２４ａと高結晶欠陥密度層１２４ｂとからなるゲッタリング層１２４を形成する。ただし、本実施の形態１では、Ｎバッファ層１５、Ｎ＋カソード層１７、Ｐカソード層１８などを形成する前に、ゲッタリング層１２４を、研磨工程およびそれに続くウエットエッチング工程（図１９の工程）において削除する。
τｔ＝１．５×１０－５ｅｘｐ（５．４×１０３ｔＮ－） ・・・（１）
数式（１）において、ｔＮ－は、Ｎ－ドリフト層１４の厚み（ｍ）であり、図２に示すｔＮ－に相当するデバイスパラメータである。また、τｔは、ダイオードのオン電圧へのキャリアライフタイムの影響が無くなるＮ－ドリフト層１４中のキャリアライフタイム（ｓｅｃ）である。
数式（１）は、以下の観点から導き出した式である。すなわち、ＦＷＤのオン電圧は、Ｎ－ドリフト層１４のキャリアライフタイムに対しある値からその依存性がほとんど無くなる。オン電圧とキャリアライフタイムの関係を制御できれば、スイッチングロスへのキャリアライフの影響も制御できる。加えて、オフロスもキャリアライフタイムの影響を受け、オン電圧へのキャリアライフタイムの影響が無くなるようにキャリアライフタイムを設定できれば、低オフロス化や熱暴走抑制に効果的である。
数式（１）を実現するために、本実施の形態１の製造方法に用いるゲッタリング層１２４は、以下の手順で形成する。まず、半導体基板（ウエハ）裏面のＳｉ面を露出させる目的で、ウエハ裏面のみ選択的にエッチングを行う（図１３）。この際、用いるエッチング技術はフッ酸や混酸（例えば、フッ酸／硝酸／酢酸の混合液）の液である。
次に、高濃度のＮ＋層１２４ａと高結晶欠陥密度層１２４ａを形成するソース源として、Ｎ＋層を形成する原子をドーピングしたポリシリコン層１２２、以下「ｄ－ポリシリコン層」と呼称する層をＬＰＣＶＤ法（low pressure chemical vapor deposition）により形成する（図１４）。
Ｎ＋層を形成する原子としては、例えばリン、ヒ素およびアンチモン等のＳｉ中に拡散しＮ＋層を形成可能な原子を選択する。ｄ－ポリシリコン層１２２は、１×１０１９ｃｍ－３以上の高濃度不純物をドーピングしている膜でかつその膜厚は５００ｎｍ以上である。高濃度不純物をドーピングする必要があるのは、高濃度不純物がその後のアニーリングでウエハ裏面のＳｉ面に拡散し、Ｎ＋層１２４ａ形成時に高結晶欠陥密度層１２４ａを含め高密度転位と格子欠陥が導入され、重金属や汚染原子を捕獲する作用を利用するためである。このときｄ－ポリシリコン層１２２はウエハ裏面にて露出したＳｉ面と直接接している。
ｄ－ポリシリコンのデポ後に、９００℃～１０００℃でかつ窒素雰囲気での熱アニーリングし、９００℃～１０００℃から任意の降温スピードにて６００℃～７００℃とする。６００℃～７００℃でのアニール時にウエハプロセス中にウエハ内に取り込まれた重金属および汚染原子がゲッターサイトへ結晶格子中を拡散し移動する。
この本技術の作用により、それまでのウエハプロセス中で低下したＮ－ドリフト層のτを回復させることで、数式（１）のような種々の耐圧クラスのＦＷＤの電気特性へのキャリアライフタイムの影響が及ぼさないような十分長いキャリアライフタイムのＮ－ドリフト層を実現する。また、６００℃～７００℃でかつ窒素雰囲気での低温熱アニール時間に関しては、Ｎ－ドリフト層のキャリアライフタイムやキャリアライフタイムが影響するＦＷＤの電気特性面から特許第６０６５０６７に記載するように適切なアニール時間が存在する。
ｄ－ポリシリコン層１２２を用いる方法以外に、レーザーアニーリング技術、例えば、波長が５００ｎｍ～１０００ｎｍのレーザーを用いた急熱／急冷および局所的なアニーリング技術を用いてウエハ裏面に高結晶欠陥密度層１２４ａを形成する方法でも、同様な効果が得られる。その場合は、レーザーアニールのパワー密度を４Ｊ／ｃｍ２以上とすることで、レーザーアニールとその後の上記アニーリング技術、すなわち９００℃～１０００℃でかつ窒素雰囲気での熱アニーリングと、５００℃～７００℃でかつ窒素雰囲気でのアニーリングを用いることで、高結晶欠陥密度層１２４ａを形成する。この高結晶欠陥密度層１２４ａを形成することで、キャリアライフタイム向上の効果が得られかつ安定化する。
本実施の形態１のダイオードの製造においては、図１９を用いて説明したように、半導体基板の下面側のゲッタリング層１２４およびポリシリコン層１２２を除去した後に、Ｎ－ドリフト層１４中の複合欠陥ＶＯＨのトラップ密度を制御する工程が重要である。以下、図２１に示すフローチャートを用いて、当該工程について説明する。
ここで、半導体基板の下面にＮバッファ層１５、Ｎ＋カソード層１７およびＰカソード層１８を形成する際には、アルミ配線およびパッシベーション膜が存在している。その結果、Ｎバッファ層１５、Ｎ＋カソード層１７およびＰカソード層１８の形成時には、縦構造を形成しない面はアルミ配線に用いるメタルの融点すなわちアルミニウムの融点である６６０℃より低い温度になるように、半導体基板の深さ方向に温度勾配があり。かつ縦構造を形成しない面に熱が伝達しないような波長のレーザーを用いてのアニーリング技術（レーザーアニール）または上記メタルの融点以下の低温、例えば３２０℃～４５０℃の電気炉を用いたアニーリング技術を用いることとなる。
図１９に示した工程では、半導体基板の下面側のゲッタリング層１２４およびポリシリコン層１２２をエッチングにより除去、または研磨により除去する際に、図２に示したデバイスとして必要な厚みｔｄｅｖｉｃｅとして例えば４０μｍ～７００μｍを精度良く得られるようにＮ－ドリフト層１４を研磨し、エッチングする。これが図２に示すステップＳ１およびステップＳ２の工程である。
その後、Ｎバッファ層１５を形成するためのイオン注入工程（ステップＳ３）、すなわち第１不純物導入工程を行い、第１アニール工程を行う（ステップＳ４）。
その後、Ｎ－ドリフト層１４中の複合欠陥ＶＯＨのトラップ密度を制御するために第２アニール工程を行う（ステップＳ５）。この第２アニール工程では、Ｎ－ドリフト層１４のライフタイムの影響の観点から、アニール温度が重要な条件である。
図２２は、Ｎ－ドリフト層１４中のライフタイム（Lifetime）と図２１中の第２アニール工程でのアニール温度との関係を示す図である。ここで、第２アニール工程は窒素（Ｎ２）雰囲気中で行い、アニール時間は１２０分である。図２２において、縦軸はライフタイム（ｓｅｃ）を示し、横軸はアニール温度（℃）を示す。
Ｎ－ドリフト層１４中のライフタイムとは、マイクロ波光導電減衰（Microwave Photo Conductivity Decay：μ-ＰＣＤ）法により測定した結果である。μ-ＰＣＤ法は、レーザーを評価サンプルに照射し、キャリアの生成と再結合によるキャリアの時間的変化をマイクロ波の反射率から検出し、キャリアライフタイムを評価する分析手法である。評価サンプルのＮ－ドリフト層１４の厚みｔＮ－の３５０μｍに対して、数式（１）から求められる本実施の形態１のダイオードとして必要なＮ－ドリフト層１４のライフタイム値は、１×１０－６ｓｅｃ以上である。そこで、評価サンプルのライフタイムを１×１０－６ｓｅｃ以上と設定する。図２２から、ライフタイムへの影響がないように１×１０－６ｓｅｃ以上のライフタイムを確保するには、第２アニール工程のアニール温度は３７０℃～４２５℃とする必要があることが判る。第２アニール工程は、電気炉を用いたアニールにより温度を正確に制御する。
第２アニール工程の後、Ｎ＋カソード層１７およびＰカソード層１８を形成するためのイオン注入工程（ステップＳ６）、すなわち第２不純物導入工程を行う。その後、第３アニール工程を行う（ステップＳ７）。ここで、第２アニール工程(ステップＳ５)は第１アニール工程（ステップＳ４）を行った後ではなく、第３アニール工程（ステップＳ７）を行った後に行っても、第２アニール工程(ステップＳ５)のＮ－ドリフト層１４中の複合欠陥ＶＯＨのトラップ密度を制御する効果は得られる。
上記拡散層の形成後、実施の形態１のダイオードの性能制御と、Ｎ－ドリフト層１４中の複合欠陥ＶＯＨのトラップ生成工程として、荷電粒子、ここでは電子線を照射し（ステップＳ８）、室温（２５℃）での放置（ステップＳ９）と第４アニール工程を行う（ステップＳ１０）。電子線照射は、図２０の状態の半導体基板のおもて面（front side）から照射する。なお、荷電粒子としては電子に限定されず、プロトンまたはヘリウムを用いることができる。室温での放置時間は、時間を制限する必要のない工程である。
第４アニール工程は、第２アニール工程において制御したＮ－ドリフト層１４中のライフタイムへの影響抑制および、荷電粒子に起因する不純物欠陥、すなわち複合欠陥ＣｉＯＳ（Ｇ-centre）、ＣｉＯｉ（Ｃ-centre）の制御において重要な条件である。特に、荷電粒子に起因する不純物欠陥（複合欠陥）は、Ｃ-centreが支配的な領域に制御することで、パワー半導体デバイスの性能制御性向上、バラツキ低減、安定化向上および熱的安定性保証が可能となる。
図２３は、Ｎ－ドリフト層１４中のＧ-centreおよびＣ-centreをフォトルミネッセンス（Photoluminescence：ＰＬ）法で解析した際のＰＬ強度と第４アニール工程でのアニール温度との関係を示した図である。ここで、第４アニール工程は窒素（Ｎ２）雰囲気中で行い、アニール時間は３０分である。ＰＬ法は、半導体へ光を照射し、欠陥準位を経由して電子－ホール対が再結合する際に放出される光を観測する解析手法である。図２３において、縦軸は、バンド端の強度で規格化したＰＬ強度（Normalized PL Intensity）を任意単位（arb.unit）で示し、横軸にアニール温度（Aneealing Temperrature）を示している。
図２３は、波長６３３ｎｍのＨｅ－Ｎｅレーザーを使用し、サンプル温度３０Ｋにおいて、サンプル表面に当たるレーザー強度４．５ｍＷ、レーザー直径１．３μｍ、サンプル表面のレーザー強度０．３３９ＭＷ／ｃｍ２でのＰＬ法による測定結果である。図２４は、Ｎ－ドリフト層１４中のＧ-centreおよびＣ-centreのＰＬ強度と第４アニール工程でのアニール時間との関係を示した図である。ここで、第４アニール工程は窒素（Ｎ２）雰囲気中で行い、アニール温度は３５０℃である。
図２３および図２４から、Ｎ－ドリフト層１４中に荷電粒子で導入される不純物欠陥（複合欠陥）がＣ-centreで支配的となるアニール温度およびアニール時間は、それぞれ３００℃以上および６分以上であることが判る。ただし、アニール温度は第２アニール工程のアニール温度の最大温度以下にしないと、Ｎ－ドリフト層１４中のライフタイムへの影響があるため、最大温度は４２５℃とする。以上より、第４アニール工程は、３００℃～４２５℃、６分以上で行う。
なお、後述する実施の形態６の結晶欠陥をドナー化させデバイス性能向上させる第２バッファ層１５－２を形成するアニール工程は、第２アニール工程である。つまり、第４アニール工程はドナー化が目的ではなく、荷電粒子注入による、結晶欠陥（格子欠陥）を回復させるためのアニールであるので、第２アニール工程よりも低温とする。
ここで、図２１のフローチャートの説明に戻る。第４アニール工程の後は、図２１に示すように半導体基板の下面に、ライトエッチを行ってＮ－ドリフト層１４表面の自然酸化膜を除去し（ステップＳ１１）、その後、カソード電極１９を形成するためのメタル層をスパッタリング法または蒸着法で形成する（ステップＳ１２）。ここで、Ｓｉ層とメタル層との合金形成のために熱処理を行っても良いが、Ｎ－ドリフト層１４中のトラップへの影響抑制の観点から、第４アニール工程での許容アニール温度範囲内で低温の熱処理とする。
以上説明した実施の形態１の半導体装置の製造方法は、ＦＺウエハおよびＭＣＺウエハを活用しながら、ウエハプロセス中の最終段階において耐圧クラスに必要な厚みに制御した縦構造を構築している。このため、Ｓｉウエハの大口径化に伴うウエハプロセスとして問題となる種々のウエハ厚み、例えば４０μｍ～７００μｍの厚みのウエハを処理できるように、ウエハプロセス工程のプロセス装置の改造を極力最小限とし、直径２００ｍｍ以上の大口径のＳｉウエハに対応したウエハプロセスを実現している。
なお、図２および図３に示した実施の形態１のダイオードのＮ－ドリフト層１４は、第２アニール工程で４００℃、１２０分のアニールを行い、第４アニール工程で３５０℃、３０分のアニールを行って形成した。
＜実施の形態２＞
図２５は、実施の形態２に係る半導体装置を構成する半導体素子であるＰｉＮダイオードの断面図であり、図１のＡ１－Ａ２線に沿った断面に相当する。また、図２６は、実施の形態１に係るＰｉＮダイオードを備える半導体装置の外周部の構造の例を示す断面図であり、図１のＡ３－Ａ４線に沿った断面に相当する。図２５および図２６の構成は、実施の形態１で示した図２および図３の構成からＰカソード層１８を削除して、カソード層をＮ＋カソード層１７のみにした構成である。
図２６に示すように、アクティブセル領域Ｒ１、中間領域Ｒ２およびエッジターミネーション領域Ｒ３に渡って、Ｎ－ドリフト層１４、Ｎバッファ層１５およびＮ＋カソード層１７が積層されて成る構造が存在し、この構造がＰｉＮダイオードの縦構造３５である。
実施の形態２に係るＰｉＮダイオードにおいて、各拡散層のパラメータは以下のように設定される。Ｎ－ドリフト層１４は、不純物濃度（Ｃｎ－）が１．０×１０１２ｃｍ－３以上５．０×１０１５ｃｍ－３以下の、ＦＺ法で作製されたＳｉウエハ（ＦＺウエハ）により形成される。最終的なデバイスの厚み（ｔｄｅｖｉｃｅ）は、４０μｍ以上７００μｍ以下である。Ｐアノード層１０は、表面不純物濃度が１．０×１０１６ｃｍ－３以上ピーク不純物濃度が２．０×１０１６ｃｍ－３以上１．０×１０１８ｃｍ－３以下、深さが２．０μｍ以上１０．０μｍ以下に設定される。Ｎバッファ層１５は、ピーク不純物濃度が１．０×１０１６ｃｍ－３以上５．０×１０１６ｃｍ－３以下、深さが１．２μｍ以上５．０μｍ以下に設定される。Ｎ＋カソード層１７は、表面不純物濃度が１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下、深さが０．３μｍ以上０．８μｍ以下に設定される。
なお、実施の形態２に係るＰｉＮダイオードの製造方法は、図１２～図２０を用いて説明した実施の形態１の半導体装置の製造方法と同じであり、実施の形態１の半導体装置と同様の効果を実現可能である。
＜実施の形態３＞
図２７は、実施の形態３に係る半導体装置を構成する半導体素子であるトレンチゲート型ＩＧＢＴの断面図であり、図１のＡ１－Ａ２線に沿った断面に相当する。また、図２８は、実施の形態３に係るＩＧＢＴを備える半導体装置の外周部の構造の例を示す断面図であり、図１のＡ３－Ａ４線に沿った断面に相当する。
まず、図２７を参照して、アクティブセル領域Ｒ１に形成されたＩＧＢＴの構造を説明する。ＩＧＢＴを構成する半導体基板には、Ｎ型（第１導電型）のＮ－ドリフト層１４が形成されている。半導体基板におけるＮ－ドリフト層１４の下には、Ｎ－ドリフト層１４よりもピーク不純物濃度が高いＮ型のＮバッファ層１５が形成されている。
半導体基板におけるＮバッファ層１５の下には、Ｐ型（第２導電型）のＰコレクタ層１６（第３不純物拡散層）が形成されている。Ｐコレクタ層１６は、半導体基板の裏面側（第２主面側）の表層部に形成されており、半導体装置の裏面上には、コレクタ電極２０が、Ｐコレクタ層１６に接するように形成されている。
半導体基板におけるＮ－ドリフト層１４の上には、Ｎ－ドリフト層１４よりもピーク不純物濃度が高いＮ層１１（第２不純物拡散層）が形成されており、Ｎ層１１の上にＰ型のＰベース層９（第１不純物拡散層）が形成されている。Ｐベース層９は、半導体基板の上面側（第１主面側）の表層部に形成されている。Ｐベース層９の表層部には、Ｎ型のＮ＋エミッタ層７（不純物拡散領域）と、Ｐベース層９よりもピーク不純物濃度が高いＰ型のＰ＋層８（第４不純物拡散層）とが、選択的に形成されている。ＩＧＢＴにおいては、Ｐベース層９とＮ層１１との接合が主接合となる。
半導体基板の上面には、Ｐベース層９およびＮ層１１を縦方向に貫き、その下のＮ－ドリフト層１４に達するトレンチが形成されている。トレンチの内壁にはゲート絶縁膜１２が形成されており、ゲート絶縁膜１２上に、ゲート電極１３がトレンチを埋めるように形成されている。ゲート電極１３は、ゲート絶縁膜１２を介して、Ｎ－ドリフト層１４、Ｎ層１１、Ｐベース層９、およびＮ＋エミッタ層７と対向する。ゲート電極１３、Ｎ＋エミッタ層７、Ｐベース層９およびＮ層１１により、ＩＧＢＴにおける絶縁ゲート型のトランジスタ構造（ＭＯＳトランジスタ構造）が構成される。
半導体基板の上面上には、ゲート電極１３を覆うように層間絶縁膜６が形成されており、層間絶縁膜６の上にエミッタ電極４が形成されている。エミッタ電極４は、コンタクトホールを介してＮ＋エミッタ層７およびＰ＋層８と電気的に接続される。なお、アクティブセル領域Ｒ１の外周部に形成されるゲート電極１３、図２７においてアクティブセル領域Ｒ１に示される２本のゲート電極１３のうちの右側のゲート電極１３は、本来のゲート電極として寄与せず、エミッタ電極４と同電位に設定されるダミー電極である。ダミー電極の目的および効果は、特許第４２０５１２８号公報、特許第４７８５３３４号公報および特許第５６３４３１８号公報に記載されており、ＩＧＢＴの飽和電流密度の抑制、容量特性の制御による無負荷短絡状態での発振の抑制、それによる短絡耐量の向上、エミッタ側のキャリア濃度向上による低オン電圧化などである。
次に、図２８を参照して、ＩＧＢＴの中間領域Ｒ２およびエッジターミネーション領域Ｒ３の構造を説明する。
Ｎ－ドリフト層１４は、アクティブセル領域Ｒ１、中間領域Ｒ２およびエッジターミネーション領域Ｒ３に渡って形成されている。中間領域Ｒ２のＮ－ドリフト層１４の表層部には、Ｐベース層９よりも深く形成されたＰ型のガードリング２２が形成されている。ガードリング２２は、アクティブセル領域Ｒ１側に延びてＰベース層９と連結し、ダミー電極であるゲート電極１３を内包する、すなわち、ガードリング２２はダミー電極であるゲート電極１３よりも深く形成される。また、エッジターミネーション領域Ｒ３のＮ－ドリフト層１４の表層部には、Ｐ型のフィールドリミッティングリング２３が選択的に形成されている。
さらに、エッジターミネーション領域Ｒ３におけるフィールドリミッティングリング２３の外側には、アクティブセル領域Ｒ１と同様のＮ層１１、ゲート絶縁膜１２およびゲート電極１３から成る構造が設けられており、アクティブセル領域Ｒ１のＮ層１１の表層部に、Ｎ＋型のチャネルストッパ層２４が選択的に形成される。チャネルストッパ層２４は、ガードリング２２およびフィールドリミッティングリング２３とＮ－ドリフト層１４との接合部から延びる空乏層の延びを止める目的で設けられる。
中間領域Ｒ２およびエッジターミネーション領域Ｒ３の半導体基板の上面には、絶縁膜２５が形成されている。中間領域Ｒ２の絶縁膜２５の上にはゲート電極１３に繋がる表面ゲート電極１３ａが形成されており、絶縁膜２５および表面ゲート電極１３ａの上に、層間絶縁膜６が形成されている。
層間絶縁膜６の上には、コンタクトホールを通してフィールドリミッティングリング２３に接続するＦＬＲ電極２７と、コンタクトホールを通してチャネルストッパ層２４に接続するチャネルストッパ電極２８と、コンタクトホールを通して表面ゲート電極１３ａに接続する表面ゲート電極３１とが形成されている。なお、ＦＬＲ電極２７、チャネルストッパ電極２８および表面ゲート電極３１は、アクティブセル領域Ｒ１のエミッタ電極４と同時に形成できる。
また、中間領域Ｒ２およびエッジターミネーション領域Ｒ３に渡って、ＦＬＲ電極２７、チャネルストッパ電極２８および表面ゲート電極３１を覆う保護膜であるパッシベーション膜２９が形成され、さらにパッシベーション膜２９の上にパッシベーション膜３０が形成されている。
図２８に示すように、アクティブセル領域Ｒ１、中間領域Ｒ２およびエッジターミネーション領域Ｒ３に渡って、Ｎ－ドリフト層１４、Ｎバッファ層１５およびＰコレクタ層１６が積層されて成る構造が存在し、この構造がＩＧＢＴの縦構造３５である。
なお、図２８においては、中間領域Ｒ２およびエッジターミネーション領域Ｒ３にもＰコレクタ層１６が形成された構造を示したが、図２９のように、Ｐコレクタ層１６は中間領域Ｒ２およびエッジターミネーション領域Ｒ３に形成されなくてもよい。つまり、中間領域Ｒ２およびエッジターミネーション領域Ｒ３の縦構造３５は、Ｎ－ドリフト層１４およびＮバッファ層１５のみであってもよい。図２９のＩＧＢＴは、図２８のＩＧＢＴに比べ、オン電圧、スイッチングロス、短絡状態でのＳＯＡなどへの影響を抑制でき、ターンオフ動作時のＳＯＡを格段に向上することができる。この技術の詳細は特許第６１６５２７１号に記載されている。
実施の形態３に係るＩＧＢＴにおいて、各拡散層およびトレンチのパラメータは以下のように設定される。Ｎ－ドリフト層１４は、不純物濃度（Ｃｎ－）が１．０×１０１２ｃｍ－３以上５．０×１０１４ｃｍ－３以下の、ＦＺ法およびＭＣＺ法にて作製されたＳｉウエハ（ＦＺウエハ）により形成される。最終的なデバイスの厚み（ｔｄｅｖｉｃｅ）は、４０μｍ以上７００μｍ以下である。
Ｐベース層９は、ピーク不純物濃度が１．０×１０１６ｃｍ－３以上１．０×１０１８ｃｍ－３、深さがＮ＋エミッタ層７より深くＮ層１１より浅くなるように設定される。Ｎ層１１は、ピーク不純物濃度が１．０×１０１５ｃｍ－３以上１．０×１０１７ｃｍ－３以下、深さがＰベース層９よりも０．５μｍ～１．０μｍだけ深くなるように設定される。Ｎ＋エミッタ層７は、ピーク不純物濃度が１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下、深さが０．２μｍ以上１．０μｍ以下に設定される。Ｐ＋層８は、表面不純物濃度が１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下、深さがＮ＋エミッタ層７と同じもしくはそれよりも深くなるように設定される。Ｎバッファ層１５は、ピーク不純物濃度が１．０×１０１６ｃｍ－３以上５．０×１０１６ｃｍ－３以下、深さが１．２μｍ以上５．０μｍ以下に設定される。Ｐコレクタ層１６は、表面不純物濃度が１．０×１０１６ｃｍ－３以上１．０×１０２０ｃｍ－３以下、深さが０．３μｍ以上０．８μｍ以下に設定される。ゲート電極１３が埋め込まれるトレンチは、深さ（Ｄｔｒｅｎｃｈ）が２．０μｍ以上で、少なくともＮ層１１にまで達する深さに設定される。
なお、実施の形態３に係るトレンチゲート型ＩＧＢＴにおいては、図２１のフローチャートを用いて説明したＮ－ドリフト層１４中の複合欠陥ＶＯＨのトラップ密度を制御する工程を適用することで、実施の形態１の半導体装置と同様の効果を実現可能である。
＜実施の形態４＞
図３０は、実施の形態４に係る半導体装置を構成する半導体素子であるトレンチゲート型ＲＣ（Reverse Conductivity）－ＩＧＢＴの断面図であり、図１のＡ１－Ａ２線に沿った断面に相当する。図３０に示されるようにＲＣ－ＩＧＢＴは、図２７に示したトレンチゲート型ＩＧＢＴと同様に、Ｐコレクタ層１６、Ｎバッファ層１５、Ｎ－ドリフト層１４、Ｎ層１１、Ｐベース層９およびＮ＋エミッタ層７、ゲート電極１３およびダミー電極１３１で構成されるＩＧＢＴ領域（トランジスタ領域）と、Ｎ＋カソード層１７、Ｎバッファ層１５、Ｎ－ドリフト層１４、Ｎ層１１、Ｐベース層９、Ｐ＋層８およびダミー電極１３２で構成されるダイオード領域を有している。なお、アクティブセル領域Ｒ１（図１）においては、ＩＧＢＴ領域とダイオード領域が交互に設けられる。
ＩＧＢＴ領域におけるダミー電極１３１およびダイオード領域におけるダミー電極１３２は、ゲート電極１３と同様にＰベース層９およびＮ層１１を縦方向に貫き、その下のＮ－ドリフト層１４に達するように形成するトレンチを埋め込むように形成し、実施の形態３のＩＧＢＴでのダミー電極と同じようにゲート絶縁膜で囲まれている。また、ＩＧＢＴ領域におけるダミー電極１３１の上部は層間絶縁膜６で覆われているが、ダイオード領域におけるダミー電極１３２の上部は層間絶縁膜６で覆われていない。
ＩＧＢＴ領域においてはゲート電極１３およびダミー電極１３１を覆うように層間絶縁膜６が形成されており、層間絶縁膜６の上にエミッタ電極４が形成されている。エミッタ電極４は、コンタクトホールを介してＮ＋エミッタ層７と電気的に接続される。なお、ダイオード領域においてはエミッタ電極４がＰ＋層８と電気的に接続されるが、ダイオード領域においてはエミッタ電極４はアノード電極５として機能する。Ｐ＋層８はコンタクト層として機能し、エミッタ電極４との接触抵抗を低減する。
また、半導体装置の裏面上には、コレクタ電極２０が、Ｐコレクタ層１６およびＮ＋カソード層１７に接するように形成されている。コレクタ電極２０は、ダイオード領域においてはコレクタ電極２０は、カソード電極１９として機能する。
実施の形態４に係るＲＣ－ＩＧＢＴにおいて、各拡散層およびトレンチのパラメータは以下のように設定される。Ｎ－ドリフト層１４は、不純物濃度（Ｃｎ－）が１．０×１０１２ｃｍ－３以上５．０×１０１４ｃｍ－３以下の、ＦＺ法およびＭＣＺ法にて作製されたＳｉウエハ（ＦＺウエハ）により形成される。最終的なデバイスの厚み（ｔｄｅｖｉｃｅ）は、４０μｍ以上７００μｍ以下である。
Ｐベース層９は、ピーク不純物濃度が１．０×１０１６ｃｍ－３以上１．０×１０１８ｃｍ－３、深さがＮ＋エミッタ層７より深くＮ層１１より浅くなるように設定される。Ｎ層１１は、ピーク不純物濃度が１．０×１０１５ｃｍ－３以上１．０×１０１７ｃｍ－３以下、深さがＰベース層９よりも０．５μｍ～１．０μｍだけ深くなるように設定される。Ｎ＋エミッタ層７は、ピーク不純物濃度が１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下、深さが０．２μｍ以上１．０μｍ以下に設定される。Ｐ＋層８は、表面不純物濃度が１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下、深さがＮ＋エミッタ層７と同じもしくはそれよりも深くなるように設定される。Ｎバッファ層１５は、ピーク不純物濃度が１．０×１０１６ｃｍ－３以上５．０×１０１６ｃｍ－３以下、深さが１．２μｍ以上５．０μｍ以下に設定される。Ｐコレクタ層１６は、表面不純物濃度が１．０×１０１６ｃｍ－３以上１．０×１０２０ｃｍ－３以下、深さが０．３μｍ以上０．８μｍ以下に設定される。ゲート電極１３が埋め込まれるトレンチは、深さ（Ｄｔｒｅｎｃｈ）が２．０μｍ以上で、少なくともＮ層１１にまで達する深さに設定される。Ｎ＋カソード層１７は、表面不純物濃度が１．０×１０１８ｃｍ－３以上１．０×１０２１ｃｍ－３以下、深さが０．３μｍ以上０．８μｍ以下に設定される。
なお、実施の形態４に係るトレンチゲート型のＲＣ－ＩＧＢＴにおいては、図２１のフローチャートを用いて説明したＮ－ドリフト層１４中の複合欠陥ＶＯＨのトラップ密度を制御する工程を適用することで、実施の形態１の半導体装置と同様の効果を実現可能である。
なお、図３０においてはダイオード領域をＰｉＮダイオードとしたが、図２に示すようなＲＦＣダイオードとしても良い。また、図３０においては、ＩＧＢＴ領域においてゲート電極１３に加えてダミー電極１３１を設けた構成としたが、ゲート電極１３のみを設けた構成としても良い。何れの構成を採る場合でも実施の形態１の半導体装置と同様の効果を実現可能である。
＜実施の形態５＞
図３１は、実施の形態５に係る半導体装置を構成する半導体素子であるトレンチゲート型ＲＣ－ＩＧＢＴの断面図であり、図１のＡ１－Ａ２線に沿った断面に相当する。図３１に示されるＲＣ－ＩＧＢＴは、図３０に示したＲＣ－ＩＧＢＴに対してダイオード領域のＰ＋層８を削除した構成となっている。その他、図３０に示したＲＣ－ＩＧＢＴと同一の構成については同一の符号を付し、各拡散層およびトレンチのパラメータ等の重複する説明は省略する。Ｐ＋層８を設けないことで、製造工程を簡略化できる。
なお、実施の形態５に係るトレンチゲート型のＲＣ－ＩＧＢＴにおいては、図２１のフローチャートを用いて説明したＮ－ドリフト層１４中の複合欠陥ＶＯＨのトラップ密度を制御する工程を適用することで、実施の形態１の半導体装置と同様の効果を実現可能である。
なお、図３１においてはダイオード領域をＰｉＮダイオードとしたが、図２に示すようなＲＦＣダイオードとしても良い。この場合も実施の形態１の半導体装置と同様の効果を実現可能である。
＜実施の形態６＞
図３２は、実施の形態６に係る半導体装置を構成する半導体素子であるＲＦＣダイオードの断面図であり、図１のＡ１－Ａ２線に沿った断面に相当する。なお、図３２に示されるＲＦＣダイオードは、図２に示したＲＦＣダイオードに対してＮバッファ層１５は、下側の第１バッファ層１５－１と上側の第２バッファ層１５－２とからなる２層構造を有している。つまり、第２バッファ層１５－２は、第１バッファ層１５－１とＮ－ドリフト層１４との間に配設されている。その他、図２に示したＲＦＣダイオードと同一の構成については同一の符号を付し、各拡散層およびトレンチのパラメータ等の重複する説明は省略する。
図３３は、図３２のＲＦＣダイオードに代えてＰｉＮダイオードを用いた場合の断面図である。図３３の構成は、実施の形態２の図２５に示したＰｉＮダイオードに対してＮバッファ層１５が、下側の第１バッファ層１５－１と上側の第２バッファ層１５－２とからなる２層構造を有している。
図３４は、図３２のＲＦＣダイオードに代えてトレンチゲート型ＩＧＢＴを用いた場合断面図である。図３４の構成は、実施の形態３の図２７に示したトレンチゲート型ＩＧＢＴに対してＮバッファ層１５が、下側の第１バッファ層１５－１と上側の第２バッファ層１５－２とからなる２層構造を有している。
図３２～図３４に示すパワー半導体のＦＷＤおよびＩＧＢＴにおいては、
（ａ）主接合への逆バイアス印加時のリーク電流を低減し、低オフロス化および高温動作を実現する縦構造、
（ｂ）主接合への逆バイアス印加時の裏面（back side）への空乏層の伸びが第２バッファ層１５－２で緩やかになり、ターンオフ動作時のスナップオフ現象、およびスナップオフ現象に起因する発振現象を抑制する縦構造、
（ｃ）第２バッファ層１５－２中の２つのトラップがキャリアの再結合により、ＩＧＢＴでは裏面（back side）のキャリア注入効率を制御し、ＲＦＣダイオードではキャリア注入効率を制御すると共に、内蔵するＰＮＰトランジスタの動作抑制に寄与し、ダイナミックな破壊耐量を向上した縦構造を実現することができる。
次に、実施の形態６に係る半導体装置のＮバッファ層１５の詳細について図３２を用いて説明する。上述のように、実施の形態６に係る半導体装置のＮバッファ層１５は、下層の第１バッファ層１５－１と、上層の第２バッファ層１５－２とで構成されている。
第１バッファ層１５－１は、リンおよびヒ素などのＮ型不純物を含み、ピーク不純物濃度（Ｃｎｂ１，ｐ）が１．０×１０１６ｃｍ－３以上５．０×１０１６ｃｍ－３以下であり、半導体基板裏面からの深さ（Ｘｊ，ｎｂ１）が１．２μｍ以上５．０μｍ以下である領域である。
第２バッファ層１５－２は、セレン、硫黄、リン、プロトン（Ｈ＋）およびヘリウムなどのＮ型不純物を含み、最大ピーク不純物濃度（（Ｃｎｂ２，ｐ）ｍａｘ）が、半導体基板の不純物濃度（Ｃｎ－：１．０×１０１２ｃｍ－３以上５．０×１０１４ｃｍ－３以下）よりも高く、かつ、１．０×１０１５ｃｍ－３以下であり、半導体基板裏面からの深さ（Ｘｊ，ｎｂ２）が４．０μｍ以上５０μｍ以下である領域である。
上記の関係から、Ｎバッファ層１５を構成する第１バッファ層１５－１および第２バッファ層１５－２それぞれの役割は以下のようになる。
第１バッファ層１５－１は、スタティックな状態での主接合から伸びてくる空乏層を止める役割を担い、安定的な耐圧特性、オフ時の低リーク電流による低オフロス化への効果を示す。
第２バッファ層１５－２は、オン状態、すなわち定格の主電流が流れている状態では、伝導度変調現象により発生するキャリアプラズマ層により、不純物濃度がウエハプロセスでの第２バッファ層１５－２形成時のドーピングプロファイルより増加する。よって、第２バッファ層１５－２には、ＰＮＰトランジスタのベース幅を広げる役割があり、電流増幅率（αｐｎｐ）を下げ、オフ時の低リーク電流による低オフロス化の効果を示す。このキャリアプラズマ層は、ダイナミック状態での残留キャリアプラズマ層として働く。また、第２バッファ層１５－２は、スタティックおよびダイナミック状態での主接合から伸びてくる空乏層の延びるスピードを、Ｎ－ドリフト層１４内の移動時より緩やかにし、かつ、オン状態からの残留キャリアプラズマ層の存在により、電界強度分布を制御する役割を担い、ターンオフ動作終焉でのスナップオフ現象およびスナップオフ現象に起因する発振現象を抑制し、スイッチング動作に関して制御性向上および、ダイナミック状態の破壊耐量向上の効果を示す。
実施の形態６に係るＲＦＣダイオードにおいて、Ｎバッファ層１５以外の拡散層のパラメータは、実施の形態１のＲＦＣダイオードと同じである。
図３５は、実施の形態６の２層構造のＮバッファ層１５を構成する第１バッファ層１５－１および第２バッファ層１５－２について、ＰＬ法で解析したスペクトル結果である。
図３５は、波長６３３ｎｍのＨｅ－Ｎｅレーザーを使用し、サンプル温度３０Ｋにおいて、サンプル表面に当たるレーザー強度４．５ｍＷ、レーザー直径１．３μｍ、サンプル表面のレーザー強度０．３３９ＭＷ／ｃｍ２でのＰＬ法による測定結果である。
図３５において、縦軸は、バンド端の強度で規格化したＰＬ強度（Normalized PL Intensity）を任意単位（arb.unit）で示し、横軸にフォトンエネルギー（Photon Energy）を示している。
縦軸のＰＬ強度は欠陥密度を表し、ＰＬ強度が強いほどその由来となる欠陥の欠陥密度が多いことを示す。図３５より、第１バッファ層１５－１では何も検出されておらず、第２バッファ層１５－２では格子欠陥に由来する特徴的な２つのピークを持つＰＬスペクトルが得られた。この特徴的な２つのピークは、第２バッファ層１５－２中に存在するＷ-centre（フォトンエネルギー：１．０１８２ｅＶ）およびＸ-centre（フォトンエネルギー：１．０３９８ｅＶ）による準位である。
このように、Ｎバッファ層１５は、格子欠陥が存在しない第１バッファ層１５－１と格子欠陥が存在する第２バッファ層１５－２とで構成されている。つまり、Ｎバッファ層１５は、キャリアライフタイムの異なる複数のＮ層からなり、第１バッファ層１５－１のキャリアライフタイムは、第２バッファ層１５－２のキャリアライフタイムよりも大きい。
図３２に示した実施の形態６に係るＲＦＣダイオードの製造方法は、図１２～図２０を用いて説明した実施の形態１に係るＲＦＣダイオードの製造方法と基本的には同じであるが、２層構造のＮバッファ層１５の製造工程は単層のＮバッファ層１５とは異なるので、以下、図３６に示すフローチャートを用いて、当該工程について説明する。
図１９に示した工程では、半導体基板の下面側のゲッタリング層１２４およびポリシリコン層１２２をエッチングにより除去、または研磨により除去する際に、図３２に示したデバイスとして必要な厚みｔｄｅｖｉｃｅを精度良く得られるようにＮ－ドリフト層１４を研磨し、エッチングする。これが図３６に示すステップＳ２１およびＳ２２の工程である。
その後、第１バッファ層１５－１を形成するためのイオン注入工程（ステップＳ２３）、すなわち第１不純物導入工程を行い、第１アニール工程を行う（ステップＳ２４）。この第１アニール工程にはレーザーアニールを使用し、第２バッファ層１５－２を形成するための第２アニール工程に対して、より温度の高い高温アニールを行う。また、第２バッファ層１５－２の活性化後の不純物プロファイルおよび第２バッファ層１５－２に導入される格子欠陥の種類への影響を避け、またデバイスのオン状態のキャリア、すなわち電子またはホールへの影響を避けるため、第２バッファ層１５－２の形成は、第１バッファ層１５－１への第１アニール工程の後で行う。
次に、第２バッファ層１５－２を形成するためのイオン注入工程（ステップＳ２５）、すなわち第２不純物導入工程を行い、第２アニール工程を行う（ステップＳ２６）。
ここで、第１バッファ層１５－１と第２バッファ層１５－２とは、以下の関係を満足するように形成する。第２バッファ層１５－２のピーク位置は、第１バッファ層１５－１と第２バッファ層１５－２との接合部（Ｘｊ，ｎｂ１）よりも上側（接合部Ｘｊ，ｎｂ２側）に位置するように設定する。それにより、第１バッファ層１５－１と第２バッファ層１５－２とが干渉せず、精度良く、第２バッファ層１５－２の形成が可能になる。
第１バッファ層１５－１および第２バッファ層１５－２を形成するためのイオン種としては、第１バッファ層１５－１にはリンおよびヒ素を用い、第２バッファ層１５－２には、セレン、硫黄、リン、プロトン（Ｈ＋）およびヘリウムを高加速エネルギーでＳｉ中に導入する。プロトン（Ｈ＋）、ヘリウムを用いる場合は、後述するアニーリング条件によるドナー化現象により、Ｎ層を形成する拡散層形成プロセス技術を用いる。プロトン（Ｈ＋）、ヘリウムは、イオン注入以外にもサイクロトロンを利用した照射技術でＳｉ中へ導入することができる。プロトン（Ｈ＋）をＳｉへ導入すると、
（ａ）導入後に生じる空孔（Ｖ）が拡散し不純物（水素原子（Ｈ）、酸素原子（Ｏ）および炭素原子（Ｃ））との反応および炭素原子と格子欠陥の置換反応により形成される複合欠陥、
（ｂ）導入時に生じる格子欠陥が拡散し自己擬集しアニーリングにより酸素原子と反応して形成される複合欠陥、
（ｃ）導入時に生じる格子欠陥の擬集物（Ｗ-centre）がアニーリングにより拡散し再擬集して形成される格子欠陥対（Ｘ-centre）が形成される。
この中で空孔と不純物とが反応して形成される複合欠陥には水素が含まれるため電子供給源（ドナー）となり、アニーリングによる複合欠陥密度増加によりドナー濃度が増加し、イオン注入起因のサーマルドナー化現象を促進したメカニズムでドナー濃度を増加させる。この結果、Ｎ－ドリフト層１４よりも高不純物濃度のドナー化した層を形成し、第２バッファ層１５－２としてデバイスの動作に寄与する。本技術は、第２バッファ層１５－２中に形成される複合欠陥を活用してデバイス性能向上を実現する。
一方で、第２バッファ層１５－２中に形成される複合欠陥には、キャリアのライフタイムを低下させるライフタイムキラーとなる欠陥も存在するため、第２バッファ層１５－２形成時の不純物ドーズ量および、第２バッファ層１５－２を形成する際のプロセスフロー、すなわち、前述のように、第２バッファ層１５－２は第１バッファ層１５－１形成後にイオン注入工程と第２アニール工程において形成すること、および第２バッファ層１５－２のドナー化のためのアニーリング条件（第２アニール工程）は重要である。
第２アニール工程は、第２バッファ層１５－２中の格子欠陥Ｗ-centreおよびＸ-centreのバランス制御とＮ－ドリフト層１４へのライフタイムへの影響の観点から、アニール温度、時間が重要な条件となる。アニール温度は、図２２に示した結果を使用し、電気炉を用いたアニールにより温度を正確に制御する。
図３７には、第２バッファ層１５－２中の格子欠陥Ｗ-centreおよびＸ-centreをＰＬ法で解析した際のＰＬ強度とアニール時間との関係を示す図である。ここで、第２アニール工程は窒素（Ｎ２）雰囲気中で行い、アニール温度は４００℃である。図３７において、縦軸は、バンド端の強度で規格化したＰＬ強度（Normalized PL Intensity）を任意単位（arb.unit）で示し、横軸にアニール時間（Aneealing Time）を示している。
格子欠陥Ｗ-centreおよびＸ-centreの欠陥密度を低くすることが、パワー半導体のデバイス性能の点では望ましい。図３７から、格子欠陥Ｗ-centreおよびＸ-centreの欠陥密度を表すＰＬ強度のアニール時間依存性が鈍感化するのは、９０分以上のアニールからである。図２２および図３７の結果から、本実施の形態６の第２アニール工程は、Ｎ－ドリフト層１４へのライフタイムへの影響と、第２バッファ層１５－２中の格子欠陥Ｗ-centreおよびＸ-centreのバランス制御を考慮して、アニール温度は３７０℃～４２５℃、アニール時間は９０分以上とすることが望ましい。ここで、第２アニール工程(ステップＳ２６)は、第２バッファ層１５－２を形成するためのイオン注入工程（ステップＳ２５）の後に行わず、第３アニール工程(ステップＳ２３)の後に行っても、Ｎ－ドリフト層１４へのライフタイムへの影響と、第２バッファ層１５－２中の格子欠陥Ｗ-centreおよびＸ-centreのバランス制御の効果が得られる。
ここで、図３６のフローチャートの説明に戻る。第２アニール工程の後、Ｎ＋カソード層１７およびＰカソード層１８を形成するためのイオン注入工程（ステップＳ２７）、すなわち第３不純物導入工程を行う。その後、第３アニール工程を行う（ステップＳ２８）。
上記拡散層の形成後、実施の形態６のダイオードの性能制御と、Ｎ－ドリフト層１４中の複合欠陥ＶＯＨのトラップ生成工程として、荷電粒子、ここでは電子線を照射し（ステップＳ２９）、室温（２５℃）での放置（ステップＳ３０）と第４アニール工程を行う（ステップＳ３１）。電子線照射は、図２０の状態の半体基板のおもて面（front side）から照射する。なお、荷電粒子としては電子に限定されず、プロトンまたはヘリウムを用いることができる。室温での放置時間は、時間を制限する必要のない工程である。ダイオードに荷電粒子、例えば、電子線を照射することで得られる効果は実施の形態１と同じである。
第４アニール工程の後は、図３６に示すように半導体基板の下面に、ライトエッチを行ってＮ－ドリフト層１４表面の自然酸化膜を除去し（ステップＳ３２）、その後、カソード電極１９を形成するためのメタル層をスパッタリング法または蒸着法で形成する（ステップＳ３３）。
＜実施の形態７＞
図３８は、実施の形態７に係る半導体装置を構成する半導体素子であるトレンチゲート型ＲＣ－ＩＧＢＴの断面図であり、図１のＡ１－Ａ２線に沿った断面に相当する。図３８に示されるようにＲＣ－ＩＧＢＴは、図３０に示した実施の形態４のトレンチゲート型ＲＣ－ＩＧＢＴに対して、Ｎバッファ層１５が、下側の第１バッファ層１５－１と上側の第２バッファ層１５－２とからなる２層構造を有している点で異なっている。その他、図３０に示した実施の形態４のトレンチゲート型ＲＣ－ＩＧＢＴと同一の構成については同一の符号を付し、重複する説明は省略する。
なお、実施の形態７に係るトレンチゲート型のＲＣ－ＩＧＢＴにおいては、第１バッファ層１５－１と第２バッファ層１５－２との２層構造のバッファ層を有することで、実施の形態６の半導体装置と同様の効果を実現可能である。
なお、図３８においてはダイオード領域をＰｉＮダイオードとしたが、図２に示すようなＲＦＣダイオードとしても良い。この場合も実施の形態６の半導体装置と同様の効果を実現可能である。
＜実施の形態８＞
図３９は、実施の形態８に係る半導体装置を構成する半導体素子であるトレンチゲート型ＲＣ－ＩＧＢＴの断面図であり、図１のＡ１－Ａ２線に沿った断面に相当する。図３９に示されるＲＣ－ＩＧＢＴは、図３８に示したＲＣ－ＩＧＢＴに対してダイオード領域のＰ＋層８を削除した構成となっている。その他、図３８に示したＲＣ－ＩＧＢＴと同一の構成については同一の符号を付し、重複する説明は省略する。
なお、実施の形態８に係るトレンチゲート型のＲＣ－ＩＧＢＴにおいては、第１バッファ層１５－１と第２バッファ層１５－２との２層構造のバッファ層を有することで、実施の形態６の半導体装置と同様の効果を実現可能である。
なお、図３９においてはダイオード領域をＰｉＮダイオードとしたが、図２に示すようなＲＦＣダイオードとしても良い。この場合も実施の形態６の半導体装置と同様の効果を実現可能である。
以上説明した、実施の形態６～８の半導体素子においては、
（ａ）主接合への逆バイアス印加時のリーク電流を低減し、低オフロス化および高温動作を実現する縦構造、
（ｂ）主接合への逆バイアス印加時の裏面（back side）への空乏層の伸びが第２バッファ層１５－２で緩やかになり、ＩＧＢＴ、ＰＩＮダイオード、ＲＦＣダイオードおよびＲＣ－ＩＧＢＴそれぞれのターンオフ動作時のスナップオフ現象、およびスナップオフ現象に起因する発振現象を抑制する縦構造、
（ｃ）第２バッファ層１５－２中の２つのトラップがキャリアの再結合により、ＩＧＢＴおよびＲＣ－ＩＧＢＴのＩＧＢＴ領域では裏面（back side）のキャリア注入効率を制御し、ダイオードおよびＲＣ－ＩＧＢＴのダイオード領域ではキャリア注入効率を制御すると共に、内蔵するＰＮＰトランジスタの動作抑制に寄与し、ダイナミックな破壊耐量を向上した縦構造を実現することができる。
なお、本開示は、その開示の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
６ 層間絶縁膜、７ Ｎ＋エミッタ層、８ Ｐ＋層、９ Ｐベース層、１０ Ｐアノード層、１１ Ｎ層、１４ Ｎ－ドリフト層、１５ Ｎバッファ層、１５－１ 第１バッファ層、１５－２ 第２バッファ層、１６ Ｐコレクタ層、１７ Ｎ＋カソード層、１８ Ｐカソード層。

Claims (23)

  1. 第１主面および第２主面を有する半導体基板と、
    前記半導体基板に形成された第１導電型のドリフト層と、
    前記ドリフト層の前記第１主面側に形成された第２導電型の第１不純物拡散層と、
    前記ドリフト層の前記第２主面側に形成され、前記ドリフト層よりもピーク不純物濃度が高い第１導電型のバッファ層と、を備え、
    前記ドリフト層は、
    エネルギー準位が伝導帯の底のエネルギーよりも０．２４６ｅＶ低い第１トラップと、エネルギー準位が伝導帯の底のエネルギーよりも０．３４９ｅＶ低い第２トラップと、エネルギー準位が伝導帯の底のエネルギーよりも０．４７０ｅＶ低い第３トラップと、を有し、
    前記第２トラップのトラップ密度が２．０×１０１１ｃｍ－３以上である、半導体装置。
  2. 前記バッファ層は、
    前記ドリフト層に接する第２バッファ層と、
    前記第２バッファ層よりも前記第２主面側に形成された第１バッファ層と、を含み、
    前記第１バッファ層は、
    第１導電型の不純物を有し、
    前記第２バッファ層は、
    セレン、硫黄、リン、プロトンおよびヘリウムを不純物として有する、請求項１記載の半導体装置。
  3. 前記ドリフト層は、
    濃度３．０×１０１５ｃｍ－３以下、または濃度７．０×１０１７ｃｍ－３以下の酸素と、
    濃度１．０×１０１４ｃｍ－３以上５．０×１０１５ｃｍ－３以下の炭素を含む、請求項１または請求項２記載の半導体装置。
  4. 前記ドリフト層は、
    フォトルミネッセンス法で検出される荷電粒子に起因する複合欠陥のうちＣ-centreがＧ-centreよりもトラップ密度が多い、請求項１または請求項２記載の半導体装置。
  5. 前記第１不純物拡散層は、ダイオードのアノードとして機能し、
    前記バッファ層の前記第２主面側に、前記ダイオードのカソードとして機能する第１導電型のカソード層が形成される、請求項１または請求項２記載の半導体装置。
  6. 前記第１不純物拡散層は、ダイオードのアノードとして機能し、
    前記バッファ層の前記第２主面側に、前記ダイオードのカソードとして機能する第１導電型の第１カソード層および第２導電型の第２カソード層が形成される、請求項１または請求項２記載の半導体装置。
  7. 前記第１不純物拡散層は、トランジスタのベース層として機能し、
    前記第１不純物拡散層と前記ドリフト層との間に形成された第２導電型の第２不純物拡散層と、
    前記バッファ層の前記第２主面側に形成された第２導電型の第３不純物拡散層と、
    前記第１不純物拡散層の表層部に選択的に形成された第１導電型の不純物拡散領域と、
    前記不純物拡散領域、前記第１不純物拡散層および前記第２不純物拡散層を貫通して前記ドリフト層に達するトレンチゲートと、をさらに備える、請求項１または請求項２記載の半導体装置。
  8. 前記半導体基板は、
    ダイオード領域とトランジスタ領域とを有し、
    前記ダイオード領域においては、
    前記第１不純物拡散層は、ダイオードのアノードとして機能し、
    前記バッファ層の前記第２主面側に、前記ダイオードのカソードとして機能する第１導電型のカソード層が形成され、
    前記トランジスタ領域においては、
    前記第１不純物拡散層は、トランジスタのベース層として機能し、
    前記第１不純物拡散層と前記ドリフト層との間に形成された第２導電型の第２不純物拡散層と、
    前記バッファ層の前記第２主面側に形成された第２導電型の第３不純物拡散層と、
    前記第１不純物拡散層の表層部に選択的に形成された第１導電型の不純物拡散領域と、
    前記不純物拡散領域、前記第１不純物拡散層および前記第２不純物拡散層を貫通して前記ドリフト層に達するトレンチゲートと、をさらに備える、請求項１または請求項２記載の半導体装置。
  9. 前記半導体基板は、
    ダイオード領域とトランジスタ領域とを有し、
    前記ダイオード領域においては、
    前記第１不純物拡散層は、ダイオードのアノードとして機能し、
    前記バッファ層の前記第２主面側に、前記ダイオードのカソードとして機能する第１導電型の第１カソード層および第２導電型の第２カソード層が形成され、
    前記トランジスタ領域においては、
    前記第１不純物拡散層は、トランジスタのベース層として機能し、
    前記第１不純物拡散層と前記ドリフト層との間に形成された第２導電型の第２不純物拡散層と、
    前記バッファ層の前記第２主面側に形成された第２導電型の第３不純物拡散層と、
    前記第１不純物拡散層の表層部に選択的に形成された第１導電型の不純物拡散領域と、
    前記不純物拡散領域、前記第１不純物拡散層および前記第２不純物拡散層を貫通して前記ドリフト層に達するトレンチゲートと、をさらに備える、請求項１または請求項２記載の半導体装置。
  10. 前記ダイオード領域においては、
    前記第１不純物拡散層の表層部に前記第１不純物拡散層よりも第２導電型の不純物濃度が高い第２導電型の第４不純物拡散層をさらに備える、請求項８または請求項９記載の半導体装置。
  11. 前記ダイオード領域においては、
    前記第１不純物拡散層の表層部が前記半導体基板の前記第１主面をなす、請求項８または請求項９記載の半導体装置。
  12. （ａ）第１主面および第２主面を有しドリフト層が形成された半導体基板に、予め定められたデバイス構造を形成する工程と、
    （ｂ）前記半導体基板の前記第２主面を研磨またはエッチングして予め定められた厚みとする工程と、
    （ｃ）前記第２主面より前記半導体基板に不純物を導入する第１不純物導入工程と、
    （ｄ）前記半導体基板をレーザーアニールすることでバッファ層を形成する第１アニール工程と、
    （ｅ）前記半導体基板を電気炉でアニールする第２アニール工程と、
    （ｆ）前記第２主面より前記半導体基板に不純物を導入する第２不純物導入工程と、
    （ｇ）前記半導体基板をレーザーアニールすることで少なくとも１種類の不純物拡散層を形成する第３アニール工程と、を備える、半導体装置の製造方法。
  13. 前記工程（ｇ）の後に、
    （ｈ）前記第１主面より前記ドリフト層に荷電粒子を導入する工程と、
    （ｉ）前記半導体基板を室温で放置する工程と、
    （ｊ）前記半導体基板を電気炉で前記第２アニール工程の温度よりも低い温度でアニールする第４アニール工程と、をこの順番に実行する、請求項１２記載の半導体装置の製造方法。
  14. 前記工程（ｈ）は、
    前記荷電粒子として、電子、プロトンおよびヘリウムの何れかを導入する工程を含む、請求項１３記載の半導体装置の製造方法。
  15. 前記工程（ｅ）は、
    前記第２アニール工程のアニール温度を３７０℃以上４２５℃以下とする、請求項１２記載の半導体装置の製造方法。
  16. 前記工程（ｊ）は、
    前記第４アニール工程のアニール温度を３００℃以上４２５℃以下とする、請求項１３記載の半導体装置の製造方法。
  17. 前記工程（ｅ）は、
    前記工程（ｇ）の後に行う、請求項１２記載の半導体装置の製造方法。
  18. （ａ）第１主面および第２主面を有しドリフト層が形成された半導体基板に、予め定められたデバイス構造を形成する工程と、
    （ｂ）前記半導体基板の前記第２主面を研磨またはエッチングして予め定められた厚みとする工程と、
    （ｃ）前記ドリフト層の前記第２主面側に設けられた第１バッファ層および前記第１バッファ層と前記ドリフト層との間に設けられた第２バッファ層を含むバッファ層を形成する工程と、
    （ｄ）前記第２主面より前記半導体基板に不純物を導入する第３不純物導入工程と、
    （ｅ）前記半導体基板をレーザーアニールすることで少なくとも１種類の不純物拡散層を形成する第３アニール工程と、を備え、
    前記工程（ｃ）は、
    （ｃ－１）前記工程（ｂ）の後に、前記半導体基板に前記第２主面より前記第１バッファ層のための不純物を導入する第１不純物導入工程と、
    （ｃ－２）前記工程（ｃ－１）の後に、前記半導体基板をレーザーアニールすることで前記第１バッファ層を形成する第１アニール工程と、
    （ｃ－３）前記（ｃ－２）の後に、前記半導体基板に前記第２主面より前記第２バッファ層のための不純物を導入する第２不純物導入工程と、
    （ｃ－４）前記半導体基板を電気炉でアニールすることで前記第２バッファ層を形成する第２アニール工程と、を含む、半導体装置の製造方法。
  19. 前記工程（ｅ）の後に、
    （ｆ）前記第１主面より前記ドリフト層に荷電粒子を導入する工程と、
    （ｇ）前記半導体基板を室温で放置する工程と、
    （ｈ）前記半導体基板を電気炉で前記第２アニール工程の温度よりも低い温度でアニールする第４アニール工程と、をこの順番に実行する、請求項１８記載の半導体装置の製造方法。
  20. 前記工程（ｆ）は、
    前記荷電粒子として、電子、プロトンおよびヘリウムの何れかを導入する工程を含む、請求項１９記載の半導体装置の製造方法。
  21. 前記工程（ｃ－４）は、
    前記第２アニール工程のアニール温度を３７０℃以上４２５℃以下とする、請求項１８記載の半導体装置の製造方法。
  22. 前記工程（ｈ）は、
    前記第４アニール工程のアニール温度を３００℃以上４２５℃以下とする、請求項１９記載の半導体装置の製造方法。
  23. 前記工程（ｃ－４）は、
    前記工程（ｅ）の後に行う、請求項１８記載の半導体装置の製造方法。
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