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JP2022154937A - 回路基板内に電気部品を内蔵する半導体装置 - Google Patents

回路基板内に電気部品を内蔵する半導体装置 Download PDF

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JP2022154937A
JP2022154937A JP2021058211A JP2021058211A JP2022154937A JP 2022154937 A JP2022154937 A JP 2022154937A JP 2021058211 A JP2021058211 A JP 2021058211A JP 2021058211 A JP2021058211 A JP 2021058211A JP 2022154937 A JP2022154937 A JP 2022154937A
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JP
Japan
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conductor pattern
internal conductor
semiconductor device
substrate body
electrical component
Prior art date
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Pending
Application number
JP2021058211A
Other languages
English (en)
Inventor
彰平 長井
Shohei Nagai
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Toyota Motor Corp
Mirise Technologies Corp
Original Assignee
Denso Corp
Toyota Motor Corp
Mirise Technologies Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
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Priority to US17/679,603 priority patent/US12074113B2/en
Priority to DE102022105834.4A priority patent/DE102022105834A1/de
Priority to CN202210313879.XA priority patent/CN115148686A/zh
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Abstract

【課題】回路基板内に電気部品を内蔵する半導体装置において、電流経路のインダクタンスを低減する。【解決手段】半導体装置１０は、第１面１２ａ及び第２面１２ｂを有する基板本体１２と、基板本体内に配置された電気部品２１、２２、３１、３２と、第１面又は第２面に設けられた第１端子４２及び第２端子４０と、前記電気部品と前記第１面との間に位置する回路層Ｌ２に設けられ、前記第１端子と前記電気部品とに電気的に接続された第１内部導体パターン６４と、前記電気部品と前記第２面との間に位置する回路層Ｌ５に設けられ、前記第２端子と前記電気部品とに電気的に接続された第２内部導体パターン６７とを備える。前記第１内部導体パターンと前記第２内部導体パターンとは、前記基板本体の内部で少なくとも部分的に対向している。【選択図】図３

Description

本明細書に開示される技術は、回路基板内に電気部品を内蔵する半導体装置に関する。
特許文献１に、半導体装置が開示されている。この半導体装置は、基板本体と、基板本体内に配置された電気部品と、基板本体の上面に位置する第１導体パターンと、基板本体の下面に位置する第２導体パターンとを備える。第１導体パターンは、複数のビアを介して電気部品に上方から接続されており、第２導体パターンは、複数のビアを介して電気部品に下方から接続されている。第１導体パターン及び第２導体パターンは、電気部品を通過する電流の電流経路として機能する。
米国特許第１０，２２９，８９５号明細書
半導体装置では、電流経路における損失を抑制するために、電流経路のインダクタンスを低減することが求められる。電流経路のインダクタンスを低減するためには、電気部品に接続される二以上の電流経路を、逆向きに並走させることが有効である。しかしながら、従来の半導体装置のように、二つの電流経路が基板本体の上面及び下面に分配されていると、二つの電流経路の間に一定の距離が存在することによって、それらを並走させた効果を十分に得ることができない。
上記を鑑み、本明細書は、回路基板内に電気部品を内蔵する半導体装置において、電流経路のインダクタンスを低減し得る技術を提供する。
本明細書が開示する半導体装置（１０）は、第１面（１２ａ）及び第２面（１２ｂ）を有する基板本体（１２）と、前記基板本体内に配置された電気部品（２１、２２、３１、３２）と、前記第１面又は前記第２面に設けられた第１端子（４２）及び第２端子（４０）と、前記電気部品と前記第１面との間に位置する回路層（Ｌ２）に設けられ、前記第１端子と前記電気部品とに電気的に接続された第１内部導体パターン（６４）と、前記電気部品と前記第２面との間に位置する回路層（Ｌ５）に設けられ、前記第２端子と前記電気部品とに電気的に接続された第２内部導体パターン（６７）とを備える。前記第１内部導体パターンと前記第２内部導体パターンとは、前記基板本体の内部で少なくとも部分的に対向している。
上記した構成では、第１内部導体パターン及び第２内部導体パターンが、電気部品に接続された二つの電流経路として機能する。第１内部導体パターン及び第２内部導体パターンは、それぞれ基板本体内の回路層に設けられているので、第１内部導体パターンと第２内部導体パターンとの間の距離は比較的に小さい。これにより、電気部品に接続される二つの電流経路を、比較的に近接させた位置関係で、逆向きに並走させることができる。加えて、第１内部導体パターンは、基板本体の第１面と電気部品との間に位置しており、第２内部導体パターンは、基板本体の第２面と電気部品との間に位置している。このように、第１内部導体パターンと第２内部導体パターンとが、電気部品の両側に分配されていると、基板本体の構造を厚み方向に関して対称的に設計することができ、基板本体の反りやうねりといった不均一な熱変形を抑制することができる。
実施例１の半導体装置１０を示す平面図。 実施例１の半導体装置１０の回路構造を示す回路図。 図１中のＩＩＩ－ＩＩＩ線における断面図。図示明瞭化のために、基板本体１２のハッチングは省略されている。また、一部の重なり合う構成は、意図的に位置を変更して図示されている。 実施例２の半導体装置１１０の構成を示す断面図。 実施例３の半導体装置２１０の構成を示す断面図。 実施例４の半導体装置３１０の構成を示す断面図。 実施例５の半導体装置４１０の構成を示す断面図。 実施例６の半導体装置５１０の構成を示す断面図。
本技術の一実施形態において、前記半導体装置（１０）は、前記電気部品と同じ深さ範囲に位置する回路層に設けられた第３内部導体パターン（６５；６６）と、前記第１内部導体パターンと前記第２内部導体パターンとの一方と前記第３内部導体パターンとを電気的に接続する第１接続ビア（７４；７８）とをさらに備えてもよい。この場合、前記第３内部導体パターンと、前記第１内部導体パターンと前記第２内部導体パターンとの他方とは、前記基板本体の内部で少なくとも部分的に対向していてもよい。このような構成によると、第３内部導体パターンが、第１内部導体パターン又は第２内部導体パターンと同じ電流経路として機能することによって、電気部品に接続された二つの電流経路を、さらに近い位置関係で並走させることができる。
上記の実施形態において、前記半導体装置は、前記電気部品と同じ深さ範囲に位置するとともに、前記第３内部導体パターンとは異なる深さに位置する第４内部導体パターン（６６；６５）と、前記第３内部導体パターンと前記第４内部導体パターンとを電気的に接続する第２接続ビア（７７）とをさらに備えてもよい。この場合、前記第４内部導体パターンと、前記第１内部導体パターンと前記第２内部導体パターンとの他方とは、前記基板本体の内部で少なくとも部分的に対向していてもよい。このような構成によると、第３内部導体パターンに加えて、第４内部導体パターンについても、第１内部導体パターン又は第２内部導体パターンと同じ電流経路として機能する。これにより、電気部品に接続された二つの電流経路を、さらに近い位置関係で並走させることができる。
あるいは、前記半導体装置は、第２接続ビアに代えて、前記第１内部導体パターンと前記第２内部導体パターンとの他方と、前記第４内部導体パターンとを電気的に接続する第３接続ビア（７８）を備えてもよい。このような構成によると、互いに近接する第３内部導体パターン及び第４内部導体パターンを、電気部品に接続された二つの電流経路として機能させることができる。これにより、電気部品に接続された二つの電流経路を、さらに近い位置関係で並走させることができる。
本技術の一実施形態において、前記第１内部導体パターンの厚みと、前記第２内部導体パターンと厚み（ＴＨ）との少なくとも一方が、前記基板本体内の他の内部導体パターンの厚みよりも大きくてもよい。このような構成によると、電気部品に接続された二つの電流経路の少なくとも一方において、断面積の増大によるインダクタンスの低減効果を期待することができる。また、内部導体パターンの厚みが増大することで、熱伝導性の向上による電気部品の冷却効果を期待することもできる。
本技術の一実施形態において、前記第１内部導体パターンと、前記第２内部導体パターンとの少なくとも一方は、前記電気部品と対向する範囲に開口（６７ａ）を有してもよい。二つの電流経路の間に電気部品が介在する範囲では、二つの電流経路を並走させたことによる効果が低下する。そのことから、電気部品と対向する範囲では、電流経路を欠損させることによって、並走の効果が期待される他の部分へより多くの電流を集中させてもよい。
本技術の一実施形態において、前記半導体装置は、前記第１面上に設けられ、前記電気部品の動作を制御する表面電気部品（５２）をさらに備えてもよい。本技術に係る構成によると、電流経路における損失が低減されることで、半導体装置の温度上昇を抑制することができる。従って、基板本体の第１面に表面電気部品を配置したときでも、表面電気部品が過熱されるといった事態を避けることができる。
本技術の一実施形態において、前記電気部品は、パワー半導体素子（２１、２２）と、前記パワー半導体素子が接合されたヒートシンクプレート（３１、３２）とを含んでもよい。パワー半導体素子には、比較的に大きな電流が流れることから、電流経路におけるインピーダンスの低減が強く求められる。本明細書で開示される構成は、そのようなパワー半導体素子を含む半導体装置に対して、好適に採用することができる。
（実施例１） 図面を参照して、実施例１の半導体装置１０について説明する。本実施例の半導体装置１０は、例えば電動車両の電力制御ユニットに採用され、電源と走行用モータとの間で電力変換するための電力変換回路の一部を構成することができる。ここでいう電動車両とは、車輪を駆動する走行用モータを有する車両を広く意味し、例えば、外部の電力によって充電される電気自動車、走行用モータに加えてエンジンをさらに有するハイブリッド車、及び燃料電池を電源とする燃料電池車等が含まれる。但し、本実施例の半導体装置１０の用途は、電動車両に限定されず、各種の電気機器に採用することができる。
図１－図３に示すように、半導体装置１０は、基板本体１２と、二つの半導体素子２１、２２と、二つのヒートシンクプレート３１、３２とを備える。基板本体１２は、板状の形状を有しており、上面１２ａと、上面１２ａの反対側に位置する下面１２ｂとを有する。基板本体１２は、例えばエポキシ樹脂又はその他の樹脂材料といった、絶縁体で構成されている。基板本体１２は、上面１２ａから下面１２ｂに向かって、上層１４、中間層１６及び下層１８を備える。上層１４は、基板本体１２の上面１２ａを含む層である。下層１８は、基板本体１２の下面１２ｂを含む層である。そして、中間層１６は、上層１４と下層１８との間に位置する層である。
ここで、図面におけるＸ方向及びＹ方向は、基板本体１２の上面１２ａ及び下面１２ｂに平行な方向であって、互いに垂直な方向である。Ｚ方向は、基板本体１２の上面１２ａ及び下面１２ｂに垂直な方向であって、Ｘ方向及びＹ方向のそれぞれに垂直な方向である。即ち、上述した上層１４、中間層１６及び下層１８は、Ｚ方向に沿って積層されている。
半導体素子２１、２２及びヒートシンクプレート３１、３２はそれぞれ、半導体装置１０において電気回路の一部を構成する電気部品であり、基板本体１２の内部で互いに電気的に接続された一組の電気部品である。二つの半導体素子２１、２２は、二つのヒートシンクプレート３１、３２と共に、基板本体１２の中間層１６に配置されている。各々の半導体素子２１、２２は、パワー半導体素子であって、特に、スイッチング素子である。このスイッチング素子は、例えばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）又はＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であってよい。各々の半導体素子２１、２２は、上面電極２１ａ、２２ａと下面電極２１ｂ、２２ｂとを有しており、上面電極２１ａ、２２ａと下面電極２１ｂ、２１ｂとの間を電気的に導通したり、遮断したりすることができる。
一例ではあるが、二つの半導体素子２１、２２には、第１半導体素子２１と第２半導体素子２２とが含まれる。第１半導体素子２１と第２半導体素子２２とは、基板本体１２の内部において、電気的に直列に接続されている。前述したように、二つの半導体素子２１、２２は、ＩＧＢＴ又はＭＯＳＦＥＴといったスイッチング素子である。本実施例の半導体装置１０は、例えばインバータ回路やＤＣ－ＤＣコンバータ回路の一部を構成することができる。なお、半導体素子２１、２２の数は、二つに限定されない。また、半導体装置１０は、半導体素子２１、２２及びヒートシンクプレート３１、３２に代えて、他の少なくとも一つの電気部品を備えてもよい。
二つのヒートシンクプレート３１、３２は、それぞれ板状の形状を有しており、基板本体１２と平行に配置されている。各々のヒートシンクプレート３１、３２は、例えば銅又はその他の金属といった導体で構成されている。一例ではあるが、二つのヒートシンクプレート３１、３２は、Ｘ方向に沿って配列されている。二つのヒートシンクプレート３１、３２には、第１ヒートシンクプレート３１及び第２ヒートシンクプレート３２が含まれる。第１ヒートシンクプレート３１には、第１半導体素子２１が配置されており、第１半導体素子２１の下面電極２１ｂが、第１ヒートシンクプレート３１と電気的に接続されている。同様に、第２ヒートシンクプレート３２には、第２半導体素子２２が配置されており、第２半導体素子２２の下面電極２１ｂ、２２ｂが、第２ヒートシンクプレート３２と電気的に接続されている。
半導体装置１０は、複数の端子４０、４２、４４を備える。これらの端子４０、４２、４４は、外部の回路と接続するための外部接続端子である。複数の端子４０、４２、４４は、例えば銅又はその他の金属といった導体で構成されている。一例ではあるが、複数の端子４０、４２、４４には、Ｐ端子４０と、Ｎ端子４２と、Ｏ端子４４とが含まれる。複数の端子４０、４２、４４は、基板本体１２の下面１２ｂに位置している。但し、複数の端子４０、４２、４４の一部又は全部は、基板本体１２の上面１２ａに位置してもよい。
Ｐ端子４０は、基板本体１２の内部において、第１ヒートシンクプレート３１と電気的に接続されており、第１ヒートシンクプレート３１を介して、第１半導体素子２１の下面電極２１ｂと電気的に接続されている。Ｎ端子４２は、基板本体１２の内部において、第２半導体素子２２の上面電極２２ａと電気的に接続されている。Ｏ端子４４は、基板本体１２の内部において、第１半導体素子２１の上面電極２１ａ及び第２ヒートシンクプレート３２と、電気的に接続されている。即ち、Ｏ端子４４は、第１半導体素子２１の上面電極２１ａと、第２半導体素子２２の下面電極２２ｂとのそれぞれと、電気的に接続されている。これにより、第１半導体素子２１がターンオンされると、Ｐ端子４０とＯ端子４４との間が電気的に接続される。一方、第２半導体素子２２がターンオンされると、Ｎ端子４２とＯ端子４４との間が電気的に接続される。
基板本体１２には、複数の回路層Ｌ１－Ｌ６が設けられており、多層基板の構造が形成されている。複数の回路層Ｌ１－Ｌ６には、第１回路層Ｌ１、第２回路層Ｌ２、第３回路層Ｌ３、第４回路層Ｌ４、第５回路層Ｌ５及び第６回路層Ｌ６が含まれる。第１回路層Ｌ１は、基板本体１２の上面１２ａに位置している。第２回路層Ｌ２は、基板本体１２の上層１４内に位置している。第３回路層Ｌ３は、基板本体１２の上層１４と中間層１６との境界に位置している。第４回路層Ｌ４は、基板本体１２と中間層１６と下層１８との境界に位置している。第５回路層Ｌ５は、基板本体１２の下層１８内に位置している。そして、第６回路層Ｌ６は、基板本体１２の下面１２ｂに位置している。
第１回路層Ｌ１は、第１導体パターン６１を有する。第１導体パターン６１は、銅又はその他の金属といった導体で構成されている。第１導体パターン６１は、二つの半導体素子２１、２２を制御する制御回路５０を構成する。そのために、第１導体パターン６１には、複数の表面電気部品５２が実装されている。複数の表面電気部品５２には、例えば、半導体素子２１、２２のスイッチングを制御するゲート駆動回路が含まれる。
なお、ここでいう第１導体パターン６１とは、制御回路５０を構成するのに必要とする一又は複数の導体パターンの総称である。即ち、第１導体パターン６１は、単一の導体パターンであってもよいし、複数の導体パターンの組み合わせであってもよい。以下に説明する第２導体パターン６２から第９導体パターン６９についても同様である。第２導体パターン６２から第９導体パターン６９のそれぞれは、共通の機能を有する一又は複数の導体パターンの総称であり、単一の導体パターンであってもよいし、複数の導体パターンの組み合わせであってもよい。
第２回路層Ｌ２は、複数の導体パターン６２、６３、６４を有する。それぞれの導体パターン６２、６３、６４は、銅又はその他の金属といった導体で構成されている。複数の導体パターン６２、６３、６４には、第２導体パターン６２と、第３導体パターン６３と、第４導体パターン６４が含まれる。ここで、複数の導体パターン６２、６３、６４は、実際には同一平面上に位置しているが、図３では図示明瞭化を目的として、第２導体パターン６２が、第３導体パターン６３及び第４導体パターン６４に対して意図的に変位されている。
第２導体パターン６２は、第２回路層Ｌ２の大部分に亘って広がっており、複数の半導体素子２１、２２と対向するように設けられている。これにより、半導体素子２１、２２で生じた熱が、第２導体パターン６２を通じて基板本体１２の広い範囲へ拡散する。また、第２導体パターン６２は、半導体素子２１、２２から放射される電磁ノイズを遮蔽するシールド層としても機能する。特に限定されないが、第２導体パターン６２は、グラウンド電位に接続されてもよく、それによって第２導体パターン６２のシールド層としての機能が向上する。
第３導体パターン６３は、第１ビア７１を介して、Ｏ端子４４に接続されている。加えて、第３導体パターン６３は、二つの第２ビア７２を介して、第１半導体素子２１の上面電極２１ａと、第２ヒートシンクプレート３２とに接続されている。第１ビア７１及び第２ビア７２は、銅又はその他の金属といった導体で構成されている。これにより、二つの半導体素子２１、２２は、第２導体パターン６２によって電気的に直列に接続され、かつ、第２導体パターン６２を介してＯ端子４４と電気的に接続されている。第３導体パターン６３は、一組の電気部品である半導体素子２１、２２及びヒートシンクプレート３１、３２に流れる電流が通過する電流経路の一部を構成する。
第４導体パターン６４は、第３ビア７３を介して、第２半導体素子２２の上面電極２２ａに接続されている。加えて、第４導体パターン６４は、第４ビア７４を介して、Ｎ端子４２に接続されている。第３ビア７３及び第４ビア７４は、銅又はその他の金属といった導体で構成されている。これにより、第２半導体素子２２の上面電極２２ａが、第４導体パターン６４を介して、Ｎ端子４２と電気的に接続されている。
第３回路層Ｌ３及び第４回路層Ｌ４には、半導体素子２１、２２及びヒートシンクプレート３１、３２が配置されている。ヒートシンクプレート３１、３２は、第３回路層Ｌ３から第４回路層Ｌ４までの距離に等しい厚みを有する。ヒートシンクプレート３１、３２上に配置された半導体素子２１、２２は、第３回路層Ｌ３に位置している。加えて、第３回路層Ｌ３及び第４回路層Ｌ４には、それぞれ第５導体パターン６５及び第６導体パターン６６が設けられている。それぞれの導体パターン６５、６６は、銅又はその他の金属といった導体で構成されている。本実施例における第５導体パターン６５及び第６導体パターン６６の用途は、特に限定されない。第５導体パターン６５及び第６導体パターン６６は、例えば、グラウンド電位に接続されてもよい。
第３回路層Ｌ３の第５導体パターン６５は、基板本体１２において、ヒートシンクプレート３１、３２と同じ深さ範囲に位置している。ここでいう深さ範囲とは、Ｚ方向における範囲を意味する。従って、第５導体パターン６５には、二つのヒートシンクプレート３１、３２に合わせて、二つの開口６５ａ、６５ｂが設けられている。即ち、図３では、第５導体パターン６５が、二つのヒートシンクプレート３１、３２の位置で分割して図示されているが、実際の第５導体パターン６５は、第３回路層Ｌ３の広範囲に亘って一体に形成されている。
同様に、第４回路層Ｌ４の第６導体パターン６６は、基板本体１２において、ヒートシンクプレート３１、３２と同じ深さ範囲に位置する。ここでいう深さ範囲とは、Ｚ方向における範囲を意味する。従って、第６導体パターン６６にも、二つのヒートシンクプレート３１、３２に合わせて、二つの開口６６ａ、６６ｂが設けられている。即ち、図３では、第６導体パターン６６が、二つのヒートシンクプレート３１、３２の位置で分割して図示されているが、実際の第６導体パターン６６は、第４回路層Ｌ４の広範囲に亘って一体に形成されている。
第５回路層Ｌ５は、複数の導体パターン６７、６８を有する。それぞれの導体パターン６７、６８は、銅又はその他の金属といった導体で構成されている。複数の導体パターン６７、６８には、第７導体パターン６７と、第８導体パターン６８とが含まれる。ここで、複数の導体パターン６７、６８は、実際には同一平面上に位置しているが、図３では図示明瞭化を目的として、第７導体パターン６７が、第８導体パターン６８に対して意図的に変位されている。
第７導体パターン６７は、第５ビア７５を介して、第１ヒートシンクプレート３１に接続されている。加えて、第７導体パターン６７は、第６ビア７６を介して、Ｐ端子４０に接続されている。第５ビア７５及び第６ビア７６は、銅又はその他の金属といった導体で構成されている。これにより、第１半導体素子２１の下面電極２１ｂが、第１ヒートシンクプレート３１及び第７導体パターン６７を介して、Ｐ端子４０と電気的に接続されている。第７導体パターン６７は、一組の電気部品である半導体素子２１、２２及びヒートシンクプレート３１、３２に流れる電流が通過する電流経路の一部を構成する。
第８導体パターン６８は、第５回路層Ｌ５の大部分に亘って広がっており、複数の半導体素子２１、２２と対向するように設けられている。これにより、半導体素子２１、２２で生じた熱が、第８導体パターン６８を通じて基板本体１２の広い範囲へ拡散する。また、第８導体パターン６８は、半導体素子２１、２２から放射される電磁ノイズを遮蔽するシールド層としても機能する。特に限定されないが、第８導体パターン６８は、グラウンド電位に接続されてもよく、それによって第８導体パターン６８のシールド層としての機能が向上する。
第６回路層Ｌ６は、第９導体パターン６９を有する。第９導体パターン６９は、第６回路層Ｌ６の大部分に亘って広がっており、第５回路層Ｌ５の第８導体パターン６８と対向している。第９導体パターン６９は、銅又はその他の金属といった導体で構成されている。半導体素子２１、２２で生じた熱は、第８導体パターン６８だけでなく、第９導体パターン６９を通じて基板本体１２の広い範囲へ拡散する。また、第９導体パターン６９は、半導体素子２１、２２から放射される電磁ノイズを遮蔽するシールド層としても機能する。第８導体パターン６８と同様に、第９導体パターン６９は、グラウンド電位に接続されてもよく、それによって第９導体パターン６９のシールド層としての機能が向上する。
以上のように、本実施例の半導体装置１０では、半導体素子２１、２２及びヒートシンクプレート３１、３２を含む一組の電気部品が、基板本体１２の中間層１６に配置されている。基板本体１２の下面１２ｂには、Ｐ端子４０及びＮ端子４２が設けられている。基板本体１２の内部では、中間層１６と上面１２ａとの間に位置する第２回路層Ｌ２に、第４導体パターン６４が設けられており、中間層１６と下面１２ｂとの間に位置する第５回路層Ｌ５に、第７導体パターン６７が設けられている。第４導体パターン６４は、Ｎ端子４２と第２半導体素子２２とに電気的に接続されており、基板本体１２の電気部品を流れる電流の電流経路として機能する。第７導体パターン６７もまた、Ｐ端子４０と第１ヒートシンクプレート３１とに電気的に接続されており、基板本体１２内の電気部品（即ち、半導体素子２１、２２及びヒートシンクプレート３１、３２）に流れる電流の電流経路として機能する。そして、第４導体パターン６４と第７導体パターン６７とは、基板本体１２の内部で少なくとも部分的に対向している。
前述したように、半導体装置１０は、スイッチング素子である二つの半導体素子２１、２２が、直列に接続された回路構造を有しており、インバータ回路やＤＣ－ＤＣコンバータ回路の一部を構成することができる。インバータ回路やＤＣ－ＤＣコンバータ回路では、二つの半導体素子２１、２２が交互にターンオンするように制御され、その結果、第４導体パターン６４と第７導体パターン６７とのそれぞれには、互いに逆向きに電流が通過する。このとき、第４導体パターン６４と第７導体パターン６７とは、基板本体１２の内部で少なくとも部分的に対向しており、二つの電流経路が逆向きで並走する関係となる。これにより、二つの導体パターン６４、６７におけるインピーダンスが低減される。特に、第４導体パターン６４及び第７導体パターン６７は、それぞれ基板本体１２内の回路層Ｌ２、Ｌ５に設けられており、二つの導体パターン６４、６７の間の距離は比較的に小さい。従って、二つの導体パターン６４、６７におけるインピーダンスは、効果的に低減される。
ここで、第４導体パターン６４と第７導体パターン６７とを互いに近接させるためには、それら二つの導体パターン６４、６７を、同じ上層１４（又は同じ下層１８）に配置することも考えられる。しなしながら、半導体素子２１、２２及びヒートシンクプレート３１、３２を含む一組の電気部品に対して、二つの導体パターン６４、６７が同じ側に配置された構造であると、基板本体１２の構造が厚み方向に関して非対称となってしまい、基板本体１２の反りやうねりといった不均一な熱変形を招くおそれがある。これに対して、本実施例の半導体装置１０では、第４導体パターン６４と第７導体パターン６７とが、それぞれ基板本体１２の上層１４と下層１８とに位置しており、一組の電気部品の両側に分配された構造となっている。このような構成によると、上層１４と下層１８との各厚みを等しくするなど、基板本体１２の構造を厚み方向に関して対称的に設計することができ、基板本体１２の不均一な熱変形を抑制することができる。
実施例１に係る半導体装置１０は、本明細書が開示する技術の一実施例であって、本技術の内容を特に限定するものではない。本実施例における基板本体１２は、本技術における基板本体の一例である。本実施例における基板本体１２の上面１２ａ及び下面１２ｂは、それぞれ本技術における基板本体の第１面及び第２面の一例である。本実施例における第１半導体素子２１、第２半導体素子２２、第１ヒートシンクプレート３１及び第２ヒートシンクプレート３２は、本技術における電気部品の一例である。本実施例におけるＮ端子４２及びＰ端子４０は、それぞれ本技術における第１端子及び第２端子の一例である。本実施例における第４導体パターン６４は、本技術における第１内部導体パターンの一例である。本実施例における第７導体パターン６７は、本技術における第２内部導体パターンの一例である。そして、本実施例における表面電気部品５２は、本技術における表面電気部品の一例である。
（実施例２） 図４を参照して、実施例２の半導体装置１１０について説明する。本実施例の半導体装置１１０では、第３回路層Ｌ３の第５導体パターン６５及び第４回路層Ｌ４の第６導体パターン６６が、第４導体パターン６４と電気的に接続されており、この点において実施例１の半導体装置１０と相違する。以下では、実施例１との相違点を主に説明し、実施例１と共通する構成については、同一の符号を付すことよって説明を省略する。
第５導体パターン６５及び第６導体パターン６６は、第３回路層Ｌ３又は第４回路層Ｌ４に設けられており、半導体素子２１、２２及びヒートシンクプレート３１、３２と同じ深さ範囲に位置している。第５導体パターン６５及び第６導体パターン６６は、第４ビア７４を介して、第４導体パターン６４と接続されている。また、基板本体１２の中間層１６には、少なくとも一つの第７ビア７７が設けられている。第７ビア７７は、銅又はその他の金属といった導体で構成されている。これにより、第５導体パターン６５と第６導体パターン６６との間が電気的に接続されている。図４から明らかなように、第７導体パターン６７に対して、第５導体パターン６５及び第６導体パターン６６は、第４導体パターン６４よりも近接している。即ち、第５導体パターン６５又は第６導体パターン６６から第７導体パターン６７までの各距離は、第４導体パターン６４から第７導体パターン６７までの距離よりも小さい。
本実施例の構成によると、第５導体パターン６５及び第６導体パターン６６が、第４導体パターン６４と同じ電流経路として機能する。そして、電流経路として機能する第５導体パターン６５及び第６導体パターン６６が、逆向きに並走する電流経路である第７導体パターン６７と近接する。これにより、半導体装置１１０におけるインピーダンスがさらに低減される。
実施例２に係る半導体装置１１０は、本明細書が開示する技術の一実施例であって、本技術の内容を特に限定するものではない。本実施例における第５導体パターン６５は、本技術における第３内部導体パターンの一例である。本実施例における第６導体パターン６６は、本技術における第４内部導体パターンの一例である。本実施例における第４ビア７４は、本技術における第１接続ビアの一例である。本実施例における第７ビア７７は、本技術における第２接続ビアの一例である。
（実施例３） 図５を参照して、実施例３の半導体装置２１０について説明する。本実施例の半導体装置２１０では、第３回路層Ｌ３の第５導体パターン６５及び第４回路層Ｌ４の第６導体パターン６６が、第７導体パターン６７と電気的に接続されており、この点において実施例１、２の半導体装置１０、１１０と相違する。以下では、実施例１、２との相違点を主に説明し、実施例１、２と共通する構成については、同一の符号を付すことよって説明を省略する。
本実施例の半導体装置２１０は、少なくとも一つの第８ビア７８をさらに備える。第８ビア７８は、第４回路層Ｌ４と第５回路層Ｌ５との間に位置しており、第６導体パターン６６と第７導体パターン６７とを互いに接続している。第８ビア７８は、銅又はその他の金属といった導体で構成されている。これにより、第６導体パターン６６と第７導体パターン６７との間が電気的に接続されている。加えて、基板本体１２の中間層１６には、実施例２と同様に、少なくとも一つの第７ビア７７が設けられている。図４から明らかなように、第４導体パターン６４に対して、第５導体パターン６５及び第６導体パターン６６は、第７導体パターン６７よりも近接している。即ち、第５導体パターン６５又は第６導体パターン６６から第４導体パターン６４までの各距離は、第７導体パターン６７から第４導体パターン６４までの距離よりも小さい。
本実施例の構成によると、第５導体パターン６５及び第６導体パターン６６が、第７導体パターン６７と同じ電流経路として機能する。そして、電流経路として機能する第５導体パターン６５及び第６導体パターン６６が、逆向きに並走する電流経路である第４導体パターン６４と近接する。これにより、半導体装置２１０におけるインピーダンスがさらに低減される。
実施例３に係る半導体装置１１０は、本明細書が開示する技術の一実施例であって、本技術の内容を特に限定するものではない。本実施例における第６導体パターン６６は、本技術における第３内部導体パターンの一例である。本実施例における第５導体パターン６５は、本技術における第４内部導体パターンの一例である。本実施例における第８ビア７８は、本技術における第１接続ビアの一例である。本実施例における第７ビア７７は、本技術における第２接続ビアの一例である。
（実施例４） 図６を参照して、実施例４の半導体装置３１０について説明する。本実施例の半導体装置３１０では、第３回路層Ｌ３の第５導体パターン６５が、第４導体パターン６４と電気的に接続されており、第４回路層Ｌ４の第６導体パターン６６が、第７導体パターン６７と電気的に接続されている。これらの点において、本実施例の半導体装置３１０は、本実施例の実施例１－３の半導体装置１０、１１０、２１０と相違する。以下では、実施例１－３との相違点を主に説明し、実施例１－３と共通する構成については、同一の符号を付すことよって説明を省略する。
本実施例の半導体装置３１０では、第５導体パターン６５が、第４ビア７４を介して、第４導体パターン６４と接続されている。一方、第６導体パターン６６は、少なくとも一つの第８ビア７８を介して、第７導体パターン６７と接続されている。第５導体パターン６５及び第６導体パターン６６は、半導体素子２１、２２及びヒートシンクプレート３１、３２と同じ深さ範囲に位置しており、互いに近接している。
本実施例の構成によると、第５導体パターン６５が、第４導体パターン６４と同じ電流経路として機能するとともに、第６導体パターン６６が、第７導体パターン６７と同じ電流経路として機能する。電流経路として機能する第５導体パターン６５が、逆向きに並走する電流経路と機能する第６導体パターン６６と近接することで、半導体装置３１０におけるインピーダンスはさらに低減される。
実施例４に係る半導体装置１１０は、本明細書が開示する技術の一実施例であって、本技術の内容を特に限定するものではない。本実施例における第５導体パターン６５は、本技術における第３内部導体パターンの一例である。本実施例における第６導体パターン６６は、本技術における第４内部導体パターンの一例である。本実施例における第４ビア７４は、本技術における第１接続ビアの一例である。本実施例における第８ビア７８は、本技術における第３接続ビアの一例である。
（実施例５） 図７を参照して、実施例５の半導体装置４１０について説明する。本実施例の半導体装置４１０では、第７導体パターン６７の厚みＴＨが、他の導体パターン６１－６６、６８、６９の厚みよりも大きくなっており、この点において実施例３の半導体装置２１０と相違する。以下では、実施例３との相違点を主に説明し、実施例３と共通する構成については、同一の符号を付すことよって説明を省略する。
第７導体パターン６７の厚みＴＨを大きくすることで、第７導体パターン６７の電流経路として断面積が増大する。これにより、インダクタンスの低減効果を期待することができる。また、第７導体パターン６７の厚みが増大することで、第７導体パターン６７の熱伝導性が向上し、それによる半導体素子２１、２２及びヒートシンクプレート３１、３２の冷却効果を期待することもできる。
実施例５に係る半導体装置４１０は、本明細書が開示する技術の一実施例であって、本技術の内容を特に限定するものではない。第７導体パターン６７に代えて、又は加えて、第４導体パターン６４の厚みを大きくしてもよい。また、本実施例に係る構成は、本明細書で開示される他の実施例においても、同様に採用することができる。
（実施例６） 図８を参照して、実施例６の半導体装置５１０について説明する。本実施例の半導体装置５１０では、第７導体パターン６７に開口６７ａが設けられており、この点において実施例３の半導体装置２１０と相違する。以下では、実施例３との相違点を主に説明し、実施例３と共通する構成については、同一の符号を付すことよって説明を省略する。
第７導体パターン６７の開口６７ａは、第２ヒートシンクプレート３２と対向する範囲に設けられている。電流経路として機能する第４導体パターン６４と第７導体パターン６７との間に第２ヒートシンクプレート３２が介在する範囲では、第４導体パターン６４と第７導体パターン６７とを並走させたことによる効果が低下する。そのことから、第２ヒートシンクプレート３２と対向する範囲では、第７導体パターン６７を欠損させることによって、並走の効果が期待される他の部分へより多くの電流を集中させてもよい。
実施例６に係る半導体装置５１０は、本明細書が開示する技術の一実施例であって、本技術の内容を特に限定するものではない。第７導体パターン６７に代えて、又は加えて、第４導体パターン６４に同様の開口を設けてもよい。また、本実施例に係る構成は、本明細書で開示される他の実施例においても、同様に採用することができる。
以上、本明細書が開示する技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書、又は、図面に説明した技術要素は、単独で、あるいは各種の組合せによって技術的有用性を発揮するものであり、出願時の請求項に記載の組合せに限定されるものではない。本明細書又は図面に例示した技術は、複数の目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０、１１０、２１０、３１０、４１０、５１０：半導体装置
１２：基板本体
１２ａ：上面
１２ｂ：下面
２１、２２：半導体素子
３１、３２：ヒートシンクプレート
４０、４２、４４：端子
５０：制御回路
５２：表面電気部品
６１－６９：導体パターン
７１－７８：ビア
Ｌ１－Ｌ６：回路層

Claims (8)

  1. 回路基板内に電気部品を内蔵する半導体装置（１０）であって、
    第１面（１２ａ）及び第２面（１２ｂ）を有する基板本体（１２）と、
    前記基板本体内に配置された電気部品（２１、２２、３１、３２）と、
    前記第１面又は前記第２面に設けられた第１端子（４２）及び第２端子（４０）と、
    前記電気部品と前記第１面との間に位置する回路層（Ｌ２）に設けられ、前記第１端子と前記電気部品とに電気的に接続された第１内部導体パターン（６４）と、
    前記電気部品と前記第２面との間に位置する回路層（Ｌ５）に設けられ、前記第２端子と前記電気部品とに電気的に接続された第２内部導体パターン（６７）と、
    を備え、
    前記第１内部導体パターンと前記第２内部導体パターンとは、前記基板本体の内部で少なくとも部分的に対向している、半導体装置。
  2. 前記電気部品と同じ深さ範囲に位置する回路層に設けられた第３内部導体パターン（６５：６６）と、
    前記第１内部導体パターンと前記第２内部導体パターンとの一方と、前記第３内部導体パターンとを電気的に接続する第１接続ビア（７４；７８）と、をさらに備え
    前記第３内部導体パターンと、前記第１内部導体パターンと前記第２内部導体パターンとの他方とは、前記基板本体の内部で少なくとも部分的に対向している、請求項１に記載の半導体装置。
  3. 前記電気部品と同じ深さ範囲に位置するとともに、前記第３内部導体パターンとは異なる深さに位置する第４内部導体パターン（６６；６５）と、
    前記第３内部導体パターンと前記第４内部導体パターンとを電気的に接続する第２接続ビア（７７）と、をさらに備え、
    前記第４内部導体パターンと、前記第１内部導体パターンと前記第２内部導体パターンとの他方とは、前記基板本体の内部で少なくとも部分的に対向している、請求項２に記載の半導体装置。
  4. 前記電気部品と同じ深さ範囲に位置するとともに、前記第３内部導体パターン（６５）とは異なる深さに位置する第４内部導体パターン（６６）と、
    前記第１内部導体パターンと前記第２内部導体パターンとの他方と、前記第４内部導体パターンとを電気的に接続する第３接続ビア（７８）と、をさらに備え、
    前記第３内部導体パターンと前記第４内部導体パターンとは、前記基板本体の内部で少なくとも部分的に対向している、請求項２に記載の半導体装置。
  5. 前記第１内部導体パターンの厚みと、前記第２内部導体パターンと厚み（ＴＨ）との少なくとも一方が、前記基板本体内の他の内部導体パターンの厚みよりも大きい、請求項１から４のいずれか一項に記載の半導体装置。
  6. 前記第１内部導体パターンと、前記第２内部導体パターンとの少なくとも一方は、前記電気部品と対向する範囲に開口（６７ａ）を有する、請求項１から５のいずれか一項に記載の半導体装置。
  7. 前記第１面上に設けられ、前記電気部品の動作を制御する表面電気部品（５２）をさらに備える、請求項１から６のいずれか一項に記載の半導体装置。
  8. 前記電気部品は、パワー半導体素子（２１、２２）と、前記パワー半導体素子が接合されたヒートシンクプレート（３１、３２）とを含む、請求項１から７のいずれか一項に記載の半導体装置。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2025057452A1 (ja) * 2023-09-14 2025-03-20 株式会社 東芝 半導体装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4380320A1 (en) * 2022-12-01 2024-06-05 Nabtesco Corporation Circuit board with built-in components
JP2024135555A (ja) * 2023-03-23 2024-10-04 ナブテスコ株式会社 部品内蔵型回路基板

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6384492B1 (en) * 1995-05-04 2002-05-07 Spinel Llc Power semiconductor packaging
US6906411B1 (en) 2000-06-29 2005-06-14 Mitsubishi Denki Kabushiki Kaisha Multilayer substrate module and portable wireless terminal
JP2002270710A (ja) 2001-03-12 2002-09-20 Toshiba Corp 半導体パッケージおよびそのドライブ装置
JP3655242B2 (ja) * 2002-01-04 2005-06-02 株式会社東芝 半導体パッケージ及び半導体実装装置
JP2004014956A (ja) * 2002-06-11 2004-01-15 Shinko Electric Ind Co Ltd 微小半導体素子の加工処理方法
JP2004221552A (ja) * 2002-12-26 2004-08-05 Yamaha Motor Co Ltd 電子基板、パワーモジュール、およびモータ駆動装置
US7119437B2 (en) 2002-12-26 2006-10-10 Yamaha Hatsudoki Kabushiki Kaisha Electronic substrate, power module and motor driver
WO2005086978A2 (en) * 2004-03-11 2005-09-22 International Rectifier Corporation Embedded power management control circuit
JP5160052B2 (ja) * 2006-06-16 2013-03-13 日本特殊陶業株式会社 配線基板、キャパシタ
KR100819278B1 (ko) * 2006-11-22 2008-04-02 삼성전자주식회사 인쇄회로 기판 및 그 제조 방법
JP5326269B2 (ja) * 2006-12-18 2013-10-30 大日本印刷株式会社 電子部品内蔵配線板、及び電子部品内蔵配線板の放熱方法
US8067814B2 (en) * 2007-06-01 2011-11-29 Panasonic Corporation Semiconductor device and method of manufacturing the same
JP4876173B2 (ja) * 2008-01-25 2012-02-15 イビデン株式会社 多層配線板およびその製造方法
JP2009224379A (ja) * 2008-03-13 2009-10-01 Renesas Technology Corp 半導体装置およびその製造方法
JP4973761B2 (ja) * 2009-05-25 2012-07-11 株式会社デンソー 半導体装置
US8218323B2 (en) * 2009-12-18 2012-07-10 Intel Corporation Apparatus and method for embedding components in small-form-factor, system-on-packages
JP5077448B2 (ja) * 2010-04-02 2012-11-21 株式会社デンソー 半導体チップ内蔵配線基板及びその製造方法
US20120314389A1 (en) * 2011-03-25 2012-12-13 Ibiden Co., Ltd. Wiring board and method for manufacturing same
DE102013102542A1 (de) * 2013-03-13 2014-09-18 Schweizer Electronic Ag Elektronisches Bauteil und Verfahren zum Herstellen eines elektronischen Bauteils
CN108807208B (zh) * 2013-03-25 2023-06-23 瑞萨电子株式会社 半导体装置
US9978719B2 (en) * 2014-01-28 2018-05-22 Infineon Technologies Austria Ag Electronic component, arrangement and method
EP2988328B1 (en) * 2014-08-19 2021-05-12 ABB Schweiz AG Power semiconductor module and method of manufacturing the same
KR102164795B1 (ko) * 2018-09-06 2020-10-13 삼성전자주식회사 팬-아웃 반도체 패키지
KR102713129B1 (ko) * 2018-10-31 2024-10-07 삼성전자주식회사 반도체 패키지 및 이를 포함하는 안테나 모듈
JP7215265B2 (ja) * 2019-03-19 2023-01-31 富士電機株式会社 半導体ユニット、半導体モジュール及び半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2025057452A1 (ja) * 2023-09-14 2025-03-20 株式会社 東芝 半導体装置

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