JP2022058670A - Penetration electrode substrate - Google Patents
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Abstract
Description
本発明は貫通電極基板およびその製造方法、並びに貫通電極基板を用いた半導体装置に関する。 The present invention relates to a through electrode substrate, a method for manufacturing the same, and a semiconductor device using the through electrode substrate.
近年、集積回路を形成した半導体チップを垂直に積層した3次元実装技術の開発が進められている。3次元実装技術は、半導体チップの厚さ方向に複数の半導体チップを積層させることで、半導体チップの平面方向の専有面積を小さくする技術である。このような3次元実装技術において貫通電極が3次元配線として用いられている。例えば、特許文献1では、半導体チップに貫通孔を設けて、貫通孔の内部に導電層を充填することにより貫通電極を形成し、半導体チップの両面を電気的に導通する技術が開示されている。
In recent years, the development of three-dimensional mounting technology in which semiconductor chips forming integrated circuits are vertically stacked has been promoted. The three-dimensional mounting technology is a technology for reducing the occupied area of a semiconductor chip in the plane direction by laminating a plurality of semiconductor chips in the thickness direction of the semiconductor chip. Through silicon vias are used as three-dimensional wiring in such three-dimensional mounting technology. For example,
しかし、特許文献1に開示された、貫通孔の内部に導電層を充填する発明(充填型)においては、貫通孔内部に導電層を充填するのに時間がかかるという問題がある。そこで、例えば、特許文献2では、貫通孔の側壁だけに導電層を形成することで工程を短縮し、生産性を向上する発明(非充填型)が開示されている。
However, in the invention (filling type) in which the conductive layer is filled inside the through hole disclosed in
特許文献2に開示された非充填型の貫通電極は、特許文献1に開示された充填型の貫通電極に比べて、工程を短縮することができ、生産性が向上する。しかしながら、非充填型の貫通電極において、貫通孔の側壁で導電層が剥離すると、導通不良が発生してしまうため、貫通孔の側壁と導電層との密着性は重要である。特に、アスペクト比の高い貫通電極では、貫通孔の側壁に形成する導電層の十分な密着性を担保するのが難しく、さらなる検討が必要である。
The non-filled through silicon via disclosed in Patent Document 2 can shorten the process and improve productivity as compared with the filled silicon via disclosed in
本発明は、貫通電極基板における貫通孔内の導電層の密着性を高めることを目的とする。 An object of the present invention is to improve the adhesion of the conductive layer in the through hole in the through electrode substrate.
本発明の一実施形態に係る貫通電極基板の製造方法は、第1面と、第1面の反対側の第2面とを有し、第1面と第2面とを貫通する貫通孔が形成された基板を準備し、第1面および貫通孔の側壁の第1面側の一部に第1導電性密着層をスパッタリング法によって形成し、第1導電性密着層を形成した後、第2面および貫通孔の側壁の第2面側の一部に第2導電性密着層をスパッタリング法によって形成し、第1導電性密着層と第2導電性密着層とに接し、かつ、第1導電性密着層と第2導電性密着層から露出した貫通孔の側壁に接して配置されるシード層を形成し、シード層に給電する電解めっきにより、シード層上に導電層を形成する。 The method for manufacturing a through electrode substrate according to an embodiment of the present invention has a first surface and a second surface opposite to the first surface, and a through hole penetrating the first surface and the second surface is provided. The formed substrate is prepared, a first conductive adhesive layer is formed on a part of the first surface side of the side wall of the first surface and the through hole by a sputtering method, and then the first conductive adhesive layer is formed. A second conductive adhesive layer is formed on the second surface and a part of the side wall of the through hole on the second surface side by a sputtering method, and is in contact with the first conductive adhesive layer and the second conductive adhesive layer, and the first. A seed layer is formed in contact with the side wall of the through hole exposed from the conductive adhesion layer and the second conductive adhesion layer, and the conductive layer is formed on the seed layer by electrolytic plating that feeds the seed layer.
この貫通電極基板の製造方法によれば、貫通電極基板における貫通孔内の導電層の密着性を高めることができる。 According to this method for manufacturing the through electrode substrate, the adhesion of the conductive layer in the through hole in the through electrode substrate can be enhanced.
本発明の一実施形態に係る貫通電極基板の製造方法は、第1面と、第1面の反対側の第2面とを有し、第1面と第2面とを貫通する貫通孔が形成された基板を準備し、第1面および貫通孔の側壁の第1面側の一部に第1導電性密着層をスパッタリング法によって形成し、第1導電性密着層を形成した後、第2面および貫通孔の側壁の第2面側の一部に第2導電性密着層をスパッタリング法によって形成し、第1導電性密着層上に第3導電性密着層を形成した後、第2導電性密着層上に第4導電性密着層を形成し、第3導電性密着層と第4導電性密着層とに接し、かつ、第1乃至第4導電性密着層から露出した貫通孔の側壁に接する、第3導電性密着層と第4導電性密着層と同じ材質のシード層を形成し、シード層に給電する電解めっきにより、シード層上に導電層を形成する。 The method for manufacturing a through electrode substrate according to an embodiment of the present invention has a first surface and a second surface opposite to the first surface, and a through hole penetrating the first surface and the second surface is provided. The formed substrate is prepared, a first conductive adhesive layer is formed on a part of the first surface side of the side wall of the first surface and the through hole by a sputtering method, and then the first conductive adhesive layer is formed. A second conductive adhesive layer is formed on the second surface and a part of the side wall of the through hole on the second surface side by a sputtering method, and a third conductive adhesive layer is formed on the first conductive adhesive layer, and then the second. A fourth conductive adhesion layer is formed on the conductive adhesion layer, and the through holes are in contact with the third conductive adhesion layer and the fourth conductive adhesion layer and are exposed from the first to fourth conductive adhesion layers. A seed layer made of the same material as the third conductive adhesive layer and the fourth conductive adhesive layer, which are in contact with the side wall, is formed, and the conductive layer is formed on the seed layer by electrolytic plating that feeds the seed layer.
また、別の好ましい態様において、第3導電性密着層および第4導電性密着層をスパッタリング法によって形成してもよい。 Further, in another preferred embodiment, the third conductive adhesion layer and the fourth conductive adhesion layer may be formed by a sputtering method.
この貫通電極基板の製造方法によれば、貫通電極基板における貫通孔内の導電層の密着性をより高めることができる。 According to this method for manufacturing the through electrode substrate, the adhesion of the conductive layer in the through hole in the through electrode substrate can be further enhanced.
また、別の好ましい態様において、導電層が形成された貫通孔内に絶縁性充填物を形成してもよい。 Further, in another preferred embodiment, an insulating filler may be formed in the through hole in which the conductive layer is formed.
この貫通電極基板の製造方法によれば、貫通孔内の密閉性を高めることができる。 According to this method of manufacturing the through electrode substrate, the airtightness in the through hole can be improved.
また、別の好ましい態様において、シード層を斜め蒸着によって形成してもよい。 Further, in another preferred embodiment, the seed layer may be formed by oblique vapor deposition.
この貫通電極基板の製造方法によれば、アスペクト比が高い貫通孔においても、第1導電性密着層と第2導電性密着層との間の貫通孔の側壁にシード層を形成することができる。 According to this method for manufacturing a through electrode substrate, a seed layer can be formed on the side wall of the through hole between the first conductive adhesion layer and the second conductive adhesion layer even in the through hole having a high aspect ratio. ..
また、別の好ましい態様において、斜め蒸着は、蒸着材料の飛行方向に平行な線と第1面の垂線とのなす角度が5°以上20°以下であってもよい。 Further, in another preferred embodiment, in the oblique vapor deposition, the angle formed by the line parallel to the flight direction of the vapor-deposited material and the perpendicular line on the first surface may be 5 ° or more and 20 ° or less.
この貫通電極基板の製造方法によれば、アスペクト比が高い貫通孔においても、第1導電性密着層と第2導電性密着層との間の貫通孔の側壁にシード層を形成することができる。 According to this method for manufacturing a through electrode substrate, a seed layer can be formed on the side wall of the through hole between the first conductive adhesion layer and the second conductive adhesion layer even in the through hole having a high aspect ratio. ..
本発明の一実施形態に係る貫通電極基板は、第1面と、第1面の反対側の第2面と、を有し、第1面と第2面とを貫通する貫通孔が設けられた基板と、第1面および貫通孔の側壁の第1面側の一部に配置された第1導電性密着層と、第2面および貫通孔の側壁の第2面側の一部に配置された第2導電性密着層と、第1導電性密着層と第2導電性密着層と側壁とに接して配置されたシード層と、シード層上に配置された導電層と、を含む。 The through electrode substrate according to an embodiment of the present invention has a first surface and a second surface opposite to the first surface, and is provided with a through hole penetrating the first surface and the second surface. The substrate, the first conductive adhesion layer arranged on the first surface and a part of the side wall of the through hole on the first surface side, and the second surface and a part of the side wall of the through hole on the second surface side. The second conductive adhesion layer, the seed layer arranged in contact with the first conductive adhesion layer, the second conductive adhesion layer and the side wall, and the conductive layer arranged on the seed layer are included.
この貫通電極基板によれば、貫通電極基板における貫通孔内の導電層の密着性を高めることができる。 According to this through electrode substrate, the adhesion of the conductive layer in the through hole in the through electrode substrate can be enhanced.
本発明の一実施形態に係る貫通電極基板は、第1面と、第1面の反対側の第2面と、を有し、第1面と第2面とを貫通する貫通孔が設けられた基板と、第1面および貫通孔の側壁の第1面側の一部に配置された第1導電性密着層と、第2面および貫通孔の側壁の第2面側の一部に配置された第2導電性密着層と、第1導電性密着層上に配置された第3導電性密着層と、第2導電性密着層上に配置された第4導電性密着層と、第3導電性密着層と第4導電性密着層と側壁とに接して配置され、第3導電性密着層と第4導電性密着層と同じ材質のシード層と、シード層上に配置された導電層と、を含む。 The through electrode substrate according to the embodiment of the present invention has a first surface and a second surface opposite to the first surface, and is provided with a through hole penetrating the first surface and the second surface. The substrate, the first conductive adhesive layer arranged on the first surface and a part of the side wall of the through hole on the first surface side, and the second surface and a part of the side wall of the through hole on the second surface side. A second conductive adhesion layer, a third conductive adhesion layer arranged on the first conductive adhesion layer, a fourth conductive adhesion layer arranged on the second conductive adhesion layer, and a third. A seed layer made of the same material as the third conductive adhesion layer and the fourth conductive adhesion layer, and a conductive layer arranged on the seed layer, which are arranged in contact with the conductive adhesion layer, the fourth conductive adhesion layer, and the side wall. And, including.
この貫通電極基板によれば、貫通電極基板における貫通孔内の導電層の密着性をより高めることができる。 According to this through electrode substrate, the adhesion of the conductive layer in the through hole in the through electrode substrate can be further enhanced.
また、別の好ましい態様において、導電層が形成された貫通孔内に絶縁性充填物が配置されてもよい。 Further, in another preferred embodiment, the insulating filler may be arranged in the through hole in which the conductive layer is formed.
この貫通電極基板によれば、貫通孔内の密閉性を高めることができる。 According to this through electrode substrate, the airtightness in the through hole can be improved.
本発明の一実施形態に係る半導体装置は、上記の貫通電極基板と、貫通電極基板を間に配置するように積層され、電気的に接続された他の2つの基板またはチップを有する。 A semiconductor device according to an embodiment of the present invention has the above-mentioned through silicon via substrate and two other substrates or chips that are laminated and electrically connected so as to arrange the through silicon via substrate in between.
本発明の一実施形態に係る半導体装置は、上記の貫通電極基板と、貫通電極基板に並んで配置された他の基板またはチップを有する。 The semiconductor device according to the embodiment of the present invention has the above-mentioned through silicon via substrate and another substrate or chip arranged side by side with the through silicon via substrate.
本発明によると、貫通電極基板における貫通孔内の導電層の密着性を高めることができる。 According to the present invention, the adhesion of the conductive layer in the through hole in the through electrode substrate can be improved.
<第1実施形態>
以下、本発明の第1実施形態に係る貫通孔基板の製造方法について、図面を参照しながら詳細に説明する。なお、以下に示す実施形態は本発明の実施形態の一例であって、本発明はこれらの実施形態に限定して解釈されるものではない。なお、本実施形態で参照する図面において、同一部分または同様な機能を有する部分には同一の符号または類似の符号を付し、その繰り返しの説明は省略する場合がある。また、図面の寸法比率は説明の都合上実際の比率とは異なったり、構成の一部が図面から省略されたりする場合がある。
<First Embodiment>
Hereinafter, a method for manufacturing a through-hole substrate according to the first embodiment of the present invention will be described in detail with reference to the drawings. The embodiments shown below are examples of the embodiments of the present invention, and the present invention is not limited to these embodiments. In the drawings referred to in the present embodiment, the same parts or parts having similar functions are designated by the same reference numerals or similar reference numerals, and the repeated description thereof may be omitted. Further, the dimensional ratio of the drawing may differ from the actual ratio for convenience of explanation, or a part of the configuration may be omitted from the drawing.
[貫通電極基板1の構成]
図1は、本発明の第1実施形態に係る貫通電極基板の貫通電極を説明する上面図である。図13において、図1のA-B線に沿った断面の模式図を示している。図1は、基板100の第1面101側から見た図である。まず、貫通電極基板1の構成について、図1および図13を用いて説明する。
[Structure of Through Electrode Substrate 1]
FIG. 1 is a top view illustrating a through electrode of the through electrode substrate according to the first embodiment of the present invention. FIG. 13 shows a schematic cross-sectional view taken along the line AB of FIG. FIG. 1 is a view seen from the
貫通電極基板1は、貫通孔90が形成された基板100において、基板100の第1面101側と、第1面の反対側の第2面102側とを、貫通孔90を介して電気的に接続するための導電層61、62、65が形成され、導電層61、62、65と基板100との間に絶縁層71、72、75、第1導電性密着層11、15、第2導電性密着層22、25、シード層31、32、35が形成されている。
In the
以下の説明において、絶縁層71、72、75は、それぞれ第1面101上、第2面102上、貫通孔90の側壁上に位置するものを指す場合に用いられ、それぞれを区別しない場合には、絶縁層70という場合がある。第1導電性密着層11、15は、それぞれ第1面101上、貫通孔90の側壁上に位置するものを指す場合に用いられ、それぞれを区別しない場合には、第1導電性密着層10という場合がある。また、第2導電性密着層22、25は、それぞれ第2面102上、貫通孔90の側壁上に位置するものを指す場合に用いられ、それぞれを区別しない場合には、第2導電性密着層20という場合がある。
In the following description, the insulating
第1導電性密着層10、第2導電性密着層20は、絶縁層70に直接形成されていてもよいし、別の中間層(図示せず)を介して形成されていてもよい。また、シード層31、32、35は、それぞれ第1面101上、第2面102上、貫通孔90の側壁上に位置するものを指す場合に用いられ、それぞれを区別しない場合には、シード層30という場合がある。第1導電性密着層10および第2導電性密着層20と、シード層30とは、それぞれ直接接するように設けてもよいし、別の中間層(図示せず)を介して形成されていてもよい。また、導電層61、62、65は、それぞれ第1面101上、第2面102上、貫通孔90の側壁上に位置するものを指す場合に用いられ、それぞれを区別しない場合には、導電層60という場合がある。
The first conductive adhesive layer 10 and the second conductive adhesive layer 20 may be formed directly on the insulating layer 70, or may be formed via another intermediate layer (not shown). Further, the seed layers 31, 32, and 35 are used to refer to those located on the
第1面101、第2面102、貫通孔90の側壁には、基板100の材料に応じて、絶縁層71、72、75が形成されている。さらに、絶縁層75上には、貫通孔の側壁の第1面側の一部に第1導電性密着層15が形成されている。また、貫通孔の側壁の第2面側の一部に第2導電性密着層25が形成されている。第1導電性密着層15と第2導電性密着層25とは、図示例では貫通孔の中央付近で分離されている。ここで、図13では第1導電性密着層15および第2導電性密着層25の端部が明確であるが、第1導電性密着層15および第2導電性密着層25の端部が明確ではなく、例えば、徐々に膜厚が薄くなる形状であってもよい。
Insulating layers 71, 72, and 75 are formed on the side walls of the
貫通孔の中央付近で分離された第1導電性密着層15と第2導電性密着層25とは、これらの上層に形成されたシード層35によって電気的に接続される。シード層35は、第1導電性密着層15と、第2導電性密着層25と、第1導電性密着層15と第2導電性密着層25から露出した貫通孔の側壁の絶縁層75の一部とに接して形成されている。さらに、シード層35の上層に導電層65が形成される。導電層65は、基板100の第1面101と第2面102とを導通する。導電層61、62は、配線、ランド、電極等の役割を果たすことがある。貫通孔90内の残りの部分(導電層65より内側)には、絶縁性充填部材85が充填されている。絶縁性充填部材85は、典型的には有機絶縁性材料により構成することができる。
The first
図13に示すように、基板100の第1面101に層間絶縁層81が形成され、基板100の第2面102に層間絶縁層82が形成されている。層間絶縁層81、82、絶縁性充填部材85は、そのうち2つ以上が同一の材料により構成されていてもよいし、各々が別々の材料により構成されてもよい。以下の説明において、層間絶縁層81、82のそれぞれを区別しない場合には、層間絶縁層80という場合がある。なお、この例では、基板100の第1面101および第2面102に直接層間絶縁層80が形成されているが、これらの間に別の構造体(配線、トランジスタ、キャパシタ、コイル等)が含まれていてもよい。なお、導電層61、62、層間絶縁層80を1層ずつ有する構造が示されているが、これに限らず、2層以上積層した構造であってもよい。
As shown in FIG. 13, the
層間絶縁層80は、有機絶縁性材料、無機絶縁性材料等により構成することができる。また、有機絶縁性材料と無機絶縁性材料とを積層して構成してもよい。開口部111は基板100の第1面101側に形成され、開口部112は基板100の第2面102側に形成されている。開口部111、112のそれぞれを区別しない場合には、開口部110という場合がある。
The interlayer insulating layer 80 can be made of an organic insulating material, an inorganic insulating material, or the like. Further, the organic insulating material and the inorganic insulating material may be laminated and configured. The
[貫通電極基板1のプロセスフロー]
図2は、本発明の第1実施形態に係る貫通電極基板の製造方法を説明するフローチャートである。貫通電極基板の製造方法は、基板100の第1面101と、第1面101の反対側の第2面102と、を貫通する貫通孔90を形成する工程(ステップS201)、第1面101側から第1導電性密着層10を形成する工程(ステップS202)、第2面102側から第2導電性密着層20を形成する工程(ステップS203)、第1導電性密着層10と、第2導電性密着層20に接し、かつ、第1導電性密着層10と第2導電性密着層20から露出した貫通孔90の側壁に接して配置されるシード層30を形成する工程(ステップS204)、シード層30上に導電層60を形成する工程(ステップS205)、第1導電性密着層、第2導電性密着層、シード層および導電層をエッチングして、所望のパターンを形成する工程(ステップS206)を備えている。以下、各工程について、図を用いて順に説明する。なお、この貫通電極基板の製造方法は、各工程の間に他の工程が含まれていることを妨げない。
[Process flow of through electrode substrate 1]
FIG. 2 is a flowchart illustrating a method for manufacturing a through electrode substrate according to the first embodiment of the present invention. The method for manufacturing the through electrode substrate is a step of forming a through
[貫通電極基板1の製造方法]
まず始めに、図2に示すステップS201について図3、4を用いて説明する。図3は、本発明の第1実施形態に係る貫通電極基板の製造方法において、貫通孔が設けられた基板の断面を示す模式図である。まず、基板100には、第1面101と第2面102とを貫通する貫通孔90が形成される。
[Manufacturing method of through electrode substrate 1]
First, step S201 shown in FIG. 2 will be described with reference to FIGS. 3 and 4. FIG. 3 is a schematic view showing a cross section of a substrate provided with through holes in the method for manufacturing a through electrode substrate according to the first embodiment of the present invention. First, the
この例では、基板100は、シリコン基板である。基板100は、シリコン以外にも、炭化シリコン等のシリコン化合物、ガリウム砒素等の半導体、石英、ガラス、サファイアなどで構成されていてもよく、また、これらが積層されたものであってもよい。基板100の厚さは、特に制限はないが、例えば、100μm~800μmである。
In this example, the
貫通孔90は、基板100の一方の面(例えば第1面101)にマスク(図示せず)を形成し、RIE(Reactive Ion Etching:反応性イオンエッチング)、DRIE(Deep RIE:深掘り反応性イオンエッチング)等のドライエッチング加工、サンドブラスト加工、レーザー加工等により形成することができる。また、貫通孔90は、厚さ方向に貫通しない有底孔を基板に形成した後、一方の面とは反対側の面(例えば第2面102)を研磨して開口させることにより形成してもよい。貫通孔90の開口の大きさは、特に制限はなく、例えば、10μm~100μmとすることができる。また、貫通孔90の形状について制限はなく、典型的に円形であるが、円形以外にも矩形や多角形であってもよい。貫通電極基板1の用途にもよるが、例えば、貫通孔90のアスペクト比は5以上であり、好ましくは8以上とされる。なお、アスペクト比は、貫通孔90の深さの値を貫通孔の開口の大きさで除算した値をさす。基板100には、このような貫通孔90が1つ以上配置されている。
The through
各図では、貫通孔90は貫通電極基板1の厚さ方向にストレートな形状を示しているが、これに限らず、例えば、図15のような第1面101側の開口が第2面102側の開口よりも大きいテーパー形状であってもよい。また、テーパー形状に限定されず、図16のような貫通孔90の中央部分が凹状である凹型や、図17のような貫通孔90の中央部分が凸状である凸型であってもよい。
In each figure, the through
図4は、本発明の第1実施形態に係る貫通電極基板の製造方法において、絶縁層が形成された基板の断面を示す模式図である。図3に示す基板100に対して、図4に示すように絶縁層70(絶縁層71、72、75)が形成される。この絶縁層70は、少なくとも貫通孔90の側壁に形成されていればよい。
FIG. 4 is a schematic view showing a cross section of a substrate on which an insulating layer is formed in the method for manufacturing a through electrode substrate according to the first embodiment of the present invention. As shown in FIG. 4, an insulating layer 70 (insulating
絶縁層70は、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン等の無機絶縁性材料、ポリイミド、ベンゾシクロブテン等の有機絶縁性材料から選択される1種の材料よりなる単層膜、または2以上の材料よりなる積層膜などであってもよい。絶縁層70は、CVD法(プラズマCVD法、熱CVD法等)、PVD法(蒸着法およびスパッタリング法等)、熱酸化法、スプレーコート法等により形成される。絶縁層70の厚さは、所望の絶縁性が得られれば特に制限はないが、例えば、0.5μm~5μmとすることができる。なお、基板100の第1面101と絶縁層71との間には、別の構造体が存在していてもよい。なお、基板が石英、ガラス、サファイア等の絶縁性を有する基板である場合には、絶縁層70の存在は任意である。
The insulating layer 70 is a single-layer film made of one material selected from, for example, an inorganic insulating material such as silicon oxide, silicon nitride, silicon oxide, and an organic insulating material such as polyimide and benzocyclobutene, or 2 It may be a laminated film made of the above materials. The insulating layer 70 is formed by a CVD method (plasma CVD method, thermal CVD method, etc.), PVD method (vapor deposition method, sputtering method, etc.), thermal oxidation method, spray coating method, or the like. The thickness of the insulating layer 70 is not particularly limited as long as the desired insulating property can be obtained, but can be, for example, 0.5 μm to 5 μm. In addition, another structure may exist between the
次に、図2に示すステップS202について図5を用いて説明する。図5は、本発明の第1実施形態に係る貫通電極基板の製造方法において、一側面から第1導電性密着層が形成された基板の断面を示す模式図である。図4に示す基板100に対して、第1導電性密着層10が形成される。この第1導電性密着層10は、絶縁層70上に、第1面101側から形成する。第1導電性密着層10はスパッタリング法により形成される。
Next, step S202 shown in FIG. 2 will be described with reference to FIG. FIG. 5 is a schematic view showing a cross section of a substrate on which a first conductive adhesion layer is formed from one side surface in the method for manufacturing a through electrode substrate according to the first embodiment of the present invention. The first conductive adhesion layer 10 is formed on the
スパッタリング法は、成膜原子が高いエネルギーを有した状態で基板に到達するような成膜方法であるが、放電を安定させるために、例えば、0.1~1.0PaのArガスをチャンバ内に導入する。Arガスのイオンによってスパッタリングされた成膜源のクラスタは、飛行中にAr原子と衝突する確率が高く、進行方向が変更され、クラスタの指向性が低下する。その結果、アスペクト比が5を超すような高アスペクト比の貫通孔に対して、第1面側から成膜を行うと、図5に示すように、貫通孔の側壁に成膜された第1導電性密着層15の端部の位置は、第1面101側を基準として貫通孔の深さの半分以下の位置となる。
The sputtering method is a film forming method in which the film forming atoms reach the substrate with high energy, but in order to stabilize the discharge, for example, 0.1 to 1.0 Pa of Ar gas is applied in the chamber. Introduce to. The cluster of the film forming source sputtered by the ions of Ar gas has a high probability of colliding with Ar atom during flight, the traveling direction is changed, and the directivity of the cluster is lowered. As a result, when a film is formed from the first surface side of a through hole having a high aspect ratio such that the aspect ratio exceeds 5, the first film is formed on the side wall of the through hole as shown in FIG. The position of the end portion of the
本発明では、成膜原子が高いエネルギーを有した状態で基板に到達するようなスパッタリング法によって、基板に達した成膜原子は余剰エネルギーで下地膜と反応するため、良好な密着性が得られる。スパッタリング法で成膜を行うと、下地膜とスパッタリング膜との界面に下地原子と成膜原子とが混ざり合ったミキシング層が形成され、このミキシング層によって下地膜とスパッタリング膜とは良好な密着性が得られると考えられる。 In the present invention, good adhesion can be obtained because the film-forming atoms that reach the substrate react with the base film with surplus energy by the sputtering method in which the film-forming atoms reach the substrate with high energy. .. When a film is formed by the sputtering method, a mixing layer in which the base atom and the film-forming atom are mixed is formed at the interface between the base film and the sputtering film, and the mixing layer causes good adhesion between the base film and the sputtering film. Is considered to be obtained.
次に、図2に示すステップS203について図6を用いて説明する。図6は、本発明の第1実施形態に係る貫通電極基板の製造方法において、他側面から第2導電性密着層が形成された基板の断面を示す模式図である。図5に示す基板100に対して、第2導電性密着層20(第2導電性密着層22、25)が形成される。この第2導電性密着層20は、絶縁層70上に、第1面101の反対側の第2面102側から形成する。第2導電性密着層20は第1導電性密着層10と同様にスパッタリング法によって形成する。その結果、図6に示すように、貫通孔の側壁に成膜された第2導電性密着層25の端部の位置は、第2面102側を基準として貫通孔の深さの半分以下の位置となり、貫通孔の側壁において第1導電性密着層15と第2導電性密着層25とは分離して形成される。このとき、貫通孔の側壁において、貫通孔の深さ方向の第1面101と第2面102との中央付近で、貫通孔の側壁の絶縁層75が露出した状態となる。
Next, step S203 shown in FIG. 2 will be described with reference to FIG. FIG. 6 is a schematic view showing a cross section of a substrate on which a second conductive adhesion layer is formed from another side surface in the method for manufacturing a through electrode substrate according to the first embodiment of the present invention. The second conductive adhesion layer 20 (second conductive adhesion layers 22, 25) is formed on the
第1導電性密着層15および第2導電性密着層25は、下地の絶縁層75と密着性がよく、例えば、チタン(Ti)、クロム(Cr)、アルミニウム(Al)、これらの化合物、あるいはこれらの合金などを使用することができる。第1導電性密着層15および第2導電性密着層25の厚さは、特に制限はないが、例えば、50nm~400nmとすることができる。なお、第1導電性密着層15と第2導電性密着層25とは、同一の材料であってもよいし、互いに異なる材料であってもよい。
The first
第1実施形態では、スパッタリング法によって密着性が高い膜を形成した例を説明したが、これに限定されるものではない。例えば、下地膜との反応性を利用した材料を使用することで、良好な密着性を得ることができる。例えば、下地膜が酸化シリコンの場合、酸化物の生成エンタルピーがシリコンよりも低い材質を使用することで、良好な密着性を得ることができる。例えば、酸化物の生成エンタルピーがシリコンよりも低いチタンを酸化シリコン上に成膜すると、酸化シリコンとチタンの界面付近の酸素原子は、酸化シリコンよりも安定である酸化チタンとなる傾向にあり、成膜のエネルギーを利用してチタンと結合する。つまり、酸化シリコンとチタンの界面は科学的に結合するので、良好な密着性を得ることができる。つまり、導電層として使用する材質として、その導電層の酸化物または窒化物が下地膜の酸化物または窒化物よりも低い生成エンタルピーを有する材質を使用することで、良好な密着性を得ることができると考えられる。 In the first embodiment, an example in which a film having high adhesion is formed by a sputtering method has been described, but the present invention is not limited thereto. For example, good adhesion can be obtained by using a material that utilizes the reactivity with the base film. For example, when the undercoat is silicon oxide, good adhesion can be obtained by using a material having an enthalpy of oxide formation lower than that of silicon. For example, when titanium having a lower oxide formation enthalpy than silicon is formed on silicon oxide, the oxygen atom near the interface between silicon oxide and titanium tends to be titanium oxide, which is more stable than silicon oxide. It combines with titanium using the energy of the film. That is, since the interface between silicon oxide and titanium is scientifically bonded, good adhesion can be obtained. That is, good adhesion can be obtained by using a material in which the oxide or nitride of the conductive layer has a lower enthalpy of formation than the oxide or nitride of the base film as the material used as the conductive layer. It is thought that it can be done.
次に、図2に示すステップS204について図7、8を用いて説明する。図7は、本発明の第1実施形態に係る貫通電極基板の製造方法において、一側面からシード層が形成された基板の断面を示す模式図である。シード層30(シード層31、35)の形成は、斜め蒸着によって行う。斜め蒸着の詳しい方法については後述する(図19、図20参照)。 Next, step S204 shown in FIG. 2 will be described with reference to FIGS. 7 and 8. FIG. 7 is a schematic view showing a cross section of a substrate on which a seed layer is formed from one side surface in the method for manufacturing a through electrode substrate according to the first embodiment of the present invention. The seed layer 30 (seed layers 31, 35) is formed by diagonal vapor deposition. The detailed method of oblique vapor deposition will be described later (see FIGS. 19 and 20).
図8は、本発明の第1実施形態に係る貫通電極基板の製造方法において、他側面からシード層が形成された基板の断面を示す模式図である。ここでも、図7と同様の方法で、基板の第2面側から斜め蒸着によってシード層30(シード層32、35)を形成する。続いて、第2面側からも斜め蒸着を行うことで、貫通孔内部には貫通孔の深さ方向に略一様な膜厚のシード層35が形成される。ここで、第1実施形態においては、斜め蒸着によってシード層30を形成する例を示したが、これに限定されることはなく、例えば、無電解めっきなどを使用することもできる。これにより、スパッタ法以外で成膜されたシード層30の大部分が、貫通孔90の側壁において第1導電性密着層15および第2導電性密着層25上に形成されることで、下層への密着性が向上する。ここで、シード層35が第1導電性密着層15および第2導電性密着層25の段差部を乗り越えるように形成されている。段差部でシード層35と第1導電性密着層15または第2導電性密着層25とが接することで、アンカー効果が得られ、シード層30の剥離を抑制することができると考えられる。
FIG. 8 is a schematic view showing a cross section of a substrate on which a seed layer is formed from other sides in the method for manufacturing a through electrode substrate according to the first embodiment of the present invention. Here, too, the seed layer 30 (seed layers 32 and 35) is formed by diagonal vapor deposition from the second surface side of the substrate by the same method as in FIG. 7. Subsequently, by performing diagonal vapor deposition from the second surface side as well, a
ここで、シード層30は、後の工程で導電層を形成する際の電解めっきで給電する層として機能する。シード層30は、導電層と同じ材質であることが望ましく、銅(Cu)、銀(Ag)、金(Au)などを使用することができる。シード層30の膜厚には特に制限はないが、例えば、0.1μm以上1.0μm以下の範囲とするとよい。好ましくは、600nm以上900nm以下とするとよい。このような範囲とすることで、貫通孔90内に形成される導電層の膜厚を均一に制御することができる。
Here, the seed layer 30 functions as a layer that supplies power by electrolytic plating when forming a conductive layer in a later step. The seed layer 30 is preferably made of the same material as the conductive layer, and copper (Cu), silver (Ag), gold (Au), or the like can be used. The film thickness of the seed layer 30 is not particularly limited, but may be, for example, in the range of 0.1 μm or more and 1.0 μm or less. It is preferably 600 nm or more and 900 nm or less. Within such a range, the film thickness of the conductive layer formed in the through
次に、図2に示すステップS205について図9を用いて説明する。図9は本発明の第1実施形態に係る貫通電極基板の製造方法において、導電層60が形成された基板の断面を示す模式図である。図示しないが、図9に示す構造を得るために、まず、シード層30を形成した基板100の両面に、感光性ドライフィルムレジストと呼ばれるフィルム状のレジストを形成し、フォトリソグラフィによって、導電層を形成する領域を開口させたマスクを形成する。次に、マスクをした状態で、シード層30に給電して電解めっきを実施することで、図9に示すような導電層60(導電層61、62、65)を形成する。導電層の材質としては、例えば、Cu、Ag、Auなどを使用することができる。なかでも、Cuは材料コストが低く好ましい。貫通孔90の側壁に沿って薄膜状に形成することにより、生産効率が向上する。導電層60の膜厚には特に制限はないが、例えば、1μm以上20μm以下の範囲とするとよい。好ましくは3μm以上15μm以下とするとよい。このような範囲とすることで、導電性が良好な貫通電極を得ることができる。
Next, step S205 shown in FIG. 2 will be described with reference to FIG. FIG. 9 is a schematic view showing a cross section of a substrate on which the conductive layer 60 is formed in the method for manufacturing a through electrode substrate according to the first embodiment of the present invention. Although not shown, in order to obtain the structure shown in FIG. 9, first, a film-like resist called a photosensitive dry film resist is formed on both sides of the
貫通孔90の側壁と基板の第1面または第2面への導電層60の形成は、別々の工程で行ってもよいが、上記を同時に形成できる電解めっき工程で行うことで、生産効率が向上する。なお、電解めっき工程で貫通孔90の側壁と基板の第1面または第2面とに導電層を形成するため、それぞれの箇所における導電層の膜厚は略同じ値となる。その後、基板100からマスクを除去する。以上の工程によって、図9に示す構造を得ることができる。
The conductive layer 60 may be formed on the side wall of the through
次に、図2に示すステップS206について図10を用いて説明する。図10は、本発明の第1実施形態に係る貫通電極基板の製造方法において、導電層がパターニングされた基板の断面を示す模式図である。図10に示す構造は、図9に示す構造を第1面側および第2面側からエッチングすることで得られる。エッチングはドライエッチングを使用してもよく、また、ウェットエッチングを使用してもよい。ドライエッチングは第1導電性密着層、第2導電性密着層、シード層を一括してエッチングすることができるため工程短縮の利点があり、また、貫通孔の側壁に形成された導電層65をほとんどエッチングしないので、導電層65の形状変化を抑制ことができる。また、ウェットエッチングは、第1面および第2面を同時にエッチングできるので、工程短縮の利点がある。
Next, step S206 shown in FIG. 2 will be described with reference to FIG. FIG. 10 is a schematic view showing a cross section of a substrate in which a conductive layer is patterned in the method for manufacturing a through electrode substrate according to the first embodiment of the present invention. The structure shown in FIG. 10 is obtained by etching the structure shown in FIG. 9 from the first surface side and the second surface side. Dry etching may be used for etching, or wet etching may be used. Dry etching has the advantage of shortening the process because the first conductive adhesion layer, the second conductive adhesion layer, and the seed layer can be etched at once, and the
第1実施形態では、パターニングをしてから導電層を形成する方法について説明したが、導電層60を使用しない場合はシード層30を形成後にパターニングを行えばよい。 In the first embodiment, a method of forming a conductive layer after patterning has been described, but when the conductive layer 60 is not used, patterning may be performed after forming the seed layer 30.
図11は、本発明の第1実施形態に係る貫通電極基板の製造方法において、第1の感光性樹脂層が形成された基板の断面を示す模式図である。図10に示す基板100の第2面102側に、第1の感光性樹脂層89を形成する。第1の感光性樹脂層89は、例えば、ネガ型のドライフィルムレジストを用いて、ラミネート装置等により形成される。第1の感光性樹脂層89の一部は、貫通孔90内に一部導入されている。なお、用いるドライフィルムレジストは、ネガ型に限らず、ポジ型であってもよい。
FIG. 11 is a schematic view showing a cross section of a substrate on which a first photosensitive resin layer is formed in the method for manufacturing a through silicon via substrate according to the first embodiment of the present invention. The first
このとき、貫通孔90の第2面102側の開口は、第1の感光性樹脂層89により塞がれる。なお、貫通孔90の第2面102側の開口を塞ぐように形成されれば、第1の感光性樹脂層89は、ドライフィルムレジスト以外を用いて形成されてもよい。高粘度(例えば、20cp以上)の液状レジストであってもよい。
At this time, the opening on the
図12は、本発明の第1実施形態に係る貫通電極基板の製造方法において、第2の感光性樹脂層が形成された基板の断面を示す模式図である。図12に示すように、基板100の第1面101側に、第2の感光性樹脂層88を形成する。第2の感光性樹脂層88は、例えば、ネガ型のドライフィルムレジストを用いて、ラミネート装置等により形成される。なお、用いるドライフィルムレジストは、ネガ型に限らず、ポジ型であってもよい。
FIG. 12 is a schematic view showing a cross section of a substrate on which a second photosensitive resin layer is formed in the method for manufacturing a through silicon via substrate according to the first embodiment of the present invention. As shown in FIG. 12, a second
このとき、基板100の周辺環境を減圧(大気圧より低い圧力)状態にしてラミネートする。これにより、第2の感光性樹脂層88のドライフィルムレジストは、貫通孔90内に導入されて、第1の感光性樹脂層89と接触する。これにより、貫通孔90内に感光性樹脂層が充填され、すなわち、絶縁性充填部材85が形成される。図10に示す状態において、貫通孔90内に空間として残っていた部分(導電層65に囲まれた部分)には、第1の感光性樹脂層89および第2の感光性樹脂層88が充填される。減圧状態の下で貫通孔90内の気体を排気しつつ第2の感光性樹脂層88のラミネートが行われるため、貫通孔90内にボイド等が発生することを抑制することができる。なお、本明細書において充填とは、完全に空間(ボイド等)を無くす場合に限らず、貫通孔90の内部において、わずかに空間が残存している場合を除外するものではない。
At this time, the surrounding environment of the
なお、第2の感光性樹脂層88を形成する場合には、ドライフィルムレジストをラミネートするときの基板100の周辺環境の圧力をできるだけ真空に近い状態にすることが望ましい。これにより、貫通孔90内へドライフィルムレジストを導入させやすくなる。なお、上記の方法に限らず、貫通孔90内に絶縁性材料を充填した後、第1面、第2面に感光性樹脂層を形成するようにしてもよい。
When forming the second
図13は、本発明の第1実施形態に係る貫通電極基板の製造方法において、第1、第2の感光性樹脂層がパターニングされた基板の断面を示す模式図である。図12の基板100に形成された第1の感光性樹脂層89および第2の感光性樹脂層88に対して、フォトリソグラフィによるパターニングを行う。これにより、図13に示すように、導電層61に至る開口部111、および導電層62に至る開口部112が形成される。この後、感光性樹脂層を焼成してもよい。図13においては、このようにして感光性樹脂層から得られた層間絶縁層80(層間絶縁層81、82)および絶縁性充填部材85を示している。なお、層間絶縁層80における基板100の第1面101および第2面102上の厚さは、例えば、10μm~100μmであるが、さらに薄くてもよいし、厚くてもよい。
FIG. 13 is a schematic view showing a cross section of a substrate in which the first and second photosensitive resin layers are patterned in the method for manufacturing a through electrode substrate according to the first embodiment of the present invention. The first
上記のようにして製造された貫通電極基板1は、貫通孔90の側壁に沿って形成された導電層(第1導電性密着層15、第2導電性密着層25、シード層35、導電層65)によって基板100の第1面101側と第2面102側とを電気的に接続することができる。また、貫通孔90内部を上記のようにして絶縁性樹脂で充填することにより、電解めっき法により金属材料で充填するよりも製造工程を短縮することができ、また貫通孔90の内部においてボイドの発生を抑制することもできる。
The through
図14は、本発明の第1実施形態に係る貫通電極基板の製造方法において、配線層が形成された基板の断面を示す模式図である。図13に示すように製造された貫通電極基板1を用いて、図14に示すように配線層121、122を形成してもよい。図13に示す貫通電極基板1に対して配線層が形成され、その配線層に対してフォトリソグラフィによるパターニングを行うことで、配線層121、122が得られる。なお、このような配線層は層間絶縁膜を介して多層化されてもよい。
FIG. 14 is a schematic view showing a cross section of a substrate on which a wiring layer is formed in the method for manufacturing a through electrode substrate according to the first embodiment of the present invention. The through silicon via
このようにして得られた配線層121、122(多層化されている場合には、通常、最表面の配線層)は、他の貫通電極基板1等と接続するときの接続端子として用いられる。
The wiring layers 121 and 122 thus obtained (usually the outermost wiring layer in the case of multi-layering) are used as connection terminals when connecting to another through
[シード層30の形成方法]
ここで、図7、図8に示したシード層30の形成方法について、詳細に説明する。シード層30を形成する工程では、アスペクト比が5を超すような高アスペクト比の貫通孔の内部に導電層を形成する必要があるため、膜の付き回り性の良好な成膜方法が必要である。膜の付き回り性の良好な方法として、例えば、無電解めっき法等の成長面に対して等方的に膜成長が起こる方法や、斜め蒸着等の異方性が高く成膜源と基板との位置取りにより付き回り良く成膜できる方法を挙げることができる。ここでは、一例として、斜め蒸着による成膜方法について、詳細に説明する。なお、斜め蒸着とは、蒸着源から飛来する蒸着材料が、成膜対象となる基板の表面の垂線に対して傾いて基板の表面に到達するように設定された蒸着である。
[Method of forming the seed layer 30]
Here, the method of forming the seed layer 30 shown in FIGS. 7 and 8 will be described in detail. In the step of forming the seed layer 30, it is necessary to form a conductive layer inside a through hole having a high aspect ratio such that the aspect ratio exceeds 5, so that a film forming method having good film turning properties is required. be. As a method with good film turning property, for example, a method in which film growth occurs isotropically with respect to a growth surface such as an electroless plating method, or a method in which anisotropy such as oblique vapor deposition is high and a film forming source and a substrate are used. There is a method of forming a film with good rotation by positioning the film. Here, as an example, a film forming method by oblique vapor deposition will be described in detail. The diagonal vapor deposition is a vapor deposition set so that the vapor deposition material flying from the vapor deposition source reaches the surface of the substrate at an angle with respect to the perpendicular line on the surface of the substrate to be deposited.
図18は、本発明の第1実施形態に係る貫通電極基板の製造方法において、斜め蒸着による成膜装置の概略図である。図18に示す成膜装置は、蒸着を行うために高真空を達成する真空チャンバ150、ターボ分子ポンプ(TMP)220、ゲートバルブ222で構成されている。真空チャンバ150は、蒸着材料の飛行方向に平行な線と基板の垂線130とを含む平面において両者の線のなす角度132を一定に傾けた状態で基板を固定するホルダ141、ホルダ141を固定して一定の角度132を保ったままホルダ141を回転させる回転支持柱140、蒸着源212を保持する坩堝210、蒸着源212を蒸発させる電子ビーム201を生成する電子銃200を備えている。
FIG. 18 is a schematic view of a film forming apparatus by oblique vapor deposition in the method for manufacturing a through electrode substrate according to the first embodiment of the present invention. The film forming apparatus shown in FIG. 18 includes a
蒸着中は、蒸発した蒸着材料214の直進性を高めるため、TMPを用いて、例えば10-3~10-6Paの高い真空状態で行うことが望ましい。このような高真空状態で蒸着を行うと、蒸発した蒸着材料214がチャンバ内の気体分子と衝突確率が低下するため、散乱による進行方向の変化が少なくなる。その結果、蒸着材料214は非常に高い直進性を持って基板に到達するため、例えばアスペクト比が5を超すような高いアスペクト比の貫通孔に対しても、十分な被覆性を得ることができる。また、ホルダ141を傾けた状態で回転支持柱140を回転させながら蒸着を行うことで、貫通孔の円周方向には一様に成膜することができる。
During the vapor deposition, it is desirable to use TMP in a high vacuum state of, for example, 10 -3 to 10-6 Pa in order to improve the straightness of the evaporated vapor-filmed
図19は本発明の第1実施形態に係る貫通電極基板の製造方法において、斜め蒸着によって導電層が形成された貫通電極基板の断面図を示す模式図である。電子ビーム201によって蒸発した蒸着材料214は、基板の垂線130に対して一定の角度132で基板に入射する。角度132は、蒸着膜を形成したい貫通孔のアスペクト比によって決定すればよいが、例えば、少なくとも第1導電性密着層15と第2導電性密着層25とが分離しているスペースの端部79に到達するような角度にすればよい。好ましくは、例えば、蒸着を行う面の反対側に形成された貫通孔内部の導電層端部29に到達するような角度にすればよい。具体的には、アスペクト比が5の貫通孔に対して斜め蒸着を行う場合は、基板の第1面または第2面に対する垂線とのなす角度が5°以上20°以下とすることで、被覆性良く蒸着膜を形成することができる。
FIG. 19 is a schematic view showing a cross-sectional view of a through silicon via substrate in which a conductive layer is formed by oblique vapor deposition in the method for manufacturing a through silicon via substrate according to the first embodiment of the present invention. The thin-film
<第2実施形態>
第1実施形態においては、貫通孔の側壁の絶縁層70とシード層30との間に第1導電性密着層10または第2導電性密着層20がそれぞれ一層だけ挟まれた構造であった。第2実施形態においては、貫通孔の側壁の絶縁層70とシード層30との間に複数の層が挟まれた構造について説明する。
<Second Embodiment>
In the first embodiment, the first conductive adhesion layer 10 or the second conductive adhesion layer 20 is sandwiched between the insulating layer 70 and the seed layer 30 on the side wall of the through hole. In the second embodiment, a structure in which a plurality of layers are sandwiched between the insulating layer 70 and the seed layer 30 on the side wall of the through hole will be described.
図20は本発明の第2実施形態に係る貫通電極基板の製造方法において、導電層が形成された基板の断面を示す模式図である。図13と異なる点は、第1導電性密着層10とシード層30との間に第3導電性密着層40(第3導電性密着層41、42、45)が形成されている点、第2導電性密着層20とシード層30との間に第4導電性密着層50(第4導電性密着層51、52、55)が形成されている点である。
FIG. 20 is a schematic view showing a cross section of a substrate on which a conductive layer is formed in the method for manufacturing a through electrode substrate according to the second embodiment of the present invention. The difference from FIG. 13 is that the third conductive adhesive layer 40 (third conductive
第3導電性密着層40および第4導電性密着層50はシード層30と密着性がよい材質であるとよく、好ましくは、シード層30と同じ材質であるとよい。この場合、第3導電性密着層40および第4導電性密着層50は、シード層の一部を兼ねていると考えることもできる。また、第3導電性密着層40は第1導電性密着層10と密着性がよく、第4導電性密着層50は第2導電性密着層20と密着性がよいことが望ましい。第2実施形態においては、第3導電性密着層40および第4導電性密着層50をスパッタリング法によって形成するため、第1導電性密着層10と第3導電性密着層40との界面において、良好な密着性が得られる。また、同様に、第2導電性密着層20と第4導電性密着層50との界面において、良好な密着性が得られる。これは、第1導電性密着層10と第3導電性密着層40との界面、および、第2導電性密着層20と第4導電性密着層50との界面に、それぞれ接する層のミキシング層が形成されているからと考えられる。さらに、第3導電性密着層40および第4導電性密着層50とシード層30とが同じ材質である場合には、これらの界面においても、良好な密着性が得られる。 The third conductive adhesion layer 40 and the fourth conductive adhesion layer 50 are preferably made of a material having good adhesion to the seed layer 30, preferably the same material as the seed layer 30. In this case, it can be considered that the third conductive adhesive layer 40 and the fourth conductive adhesive layer 50 also serve as a part of the seed layer. Further, it is desirable that the third conductive adhesion layer 40 has good adhesion to the first conductive adhesion layer 10 and the fourth conductive adhesion layer 50 has good adhesion to the second conductive adhesion layer 20. In the second embodiment, since the third conductive adhesion layer 40 and the fourth conductive adhesion layer 50 are formed by the sputtering method, the interface between the first conductive adhesion layer 10 and the third conductive adhesion layer 40 is formed. Good adhesion can be obtained. Similarly, good adhesion can be obtained at the interface between the second conductive adhesion layer 20 and the fourth conductive adhesion layer 50. This is a mixing layer of layers that are in contact with the interface between the first conductive adhesion layer 10 and the third conductive adhesion layer 40 and the interface between the second conductive adhesion layer 20 and the fourth conductive adhesion layer 50, respectively. Is considered to be formed. Further, when the third conductive adhesion layer 40, the fourth conductive adhesion layer 50 and the seed layer 30 are made of the same material, good adhesion can be obtained even at these interfaces.
<第3実施形態>
第3実施形態においては、第1または第2実施形態における貫通電極基板1を用いて製造される半導体装置について説明する。
<Third Embodiment>
In the third embodiment, the semiconductor device manufactured by using the through
図21は、本発明の第3実施形態に係る半導体装置を示す図である。半導体装置1000は、3つの貫通電極基板300(310、320、330)が積層され、LSI基板400に接続されている。貫通電極基板310は、例えば、DRAM等の半導体素子が形成され、配線層121、122等で形成された接続端子511、512を有している。これらの貫通電極基板300の1以上がガラス、サファイアなどで形成された基板からなる貫通電極基板であってもよい。接続端子512は、LSI基板400の接続端子500とバンプ610により接続されている。接続端子511は、貫通電極基板320の接続端子522とバンプ620により接続されている。貫通電極基板320の接続端子521と、貫通電極基板330の接続端子532と、についても、接続端子がバンプ630により接続する。バンプ600(610、620、630)は、例えば、インジウム、銅、金等の金属を用いる。
FIG. 21 is a diagram showing a semiconductor device according to a third embodiment of the present invention. In the
なお、貫通電極基板1を積層する場合には、3層に限らず、2層であってもよいし、さらに4層以上であってもよい。また、貫通電極基板1と他の基板との接続においては、バンプによるものに限らず、共晶接合など、他の接合技術を用いてもよい。また、ポリイミド、エポキシ樹脂等を塗布、焼成して、貫通電極基板1と他の基板とを接着してもよい。
When the through
図22は、本発明の第3実施形態に係る半導体装置の別の例を示す図である。図22に示す半導体装置1000は、MEMSデバイス、CPU、メモリ等の半導体チップ(LSIチップ)410、420、および貫通電極基板300が積層され、LSI基板400に接続されている。
FIG. 22 is a diagram showing another example of the semiconductor device according to the third embodiment of the present invention. In the
半導体チップ410と半導体チップ420との間に貫通電極基板300が配置され、バンプ640、650により接続されている。LSI基板400上に半導体チップ410が載置され、LSI基板400と半導体チップ420とはワイヤ700により接続されている。この例では、貫通電極基板300は、複数の半導体チップを積層して3次元実装するためのインターポーザとして用いられ、それぞれ機能の異なる複数の半導体チップを積層することで、多機能の半導体装置を製造することができる。例えば、半導体チップ410を3軸加速度センサとし、半導体チップ420を2軸磁気センサとすることによって、5軸モーションセンサを1つのモジュールで実現した半導体装置を製造することができる。
A through
半導体チップがMEMSデバイスにより形成されたセンサなどである場合には、センシング結果がアナログ信号により出力されるようなときがある。この場合には、ローパスフィルタ、アンプ等についても半導体チップまたは貫通電極基板300に形成してもよい。
When the semiconductor chip is a sensor formed by a MEMS device or the like, the sensing result may be output by an analog signal. In this case, the low-pass filter, amplifier, and the like may also be formed on the semiconductor chip or the through
図23は、本発明の第3実施形態に係る半導体装置の別の例を示す図である。上記2つの例(図21、図22)は、3次元実装であったが、この例では、2次元と3次元との併用実装に適用した例である。図23に示す例では、LSI基板400には、6つの貫通電極基板300(310~360)が積層されて接続されている。ただし、全ての貫通電極基板300が積層して配置されているだけでなく、基板面内方向にも並んで配置されている。これらの貫通電極基板300(310~360)の1以上がガラス、サファイアなどで形成された基板からなる貫通電極基板であってもよい。
FIG. 23 is a diagram showing another example of the semiconductor device according to the third embodiment of the present invention. The above two examples (FIGS. 21 and 22) were three-dimensional implementations, but in this example, they are applied to a combined implementation of two dimensions and three dimensions. In the example shown in FIG. 23, six through electrode substrates 300 (310 to 360) are laminated and connected to the
図23の例では、LSI基板400上に貫通電極基板310、350が接続され、貫通電極基板310上に貫通電極基板320、340が接続され、貫通電極基板320上に貫通電極基板330が接続され、貫通電極基板350上に貫通電極基板360が接続されている。なお、図22に示す例のように、貫通電極基板300を複数の半導体チップを接続するためのインターポーザとして用いても、このよう2次元と3次元との併用実装が可能である。例えば、貫通電極基板330、340、360などが半導体チップに置き換えられてもよい。
In the example of FIG. 23, the through
上記のように製造された半導体装置1000は、例えば、携帯端末(携帯電話、スマートフォンおよびノート型パーソナルコンピュータ等)、情報処理装置(デスクトップ型パーソナルコンピュータ、サーバ、カーナビゲーション等)、家電等、様々な電気機器に搭載される。
The
以下、本発明を実施例に基づいて具体的に説明するが、本発明はこれらの実施例のみに限定されるものではない。 Hereinafter, the present invention will be specifically described based on examples, but the present invention is not limited to these examples.
実施例1は、第2実施形態の図20に基づいて説明する。まず、基板100として、厚さ400μmのシリコン基板を用意した。次に、シリコン基板の一方の面(ここでは第1面101)にフォトリソグラフィによりレジストパターンを形成し、レジストパターンを介してDRIEによりシリコン基板を厚み方向にエッチングし、φ50μmの貫通孔を多数形成した。貫通孔のアスペクト比は8であった。
The first embodiment will be described with reference to FIG. 20 of the second embodiment. First, as the
貫通孔を形成し、レジストパターンを除去した後、熱酸化によりシリコン基板の表面および貫通孔の側壁にシリコン酸化膜を形成した。ここで、熱酸化は酸素雰囲気下で1050℃の熱処理を行い、500nmのシリコン酸化膜を形成した。 After forming the through hole and removing the resist pattern, a silicon oxide film was formed on the surface of the silicon substrate and the side wall of the through hole by thermal oxidation. Here, thermal oxidation was performed by heat treatment at 1050 ° C. in an oxygen atmosphere to form a silicon oxide film having a diameter of 500 nm.
次に、シリコン基板の第1面101側から、スパッタリング法により、第1導電性密着層10として、シリコン基板上に形成された酸化シリコン膜との密着性の良いTiを100nm形成した。続いて、シリコン基板の第2面102側から、上記と同様にスパッタリング法により、第2導電性密着層20として、Tiを100nm形成した。ここで、スパッタリング法は、DCマグネトロンスパッタ法により、以下の条件で行った。
・ターゲット-基板間距離=100mm
・アルゴンガス流量=30sccm
・チャンバ圧力=0.5Pa
・電力=3kW
・成膜温度=室温
Next, from the
・ Target-board distance = 100 mm
・ Argon gas flow rate = 30 sccm
・ Chamber pressure = 0.5Pa
・ Electric power = 3kW
・ Film formation temperature = room temperature
次に、シリコン基板の第1面101側から、スパッタリング法により、第3導電性密着層40として、Cuを100nm形成した。続いて、シリコン基板の第2面102側から、第4導電性密着層50として、上記と同様にスパッタリング法により厚さ100nmでCuを成膜し、スパッタシード層を形成した。ここで、スパッタリング法は、DCマグネトロンスパッタ法により、以下の条件で行った。
・ターゲット-基板間距離=100mm
・アルゴンガス流量=30sccm
・チャンバ圧力=0.3Pa
・電力=5kW
・成膜温度=室温
Next, 100 nm of Cu was formed as the third conductive adhesion layer 40 by the sputtering method from the
・ Target-board distance = 100 mm
・ Argon gas flow rate = 30 sccm
・ Chamber pressure = 0.3Pa
・ Electric power = 5kW
・ Film formation temperature = room temperature
次に、シリコン基板の第1面101側から、スパッタリング法で形成したCu上に、シード層30として、斜め蒸着により厚さ800nmでCuを成膜し、蒸着シード層を形成した。さらに、シリコン基板の第2面102側からも、同様にして斜め蒸着により厚さCuを800nm成膜した。このとき、蒸着材料の飛行方向に平行な線とシリコン基板の垂線とがなす角度が8°となるようにシリコン基板の傾きを調整した。また、蒸着法は以下の条件で行った。
・蒸着源-基板間距離=100mm
・真空到達圧=5×10-4Pa
・蒸着材料の飛行方向に平行な線と基板の垂線とのなす角度=8°
Next, Cu was formed as a seed layer 30 at a thickness of 800 nm on the Cu formed by the sputtering method from the
・ Distance between vapor deposition source and substrate = 100 mm
・ Vacuum reaching pressure = 5 × 10 -4 Pa
-Angle between the line parallel to the flight direction of the vapor-filmed material and the perpendicular line of the substrate = 8 °
次に、シリコン基板の両側に、後述する電解めっきにおいて導電膜の形成を避けるべき領域を覆うようにめっき用レジストパターンを形成した。そして、電解めっきにより、めっき用レジストパターンから露出した部分に厚さ10μmでCuを成膜し、導電膜を形成した。 Next, a resist pattern for plating was formed on both sides of the silicon substrate so as to cover a region where the formation of a conductive film should be avoided in electrolytic plating described later. Then, Cu was formed with a thickness of 10 μm on the portion exposed from the resist pattern for plating by electrolytic plating to form a conductive film.
その後、めっき用レジストパターンを除去した後、シリコン基板の両側に存在する不要な蒸着シードおよびスパッタシード層を順次除去した。これにより、図20に示す貫通電極基板を得た。 Then, after removing the resist pattern for plating, unnecessary vapor deposition seeds and sputter seed layers existing on both sides of the silicon substrate were sequentially removed. As a result, the through silicon via substrate shown in FIG. 20 was obtained.
上記のようにして得られた貫通電極基板に対して、導通試験を実施したところ、1024個の貫通電極を含むチップにおいて適切に導通が確保されていることが確認された。 When a continuity test was performed on the through electrode substrate obtained as described above, it was confirmed that proper continuity was ensured in the chip containing the 1024 through electrodes.
以上のように、実施例1によれば、アスペクト比が高い貫通孔を有する貫通電極基板において、貫通孔内の導電層の密着性が高い貫通電極基板を得ることができる。 As described above, according to the first embodiment, in a through electrode substrate having a through hole having a high aspect ratio, it is possible to obtain a through electrode substrate having high adhesion of the conductive layer in the through hole.
1:貫通電極基板
10、11、15:第1導電性密着層
20、22、25、29:第2導電性密着層
30、31、32、35:シード層
40、41、42、45:第3導電性密着層
50、51、52、55:第4導電性密着層
60、61、62、65:導電層
70、71、72、85:絶縁層
79:端部
80、81、82:層間絶縁層
85:絶縁性充填部材
88:第2の感光性樹脂層
89:第1の感光性樹脂層
90:貫通孔
100:基板
101:第1面
102:第2面
110、111、112:開口部
121、122:配線層
130:垂線
132:基板の垂線と蒸着方向とのなす角度
140:回転支持柱
141:ホルダ
150:真空チャンバ
200:電子銃
201:電子ビーム
210:坩堝
212:蒸着源
214:蒸着材料
222:ゲートバルブ
300、310、320、330、340、350、360:貫通電極基板
400:LSI基板
410、420:半導体チップ
500、511、512、521、522、531:接続端子
600、610、620、630、640、650:バンプ
700:ワイヤ
1000:半導体装置
1: Through electrode substrate 10, 11, 15: First conductive adhesion layer 20, 22, 25, 29: Second conductive adhesion layer 30, 31, 32, 35: Seed layer 40, 41, 42, 45: First 3 Conductive adhesion layers 50, 51, 52, 55: Fourth conductive adhesion layers 60, 61, 62, 65: Conductive layers 70, 71, 72, 85: Insulation layer 79: Ends 80, 81, 82: Layers Insulating layer 85: Insulating filling member 88: Second photosensitive resin layer 89: First photosensitive resin layer 90: Through hole 100: Substrate 101: First surface 102: Second surface 110, 111, 112: Opening Parts 121, 122: Wiring layer 130: Vertical wire 132: Angle formed by the vertical wire of the substrate and the vapor deposition direction 140: Rotating support column 141: Holder 150: Vacuum chamber 200: Electron gun 201: Electron beam 210: Thin film 212: Vapor deposition source 214 : Evaporated material 222: Gate valve 300, 310, 320, 330, 340, 350, 360: Through electrode substrate 400: LSI substrate 410, 420: Semiconductor chip 500, 511, 512, 521, 522, 531: Connection terminal 600, 610, 620, 630, 640, 650: Bump 700: Wire 1000: Semiconductor device
Claims (6)
前記貫通孔の前記第1面側の一部に設けられた第1導電層と、
前記貫通孔の前記第2面側の一部に、前記第1導電層から離隔されて設けられた第2導電層と、
前記第1導電層と前記第2導電層とを接続する第3導電層と、
前記第1導電層と前記貫通孔の側壁との間、前記第2導電層と前記貫通孔の側壁との間、及び前記第3導電層と前記貫通孔の側壁との間に設けられ、窒化シリコン、酸化窒化シリコン、及び有機絶縁性材料のいずれかを含む絶縁層と、を有する貫通電極基板。 A substrate having a through hole penetrating the first surface and the second surface,
A first conductive layer provided on a part of the first surface side of the through hole,
A second conductive layer provided on a part of the through hole on the second surface side, separated from the first conductive layer,
A third conductive layer connecting the first conductive layer and the second conductive layer,
It is provided between the first conductive layer and the side wall of the through hole, between the second conductive layer and the side wall of the through hole, and between the third conductive layer and the side wall of the through hole, and is nitrided. A through silicon via substrate having an insulating layer comprising any of silicon, silicon oxide nitride, and an organic insulating material.
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---|---|---|---|---|
JP2007311676A (en) * | 2006-05-22 | 2007-11-29 | Sony Corp | Semiconductor device, and manufacturing method thereof |
JP2010050261A (en) * | 2008-08-21 | 2010-03-04 | Fujitsu Ltd | Method of manufacturing wiring board, and wiring board |
JP2011049255A (en) * | 2009-08-25 | 2011-03-10 | Dainippon Printing Co Ltd | Wiring board with capacitive element, and method of manufacturing the same |
JP2011082531A (en) * | 2008-12-26 | 2011-04-21 | Dainippon Printing Co Ltd | Through-hole electrode substrate, and method of manufacturing the same |
JP2011082496A (en) * | 2009-09-09 | 2011-04-21 | Dainippon Printing Co Ltd | Through-hole electrode substrate and method of manufacturing the same |
JP2011114103A (en) * | 2009-11-26 | 2011-06-09 | Kyocera Corp | Wiring board |
JP2011165762A (en) * | 2010-02-05 | 2011-08-25 | Canon Inc | Method of manufacturing wiring board |
JP2012204699A (en) * | 2011-03-26 | 2012-10-22 | Fujitsu Ltd | Circuit board, and method of manufacturing the same, and semiconductor device |
JP2013207006A (en) * | 2012-03-28 | 2013-10-07 | Toppan Printing Co Ltd | Wiring board with through electrode and manufacturing method of the same |
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Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007311676A (en) * | 2006-05-22 | 2007-11-29 | Sony Corp | Semiconductor device, and manufacturing method thereof |
JP2010050261A (en) * | 2008-08-21 | 2010-03-04 | Fujitsu Ltd | Method of manufacturing wiring board, and wiring board |
JP2011082531A (en) * | 2008-12-26 | 2011-04-21 | Dainippon Printing Co Ltd | Through-hole electrode substrate, and method of manufacturing the same |
JP2011049255A (en) * | 2009-08-25 | 2011-03-10 | Dainippon Printing Co Ltd | Wiring board with capacitive element, and method of manufacturing the same |
JP2011082496A (en) * | 2009-09-09 | 2011-04-21 | Dainippon Printing Co Ltd | Through-hole electrode substrate and method of manufacturing the same |
JP2011114103A (en) * | 2009-11-26 | 2011-06-09 | Kyocera Corp | Wiring board |
JP2011165762A (en) * | 2010-02-05 | 2011-08-25 | Canon Inc | Method of manufacturing wiring board |
JP2012204699A (en) * | 2011-03-26 | 2012-10-22 | Fujitsu Ltd | Circuit board, and method of manufacturing the same, and semiconductor device |
JP2013207006A (en) * | 2012-03-28 | 2013-10-07 | Toppan Printing Co Ltd | Wiring board with through electrode and manufacturing method of the same |
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