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JP2022050250A - 半導体記憶装置及びその製造方法 - Google Patents

半導体記憶装置及びその製造方法 Download PDF

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JP2022050250A JP2020156745A JP2020156745A JP2022050250A JP 2022050250 A JP2022050250 A JP 2022050250A JP 2020156745 A JP2020156745 A JP 2020156745A JP 2020156745 A JP2020156745 A JP 2020156745A JP 2022050250 A JP2022050250 A JP 2022050250A
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Daisuke Ikeno
明広 梶田
Akihiro Kajita
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Abstract

【課題】電荷蓄積量を増加させることが可能な半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、半導体基板と、第１の絶縁層と、半導体基板との間に第１の絶縁層を挟む第２の絶縁層と、第１の絶縁層と第２の絶縁層との間に設けられ、半導体基板の表面に平行な第１の方向に延びる半導体層と、表面に垂直な方向に延びるゲート電極層と、半導体層とゲート電極層との間に設けられた第１の絶縁膜と、第１の絶縁膜とゲート電極層との間、第１の絶縁層とゲート電極層との間、及び、第２の絶縁層とゲート電極層との間に設けられ、第１の絶縁層及び第２の絶縁層と接する第２の絶縁膜と、第１の絶縁膜と第２の絶縁膜との間に設けられた多結晶シリコン領域と、多結晶シリコン領域と第２の絶縁膜との間に設けられ、チタン（Ｔｉ）及びシリコン（Ｓｉ）を含む金属膜と、を備える。【選択図】図１

Description

本発明の実施形態は、半導体記憶装置及びその製造方法に関する。
メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリは、高い集積度と低いコストを実現する。３次元ＮＡＮＤフラッシュメモリのメモリセルを微細化することで、更に集積度を高くすることが可能である。
メモリセルを微細化すると、一つのメモリセルに蓄積できる電荷量が減少する。例えば、メモリセルの読み出し特性や電荷保持特性を向上させるため、一つのメモリセルに蓄積できる電荷量を増加させることが望まれる。
特開２０２０－９２１４１号公報
本発明が解決しようとする課題は、一つのメモリセルに蓄積できる電荷量を増加させることが可能な半導体記憶装置を提供することにある。
実施形態の半導体記憶装置は、半導体基板と、第１の絶縁層と、前記半導体基板との間に前記第１の絶縁層を挟む第２の絶縁層と、前記第１の絶縁層と前記第２の絶縁層との間に設けられ、前記半導体基板の表面に平行な第１の方向に延びる半導体層と、前記表面に垂直な方向に延びるゲート電極層と、前記半導体層と前記ゲート電極層との間に設けられた第１の絶縁膜と、前記第１の絶縁膜と前記ゲート電極層との間、前記第１の絶縁層と前記ゲート電極層との間、及び、前記第２の絶縁層と前記ゲート電極層との間に設けられ、前記第１の絶縁層及び前記第２の絶縁層と接する第２の絶縁膜と、前記第１の絶縁膜と前記第２の絶縁膜との間に設けられた多結晶シリコン領域と、前記多結晶シリコン領域と前記第２の絶縁膜との間に設けられ、チタン（Ｔｉ）及びシリコン（Ｓｉ）を含む金属膜と、を備える。
第１の実施形態の半導体記憶装置の模式断面図。 第１の実施形態の半導体記憶装置の模式断面図。 第１の実施形態の半導体記憶装置の拡大模式断面図。 第１の実施形態の半導体記憶装置の第１の変形例の拡大模式断面図。 第１の実施形態の半導体記憶装置の第２の変形例の拡大模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第１の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第２の実施形態の半導体記憶装置の模式断面図。 第２の実施形態の半導体記憶装置の模式断面図。 第２の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第２の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第２の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第２の実施形態の半導体記憶装置の製造方法を示す模式断面図。 第２の実施形態の半導体記憶装置の製造方法を示す模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
また、本明細書中、便宜上「上」、又は、「下」という用語を用いる場合がある。「上」、又は、「下」とは、例えば、図面内での相対的位置関係を示す用語である。「上」、又は、「下」という用語は、必ずしも、重力に対する位置関係を規定する用語ではない。
本明細書中の半導体記憶装置を構成する部材の化学組成の定性分析及び定量分析は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）、エネルギー分散型Ｘ線分光法（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ－ｒａｙ Ｓｐｅｃｔｒｏｓｃｏｐｙ：ＥＤＸ）により行うことが可能である。また、半導体記憶装置を構成する部材の厚さ、部材間の距離等の測定には、例えば、透過型電子顕微鏡（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ：ＴＥＭ）を用いることが可能である。
本明細書中、「金属膜」は、金属単体膜のみならず、金属化合物膜等、金属元素を含み金属的性質を有する膜を含む概念である。例えば、金属シリサイド膜及び金属窒化膜も「金属膜」に含まれる。
（第１の実施形態）
第１の実施形態の半導体記憶装置は、半導体基板と、第１の絶縁層と、半導体基板との間に第１の絶縁層を挟む第２の絶縁層と、第１の絶縁層と第２の絶縁層との間に設けられ、半導体基板の表面に平行な第１の方向に延びる半導体層と、表面に垂直な方向に延びるゲート電極層と、半導体層とゲート電極層との間に設けられた第１の絶縁膜と、第１の絶縁膜とゲート電極層との間、第１の絶縁層とゲート電極層との間、及び、第２の絶縁層とゲート電極層との間に設けられ、第１の絶縁層及び第２の絶縁層と接する第２の絶縁膜と、第１の絶縁膜と第２の絶縁膜との間に設けられた多結晶シリコン領域と、多結晶シリコン領域と第２の絶縁膜との間に設けられた金属膜と、を備える。
第１の実施形態の半導体記憶装置は、３次元ＮＡＮＤフラッシュメモリである。第１の実施形態の半導体記憶装置は、半導体基板の表面に平行な方向に延びる複数の半導体層が、半導体基板の上に絶縁層を間に挟んで積層される。半導体基板の表面に垂直な方向に延びるゲート電極層と半導体層との交差部にメモリセルが形成される。第１の実施形態の半導体記憶装置のメモリセルは、いわゆる、フローティングゲート型のメモリセルである。
図１、図２は、第１の実施形態の半導体記憶装置の模式断面図である。図１、図２は、第１の実施形態のフラッシュメモリ１００のメモリセルアレイの断面図である。
フラッシュメモリ１００は、例えば、図示しない周辺回路を含む。周辺回路は、例えば、ＣＭＯＳ回路で構成され、メモリセルアレイの動作を制御する機能を備える。
図１は、図２のＡＡ’断面である。図２は、図１のＢＢ’断面である。図１及び図２の破線で囲まれた領域が、１個のメモリセルＭＣである。
図１は、メモリセルアレイのｙｚ断面である。図２は、メモリセルアレイのｘｙ断面である。以下、ｘ方向は、第１の方向の一例である。ｙ方向は第２の方向の一例である。
フラッシュメモリ１００は、半導体基板１０、基板絶縁層１２、ストッパ絶縁層１４、層間絶縁層１６、チャネル層１８、トンネル絶縁膜２０、多結晶シリコン領域２２、金属膜２４、ブロック絶縁膜２６、ゲート電極層２８、トレンチ絶縁層３０を備える。ゲート電極層２８は、バリアメタル層２８ａと金属層２８ｂを有する。
層間絶縁層１６は、第１の絶縁層及び第２の絶縁層の一例である。チャネル層１８は、半導体層の一例である。トンネル絶縁膜２０は、第１の絶縁膜の一例である。ブロック絶縁膜２６は、第２の絶縁膜の一例である。
半導体基板１０は、例えば、単結晶シリコンである。半導体基板１０は、例えば、シリコン基板である。半導体基板１０は、ｘ方向及びｙ方向に平行な表面を有する。半導体基板１０の表面に垂直な方向は、ｚ方向である。
基板絶縁層１２は、半導体基板１０の上に設けられる。基板絶縁層１２は、例えば、酸化シリコンを含む。基板絶縁層１２は、例えば、酸化シリコン層である。
ストッパ絶縁層１４は、基板絶縁層１２の上に設けられる。ストッパ絶縁層１４は、例えば、窒化シリコンを含む。ストッパ絶縁層１４は、例えば、窒化シリコン層である。ストッパ絶縁層１４は、例えば、ストッパ絶縁層１４の上にメモリトレンチやメモリホールを形成する際の、エッチングストッパとして機能する。
層間絶縁層１６及びチャネル層１８は、ストッパ絶縁層１４の上に交互に積層される。図１では、層間絶縁層１６が4層、チャネル層が３層の場合を例示しているが、層間絶縁層１６が4層以上、チャネル層が３層以上であっても構わない。
層間絶縁層１６は、チャネル層１８とチャネル層１８との間に設けられる。層間絶縁層１６は、チャネル層１８とチャネル層１８とを電気的に分離する。
層間絶縁層１６は、例えば、酸化物、酸窒化物、又は、窒化物である。層間絶縁層１６は、例えば、酸化シリコンを含む。層間絶縁層１６のｚ方向の厚さは、例えば、５ｎｍ以上３０ｎｍ以下である。
チャネル層１８は、層間絶縁層１６と層間絶縁層１６との間に設けられる。チャネル層１８は、ｘ方向に延びる。チャネル層１８は、メモリセルＭＣのトランジスタのチャネルとして機能する。
チャネル層１８は、例えば、多結晶の半導体である。チャネル層１８は、例えば、多結晶シリコンを含む。チャネル層１８は、例えば、多結晶シリコン層である。チャネル層１８のｚ方向の厚さは、例えば、５ｎｍ以上３０ｎｍ以下である。
ゲート電極層２８は、ｚ方向に延びる。ゲート電極層２８とゲート電極層２８との間は、層間絶縁層１６又はトレンチ絶縁層３０で電気的に分離される。ゲート電極層２８は、メモリセルＭＣのトランジスタのゲート電極として機能する。
ゲート電極層２８は、柱状の導電体である。ゲート電極層２８は、例えば、バリアメタル層２８ａと金属層２８ｂを有する。バリアメタル層２８ａは、ブロック絶縁膜２６と金属層２８ｂとの間に設けられる。バリアメタル層２８ａは、金属層２８ｂを囲む。
バリアメタル層２８ａは、例えば、金属窒化物又は金属炭化物である。バリアメタル層２８ａは、例えば、窒化チタンを含む。バリアメタル層２８ａは、例えば、窒化チタン層である。
金属層２８ｂは、例えば、金属である。金属層２８ｂは、例えば、タングステン（Ｗ）を含む。金属層２８ｂは、例えば、タングステン層である。
トレンチ絶縁層３０は、ｙ方向に隣り合うチャネル層１８の間に設けられる。トレンチ絶縁層３０は、ｘ方向に隣り合うゲート電極層２８の間に設けられる。
トレンチ絶縁層３０は、例えば、酸化物、酸窒化物、又は、窒化物である。トレンチ絶縁層３０は、例えば、酸化シリコンを含む。トレンチ絶縁層３０は、例えば、酸化シリコン層である。
トンネル絶縁膜２０は、チャネル層１８とゲート電極層２８との間に設けられる。トンネル絶縁膜２０は、チャネル層１８と多結晶シリコン領域２２との間に設けられる。トンネル絶縁膜２０は、チャネル層１８に接する。
トンネル絶縁膜２０は、ゲート電極層２８とチャネル層１８との間に印加される電圧に応じて電荷を通過させる機能を有する。
トンネル絶縁膜２０は、例えば、酸化シリコン、窒化シリコン、又は酸窒化シリコンを含む。トンネル絶縁膜２０は、例えば、酸化シリコン膜である。トンネル絶縁膜２０は、例えば、シリコンの熱酸化膜である。
多結晶シリコン領域２２は、トンネル絶縁膜２０とゲート電極層２８との間に設けられる。多結晶シリコン領域２２は、トンネル絶縁膜２０とブロック絶縁膜２６との間に設けられる。多結晶シリコン領域２２は、トンネル絶縁膜２０と金属膜２４との間に設けられる。多結晶シリコン領域２２は、トンネル絶縁膜２０に接する。
多結晶シリコン領域２２は、電荷を蓄積する機能を有する。電荷は、例えば、電子である。多結晶シリコン領域２２に蓄積される電荷の量に応じて、メモリセルトランジスタの閾値電圧が変化する。この閾値電圧の変化を利用することで、１個のメモリセルがデータを記憶することが可能となる。多結晶シリコン領域２２に蓄積される電荷の量が多くなると、閾値電圧の変化量が大きくなる。
例えば、メモリセルトランジスタの閾値電圧が変化することで、メモリセルトランジスタがオンする電圧が変化する。例えば、閾値電圧が高い状態をデータ“０”、閾値電圧が低い状態をデータ“１”と定義すると、メモリセルは“０”と“１”の１ビットデータを記憶することが可能となる。
多結晶シリコン領域２２は、多結晶シリコンを含む。
金属膜２４は、多結晶シリコン領域２２とゲート電極層２８との間に設けられる。金属膜２４は、多結晶シリコン領域２２とブロック絶縁膜２６との間に設けられる。金属膜２４は、多結晶シリコン領域２２に接する。
金属膜２４は、電荷を蓄積する機能を有する。多結晶シリコン領域２２及び金属膜２４がメモリセルＭＣの電荷蓄積領域として機能する。
金属膜２４は、例えば、金属シリサイドを含む。金属膜２４は、例えば、チタン（Ｔｉ）及びシリコン（Ｓｉ）を含む。金属膜２４は、例えば、チタンシリサイドを含む。金属膜２４は、例えば、チタンシリサイド膜である。
金属膜２４は、例えば、チタン（Ｔｉ）、シリコン（Ｓｉ）及び窒素（Ｎ）を含む。金属膜２４は、例えば、窒素（Ｎ）を含むチタンシリサイドを含む。金属膜２４は、例えば、窒化されたチタンシリサイドを含む。金属膜２４は、例えば、窒素を含むチタンシリサイド膜である。
ブロック絶縁膜２６は、トンネル絶縁膜２０とゲート電極層２８との間に設けられる。ブロック絶縁膜２６は、金属膜２４とゲート電極層２８との間に設けられる。ブロック絶縁膜２６は、金属膜２４及びゲート電極層２８に接する。
ブロック絶縁膜２６は、チャネル層１８の上側の層間絶縁層１６とゲート電極層２８との間に設けられる。ブロック絶縁膜２６は、チャネル層１８の下側の層間絶縁層１６とゲート電極層２８との間に設けられる。
ブロック絶縁膜２６は、チャネル層１８の上側の層間絶縁層１６に接する。ブロック絶縁膜２６は、チャネル層１８の下側の層間絶縁層１６に接する。
チャネル層１８の上側の層間絶縁層１６は、第２の絶縁層の一例である。チャネル層１８の下側の層間絶縁層１６は、第１の絶縁層の一例である。
ブロック絶縁膜２６は、ｚ方向に連続して設けられる。ブロック絶縁膜２６は、ｚ方向に隣り合う２つのメモリセルＭＣの間で連続する。ブロック絶縁膜２６は、ゲート電極層２８を囲む。
ブロック絶縁膜２６は、多結晶シリコン領域２２及び金属膜２４と、ゲート電極層２８との間に流れる電流を阻止する機能を有する。
ブロック絶縁膜２６は、例えば、酸化物、酸窒化物、又は、窒化物である。ブロック絶縁膜２６は、例えば、酸化シリコンを含む。ブロック絶縁膜２６は、例えば、酸化シリコン膜である。
ブロック絶縁膜２６は、例えば、酸化シリコンより誘電率の高い高誘電体材料を含む。ブロック絶縁膜２６は、例えば、高誘電体膜である。ブロック絶縁膜２６は、例えば、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、及び、ジルコニウム（Ｚｒ）からなる群から選ばれる少なくとも一つの金属元素を含む。ブロック絶縁膜２６は、例えば、酸化ハフニウム、酸化アルミニウム、又は、酸化ジルコニウムを含む。ブロック絶縁膜２６は、例えば、酸化ハフニウム膜、酸化アルミニウム膜、又は、酸化ジルコニウム膜である。
ブロック絶縁膜２６は、例えば、酸化シリコン膜と高誘電体膜の積層構造であっても構わない。
図３は、第１の実施形態の半導体記憶装置の拡大模式断面図である。図３は、メモリセルＭＣの断面図である。図３は、メモリセルＭＣのｙｚ断面である。
トンネル絶縁膜２０のｙ方向の厚さ（図３中のｔ１）は、例えば、３ｎｍ以上８ｎｍ以下である。多結晶シリコン領域２２のｙ方向の厚さ（図３中のｔ２）は、例えば、５ｎｍ以上１５ｎｍ以下である。金属膜２４のｙ方向の厚さ（図３中のｔ３）は、例えば、０．２ｎｍ以上１ｎｍ以下である。ブロック絶縁膜２６のｙ方向の厚さ（図３中のｔ４）は、例えば、５ｎｍ以上１５ｎｍ以下である。
金属膜２４のｙ方向の厚さｔ３は、例えば、トンネル絶縁膜２０のｙ方向の厚さｔ１よりも薄い。例えば、金属膜２４とゲート電極層２８との間の距離（図３中のｄ１）と、層間絶縁層１６とゲート電極層２８との間の距離（図３中のｄ２）との差は、トンネル絶縁膜２０のｙ方向の厚さｔ１よりも小さい。金属膜２４とゲート電極層２８との間の距離ｄ１と、層間絶縁層１６とゲート電極層２８との間の距離ｄ２との差は、例えば、３ｎｍ以下である。
なお、図３は、金属膜２４とゲート電極層２８との間の距離ｄ１と、層間絶縁層１６とゲート電極層２８との間の距離ｄ２が等しい場合を例示する。
図４は、第１の実施形態の半導体記憶装置の第１の変形例の拡大模式断面図である。図４は、メモリセルＭＣの断面図である。図４は、メモリセルＭＣのｙｚ断面である。図４は、金属膜２４とゲート電極層２８との間の距離ｄ１が、層間絶縁層１６とゲート電極層２８との間の距離ｄ２よりも大きい場合を例示する。
図４の場合、例えば、図３の場合と比較して、金属膜２４とゲート電極層２８との間の距離ｄ１が大きくなる。言い換えれば、金属膜２４とゲート電極層２８との間のブロック絶縁膜２６の厚さが厚くなる。したがって、金属膜２４とゲート電極層２８との間のリーク電流が抑制される。
図５は、第１の実施形態の半導体記憶装置の第２の変形例の拡大模式断面図である。図５は、メモリセルＭＣの断面図である。図５は、ｙｚ断面である。図５は、金属膜２４とゲート電極層２８との間の距離ｄ１が、層間絶縁層１６とゲート電極層２８との間の距離ｄ２よりも小さい場合を例示する。
図５の場合、金属膜２４がブロック絶縁膜２６の側に突出することにより、例えば、図３の場合と比較して金属膜２４とゲート電極層２８との間の容量が大きくなる。したがって、例えば、メモリセルＭＣの実効的なカップリング比が上がり、メモリセルＭＣの書き込み特性又は消去特性が向上する。
次に、第１の実施形態の半導体記憶装置の製造方法の一例について説明する。
第１の実施形態の半導体記憶装置の製造方法は、半導体基板の上に、複数の第１の絶縁層と複数の半導体層とを交互に形成し、複数の第１の絶縁層と複数の半導体層に、半導体基板の表面に平行な第１の方向に延びるトレンチを形成し、トレンチの中を第２の絶縁層で埋め込み、第２の絶縁層に表面に垂直な方向に延びるホールを形成し、ホールの内壁に露出した複数の半導体層の中の少なくとも一つである第１の半導体層をエッチングしてリセス部を形成し、リセス部の第１の半導体層の上に第１の絶縁膜を形成し、リセス部の第１の絶縁膜の上に多結晶シリコン領域を形成し、多結晶シリコン領域の上に選択的に金属膜を形成し、金属膜の上に第２の絶縁膜を形成し、ホールの中にゲート電極層を形成する。
第１の実施形態の半導体記憶装置の製造方法は、金属膜の形成は、ホールの中へのチタン膜の形成と、多結晶シリコン領域とチタン膜との反応によるチタンシリサイド膜の形成と、チタン膜の窒化処理による窒化チタン膜の形成と、窒化チタン膜のチタンシリサイド膜に対する選択的な剥離を含む。さらに、金属膜の形成は、窒化チタン膜の剥離の後の、チタンシリサイド膜の窒化処理を、含む。
図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５、図１６、図１７、図１８は、第１の実施形態の半導体記憶装置の製造方法を示す模式断面図である。図６ないし図１８は、それぞれ、図１に対応する断面を示す。図６ないし図１８は、フラッシュメモリ１００のメモリセルアレイの製造方法の一例を示す図である。
最初に、シリコン基板５０の上に、酸化シリコン層５１と窒化シリコン層５２を形成する。次に、窒化シリコン層５２の上に、複数の酸化シリコン層５３と複数の多結晶シリコン層５４を交互に積層する（図６）。
酸化シリコン層５１、窒化シリコン層５２、酸化シリコン層５３、及び多結晶シリコン層５４は、例えば、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＣＶＤ法）により形成する。
シリコン基板５０は、半導体基板の一例である。酸化シリコン層５３は、第１の絶縁層の一例である。多結晶シリコン層５４は、半導体層の一例である。
酸化シリコン層５１は、最終的に基板絶縁層１２となる。窒化シリコン層５２は、最終的にストッパ絶縁層１４となる。酸化シリコン層５３の一部は、最終的に層間絶縁層１６となる。また、多結晶シリコン層５４の一部は、最終的にチャネル層１８となる。
次に、複数の酸化シリコン層５３と複数の多結晶シリコン層５４にメモリトレンチ５５を形成する（図７）。メモリトレンチ５５は、複数の酸化シリコン層５３と複数の多結晶シリコン層５４を貫通し、窒化シリコン層５２に達する。メモリトレンチ５５は、ｘ方向に延びる。
メモリトレンチ５５は、例えば、リソグラフィ法とＲｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法（ＲＩＥ法）により形成する。メモリトレンチ５５は、トレンチの一例である。
メモリトレンチ５５をＲＩＥ法により形成する際、窒化シリコン層５２がエッチングストッパとして機能する。
次に、メモリトレンチ５５の中を酸化シリコン層５６で埋め込む（図８）。酸化シリコン層５６は、例えば、ＣＶＤ法により形成する。
酸化シリコン層５６は、第２の絶縁層の一例である。酸化シリコン層５６は、最終的に、トレンチ絶縁層３０となる。
次に、酸化シリコン層５６の一部に、メモリホール５７を形成する（図９）。メモリホール５７は、窒化シリコン層５２に達する。メモリホール５７は、ｚ方向に延びる。
メモリホール５７は、例えば、リソグラフィ法とＲＩＥ法により形成する。メモリホール５７は、ホールの一例である。
次に、メモリホール５７の内壁に露出した多結晶シリコン層５４をエッチングしてリセス部５８を形成する（図１０）。多結晶シリコン層５４は、例えば、ウェットエッチング法によりエッチングする。多結晶シリコン層５４は、第１の半導体層の一例である。
次に、リセス部５８の多結晶シリコン層５４の上に酸化シリコン膜５９を形成する（図１１）。酸化シリコン膜５９は、例えば、多結晶シリコン層５４を熱酸化することにより形成する。酸化シリコン膜５９をＣＶＤ法により形成することも可能である。
酸化シリコン膜５９のｙ方向の厚さは、例えば、３ｎｍ以上８ｎｍ以下である。
酸化シリコン膜５９は、第１の絶縁膜の一例である。酸化シリコン膜５９は、最終的にトンネル絶縁膜２０となる。
次に、リセス部５８の酸化シリコン膜５９の上に、多結晶シリコン領域２２を形成する（図１２）。多結晶シリコン領域２２の形成の際、例えば、ＣＶＤ法による多結晶シリコン膜を堆積する。そして、酸化シリコン層５３の上の多結晶シリコン膜をウェットエッチング法により除去する。
多結晶シリコン領域２２のｙ方向の厚さは、例えば、５ｎｍ以上１５ｎｍ以下である。
次に、メモリホール５７の中にチタン膜６０を形成する（図１３）。チタン膜６０は、例えば、プラズマＣＶＤ法により堆積する。チタン膜６０のプラズマＣＶＤ法による成膜には、例えば、四塩化チタンガス（ＴｉＣｌ４ガス）及び水素ガス（Ｈ２ガス）を用いる。チタン膜６０の成膜温度は、例えば、６００℃である。
次に、多結晶シリコン領域２２とチタン膜６０をシリサイド化反応させて、チタンシリサイド膜６１を形成する（図１４）。シリサイド化反応は、例えば、プラズマＣＶＤ法によるチタン膜６０の成膜中の熱により生じる。例えば、チタン膜６０の形成と同時に、チタンシリサイド膜６１が形成される。
チタンシリサイド膜６１のｙ方向の厚さは、例えば、０．２ｎｍ以上１ｎｍ以下である。
次に、シリサイド化反応の後に残存するチタン膜６０を窒化処理して、窒化チタン膜６２を形成する（図１５）。チタン膜６０の窒化処理は、例えば、アンモニアガス（ＮＨ３ガス）を含む雰囲気中でのプラズマ窒化により行う。
チタン膜６０の窒化処理は、例えば、チタン膜６０の成膜後、チタン膜６０を大気に暴露することない状態で行われる。チタン膜６０の窒化処理は、例えば、チタン膜６０の成膜と同一チャンバ内で行われる。チタン膜６０を窒化処理で窒化チタン膜６２にすることにより、例えば、チタン膜６０の成膜時の残留塩素による金属膜２４やゲート電極層２８の腐食が抑制できる。
次に、窒化チタン膜６２をチタンシリサイド膜６１に対して選択的に剥離する（図１６）。窒化チタン膜６２の剥離は、例えば、ウェットエッチング法により行う。
次に、チタンシリサイド膜６１を窒化処理する（図１７）。窒化処理により、窒素を含むチタンシリサイド膜６３が形成される。窒化処理は、例えば、アンモニアガス（ＮＨ３ガス）を含む雰囲気中でのプラズマ窒化により行う。
窒素を含むチタンシリサイド膜６３のｙ方向の厚さは、例えば、０．２ｎｍ以上１ｎｍ以下である。窒素を含むチタンシリサイド膜６３は、金属膜の一例である。窒素を含むチタンシリサイド膜６３は、最終的に金属膜２４となる。
次に、窒素を含むチタンシリサイド膜６３の上に、酸化アルミニウム膜６４を形成する（図１８）。メモリホール５７の中に、酸化アルミニウム膜６４を形成する。酸化アルミニウム膜６４は、例えば、Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ法（ＡＬＤ法）により堆積する。メモリホール５７の中の酸化アルミニウム膜６４のｙ方向の厚さは、例えば、５ｎｍ以上１５ｎｍ以下である。
酸化アルミニウム膜６４は、第２の絶縁膜の一例である。酸化アルミニウム膜６４は、最終的にブロック絶縁膜２６となる。
その後、メモリホール５７の中に、例えば、窒化チタン膜及びタングステン膜を形成する。窒化チタン膜は、最終的にバリアメタル層２８ａとなる。タングステン膜は、最終的に金属層２８ｂとなる。バリアメタル層２８ａ及び金属層２８ｂがゲート電極層２８となる。
以上の製造方法により、第１の実施形態のフラッシュメモリ１００のメモリセルアレイが製造される。
次に、第１の実施形態の半導体記憶装置の作用及び効果について説明する。
メモリセルを３次元的に配置した３次元ＮＡＮＤフラッシュメモリは、高い集積度と低いコストを実現する。３次元ＮＡＮＤフラッシュメモリのメモリセルを微細化することで、更に集積度を高くすることが可能である。
メモリセルを微細化すると、一つのメモリセルに蓄積できる電荷量が減少する。例えば、メモリセルの読み出し特性や電荷保持特性を向上させるため、一つのメモリセルに蓄積できる電荷量を増加させることが望まれる。
第１の実施形態のフラッシュメモリ１００のメモリセルＭＣは、多結晶シリコン領域２２とブロック絶縁膜２６との間に、金属膜２４を備える。電荷蓄積領域として機能する多結晶シリコン領域２２に加えて、更に電荷蓄積領域として機能する金属膜２４を備える。したがって、一つのメモリセルに蓄積できる電荷量が、金属膜２４を備えないメモリセルと比較して増加する。よって、例えば、メモリセルＭＣの読み出し特性や電荷保持特性が向上する。
金属膜２４のｙ方向の厚さ（図３中のｔ３）は、トンネル絶縁膜２０のｙ方向の厚さ（図３中のｔ１）よりも薄いことが好ましい。また、金属膜２４のｙ方向の厚さｔ３は、１ｎｍ以下であることが好ましい。
金属膜２４のｙ方向の厚さｔ３を薄くすることで、金属膜２４に含まれる金属元素の拡散が抑制できる。したがって、金属元素の拡散によるフラッシュメモリ１００の特性劣化が抑制できる。よって、フラッシュメモリ１００の信頼性が向上する。
金属膜２４とゲート電極層２８との間の距離（図３、図４、図５中のｄ１）と、層間絶縁層１６とゲート電極層２８との間の距離（図３、図４、図５中のｄ２）との差は、トンネル絶縁膜２０のｙ方向の厚さｔ１よりも小さいことが好ましい。また、金属膜２４とゲート電極層２８との間の距離ｄ１と、層間絶縁層１６とゲート電極層２８との間の距離ｄ２との差は、３ｎｍ以下であることが好ましい。
例えば、図４の場合、金属膜２４とゲート電極層２８との間の距離ｄ１と、層間絶縁層１６とゲート電極層２８との間の距離ｄ２との差を小さくすることで、結果的に、チャネル層１８のｙ方向の厚さを厚く保つことが可能となる。したがって、メモリセルＭＣのトランジスタのオン電流が大きくなる。
例えば、図４の場合、金属膜２４とゲート電極層２８との間の距離ｄ１と、層間絶縁層１６とゲート電極層２８との間の距離ｄ２との差を小さくすることで、チャネル層１８とゲート電極層２８との間の距離を小さくできる。したがって、隣接するメモリセルＭＣとの間のセル間干渉が抑制できる。
また、図４の場合、チャネル層１８とゲート電極層２８との間の距離を小さくすることで、メモリセルＭＣのｙ方向の幅を小さくすることができる。よって、メモリセルＭＣの微細化が可能となる。
例えば、図５の場合、金属膜２４とゲート電極層２８との間の距離ｄ１と、層間絶縁層１６とゲート電極層２８との間の距離ｄ２との差を小さくすることで、例えば、ブロック絶縁膜２６の厚さが薄くなることが抑制できる。したがって、金属膜２４とゲート電極層２８との間のリーク電流の増加が抑制される。
金属膜２４は、チタン（Ｔｉ）及びシリコン（Ｓｉ）を含むことが好ましい。例えば、金属膜２４がチタンシリサイド膜の場合、例えば、ニッケルシリサイド膜やコバルトシリサイド膜に比べ、メモリセルＭＣの耐熱性が向上する。
また、金属膜２４は、チタン（Ｔｉ）、シリコン（Ｓｉ）、及び窒素（Ｎ）を含むことが好ましい。例えば、金属膜２４が窒素（Ｎ）を含むチタンシリサイド膜の場合、例えば、窒素（Ｎ）を含まないチタンシリサイド膜に比べ、メモリセルＭＣの耐熱性及び耐酸化性が向上する。
第１の実施形態のフラッシュメモリ１００の製造方法は、多結晶シリコン領域２２とチタン膜６０のシリサイド化反応を用いて金属膜２４を形成する。したがって、多結晶シリコン領域２２の上に選択的に金属膜２４を形成することができる。よって、多結晶シリコン領域２２の上に膜厚の薄い金属膜２４を、制御性良く形成することが可能となる。
以上、第１の実施形態によれば、多結晶シリコン領域とブロック絶縁膜との間に金属膜を設けることで、一つのメモリセルに蓄積できる電荷量を増加させることが可能な半導体記憶装置を提供することができる。
（第２の実施形態）
第２の実施形態の半導体記憶装置は、金属膜と多結晶シリコン領域との間に設けられた窒化シリコン膜を、更に備える点で、第１の実施形態の半導体記憶装置と異なる。以下、第１の実施形態と重複する内容については、一部記述を省略する。
図１９、図２０は、第２の実施形態の半導体記憶装置の模式断面図である。図１９、図２０は、第２の実施形態のフラッシュメモリ２００のメモリセルアレイの断面図である。
図１９は、図２０のＣＣ’断面である。図２０は、図１９のＤＤ’断面である。図１９は、図２０の破線で囲まれた領域が、１個のメモリセルＭＣである。
図１９は、メモリセルアレイのｙｚ断面である。図２０は、メモリセルアレイのｘｙ断面である。以下、ｘ方向は、第１の方向の一例である。ｙ方向は第２の方向の一例である。
フラッシュメモリ２００は、半導体基板１０、基板絶縁層１２、ストッパ絶縁層１４、層間絶縁層１６、チャネル層１８、トンネル絶縁膜２０、多結晶シリコン領域２２、窒化シリコン膜２３、金属膜２４、ブロック絶縁膜２６、ゲート電極層２８、トレンチ絶縁層３０を備える。ゲート電極層２８は、バリアメタル層２８ａと金属層２８ｂを有する。
金属膜２４は、多結晶シリコン領域２２とゲート電極層２８との間に設けられる。金属膜２４は、多結晶シリコン領域２２とブロック絶縁膜２６との間に設けられる。
金属膜２４は、電荷を蓄積する機能を有する。多結晶シリコン領域２２及び金属膜２４がメモリセルＭＣの電荷蓄積領域として機能する。
金属膜２４は、例えば、金属を含む。金属膜２４は、例えば、タングステン（Ｗ）を含む。金属膜２４は、例えば、タングステン膜である。
金属膜２４は、例えば、タングステン（Ｗ）及び窒素（Ｎ）を含む。金属膜２４は、例えば、窒化タングステン膜である。
金属膜２４は、例えば、タングステン（Ｗ）、窒素（Ｎ）、及びシリコン（Ｓｉ）を含む。金属膜２４は、例えば、シリコン（Ｓｉ）を含む窒化タングステン膜である。
金属膜２４のｙ方向の厚さは、例えば、０．２ｎｍ以上１ｎｍ以下である。
窒化シリコン膜２３は、多結晶シリコン領域２２と金属膜２４との間に設けられる。窒化シリコン膜２３は、金属膜２４から多結晶シリコン領域２２への金属元素の拡散を抑制する機能を有する。
窒化シリコン膜２３のｙ方向の厚さは、例えば、０．２ｎｍ以上１ｎｍ以下である。
次に、第２の実施形態の半導体記憶装置の製造方法の一例について説明する。
第２の実施形態の半導体記憶装置の製造方法は、金属膜の形成は、多結晶シリコン領域の上へのタングステン膜の選択な形成と、タングステン膜の窒化処理と、を含む。さらに、金属膜の形成の後に、多結晶シリコン領域と金属膜との間に窒化シリコン膜を形成する。
図２１、図２２、図２３、図２４、図２５は、第２の実施形態の半導体記憶装置の製造方法を示す模式断面図である。図２１ないし図２５は、それぞれ、図１９に対応する断面を示す。図２１ないし図２５は、フラッシュメモリ２００のメモリセルアレイの製造方法の一例を示す図である。
リセス部５８の多結晶シリコン層５４の上に酸化シリコン膜５９を形成するまでは、第１の実施形態の半導体記憶装置の製造方法と同様である。
次に、リセス部５８の酸化シリコン膜５９の上に、多結晶シリコン領域２２を形成する（図２１）。多結晶シリコン領域２２の形成する際、例えば、ＣＶＤ法による多結晶シリコン膜を堆積する。そして、酸化シリコン層５３の上の多結晶シリコン膜をウェットエッチング法により除去する。
多結晶シリコン領域２２のｙ方向の厚さは、例えば、５ｎｍ以上１５ｎｍ以下である。
次に、多結晶シリコン領域２２の上に、タングステン膜７０を選択的に形成する（図２２）。多結晶シリコン領域２２の上以外の領域、例えば、酸化シリコン層５３の上には、タングステン膜７０を形成しない。
例えば、タングステン膜７０は、六フッ化タングステンガス（ＷＦ６ガス）を用いたＣＶＤ法により形成する。多結晶シリコン領域２２の上には、Ｓｉ－Ｆ結合が生じることに起因する置換反応により、タングステン膜７０が形成される。例えば、酸化シリコン層５３の上では、上記置換反応が生じないため、タングステン膜７０は形成されない。
タングステン膜７０のｙ方向の厚さは、例えば、０．２ｎｍ以上１ｎｍ以下である。
次に、タングステン膜７０の窒化処理を行い、窒化タングステン膜７１を形成する（図２３）。タングステン膜７０の窒化処理は、例えば、アンモニアガス（ＮＨ３ガス）を含む雰囲気中でのプラズマ窒化により行う。
窒化タングステン膜７１は、金属膜の一例である。窒化タングステン膜７１は、最終的に金属膜２４となる。
次に、窒化タングステン膜７１の上に、酸化ハフニウム膜７２を形成する（図２４）。メモリホール５７の中に、酸化ハフニウム膜７２を形成する。酸化ハフニウム膜７２は、例えば、ＡＬＤ法により堆積する。メモリホール５７の中の酸化ハフニウム膜７２のｙ方向の厚さは、例えば、５ｎｍ以上１５ｎｍ以下である。
酸化ハフニウム膜７２は、第２の絶縁膜の一例である。酸化ハフニウム膜７２は、最終的にブロック絶縁膜２６となる。
次に、多結晶シリコン領域２２と窒化タングステン膜７１との間に窒化シリコン膜２３を形成する（図２５）。窒化シリコン膜２３は、例えば、非酸化性雰囲気中での熱処理により形成する。熱処理により窒化タングステン膜７１から多結晶シリコン領域２２に窒素が拡散し、窒化シリコン膜２３が形成される。
窒化シリコン膜２３を形成する熱処理により、酸化ハフニウム膜７２が改質されて安定化する。
その後、メモリホール５７の中に、例えば、窒化チタン膜及びタングステン膜を形成する。窒化チタン膜は、最終的にバリアメタル層２８ａとなる。タングステン膜は、最終的に金属層２８ｂとなる。バリアメタル層２８ａ及び金属層２８ｂがゲート電極層２８となる。
以上の製造方法により、第２の実施形態の半導体記憶装置のフラッシュメモリ２００のメモリセルアレイが製造される。
第２の実施形態のフラッシュメモリ２００のメモリセルＭＣは、多結晶シリコン領域２２とブロック絶縁膜２６との間に、金属膜２４を備える。したがって、第１の実施形態のフラッシュメモリ１００と同様、一つのメモリセルに蓄積できる電荷量が、金属膜２４を備えないメモリセルと比較して増加する。よって、例えば、メモリセルＭＣの読み出し特性や電荷保持特性が向上する。
また、第２の実施形態のフラッシュメモリ２００のメモリセルＭＣは、多結晶シリコン領域２２と金属膜２４との間に、窒化シリコン膜２３が設けられる。窒化シリコン膜２３が設けられることで、金属膜２４から多結晶シリコン領域２２への金属元素の拡散が抑制される。したがって、メモリセルＭＣの信頼性が向上する。
金属膜２４は、タングステン（Ｗ）及び窒素（Ｎ）を含むことが好ましい。例えば、金属膜２４が窒化タングステン膜の場合、例えば、タングステン膜に比べ、メモリセルＭＣの耐熱性が向上する。
また、第２の実施形態のフラッシュメモリ２００の製造方法は、多結晶シリコン領域２２上へのタングステン膜７０の選択成長を用いて金属膜２４を形成する。したがって、多結晶シリコン領域２２の上に選択的に金属膜２４を形成することができる。よって、多結晶シリコン領域２２の上に膜厚の薄い金属膜２４を、制御性良く形成することが可能となる。
以上、第２の実施形態によれば、第１の実施形態と同様、多結晶シリコン領域とブロック絶縁膜との間に金属膜を設けることで、一つのメモリセルに蓄積できる電荷量を増加させることが可能な半導体記憶装置を提供することができる。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 半導体基板
１６ 層間絶縁層（第１の絶縁層、第２の絶縁層）
１８ チャネル層（半導体層）
２０ トンネル絶縁膜（第１の絶縁膜）
２２ 多結晶シリコン領域
２３ 窒化シリコン膜
２４ 金属膜
２６ ブロック絶縁膜（第２の絶縁膜）
２８ ゲート電極層
５０ シリコン基板（半導体基板）
５３ 酸化シリコン層（第１の絶縁層）
５４ 多結晶シリコン層（半導体層、第１の半導体層）
５５ メモリトレンチ（トレンチ）
５６ 酸化シリコン層（第２の絶縁層）
５７ メモリホール（ホール）
５８ リセス部
５９ 酸化シリコン膜（第１の絶縁膜）
６０ チタン膜
６１ チタンシリサイド膜
６２ 窒化チタン膜
６３ 窒素を含むチタンシリサイド膜（金属膜）
６４ 酸化アルミニウム膜（第２の絶縁膜）
７０ タングステン膜
７１ 窒化タングステン膜（金属膜）
７２ 酸化ハフニウム膜（第２の絶縁膜）
１００ フラッシュメモリ（半導体記憶装置）
２００ フラッシュメモリ（半導体記憶装置）

Claims (20)

  1. 半導体基板と、
    第１の絶縁層と、
    前記半導体基板との間に前記第１の絶縁層を挟む第２の絶縁層と、
    前記第１の絶縁層と前記第２の絶縁層との間に設けられ、前記半導体基板の表面に平行な第１の方向に延びる半導体層と、
    前記表面に垂直な方向に延びるゲート電極層と、
    前記半導体層と前記ゲート電極層との間に設けられた第１の絶縁膜と、
    前記第１の絶縁膜と前記ゲート電極層との間、前記第１の絶縁層と前記ゲート電極層との間、及び、前記第２の絶縁層と前記ゲート電極層との間に設けられ、前記第１の絶縁層及び前記第２の絶縁層と接する第２の絶縁膜と、
    前記第１の絶縁膜と前記第２の絶縁膜との間に設けられた多結晶シリコン領域と、
    前記多結晶シリコン領域と前記第２の絶縁膜との間に設けられ、チタン（Ｔｉ）及びシリコン（Ｓｉ）を含む金属膜と、
    を備える半導体記憶装置。
  2. 前記金属膜の、前記半導体基板の表面に平行で前記第１の方向に垂直な第２の方向の厚さは、前記第１の絶縁膜の前記第２の方向の厚さよりも薄い請求項１記載の半導体記憶装置。
  3. 前記金属膜の、前記半導体基板の表面に平行で前記第１の方向に垂直な第２の方向の厚さは、１ｎｍ以下である請求項２記載の半導体記憶装置。
  4. 前記金属膜は、窒素（Ｎ）を含む請求項１記載の半導体記憶装置。
  5. 前記金属膜と前記ゲート電極層との間の距離と、前記第１の絶縁層と前記ゲート電極層との間の距離との差は、前記第１の絶縁膜の、前記半導体基板の表面に平行で前記第１の方向に垂直な第２の方向の厚さよりも小さい請求項１記載の半導体記憶装置。
  6. 前記金属膜と前記ゲート電極層との間の距離と、前記第１の絶縁層と前記ゲート電極層との間の距離との差は、３ｎｍ以下である請求項１記載の半導体記憶装置。
  7. 前記第２の絶縁膜は、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、及び、ジルコニウム（Ｚｒ）からなる群から選ばれる少なくとも一つの金属元素を含む請求項１記載の半導体記憶装置。
  8. 半導体基板と、
    第１の絶縁層と、
    前記半導体基板との間に前記第１の絶縁層を挟む第２の絶縁層と、
    前記第１の絶縁層と前記第２の絶縁層との間に設けられ、前記半導体基板の表面に平行な第１の方向に延びる半導体層と、
    前記表面に垂直な方向に延びるゲート電極層と、
    前記半導体層と前記ゲート電極層との間に設けられた第１の絶縁膜と、
    前記第１の絶縁膜と前記ゲート電極層との間、前記第１の絶縁層と前記ゲート電極層との間、及び、前記第２の絶縁層と前記ゲート電極層との間に設けられ、前記第１の絶縁層及び前記第２の絶縁層と接する第２の絶縁膜と、
    前記第１の絶縁膜と前記第２の絶縁膜との間に設けられた多結晶シリコン領域と、
    前記多結晶シリコン領域と前記第２の絶縁膜との間に設けられ、タングステン（Ｗ）及び窒素（Ｎ）を含む金属膜と、
    を備える半導体記憶装置。
  9. 前記金属膜の、前記半導体基板の表面に平行で前記第１の方向に垂直な第２の方向の厚さは、前記第１の絶縁膜の前記第２の方向の厚さよりも薄い請求項８記載の半導体記憶装置。
  10. 前記金属膜の、前記半導体基板の表面に平行で前記第１の方向に垂直な第２の方向の厚さは、１ｎｍ以下である請求項９記載の半導体記憶装置。
  11. 前記金属膜と前記多結晶シリコン領域との間に設けられた窒化シリコン膜を、更に備える請求項８記載の半導体記憶装置。
  12. 前記金属膜と前記ゲート電極層との間の距離と、前記第１の絶縁層と前記ゲート電極層との間の距離との差は、前記第１の絶縁膜の、前記半導体基板の表面に平行で前記第１の方向に垂直な第２の方向の厚さよりも小さい請求項８記載の半導体記憶装置。
  13. 前記金属膜と前記ゲート電極層との間の距離と、前記第１の絶縁層と前記ゲート電極層との間の距離との差は、３ｎｍ以下である請求項８記載の半導体記憶装置。
  14. 前記第２の絶縁膜は、ハフニウム（Ｈｆ）、アルミニウム（Ａｌ）、及び、ジルコニウム（Ｚｒ）からなる群から選ばれる少なくとも一つの金属元素を含む請求項８記載の半導体記憶装置。
  15. 半導体基板の上に、複数の第１の絶縁層と複数の半導体層とを交互に形成し、
    前記複数の第１の絶縁層と前記複数の半導体層に、前記半導体基板の表面に平行な第１の方向に延びるトレンチを形成し、
    前記トレンチの中を第２の絶縁層で埋め込み、
    前記第２の絶縁層に前記表面に垂直な方向に延びるホールを形成し、
    前記ホールの内壁に露出した前記複数の半導体層の中の少なくとも一つである第１の半導体層をエッチングしてリセス部を形成し、
    前記リセス部の前記第１の半導体層の上に第１の絶縁膜を形成し、
    前記リセス部の前記第１の絶縁膜の上に多結晶シリコン領域を形成し、
    前記多結晶シリコン領域の上に選択的に金属膜を形成し、
    前記金属膜の上に第２の絶縁膜を形成し、
    前記ホールの中にゲート電極層を形成する半導体記憶装置の製造方法。
  16. 前記金属膜の形成は、
    前記ホールの中へのチタン膜の形成と、
    前記多結晶シリコン領域と前記チタン膜との反応によるチタンシリサイド膜の形成と、
    前記チタン膜の窒化処理による窒化チタン膜の形成と、
    前記窒化チタン膜の前記チタンシリサイド膜に対する選択的な剥離を含む請求項１５記載の半導体記憶装置の製造方法。
  17. 前記金属膜の形成は、
    前記窒化チタン膜の前記剥離の後の、前記チタンシリサイド膜の窒化処理を、更に含む請求項１６記載の半導体記憶装置の製造方法。
  18. 前記金属膜の形成は、
    前記多結晶シリコン領域の上へのタングステン膜の選択的な形成と、
    前記タングステン膜の窒化処理と、を含む請求項１５記載の半導体記憶装置の製造方法。
  19. 前記金属膜の形成の後に、前記多結晶シリコン領域と前記金属膜との間に窒化シリコン膜を形成する請求項１８記載の半導体記憶装置の製造方法。
  20. 前記第１の絶縁膜は、前記半導体層の熱酸化により形成される請求項１５記載の半導体記憶装置の製造方法。
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