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JP2021103731A - 半導体装置および集積回路 - Google Patents

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Abstract

【課題】リサーフ領域に形成されるＭＯＳＦＥＴの耐圧性能の向上とオン抵抗の低減とのトレードオフを改善する。【解決手段】半導体装置は、第１領域であるＰ型拡散層１の表層部に形成され、リサーフ領域として機能する第２領域であるＮ型拡散層３と、Ｎ型拡散層３のハイサイド回路側の底部に形成され、Ｎ型拡散層３よりも不純物のピーク濃度が高い第３領域であるＮ型埋め込み拡散層２と、Ｎ型拡散層３をドリフト層とするＭＯＳＦＥＴとを備える。ＭＯＳＦＥＴは、ドレイン領域となる第４領域であるＮ型拡散層４とソース領域となる第６領域であるＮ型拡散層７との間に形成された熱酸化膜９と、熱酸化膜９の下に形成され、Ｎ型拡散層３よりも不純物のピーク濃度が高い第７領域であるＮ型拡散層１４とを備える。Ｎ型拡散層１４のローサイド回路側の端部は、Ｎ型埋め込み拡散層２のローサイド回路側の端部よりもローサイド回路に近い。【選択図】図１

Description

本開示は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor ）を備える半導体装置に関するものである。
主に電力用半導体装置のゲートを駆動する用途に用いられる電力制御用のＩＣ（Integrated Circuit：集積回路）は、一般的に、接地（ＧＮＤ）電位を基準電位として動作するローサイド回路と、例えばフローティング電位などＧＮＤ電位とは異なる電位を基準電位として動作するハイサイド回路と、ローサイド回路とハイサイド回路との間の信号伝達を行うレベルシフト回路とを備えている。
ローサイド回路領域とハイサイド回路領域とをリサーフ（ＲＥＳＵＲＦ：REduced SURface Field）領域により分離し、当該リサーフ領域内にレベルシフト回路を構成するＭＯＳＦＥＴを形成する技術が知られている（例えば下記の特許文献１）。このＭＯＳＦＥＴは、リサーフ領域と同等の耐圧を保持する必要がある。また、耐圧保持時にリサーフ領域が完全空乏化して高耐圧を維持可能となる条件として、リサーフ領域の垂直方向の深さ（厚さ）ｔ［ｃｍ］と不純物濃度Ｎ［ｃｍ−３］との積の値に制限があることが知られており（例えば下記の特許文献２および非特許文献１）、非特許文献１によると、Ｎ×ｔ＜６．９×１０１１ｃｍ−２の条件（以下、この条件を「リサーフ条件」という）を満たす必要がある。
また、ローサイド回路とハイサイド回路とを備えるＩＣには、ローサイド回路およびハイサイド回路のそれぞれを駆動するための電源が必要であるが、ＩＣ内にハイサイド回路の電源としてブートストラップ回路を設ける方式が知られている。このブートストラップ回路内の高耐圧素子として、リサーフ領域に形成されたＭＯＳＦＥＴを使用する技術が知られている（例えば下記の特許文献３）。
特許３９１７２１１号公報 米国特許第４２９２６４２号明細書 特許５４８８２５６号公報
Philips Journal of Research Vol.35 No.1 1980
上述のように、リサーフ領域を備える半導体装置では、耐圧保持時にリサーフ領域を完全空乏化させて高耐圧を維持させる必要があることから、リサーフ領域の不純物濃度に制限がある。このことは、リサーフ領域に形成されるＭＯＳＦＥＴのオン抵抗を低減させることの妨げとなる。また、ＭＯＳＦＥＴが形成されるリサーフ領域の長さを長くすれば、ＭＯＳＦＥＴの耐圧性能を向上させることができるが、そうするとＭＯＦＥＴのオン抵抗が上昇する。つまり、リサーフ領域に形成されるＭＯＳＦＥＴにおいては、耐圧性能の向上とオン抵抗の低減とはトレードオフの関係にある。
本開示は以上のような課題を解決するためになされたものであり、リサーフ領域に形成されるＭＯＳＦＥＴの耐圧性能の向上とオン抵抗の低減とのトレードオフを改善することを目的とする。
本開示に係る半導体装置は、第１導電型の第１領域が形成された半導体基板と、前記第１領域の表層部に形成され、ハイサイド回路とローサイド回路とを分離する第２導電型のリサーフ領域である第２領域と、少なくとも前記第２領域の前記ハイサイド回路側の底部に形成され、前記第２領域よりも不純物のピーク濃度が高い第２導電型の第３領域と、前記第２領域をドリフト層とするＭＯＳＦＥＴと、を備え、前記ＭＯＳＦＥＴは、前記第２領域の表層部に形成され、前記第２領域よりも不純物のピーク濃度が高い第２導電型のドレイン領域である第４領域と、前記第４領域よりも前記ローサイド回路側において、前記第２領域内に設けられた第１導電型の第５領域の表層部、または前記第１領域の表層部に形成された第２導電型のソース領域である第６領域と、前記第４領域と前記第６領域との間において、前記第２領域の表面に形成された第１熱酸化膜と、前記第１熱酸化膜の下の前記第２領域の表層部に形成され、前記第２領域よりも不純物のピーク濃度が高い第２導電型の第７領域と、を備え、前記第７領域の前記ローサイド回路側の端部の位置は、前記第３領域の前記ローサイド回路側の端部の位置よりも、前記ローサイド回路に近い。
本開示に係る半導体装置では、第７領域によりＭＯＳＦＥＴのオン抵抗が低減され、また、電界が集中する箇所が第３領域と第７領域とに分散されることで耐圧性能が向上する。よって、リサーフ領域に形成されるＭＯＳＦＥＴの耐圧性能の向上とオン抵抗の低減とのトレードオフを改善することができる。
実施の形態１に係る半導体装置のリサーフ領域に形成されたＭＯＳＦＥＴの断面図である。 従来のＭＯＳＦＥＴの構成を示す断面図である。 従来のＭＯＳＦＥＴに第３領域（Ｎ型埋め込み拡散層２）を追加した構成を示す図である。 従来のＭＯＳＦＥＴに第７領域（Ｎ型拡散層１４）を追加した構成を示す図である。 実施の形態１のＭＯＳＦＥＴおよび従来のＭＯＳＦＥＴについて、耐圧保持時における半導体基板の表面付近での水平方向の電位分布をシミュレーションした結果を示す図である。 実施の形態１のＭＯＳＦＥＴおよび従来のＭＯＳＦＥＴについて、耐圧保持時における半導体基板の表面付近での水平方向の電界分布をシミュレーションした結果を示す図である。 実施の形態１のＭＯＳＦＥＴおよび従来のＭＯＳＦＥＴについて、実施の形態１のＭＯＳＦＥＴの第３領域（Ｎ型埋め込み拡散層２）付近における電界が最大となる部分の深さでの水平方向の電界分布をシミュレーションした結果を示す図である。 実施の形態１のＭＯＳＦＥＴおよび図４のＭＯＳＦＥＴについて、第７領域（Ｎ型拡散層１４）の横方向の長さと耐圧性能との関係をシミュレーションした結果を示す図である。 実施の形態１のＭＯＳＦＥＴおよび従来のＭＯＳＦＥＴについて、オン動作時の電流値および耐圧の測定結果を示す図である。 実施の形態２に係る半導体装置のリサーフ領域に形成されたＭＯＳＦＥＴの断面図である。 Ｎ型拡散層１５の構成例を示す図である。 Ｎ型拡散層１５の構成例を示す図である。 実施の形態３に係る半導体装置のリサーフ領域に形成されたＭＯＳＦＥＴの断面図である。 第７領域（Ｎ型拡散層１４）の深さ方向の不純物濃度分布をシミュレーションした結果を示す図である。 実施の形態４に係る半導体装置のリサーフ領域に形成されたＭＯＳＦＥＴの断面図である。 第１ポリシリコン層（ポリシリコン層１０）がローサイド回路側へ延びる長さとＭＯＳＦＥＴの耐圧との関係をシミュレーションした結果を示す図である。 実施の形態５に係る半導体装置のリサーフ領域に形成されたＭＯＳＦＥＴの断面図である。 ハイサイド回路の例を示す図である。 実施の形態６の半導体装置と周辺のハイサイド回路領域を示す平面図である。 実施の形態６の半導体装置と周辺のハイサイド回路領域と横型高耐圧ＭＯＳＦＥＴを示す平面図である。 実施の形態７に係る駆動ＩＣの構成を示す図である。 レベルシフト回路の構成を示す図である。 実施の形態７に係る駆動ＩＣの変形例を示す図である。 実施の形態８に係る駆動ＩＣの構成を示す図である。 実施の形態９に係る半導体装置のリサーフ領域に形成されたＭＯＳＦＥＴの断面図である。
＜実施の形態１＞
図１は、実施の形態１に係る半導体装置のリサーフ領域に形成された横型高耐圧ＮチャネルＭＯＳＦＥＴの断面図である。以下、特に断りの無い限り、「ＭＯＳＦＥＴ」は、リサーフ領域に形成された横型ＭＯＳＦＥＴを指すものとする。また、図１における左側の方向を半導体装置の内側、右側の方向を半導体装置の外側と定義する。また、以下では、第１導電型をＰ型、第２導電型をＮ型として説明する。ただし、それとは逆に、第１導電型をＮ型、第２導電型をＰ型としてもよい。
実施の形態１に係る半導体装置は、第１領域としてのＰ型拡散層１が形成されたＰ型の半導体基板１００を用いて形成されている。半導体基板１００には、後述する各領域が形成されており、以下の説明では、それらの領域が形成されずに残った半導体基板１００のＰ型の領域を指して、「Ｐ型拡散層１」という。ここでは、半導体基板１００の材料をシリコン（Ｓｉ）とするが、炭化珪素（ＳｉＣ）や窒化ガリウム（ＧａＮ）などのワイドバンドギャップ半導体でもよい。ワイドバンドギャップ半導体を用いた半導体装置は、シリコンを用いた従来の半導体装置と比較して、高電圧、大電流、高温での動作に優れている。
半導体基板１００の表層部には、第２領域として、Ｎ型拡散層３が形成されている。図１には示されていないが、Ｎ型拡散層３の内側にハイサイド回路が形成されており、Ｎ型拡散層３の外側にローサイド回路が形成されており、Ｎ型拡散層３は、ハイサイド回路とローサイド回路とを分離するリサーフ領域として機能する。すなわち、Ｎ型拡散層３の不純物濃度をＮ［ｃｍ−３］、深さをｔ［ｃｍ］とすると、Ｎ×ｔ＜６．９×１０１１ｃｍ−２の条件、すなわちリサーフ条件が満たされている。
Ｎ型拡散層３の少なくとも内側（ハイサイド回路側）の底部には、第３領域として、Ｎ型拡散層３よりも不純物のピーク濃度が高いＮ型埋め込み拡散層２が形成されている。Ｎ型埋め込み拡散層２は、ハイサイド回路内の素子の縦方向の寄生動作を抑制する効果、並びに、耐圧保持時にＮ型拡散層３内の空乏層がハイサイド回路内へ伸長してハイサイド回路内の素子の動作に悪影響を与えることを防止する効果を奏する。
実施の形態１に係る半導体装置は、Ｎ型拡散層３をドリフト層とする横型高耐圧ＮチャネルＭＯＳＦＥＴを備えている。以下、当該ＭＯＳＦＥＴの構成を説明する。
Ｎ型拡散層３の表層部には、第４領域としてのＮ型拡散層４と、第５領域としてのＰ型拡散層６とが形成されている。Ｎ型拡散層４は、Ｎ型拡散層３よりも不純物のピーク濃度が高く、ＭＯＳＦＥＴのドレイン領域となる。Ｐ型拡散層６の表層部には、第６領域としてのＮ型拡散層７と、Ｐ型拡散層６よりも不純物のピーク濃度が高いＰ型拡散層８とが形成されている。Ｎ型拡散層７は、ＭＯＳＦＥＴのソース領域となる。Ｐ型拡散層６はＭＯＳＦＥＴのバックゲートとなり、Ｐ型拡散層８は、Ｐ型拡散層６と後述するバックゲート電極２４とを電気的に接続させるためのコンタクト領域となる。
Ｎ型拡散層４とＰ型拡散層６との間（すなわちＮ型拡散層４とＮ型拡散層７との間）のＮ型拡散層３の表面、ならびに、Ｎ型拡散層４よりも内側のＮ型拡散層３の表面には、熱酸化膜９が形成されている。Ｎ型拡散層４とＰ型拡散層６との間の熱酸化膜９は、第１熱酸化膜であり、Ｎ型拡散層４よりも内側の熱酸化膜９は、第２熱酸化膜である。
Ｎ型拡散層４とＰ型拡散層６との間の熱酸化膜９の下のＮ型拡散層３の表層部には、第７領域として、Ｎ型拡散層３よりも不純物のピーク濃度が高いＮ型拡散層１４が形成されている。Ｎ型拡散層１４は、リサーフ条件を満たさない。すなわち、Ｎ型拡散層１４の不純物濃度をＮ［ｃｍ−３］、深さをｔ［ｃｍ］とすると、Ｎ×ｔ＞６．９×１０１１ｃｍ−２の関係が満たされる。また、Ｎ型拡散層１４の外側の端部の位置は、Ｎ型埋め込み拡散層２の外側の端部の位置よりも、ローサイド回路に近い。つまり、Ｎ型拡散層１４は、Ｎ型埋め込み拡散層２よりも外側にまで延びている。Ｎ型拡散層１４は、Ｎ型埋め込み拡散層２と接してもよいが、ここではＮ型拡散層１４をＮ型拡散層３内に収め、Ｎ型拡散層１４とＮ型埋め込み拡散層２とを離間させている。また、図１では、Ｎ型拡散層１４は、Ｎ型拡散層４と重なって形成されているが、それらは重なりを持たなくてもよい。
Ｎ型拡散層４よりも内側の熱酸化膜９の下には、第８領域として、フィールド反転防止のためにＮ型拡散層５が形成されている。このＮ型拡散層５は省略されていてもよい。
また、Ｎ型拡散層４とＰ型拡散層６との間の熱酸化膜９の内側の端部上は、第１ポリシリコン層としてのポリシリコン層１０で覆われており、当該熱酸化膜９の外側の端部上は、第２ポリシリコン層としてのポリシリコン層１１で覆われている。ポリシリコン層１１は、Ｎ型拡散層４とＰ型拡散層６との間の熱酸化膜９の端部からＮ型拡散層７の上にまで延び、当該熱酸化膜９とＮ型拡散層７との間においてＮ型拡散層３およびＰ型拡散層６の表面を覆っている。
半導体基板１００の表面上には、絶縁膜１２が形成されている。また、絶縁膜１２の上には、Ｐ型拡散層１の電位を基準電位に固定するための基準電位電極２０と、ＭＯＳＦＥＴのゲート電極２１、ソース電極２３、ドレイン電極２２およびバックゲート電極２４とが、それぞれ絶縁膜１２に一部が埋め込まれるように形成されている。基準電位電極２０は、Ｐ型拡散層１に接続している。ゲート電極２１は、ポリシリコン層１１の上に設けられており、Ｎ型拡散層７とＮ型拡散層３との間のＰ型拡散層８の表面と対向する。ＭＯＳＦＥＴのオン動作時には、ゲート電極２１の下のＰ型拡散層８の部分にチャネルが形成される。ソース電極２３は、ＭＯＳＦＥＴのソース領域であるＮ型拡散層７に接続している。ドレイン電極２２は、ＭＯＳＦＥＴのドレイン領域であるＮ型拡散層４に接続すると共に、その一部はポリシリコン層１０の上面に達している。バックゲート電極２４は、Ｐ型拡散層８に接続しており、Ｐ型拡散層８を通してバックゲートであるＰ型拡散層６と電気的に接続している。
実施の形態１に係る半導体装置は、Ｎ型埋め込み拡散層２およびＮ型拡散層１４を備え、Ｎ型拡散層１４の外側（ローサイド回路側）の端部の位置が、Ｎ型埋め込み拡散層２の外側の端部の位置よりも、ローサイド回路に近いという特徴を有している。以下、この特徴によって得られる効果について説明する。
従来の半導体装置は、図２のように、Ｎ型埋め込み拡散層２およびＮ型拡散層１４を有しない構成であった。図２の半導体装置では、ドレイン電極２２が高電位となる耐圧保持時に、Ｎ型拡散層３とＰ型拡散層１との間のＰＮ接合部から空乏層が伸長する。このとき、リサーフ効果によりＮ型拡散層３が完全空乏化することによって、ＭＯＳＦＥＴの高耐圧化が実現される。
例えば図３のように、図２の半導体装置に第３領域であるＮ型埋め込み拡散層２を設けた場合、上述したように、ハイサイド回路の素子の縦方向の寄生動作を抑制する効果、並びに、耐圧保持時に空乏層がハイサイド回路の素子の動作に悪影響を与えることを防止する効果が得られる。しかし、耐圧保持時に、Ｎ型埋め込み拡散層２が完全空乏化せず、Ｎ型埋め込み拡散層２の部分に電界が集中するため、ＭＯＳＦＥＴの耐圧性能は低下する。
また、例えば図４のように、図２の半導体装置に第７領域であるＮ型拡散層１４を設けた場合、Ｎ型拡散層１４の縦方向（Ｎ型拡散層３の表面に対して垂直な方向）の深さおよび横方向（ハイサイド回路からローサイド方向へ向かう方向）の長さを大きくするほど、ＭＯＳＦＥＴのオン抵抗を小さくできる。しかし、耐圧保持時には、Ｎ型拡散層１４の端部に電界が集中するため、Ｎ型拡散層の深さおよび長さを大きくすると耐圧性能は悪化する。つまり、Ｎ型拡散層１４によるＭＯＳＦＥＴのオン抵抗の低減効果と、ＭＯＳＦＥＴの耐圧性能との間にはトレードオフの関係がある。
一方、実施の形態１に係る半導体装置では、Ｎ型拡散層３内にＮ型埋め込み拡散層２とＮ型拡散層１４との両方が形成されている。この場合、Ｎ型拡散層１４によりＭＯＳＦＥＴのオン抵抗が低減され、且つ、電界集中がＮ型埋め込み拡散層２およびＮ型拡散層１４の両方で生じ、電界集中が生じる箇所が分散されることで、ＭＯＳＦＥＴの耐圧性能が向上する。よって、図２〜図４の半導体装置と比較して、耐圧性能とオン抵抗とのトレードオフが改善される。
ただし、Ｎ型拡散層１４の長さが短い場合には、Ｎ型拡散層１４に電界があまり集中せず、Ｎ型埋め込み拡散層２とＮ型拡散層１４とに電界が分散されず、Ｎ型埋め込み拡散層２に生じる電界が強くなるため、上記の効果は十分に得られない。そのため、実施の形態１の半導体装置では、Ｎ型拡散層１４にも電界が集中するように、Ｎ型拡散層１４の長さを長くし、Ｎ型拡散層１４の外側の端部を、Ｎ型埋め込み拡散層２の外側の端部よりも外側に位置させている。なお、実施の形態１において、最も耐圧性能が向上する条件は、耐圧保持時に、Ｎ型埋め込み拡散層２における最大電界強度と、Ｎ型拡散層１４における最大電界強度とが等しくなることである。
図５は、実施の形態１のＭＯＳＦＥＴおよび従来のＭＯＳＦＥＴについて、耐圧保持時における半導体基板１００の表面付近での水平方向の電位分布をシミュレーションした結果である。図５において、実線のグラフは、実施の形態１のＭＯＳＦＥＴの電位分布であり、破線のグラフは、従来のＭＯＳＦＥＴの電位分布である。実線のグラフにおける左端の平坦な領域が、Ｎ型拡散層１４の部分に対応している。図５のように、実施の形態１のＭＯＳＦＥＴでは、Ｎ型拡散層１４の部分の不純物濃度が高いため、その部分の電位が従来のＭＯＳＦＥＴよりも高くなっている。このことから、実施の形態１のＭＯＳＦＥＴでは、耐圧保持時に、Ｎ型埋め込み拡散層２の部分だけでなくＮ型拡散層１４の部分にも電界が集中することが分かる。
図６は、実施の形態１のＭＯＳＦＥＴおよび従来のＭＯＳＦＥＴについて、耐圧保持時における半導体基板１００の表面付近での水平方向の電界分布をシミュレーションした結果である。また図７は、実施の形態１のＭＯＳＦＥＴおよび従来のＭＯＳＦＥＴについて、実施の形態１のＭＯＳＦＥＴのＮ型埋め込み拡散層２付近における電界が最大となる部分の深さでの水平方向の電界分布をシミュレーションした結果である。図６および図７において、実線のグラフは、実施の形態１のＭＯＳＦＥＴの電界分布であり、破線のグラフは、従来のＭＯＳＦＥＴの電界分布である。なお、図５〜図７の各シミュレーションでは、耐圧保持時のバイアス電位は全て同じに設定されている。
図６において、実施の形態１のＭＯＳＦＥＴのグラフで電界強度のピークが現れている部分が、Ｎ型拡散層１４の外側の端部に対応している。このようにＮ型拡散層１４の外側の端部に電界集中が生じることで、図７のように、実施の形態１のＭＯＳＦＥＴにおける電界の最大値は従来のＭＯＳＦＥＴよりも低くなる。よって、実施の形態１のＭＯＳＦＥＴでは、従来のＭＯＳＦＥＴよりも高い耐圧性能が得られる。
図８は、実施の形態１のＭＯＳＦＥＴおよび従来のＭＯＳＦＥＴにＮ型拡散層１４を設けた構成（図４）について、Ｎ型拡散層１４の横方向の長さと耐圧性能との関係をシミュレーションした結果である。図８において、実線のグラフは、実施の形態１のＭＯＳＦＥＴの耐圧特性であり、破線のグラフは、図４のＭＯＳＦＥＴの耐圧特性である。Ｎ型埋め込み拡散層２とＮ型拡散層１４の両方を備える実施の形態１のＭＯＳＦＥＴでは、Ｎ型拡散層１４のみを備える図４のＭＯＳＦＥＴと比較して、耐圧性能とオン抵抗とのトレードオフが改善されている。
図９は、実施の形態１のＭＯＳＦＥＴおよび従来のＭＯＳＦＥＴについて、オン動作時の電流値および耐圧の測定結果を示す図である。図９において、黒い点は、実施の形態１のＭＯＳＦＥＴでの測定結果であり、白い点は、従来のＭＯＳＦＥＴでの測定結果である。なお、図９のグラフの縦軸および横軸は、従来のＭＯＳＦＥＴでの測定値で規格化されている。実施の形態１のＭＯＳＦＥＴは、従来のＭＯＳＦＥＴと比較して、耐圧性能が向上し、且つ、オン抵抗が低減しており、上記のシミュレーション結果と同様の傾向が確認できた。
以上のように、実施の形態１に係る半導体装置によれば、リサーフ領域であるＮ型拡散層３内に、リサーフ領域よりも不純物のピーク濃度が高いＮ型埋め込み拡散層２（第２領域）およびＮ型拡散層１４（第７領域）の両方を備えることで、Ｎ型拡散層３をドリフト層とするＭＯＳＦＥＴにおけるオン抵抗の低減と耐圧性能の向上とのトレードオフを改善することができる。
＜実施の形態２＞
図１０は、実施の形態２に係る半導体装置のリサーフ領域に形成されたＭＯＳＦＥＴの断面図である。図１０の構成は、図１の構成に対し、第７領域であるＮ型拡散層１４の外側（ローサイド回路側）に、第９領域として、不純物のピーク濃度がＮ型拡散層１４よりも低くＮ型拡散層３よりも高いＮ型拡散層１５を設けたものである。
実施の形態２のＭＯＳＦＥＴは、Ｎ型拡散層１５を有することにより、実施の形態１のＭＯＳＦＥＴに比べ、ドリフト層の不純物濃度が部分的に高くなる。そのため、実施の形態２のＭＯＳＦＥＴでは、実施の形態１よりもオン抵抗が低減される。
また、Ｎ型拡散層１５は、Ｎ型拡散層１４よりも不純物濃度が低く空乏化しやすい。そのためＮ型拡散層１５を配置することで耐圧保持時の電界の集中を抑制できる。よって、実施の形態１よりも耐圧性能の向上が可能である。
このように、実施の形態２によれば、実施の形態１よりもＭＯＳＦＥＴのオン抵抗の低減および耐圧性能の向上の効果が得られる。よって、実施の形態１よりもさらにＭＯＳＦＥＴにおけるオン抵抗の低減と耐圧性能の向上とのトレードオフを改善することができる。
なお、Ｎ型拡散層１５内の不純物濃度の分布は一定でなくてよく、例えば内側の部分よりも外端の部分の方を低濃度としてもよい。また、その場合、Ｎ型拡散層１５は、Ｎ型拡散層１４と重ねて形成されてもよく、例えば、Ｎ型拡散層１５がＮ型拡散層１４の全体と重なるように作成してもよい。言い換えれば、Ｎ型拡散層１４内の不純物濃度の分布を、内側の部分よりも外端の部分の方が低濃度となるようにしてもよい。
また、図１では、Ｎ型拡散層１５を１つの一体的な領域としたが、Ｎ型拡散層１５は離散的に形成された複数の領域から構成されてもよい。例えば、図１１の斜視図のようにＮ型拡散層１５を複数のライン状の領域としてもよいし、図１２の斜視図のようにＮ型拡散層１５を複数のドット状の領域としてもよい。この場合、Ｎ型拡散層１５を構成する複数の領域それぞれの不純物濃度はそのパターン形状（ラインやドットのサイズや間隔）によって調整できる（後述する図１４参照）。そのため、Ｎ型拡散層１５を離散的な複数の領域から構成する場合には、Ｎ型拡散層１４とＮ型拡散層１５とを、同一の不純物注入工程で一括して形成することができる。またその場合、Ｎ型拡散層１５を構成する複数の領域それぞれの不純物濃度は、Ｎ型拡散層１４と同等またはそれよりも低くなる。
＜実施の形態３＞
図１３は、実施の形態３に係る半導体装置のリサーフ領域に形成されたＭＯＳＦＥＴの断面図である。実施の形態３では、Ｎ型拡散層４とＰ型拡散層６との間の熱酸化膜９の下に設けられる第７領域であるＮ型拡散層１４と、Ｎ型拡散層４よりも内側の熱酸化膜９の下に設けられる第８領域であるＮ型拡散層５とが、同一の不純物注入工程で作成されている。図１３では、Ｎ型拡散層１４とＮ型拡散層５とが繋がっているが、それらは離間していてもよい。
本実施の形態では、Ｎ型拡散層１４とＮ型拡散層５とが同一の不純物注入工程で作成されるため、Ｎ型拡散層５の不純物濃度とＮ型拡散層１４の不純物濃度とは基本的に等しくなる。ただし、実施の形態２のＮ型拡散層１５と同様に、Ｎ型拡散層１４あるいはＮ型拡散層５を離散的な複数の領域から構成することで、Ｎ型拡散層１４の不純物濃度とＮ型拡散層５の不純物濃度とが互いに異なるようにしてもよい。Ｎ型拡散層５の不純物濃度をＮ１、Ｎ型拡散層１４の不純物濃度をＮ２とすると、０．１×Ｎ１＜Ｎ２＜２×Ｎ１の関係が満たされることが好ましい。
図１４は、Ｎ型拡散層１４の深さ方向の不純物濃度分布をシミュレーションした結果である。実線のグラフは、Ｎ型拡散層１４を形成する不純物注入工程で用いる注入マスクの開口を十分大きくした場合の分布であり、破線のグラフは、当該注入マスクの開口のサイズを０．５μｍとした場合の分布である。図１４のグラフの横軸は熱酸化膜９の表面からの垂直方向への距離であり、縦軸はＮ型拡散層１４の不純物濃度の相対値（実線のグラフのピーク値で規格化した値）である。注入マスクの開口のサイズを０．５μｍにすると、注入マスクの開口が十分大きい場合の１／５倍程度まで不純物濃度を低くすることができる。このように、Ｎ型拡散層１４およびＮ型拡散層５の不純物濃度は、注入マスクの開口のサイズ、つまり、不純物注入領域のサイズを調整することで制御できる。
実施の形態３のように、Ｎ型拡散層１４およびＮ型拡散層５は同一の不純物注入工程で形成することができ、それにより不純物注入工程数を減らすことができ、半導体装置の製造工程の簡略化を図ることができる。なお、実施の形態３は、実施の形態２と組み合わせてもよい。
＜実施の形態４＞
図１５は、実施の形態４に係る半導体装置のリサーフ領域に形成されたＭＯＳＦＥＴの断面図である。実施の形態４のＭＯＳＦＥＴでは、Ｎ型拡散層４とＰ型拡散層６との間の熱酸化膜９の内側の端部を覆う第１ポリシリコン層であるポリシリコン層１０の外側（ローサイド回路側）の端部が、当該熱酸化膜９の下に形成されたＮ型拡散層１４の外側の端部よりも、ローサイド回路の近くに位置している。つまり、ポリシリコン層１０は、Ｎ型拡散層１４よりも、外端にまで延びている。
Ｎ型拡散層１４は、リサーフ領域であるＮ型拡散層３によりも不純物濃度が高いため、図５に示したように、ドレイン電極２２に高電圧が印加される耐圧保持時に、Ｎ型拡散層１４での電圧降下は少なく、Ｎ型拡散層１４はその周囲のＮ型拡散層３よりも高電位になる。その影響で、熱酸化膜９の電位とＮ型拡散層３の電位のずれが大きくなると、Ｎ型拡散層１４の外側の端部の電界が大きくなり、ＭＯＳＦＥＴの耐圧性能が低下する。実施の形態４では、図１５のように、ポリシリコン層１０をＮ型拡散層１４よりも外側へ長く延ばしており、それにより、Ｎ型拡散層１４と熱酸化膜９との電位のずれが抑制される。よって、実施の形態４によれば、ＭＯＳＦＥＴの耐圧を向上させることができる。
図１６は、第１ポリシリコン層であるポリシリコン層１０がローサイド回路側へ延びる長さとＭＯＳＦＥＴの耐圧との関係をシミュレーションした結果である。図１６の横軸は、Ｎ型埋め込み拡散層２の外側の端部を基準にしたＮ型拡散層１４の長さであり、図１６に描かれている縦軸と平行な実線は、Ｎ型拡散層１４の外側の端部の位置を表している。図１６からも分かるように、ポリシリコン層１０を、Ｎ型拡散層１４よりも外側へ長く延ばしたときに、ＭＯＳＦＥＴの耐圧が向上する。なお、実施の形態４は、実施の形態２，３と組み合わせてもよい。
＜実施の形態５＞
図１７は、実施の形態５に係る半導体装置のリサーフ領域に形成されたＭＯＳＦＥＴの断面図である。実施の形態１（図１）では、ＭＯＳＦＥＴのソース領域であるＮ型拡散層７は、Ｎ型拡散層３内に設けられたＰ型拡散層６内に形成されていた。これに対し、実施の形態５では、図１７のように、Ｐ型拡散層６を省略し、Ｎ型拡散層７を、Ｎ型拡散層３の外側のＰ型拡散層１内に形成している。図１７の構成では、ポリシリコン層１１上に設けられるゲート電極２１は、Ｎ型拡散層７とＮ型拡散層３との間のＰ型拡散層１の表面と対向し、ＭＯＳＦＥＴのオン動作時には、ゲート電極２１の下のＰ型拡散層１の部分にチャネルが形成される。
実施の形態１の構成は、Ｐ型拡散層６、Ｎ型拡散層３およびＰ型拡散層１により形成される寄生ＰＮＰトランジスタを含んでおり、それを流れる電流（寄生電流）によって消費電力が大きくなるおそれがある。それに対し、実施の形態５の構成では、そのような寄生ＰＮＰトランジスタが形成されず、寄生電流は流れないため、消費電力の低減を図ることができる。
また、実施の形態１の構成では、Ｐ型拡散層１とＰ型拡散層６とを分離するために、その間の距離を十分に確保する必要があり、ＭＯＳＦＥＴのサイズが大きくなる問題があった。それに対し、実施の形態５の構成では、そのような分離が不要であるため、ＭＯＳＦＥＴのサイズを小さくできるという効果も得られる。なお、実施の形態５は、実施の形態２，３，４と組み合わせてもよい。
＜実施の形態６＞
図１８は、従来の半導体装置のハイサイド回路領域を示す平面図である。図１８のように、従来の半導体装置では、Ｐ型の半導体基板２０１内に第２領域（リサーフ領域）であるＮ型拡散層２０２が形成されており、Ｎ型拡散層２０２内に第３領域であるＮ型埋め込み拡散層２０３が形成されている。Ｎ型拡散層２０２の外側には、ローサイド回路の基準電位（ＧＮＤ電位）が供給される電極２０４が形成されており、Ｎ型拡散層２０２内に、ＧＮＤ電位とは異なるハイサイド回路の基準電位が供給される電極２０５が形成されている。電極２０５の電位が上昇するときは、Ｎ型拡散層２０２が完全空乏化することで、ＧＮＤ電位とハイサイド回路の基準電位とが分離される。
図１９は、実施の形態６の半導体装置のハイサイド回路領域を示す平面図である。図１８と同様に、Ｐ型の半導体基板２０１内にリサーフ領域であるＮ型拡散層２０２が形成され、Ｎ型拡散層２０２内にＮ型埋め込み拡散層２０３が形成され、Ｎ型拡散層２０２の外側に、ローサイド回路の基準電位（ＧＮＤ電位）が供給される電極２０４が形成されている。実施の形態６の半導体装置には、ハイサイド回路を囲むリサーフ領域としてのＮ型拡散層２０２の部分（図１９におけるハッチング部）に、実施の形態１に係るＭＯＳＦＥＴ２０６が形成されている。つまり、例えば図１９に示すＡ−Ｂ線に沿った断面が、図１に示した構成となる。
図１９のようなレイアウトとすることで、新たにＭＯＳＦＥＴを形成するための領域を設けることなく、ＭＯＳＦＥＴを搭載できる。また、実施の形態１で説明した効果により、ハイサイド回路とＧＮＤ電位間の耐圧を向上させることができる。
ハイサイド回路を囲むＮ型拡散層２０２の部分（図１９におけるハッチング部）に形成するＭＯＳＦＥＴは、実施の形態２，３，４，５のＭＯＳＦＥＴでもよい。また、図２０のように、ハイサイド回路とローサイド回路との間の部分に、ＭＯＳＦＥＴ２０６と、それとは電気的に分離された別のＭＯＳＦＥＴ２０７とを形成してもよい。
＜実施の形態７＞
図２１は、実施の形態７に係る駆動ＩＣの構成を示す図である。この駆動ＩＣは、ハーフブリッジ回路を構成するスイッチング素子を駆動するものであり、上側スイッチング素子３０５ａを駆動するハイサイド回路３０１と、下側スイッチング素子３０５ｂを駆動するローサイド回路３０２と、ハイサイド回路３０１とローサイド回路３０２との間で信号を伝達するレベルシフト回路３０３とを備えている。ハイサイド回路３０１には電源３０４ａから駆動用の電源が供給され、ローサイド回路３０２には電源３０４ａから駆動用の電源が供給される。また、上側スイッチング素子３０５ａおよび下側スイッチング素子３０５ｂには、電源３０６から電位が与えられる。
図２２は、レベルシフト回路３０３の回路図である。レベルシフト回路３０３は、ハイサイド回路３０１とＧＮＤ電位（ローサイド回路３０２の基準電位）との間に直列に接続された抵抗素子４０２、ＭＯＳＦＥＴ４０１および抵抗素子４０３から構成されている。ローサイド回路３０２から出力される信号がＭＯＳＦＥＴ４０１のオン、オフを切り替え、抵抗素子４０２に生じる電圧信号がハイサイド回路３０１に入力される。これにより、レベルシフト回路３０３は、ハイサイド回路３０１の基準電位とローサイド回路３０２の基準電位とを分離しつつ、ローサイド回路３０２からハイサイド回路３０１へ信号を伝達することができる。
実施の形態７では、レベルシフト回路３０３のＭＯＳＦＥＴ４０１として、実施の形態１のＭＯＳＦＥＴを使用する。実施の形態１のＭＯＳＦＥＴは、耐圧性能を高く、オン抵抗が低いため、レベルシフト回路３０３をより広い範囲の電位で動作させることができると共に、消費電力を小さくすることができる。なお、レベルシフト回路３０３のＭＯＳＦＥＴ４０１として、実施の形態２，３，４，５のＭＯＳＦＥＴを用いてもよい。また、ハイサイド回路３０１、ローサイド回路３０２およびレベルシフト回路３０３は、同一のチップ内に形成されていてもよいし、それぞれ別体のチップに分離していてもよい。
図２１では、ハイサイド回路３０１の電源３０４ａに代えて、ブートストラップ回路を用いてもよい。図２３は、ハイサイド回路３０１の電源としてブートストラップ回路を用いた例である。
ブートストラップ回路は、制限抵抗３０７と、ブートストラップダイオード３０８と、ブートストラップコンデンサ３０９とで構成されている。制限抵抗３０７およびブートストラップダイオード３０８は、ローサイド回路３０２の電源３０４ｂとハイサイド回路３０１の電源入力端子との間に直列に接続される。ブートストラップコンデンサ３０９は、上側スイッチング素子３０５ａと下側スイッチング素子３０５ｂとの間の接続ノードと、ハイサイド回路３０１の電源入力端子との間に接続される。
上側スイッチング素子３０５ａと下側スイッチング素子３０５ｂとの間の接続ノードの電位であるＶｓ電位は、上側スイッチング素子３０５ａおよび下側スイッチング素子３０５ｂのオン、オフに伴って、電源３０６の電位とＧＮＤ電位との間を遷移する。Ｖｓ電位がＧＮＤ電位になるときは、電源３０４ｂからの電荷がブートストラップダイオード３０８を通してブートストラップコンデンサ３０９に供給され、ブートストラップコンデンサ３０９が充電される。その後、Ｖｓ電位が電源３０６の電位に変化すると、ブートストラップコンデンサ３０９からハイサイド回路３０１の電源入力端子へ電荷が供給されるため、ブートストラップコンデンサ３０９がハイサイド回路３０１の電源として機能する。このとき、ブートストラップダイオード３０８は、電源３０４ｂへ電流が流れ込むことを防止する働きをする。制限抵抗３０７は、ブートストラップコンデンサ３０９を充電する電流を所望の値に制限するためのものである。
＜実施の形態８＞
図２４は、実施の形態８に係る駆動ＩＣの構成図である。実施の形態８の駆動ＩＣの構成は、図２３の制限抵抗３０７およびブートストラップダイオード３０８を、実施の形態１のＭＯＳＦＥＴ３１０に置き換え、当該ＭＯＳＦＥＴ３１０をブートストラップダイオードとして用いたものである。
ＭＯＳＦＥＴ３１０は、実施の形態５のように、ハイサイド回路３０１とローサイド回路３０２とを分離するリサーフ領域に形成されている。これにより、ハイサイド回路３０１およびローサイド回路３０２を備える駆動ＩＣとは別の高耐圧素子を用いることなく、ハイサイド回路３０１の電源として機能するブートストラップ回路を構成することができる。その結果、ハーフブリッジ回路の駆動ＩＣを含む駆動装置の小型化に寄与できる。なお、図２４のＭＯＳＦＥＴ３１０は、実施の形態２，３，４，５のＭＯＳＦＥＴでもよい。また、ハイサイド回路３０１、ローサイド回路３０２およびレベルシフト回路３０３は、同一のチップ内に形成されていてもよいし、それぞれ別体のチップに分離していてもよい。
＜実施の形態９＞
図２５は、実施の形態９に係る半導体装置のリサーフ領域に形成されたＭＯＳＦＥＴの断面図である。図２５の構成は、図１の構成に対し、第３領域として、Ｎ型埋め込み拡散層２に代えて、Ｎ型拡散層３より不純物のピーク濃度が高いＮ型拡散層１６を形成したものである。Ｎ型埋め込み拡散層２は、半導体基板１００の内部（Ｎ型拡散層３の底部付近）に埋め込まれるものであるが、Ｎ型拡散層１６は、半導体基板１００の表層部からＮ型拡散層３の底部にわたって形成されている。Ｎ型拡散層１６の深さは、Ｎ型拡散層１４よりも深い。
また、Ｎ型拡散層１６は、リサーフ条件を満たさない。すなわち、Ｎ型拡散層１６の不純物濃度をＮ［ｃｍ−３］、深さをｔ［ｃｍ］とすると、Ｎ×ｔ＞６．９×１０１１ｃｍ−２の関係が満たされる。よって、実施の形態９では、耐圧保持時にＮ型拡散層１６が完全空乏化せず、その外側の端部に電界が集中する。そのため、Ｎ型拡散層１４とＮ型拡散層１６の両方に電界が集中するため、実施の形態１と同様の作用、効果が得られる。本実施の形態でも、Ｎ型拡散層５は省略されてもよい。
実施の形態９では、半導体基板１００の内部に埋め込まれた構造の拡散層を形成する必要がない。そのため、通常の不純物拡散工程によって、実施の形態１と同様の作用、効果を有する半導体装置を形成することができる。なお、実施の形態２，３，４，５，６，７，８の半導体装置に対しても、実施の形態９を適用し、Ｎ型埋め込み拡散層２をＮ型拡散層１６に置き換えてもよい。
なお、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
１ Ｐ型拡散層（第１領域）、２ Ｎ型埋め込み拡散層（第３領域）、３ Ｎ型拡散層（第２領域）、４ Ｎ型拡散層（第４領域）、５ Ｎ型拡散層（第８領域）、６ Ｐ型拡散層（第５領域）、７ Ｎ型拡散層（第６領域）、８ Ｐ型拡散層、９ 熱酸化膜、１０ ポリシリコン層（第１ポリシリコン層）、１１ ポリシリコン層（第２ポリシリコン層）、１２ 絶縁膜、１４ Ｎ型拡散層（第７領域）、１５ Ｎ型拡散層（第９領域）、１６ Ｎ型拡散層（第３領域）、２０ 基準電位電極、２１ ゲート電極、２２ ドレイン電極、２３ ソース電極、２４ バックゲート電極、１００ 半導体基板、２０１ 半導体基板、２０２ Ｎ型拡散層（第２領域）、２０３ Ｎ型埋め込み拡散層（第３領域）、２０４ ローサイド回路の電極、２０５ ハイサイド回路の電極、２０６，２０７ ＭＯＳＦＥＴ、３０１ ハイサイド回路、３０２ ローサイド回路、３０３ レベルシフト回路、３０４ａ ハイサイド回路の電源、３０４ｂ ローサイド回路の電源、３０５ａ 上側スイッチング素子、３０５ｂ 下側スイッチング素子、３０６ 電源、３０７ 制限抵抗、３０８ ブートストラップダイオード、３０９ ブートストラップコンデンサ、３１０，４０１ ＭＯＳＦＥＴ、４０２，４０３ 抵抗素子。

Claims (10)

  1. 第１導電型の第１領域が形成された半導体基板と、
    前記第１領域の表層部に形成され、ハイサイド回路とローサイド回路とを分離する第２導電型のリサーフ領域である第２領域と、
    少なくとも前記第２領域の前記ハイサイド回路側の底部に形成され、前記第２領域よりも不純物のピーク濃度が高い第２導電型の第３領域と、
    前記第２領域をドリフト層とするＭＯＳＦＥＴと、
    を備え、
    前記ＭＯＳＦＥＴは、
    前記第２領域の表層部に形成され、前記第２領域よりも不純物のピーク濃度が高い第２導電型のドレイン領域である第４領域と、
    前記第４領域よりも前記ローサイド回路側において、前記第２領域内に設けられた第１導電型の第５領域の表層部、または前記第１領域の表層部に形成された第２導電型のソース領域である第６領域と、
    前記第４領域と前記第６領域との間において、前記第２領域の表面に形成された第１熱酸化膜と、
    前記第１熱酸化膜の下の前記第２領域の表層部に形成され、前記第２領域よりも不純物のピーク濃度が高い第２導電型の第７領域と、
    を備え、
    前記第７領域の前記ローサイド回路側の端部の位置は、前記第３領域の前記ローサイド回路側の端部の位置よりも、前記ローサイド回路に近い、
    半導体装置。
  2. 前記第７領域の不純物濃度をＮ［ｃｍ−３］、深さをｔ［ｃｍ］とすると、Ｎ×ｔ＞６．９×１０１１ｃｍ−２の関係が満たされる
    請求項１に記載の半導体装置。
  3. 前記第３領域は、第２領域の表面にまで達しており、前記第３領域の不純物濃度をＮ［ｃｍ−３］、深さをｔ［ｃｍ］とすると、Ｎ×ｔ＞６．９×１０１１ｃｍ−２の関係が満たされる、
    請求項１または請求項２に記載の半導体装置。
  4. 前記第４領域よりも前記ハイサイド回路側において、前記第２領域の表面に形成された第２熱酸化膜と、
    前記第２熱酸化膜の下に形成され、前記第２領域よりも不純物のピーク濃度が高い第２導電型の第８領域と、
    をさらに備え、
    前記第８領域の不純物濃度をＮ１、前記第７領域の不純物濃度をＮ２とすると、０．１×Ｎ１＜Ｎ２＜２×Ｎ１の関係が満たされる、
    請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 前記第７領域の前記ローサイド回路側に形成され、不純物のピーク濃度が前記第７領域よりも低く、前記第２領域よりも高い第２導電型の第９領域をさらに備える、
    請求項１から請求項４のいずれか一項に記載の半導体装置。
  6. 前記第７領域の前記ローサイド回路側に離散的に形成され、不純物のピーク濃度が前記第７領域と同等またはそれよりも低く、前記第２領域よりも高い第２導電型の第９領域をさらに備える、
    請求項１から請求項４のいずれか一項に記載の半導体装置。
  7. 前記第７領域内の不純物濃度は、前記ハイサイド回路側の部分よりも前記ローサイド回路側の部分の方が高い、
    請求項１から請求項４のいずれか一項に記載の半導体装置。
  8. 前記第１熱酸化膜の前記ハイサイド回路側の端部上に形成されたポリシリコン層をさらに備え、
    前記ポリシリコン層の前記ローサイド回路側の端部の位置は、前記第７領域の前記ローサイド回路側の端部の位置よりも、前記ローサイド回路に近い、
    請求項１から請求項７のいずれか一項に記載の半導体装置。
  9. 前記ＭＯＳＦＥＴは、前記ハイサイド回路に電源を供給するブートストラップダイオードとして機能する、
    請求項１から請求項８のいずれか一項に記載の半導体装置。
  10. 請求項１から請求項９のいずれか一項に記載の半導体装置を備える集積回路。
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