JP2021150742A

JP2021150742A - イメージセンサ

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Publication number: JP2021150742A
Application number: JP2020046920A
Authority: JP
Inventors: 宏平冨岡; Kohei Tomioka; 俊夫安江; Toshio Yasue
Original assignee: Nippon Hoso Kyokai NHK; Japan Broadcasting Corp
Current assignee: Japan Broadcasting Corp
Priority date: 2020-03-17
Filing date: 2020-03-17
Publication date: 2021-09-27
Anticipated expiration: 2040-03-17
Also published as: JP7397727B2

Abstract

【課題】低ノイズと広ダイナミックレンジを両立することができるイメージセンサを提供する。【解決手段】本発明のイメージセンサは、１画素の光電変換素子を、相対感度が公比１／２の等比数列となるｎ個（ｎは２以上の整数）の区分光電変換素子（ただし、最小感度の２つは、１／２n-1及び１／２n-1）に分割した受光部と、前記受光部の選択された区分光電変換素子の電荷量に対応する電圧を出力する電圧発生回路と、を備える画素と、受光強度に対応して、相対感度の高い側からｋ番目（ｋはｎ以下の整数）以下の前記区分光電変換素子を受光量検出に有効な区分光電変換素子とする制御信号を、前記画素に出力し、前記有効な区分光電変換素子の電荷量に対応する電圧をＡ／Ｄ変換したデジタル電圧信号を出力すると共に、前記ｋ番目の前記区分光電変換素子を示す指標を出力する、読み出し回路と、を備えることを特徴とする。【選択図】図１

Description

本発明はイメージセンサに関し、特に、広ダイナミックレンジを実現できるイメージセンサに関する。

近年、イメージセンサのさらなる低ノイズ化が求められている。一般に、イメージセンサの低ノイズ化には電荷電圧変換ゲインを大きく設計することが非常に有効である。しかし、電荷電圧変換ゲインはダイナミックレンジとのトレードオフの関係がある。すなわち電荷電圧変換ゲインを大きくとると、信号の出力振幅が増大するため、画素の拡散容量やＡ／Ｄ（アナログ／デジタル）変換回路のレンジが飽和してしまいダイナミックレンジが減少する。このトレードオフの関係から、低ノイズと広ダイナミックレンジを両立することは困難であった。

広ダイナミックレンジを実現する技術として、複数回の蓄積時間の異なるシャッター動作で得た画像を合成することで、ダイナミックレンジを伸張する手法が提案されている（例えば特許文献１）。また、単一露光で広ダイナミックレンジを実現する方法としては、非線形感度を有する画素を用いる手法がある（例えば特許文献２）。

一方、単一露光かつ線形応答する画素を用いるダイナミックレンジ拡大手法として、ＬＯＦＩＣ(Lateral Over Flow Integration Capacitor) ＣＭＯＳイメージセンサが提案されている(例えば特許文献３)。この手法ではフォトダイオードの飽和電子数を超えた電荷を画素内に配置した容量に導くことで、ダイナミックレンジを向上させている。また、信号値のゲインを切り替えられるスイッチを読み出し回路内に設け、信号値にあわせて最適な変換ゲインに切り替わる回路構成とすることで、広ダイナミックレンジを図る技術(例えば特許文献４)がある。

特開２０１４−３９１７０号公報特開２００６−３１１５１５号公報国際公開第２０１６／０８０３３７号特開２０１７−７９４６４号公報

上記の各特許文献に記載された手法は、ダイナミックレンジを向上させる効果があるが、それぞれ次のような課題がある。画像合成を行う手法（特許文献１）では、動きの早い被写体を撮影すると、露光タイミングの違いによって合成画像同士にずれが生じ、画質が劣化する懸念がある。また露光時間が短い信号値はＳ／Ｎが低下するため、画質劣化を引き起こす懸念がある。また、非線形感度を利用する手法（特許文献２）は、画素特性の温度安定性や応答速度に課題がある。

ＬＯＦＩＣ・ＣＭＯＳイメージセンサを用いる手法（特許文献３）では、画素内の電荷を２つの異なる容量を用いて電圧変換するため、複数回のＡ／Ｄ変換を行う必要がある。また、ゲインを切り替える手法（特許文献４）では、読み出し回路に複数のゲインを用いることに起因する非線形性を補正する必要があり、回路構成や後段の信号処理が複雑化する懸念がある。

従って、上記のような問題点に鑑みてなされた本発明の目的は、低ノイズと広ダイナミックレンジを両立することができるイメージセンサを提供することにある。

上記課題を解決するために本発明に係るイメージセンサは、１画素の光電変換素子を、相対感度が公比１／２の等比数列となるｎ個（ｎは２以上の整数）の区分光電変換素子（ただし、最小感度の２つは、１／２^n-1及び１／２^n-1）に分割した受光部と、前記受光部の選択された区分光電変換素子の電荷量に対応する電圧を出力する電圧発生回路と、を備える画素と、受光強度に対応して、相対感度の高い側からｋ番目（ｋはｎ以下の整数）以下の前記区分光電変換素子を受光量検出に有効な区分光電変換素子とする制御信号を、前記画素に出力し、前記有効な区分光電変換素子の電荷量に対応する電圧をＡ／Ｄ（アナログ／デジタル）変換したデジタル電圧信号を出力すると共に、前記ｋ番目の前記区分光電変換素子を示す指標を出力する、読み出し回路と、を備えることを特徴とする。

また、前記イメージセンサは、前記電圧発生回路が、前記区分光電変換素子の電荷が転送される共通の電荷蓄積領域と、前記電荷蓄積領域の電荷をリセットするリセット手段と、前記電荷蓄積領域に転送された電荷に対応する電圧を発生する手段とを備え、前記電荷蓄積領域には、相対感度の高い前記区分光電変換素子から順に選択されて、電荷が転送されるように制御され、前記読み出し回路は、前記電圧発生回路が発生する電圧と、所定の基準電圧とを比較するコンパレータを備え、前記電圧発生回路の発生する電圧が基準電圧以上のとき、前記リセット手段を有効化し、前記電圧発生回路の発生する電圧が基準電圧を下回るとき、前記リセット手段を無効化にする信号を、前記制御信号とすることが望ましい。

また、前記イメージセンサは、前記電圧発生回路が発生する電圧が、前記Ａ／Ｄ変換の可能な電圧範囲になるよう、前記基準電圧を調整することが望ましい。

また、前記イメージセンサは、前記ｋ番目の前記区分光電変換素子を示す指標が、前記コンパレータのクロックパルスのカウント値であることが望ましい。

また、前記イメージセンサは、前記電圧発生回路が、前記電荷蓄積領域の電圧を入力とするソースフォロア回路を備えることが望ましい。

また、前記イメージセンサは、前記読み出し回路が、前記電圧発生回路の電圧出力を相関２重サンプリングし、次いでＡ／Ｄ変換することが望ましい。

また、前記イメージセンサは、さらに、前記デジタル電圧信号を（前記ｋ番目の前記区分光電変換素子を示す指標−１）ビットだけ上位ビットにシフトする処理を行うデコード装置を備えることが望ましい。

本発明におけるイメージセンサによれば、低ノイズと広ダイナミックレンジを両立することができる。

本発明の一実施形態のイメージセンサの全体図である。光電変換素子の分割パターンの例を示す図である。イメージセンサの信号読み出し回路の一実施形態の回路図である。各制御信号の動作タイミングの例を示す図である。ａ回目のコンパレートで初めて閾値を下回った場合の各動作タイミングを示す図である。ｎ＝５の場合のＱに対するＤ_COの変化を示す図である。ｎ＝５の場合のＱに対するＧ_eff／Ｇ_CＧ_CDSの変化を示す図である。ｎ＝５の場合のＱに対する（Ｖ_ADC__IN−Ｖ_CDS__CG）の変化を示す図である。ｎ＝５、８ｂｉｔのＡＤＣを用いる場合の回路構成の例を示す図である。図９の回路構成において、Ｑ_max／８≦Ｑ＜Ｑ_max／４のときのタイミング図である。ｎ＝５、８ｂｉｔのＡＤＣを用いた場合の出力コードのデコード方法を示す図である。複数の区分光電変換素子に共通の拡散容量を設けた例を示す図である。複数の区分光電変換素子に共通の拡散容量を設けた別の例を示す図である。

以下、本発明の実施の形態について説明する。

図１に、本発明の一実施形態のイメージセンサの全体図を示す。イメージセンサ１は、アレイ状に配置された各画素に設けられた受光部（光電変換素子）１０と、各画素の電圧発生回路２０と、イメージセンサ１の各列の電圧出力線に接続された読み出し回路３０と、を備えている。各列の電圧出力線には、定電流源４０を備えていてもよい。また、図１には、読み出し回路３０から各画素の電圧発生回路２０へ出力される信号線（破線：後述するCMP_OUT）が示されている。なお、図１では、垂直走査回路及び行選択配線、電源配線等は、図示されていないが、通常のイメージセンサの動作に必要な回路構成は備えているものとする。図１では、読み出し回路３０を列ごとに設けて、列並列読み出しを行う回路構成としているが、読み出し回路３０を画素ごとに設けて画素並列読み出しを行う回路構成や、或いは、画素ブロックごとに読み出しを行う回路構成としてもよい。以下、各構成について説明する。

受光部（光電変換素子）１０は、例えば、フォトダイオード（ＰＤ）で構成されるが、光電変換を行う任意の素子であってよい。以下の説明では、フォトダイオード（ＰＤ）を例として説明する。それぞれの光電変換素子１０は、複数の区分光電変換素子に分割される。具体的には、１画素の光電変換素子１０を、表１に示す相対感度比（同じ受光強度に対して発生する電荷量の比に対応）を有するｎ個（ｎは、２以上の整数）の区分光電変換素子（例えば、区分フォトダイオード）ＰＤ１〜ＰＤｎに分割する。表１では、ＰＤ１〜ＰＤｎの感度の合計（光電変換素子１０全体の感度）を１としたときの各区分光電変換素子の相対的な感度を示している。

表１から明らかなように、ｎ＝２のとき、光電変換素子１０を感度が１／２の２つ区分光電変換素子に分割し、ｎが１増加すると前回分割した一方の区分光電変換素子を更にその感度が１／２となるように２つに分割し、これを繰り返す。したがって、１画素の光電変換素子を、相対感度が公比１／２の等比数列となるｎ個（ｎは２以上の整数）の区分光電変換素子（ただし、最小感度の２つは、１／２^n-1及び１／２^n-1）に分割する。なお、表１ではｎが大きいことを想定してＰＤ２の相対感度比が１／４となっているが、本発明は、ｎ＝２でＰＤ１＝ＰＤ２＝１／２から成り立つ。

図２に、光電変換素子１０の分割パターンの例を示す。各区分フォトダイオードＰＤ１〜ＰＤｎの配置は、例えばｎ＝５とした場合、図２の配置Ａ〜Ｃに示したものが例として挙げられる。なお、フォトダイオードの層構造が共通であれば、フォトダイオードの感度は一般に受光面積に比例する。区分フォトダイオードの配置は、表１に示した相対感度を満たしていれば、任意の配置としてよい。

本発明では、後述のとおり、受光量に応じて、出力（受光量検出のための電圧出力）に寄与する有効な区分光電変換素子が自立的に選択される。

電圧発生回路２０は、各画素に設けられ、各画素で選択された区分光電変換素子で生じた電荷量に対応する電圧を発生する。発生した電圧は、各列の電圧出力線に出力され、読み出し回路３０で読み出される。

読み出し回路３０は、電圧出力線に出力された各画素の出力電圧をＡ／Ｄ（アナログ／デジタル）変換して、変換結果をデジタル電圧信号Ｄ_Sとして出力する。また、読み出し回路３０は、受光強度に対応して、相対感度の高い側からｋ番目（ｋはｎ以下の整数）以下の区分光電変換素子を受光量検出に有効な区分光電変換素子とする制御信号（後述するCMP_OUT）を、前記画素に出力する。さらに、どの区分光電変換素子が受光量検出（光電変換出力）に有効に使用されているかを示す指標（すなわち、感度が高い側からｋ番目の区分光電変換素子示す指標）を、デジタル信号（デジタルカウンタ出力）Ｄ_COとして出力する。

定電流源４０は、電圧出力線に定電流を流すものであり、電圧出力線に印加される電源と共に電圧発生回路２０の出力に寄与する。

本発明では、画素の受光量（したがって、光電変換素子１０に蓄積された電荷量）に応じて実効的な電荷電圧変換ゲインが自動的・自律的に変化する回路構成を用いて、前述したトレードオフの関係を改善する。上記機能を実現するイメージセンサの構成及び動作原理を、以下に説明する。

図３に、イメージセンサ１の信号読み出し回路の一実施形態の回路図を示す。各画素は、分割された区分フォトダイオード（ＰＤ１〜ＰＤｎ）１１〜１４と、転送トランジスタ２１〜２４と、拡散容量（ＦＤ：Floating Diffusion）２５と、出力トランジスタ２６、選択トランジスタ２７、リセットトランジスタ２８、リセット制御トランジスタ２９とを備えている。拡散容量及び各トランジスタは全体として、受光部の選択された区分光電変換素子の電荷量に対応する電圧を出力する電圧発生回路を構成する。

また、（列並列の）読み出し回路３０は、コンパレータ３１と、ＡＮＤ回路３２と、カウンタ３３と、ＣＤＳ（Correlated Double Sampling：相関２重サンプリング）回路３４、ＡＤＣ（Analog to Digital Converter）３５を備えている。

画素が選択されるとき、行選択信号ＳＥＬがHighとなって、選択トランジスタ２７が導通し、画素が列並列の読み出し回路３０と接続される。

区分フォトダイオード（ＰＤ１〜ＰＤｎ）１１〜１４は、転送トランジスタ２１〜２４を介して、拡散容量ＦＤ２５を共有している。フォトダイオード１１〜１４で発生・蓄積された電荷は、それぞれ信号ＴＸ１〜ＴＸｎによって転送トランジスタ２１〜２４が導通し、拡散容量ＦＤ２５に電荷転送される。拡散容量ＦＤ２５は、共通の電荷蓄積領域となっている。

転送された電荷により拡散容量ＦＤ２５に発生した電圧は、出力トランジスタ２６のゲート電極に印加される。ここで、出力トランジスタ２６はソースフォロア回路を構成し、ソースフォロアの出力電圧を画素出力として、電圧出力線に出力する。なお、電圧発生回路はソースフォロア回路に限られず、拡散容量ＦＤ２５に転送された電荷量に対応（例えば、比例）した出力電圧を電圧出力線に出力する回路手段を備えていればよい。電圧出力線は、電源ＳＦＶＤＤに接続されると共に、定電流源４０に接続している。

リセット信号ＲＳＴにより制御されるリセットトランジスタ２８と、読み出し回路３０からの信号CMP_OUTにより制御されるリセット制御トランジスタ２９は、リセット電源ＲＴＶＤＤに直列に接続され、拡散容量ＦＤ２５のリセットを制御する。リセットトランジスタ２８とリセット制御トランジスタ２９は、リセット手段を構成する。

読み出し回路３０について説明する。コンパレータ３１は、ソースフォロアの出力電圧と基準電圧Ｖ_RCとを比較し、比較結果をデジタル信号CMP_OUTとして出力する。コンパレータの基準電圧Ｖ_RC（Ｖ）は、次式（１）で示される値に調整する。

ここで、Ｖ_ADC__ppはＡＤＣ３５の入力振幅（入力可能な最小電圧から最大電圧の幅）（Ｖ）、Ｇ_CDSはＣＤＳ回路３４のゲイン、Ｖ_SF__RSTは電圧発生回路（ソースフォロア回路）がリセットされたときの出力であるリセット電圧（Ｖ）である。すなわち、電圧発生回路２０が発生する電圧が、読み出し回路３０において、Ａ／Ｄ変換の可能な電圧範囲になるよう、基準電圧を調整する。

CMP_OUTは、リセットトランジスタ２８と直列に接続されたリセット制御トランジスタ２９のゲートに入力される。CMP_OUTがHighのきはリセット制御トランジスタ２９が導通し、リセットトランジスタ２８によるＦＤ２５の電荷リセットが有効化されるが、CMP_OUTがLowのときはリセット制御トランジスタ２９が遮断され、リセットトランジスタによるＦＤ２５の電荷リセットを無効化できる。また、CMP_OUTはCMP_CONTとＡＮＤ回路３２を介して、コンパレータ３１のクロックパルスCMP_CLKに変換されるため、CMP_OUTがLowになると、CMP_CONTが無効化され、CMP_CLKが止まる。

カウンタ３３はCMP_CLKの動作回数をカウントし、そのカウント値をデジタル信号（デジタルカウンタ出力）Ｄ_coとして出力する。なお、後述のとおり、このデジタル信号Ｄ_coは、感度の高い方から何番目以降の区分フォトダイオードを使用するかの指標となる。

ＣＤＳ回路３４はソースフォロアの出力電圧をサンプリングし、リセット電圧との相関２重サンプリングを行ったうえでＧ_CDSのゲインをかける。ＡＤＣ３５はＣＤＳ回路３４の出力電圧をＡ／Ｄ変換し、変換結果をデジタル電圧信号Ｄ_Sとして出力する。このデジタル電圧信号Ｄ_Sは、画素からの出力電圧（受光量検出に有効な区分フォトダイオードの光電変換結果の電圧）のデジタル信号である。

図４は、各制御信号の動作タイミングの例を示す図である。行選択信号ＳＥＬには、読み出し期間中Highが入力される。行選択信号ＳＥＬがHighの期間のみ、画素を動作させる信号パルスが発生する構成としてよい。転送トランジスタ２１〜２４のゲートＴＸ１〜ＴＸｎには、１からｎの順で１つずつパルス信号が順番に入力される。リセットトランジスタ２８のゲートにはＴＸ１〜ＴＸｎの各パルス信号の直前にパルス信号ＲＳＴが入力される。他方、CMP_CONTにはＴＸ１〜ＴＸｎの直後にパルス信号を入力する。コンパレータ３１のリセットCMP_RSTには、最初のリセット信号ＲＳＴの立ち上がりと同時にのみパルス信号を入力する。CMP_RSTの入力によってコンパレータ３１がリセットされ、CMP_OUTが強制的にHighとなる。

上記の回路構成及び制御信号とすることで、信号読み出し回路は以下の動作をする。

（１）フォトダイオードＰＤｉに蓄積された電荷を拡散容量ＦＤ２５に転送する。（初期値ｉ＝１とする。）［ＴＸｉに入力されたパルス信号により、転送ゲートが導通する。］

（２）ソースフォロアの出力電圧Ｖ_SF__C(i)をコンパレータ３１の基準電圧Ｖ_RCと比較する。［転送された電荷に基づく拡散容量ＦＤ２５の電圧が出力トランジスタ２６のゲートに入力し、電圧出力線を介して、ソースフォロアの出力電圧がコンパレータ３１に入力する。］

（３）比較結果に対応して下記Ａ，Ｂのうちどちらかの動作をする。
Ａ．（ソースフォロアの出力電圧が基準電圧以上である場合）
拡散容量ＦＤ２５をリセットし、ｉにｉ＋１を代入して（１）に戻る。［コンパレータ３１の出力CMP_OUTがHighになるため、リセット制御トランジスタ２９が導通し、リセットトランジスタ２８によるＦＤ２５の電荷リセットが有効化される。その後、次の転送トランジスタがＴＸi+1により動作する。］

Ｂ．（ソースフォロアの出力電圧が基準電圧を下回った場合）
拡散容量ＦＤ２５をリセットせず、残りの区分フォトダイオードＰＤi+1〜ＰＤｎの電荷をすべて拡散容量ＦＤ２５に転送し、動作を終える。（なお、ｉ＝ｎの場合はそのまま終了する。）［コンパレータ３１の出力CMP_OUTがLowになるため、リセット制御トランジスタ２９が遮断され、リセットトランジスタ２８によるＦＤ２５の電荷リセットが無効化される。その後、信号ＴＸi+1〜ＴＸｎにより残りの転送トランジスタが順次導通し、残りの区分フォトダイオードＰＤi+1〜ＰＤｎの電荷が全て拡散容量ＦＤ２５に転送される。］

ＣＤＳ回路３４は、（１）〜（３）の動作を終えた最終的なソースフォロアの出力電圧をサンプリングし、リセット電圧とのＣＤＳ（相関２重サンプリング）動作を行ったうえでＧ_CDSのゲインをかける。ＡＤＣ３５はＣＤＳ回路３４から出力された電圧をＡ／Ｄ変換し、変換結果であるデジタル電圧信号Ｄ_Sを出力する。

以上の動作をするとき、フォトダイオードに蓄積された電荷量に対するソースフォロアの最終的な出力信号及びカウンタ出力Ｄ_COの値の変化を以下に示す。

まず、ｋ回目のコンパレート動作時のコンパレータ入力電圧（電圧発生回路出力：ソースフォロアの出力電圧）Ｖ_SF__C(k)は、次式（２）で表される。

ここでＧ_Cは拡散容量ＦＤ２５及びソースフォロアの電荷電圧変換ゲイン（V/e-）［電圧／電子数］、ＱはフォトダイオードＰＤ全体の合計蓄積電荷量(e-)である。

次に、コンパレータが下記（ｉ）〜（iii）の動作をする場合の回路動作を示す。なお、コンパレートの動作は、最大（ｎ−１）回行われる。

（ｉ）１回目のコンパレートで入力電圧Ｖ_SF__C(1)が基準電圧Ｖ_RCを下回った場合

が成り立つ。ここで、

とおくと、

と表せる。このとき、フォトダイオードＰＤ全体に貯まった電荷を全て転送すると、ソースフォロアの最終出力電圧Ｖ_SF__Fは、次式（６）である。

また、ＡＤＣ３５の入力電圧Ｖ_ADC__INは、次式（７）となる。

ここで、Ｖ_CDS__CGはＣＤＳ回路３４のコモン電圧（基準となる一定電圧：ＡＤＣの最低電圧となるように調整するのが望ましい。）（Ｖ）である。また、このときのカウンタ出力Ｄ_COは、次式（８）となる。

（ii）ａ回目（２≦ａ≦ｎ−１）のコンパレートで初めて閾値（基準電圧Ｖ_RC）を下回った場合

かつ

が成り立つ。すなわち、このときの電荷量Ｑは、次式となる。

このときソースフォロアの最終出力電圧Ｖ_SF__Fは、

であり、またＡＤＣ３５の入力電圧Ｖ_ADC__INは、

である。また、カウンタ出力Ｄ_COは、次式（１４）となる。

（iii）ｎ−１回目のコンパレートでも閾値を下回らなかった場合

が成り立つ。すなわち、

となる。このときＰＤｎ−１までの電荷はリセットされ、ＰＤｎの電荷のみが拡散容量ＦＤ２５に転送される。したがって、ソースフォロアの最終出力電圧Ｖ_SF__Fは、

であり、ＡＤＣ３５の入力電圧Ｖ_ADC__INは、

である。カウンタ出力Ｄ_COは、次式（１９）となる。

（ｉ）〜（iii）より、すべての場合において、電荷Ｑの値に関わらずＶ_ADC__INは、

と表される。また、カウンタ出力Ｄ_COは、次式（２１）となる。

したがって実効的な電荷電圧変換ゲインＧ_eff＝Ｇ_CＧ_CDS／２^(DCO-1) がＱに応じて変化することがわかる。また、Ｑがこの回路で処理可能な最大値であるとき

が成り立つ。このとき

となり、Ｑ_maxはこの回路で処理可能な最大の電荷量を示していることがわかる。

図５に（ii）ａ回目（２≦ａ≦ｎ−１）のコンパレートで初めて閾値を下回った場合の各動作タイミングを示す。信号ＴＸａによる電荷転送前までは、コンパレータ入力電圧が基準電圧Ｖ_RCを上まわっており、コンパレータ３１の出力CMP_OUTがHighであり、CMP_CLKが発生してカウンタ３３はCMP_CLKの動作回数をカウントする。信号ＴＸａによる電荷転送後のCMP_CLK（ａ個目）によりCMP_OUTがLowになり、それ以降のCMP_CONTが無効化され、CMP_CLKが止まる。したがって、カウンタ３３のカウント値はａとなり、これをデジタル信号Ｄ_coとして出力する。なお、CMP_OUTがLowになることにより、信号ＴＸａ以降のリセット信号ＲＳＴは無効化される。したがって、ＰＤａ以降の区分フォトダイオード（ＰＤａ〜ＰＤｎ）の電荷は拡散容量ＦＤ２５に転送される。

図６にｎ＝５の場合のＱに対するＤ_COの変化を、また、図７にｎ＝５の場合のＱに対するＧ_eff／Ｇ_CＧ_CDSの変化を示す。さらに、図８にｎ＝５の場合のＱに対する（Ｖ_ADC__IN−Ｖ_CDS__CG）の変化を示す。電荷量Ｑが小さいときは画素信号に対する実効的なゲインが大きいため低ノイズ読み出しが実現でき、電荷量Ｑが大きくなるにつれて実効的なゲインが低下するためダイナミックレンジが伸長する。

図９は、ｎ＝５、８ｂｉｔのＡＤＣ３５を用いる場合の回路構成の例である。信号読み出し回路の基本構成は、図３と同じである。受光により光電変換が行われフォトダイオードＰＤ全体で電荷Ｑが発生したとき、各区分フォトダイオードには、ＰＤ１にＱ／２、ＰＤ２にＱ／４、ＰＤ３にＱ／８、ＰＤ４及びＰＤ５にＱ／１６の電荷が蓄積される。

図１０は、図９の回路構成において、Ｑ_max／８≦Ｑ＜Ｑ_max／４のときのタイミング図である。ｎ＝５であり、電荷量Ｑが上記の条件のとき、３回目のコンパレートで入力電圧が基準電圧を下回る。このとき、３番目以降の区分フォトダイオードの電荷が拡散容量ＦＤ２５に転送され、その電荷量に対応する出力電圧のデジタル電圧信号がＤ_Sとして得られる。また、デジタル信号（デジタルカウンタ出力）Ｄ_COが３となる。

次に、本発明のイメージセンサのデジタル信号出力のデコードについて説明する。

本発明では、読み出し回路からデジタルカウンタ出力Ｄ_COとデジタル電圧信号Ｄ_Sの二種類の信号が出力される。このデジタル信号をデコードする際は、デジタル電圧信号Ｄ_Sを（Ｄ_CO−１）ビットだけ上位ビットにシフトし、上位ビットは０で埋めればよい。このときビットシフトした下位ビットは無効ビットになる。したがって、信号値が小さいとき実効的なＡＤＣのｂｉｔ深度（ビットの分解能）が（ｎ−１）ビット増加し、信号値が増加するにしたがって応じて実効的なｂｉｔ深度が低下する。

図１１に、ｎ＝５、８ｂｉｔのＡＤＣを用いた場合の出力コードのデコード方法を示す。

まず、Ｄ_CO＝１（Ｑ＜Ｑ_max／１６）のとき、デジタル信号Ｄ_Sは、第０ビットから第７ビットまでの数値として、デコードされる。そして、第８ビットから第１１ビットまでは０で埋める。

Ｄ_CO＝２（Ｑ_max／１６≦Ｑ＜Ｑ_max／８）のとき、デジタル電圧信号Ｄ_Sを１（＝Ｄ_CO−１）ビットだけ上位ビットにシフトする。したがって、Ｄ_Sは第１ビットから第８ビットまでの数値として、デコードされる。第０ビットは無効ビットとなる。そして、第９ビットから第１１ビットまでは０で埋める。

Ｄ_CO＝３、Ｄ_CO＝４、Ｄ_CO＝５についても、同様に、デジタル電圧信号Ｄ_Sを（Ｄ_CO−１）ビットだけ上位にシフトして、デコードする。これにより、８ｂｉｔのＡＤＣを用いて、１２ｂｉｔの広いダイナミックレンジで出力をデコードできる。

また、本発明のイメージセンサに、上記のデコード方法（デジタル電圧信号Ｄ_Sを（Ｄ_CO−１）ビットだけ上位ビットにシフトする処理）を行うデコード装置を、付加することができる。

画素の構造について補足説明する。図１２に、複数の区分光電変換素子に共通の拡散容量ＦＤ２５を設けた例を示す。図１２は平面図であり、図２の配置Ｂに対して、拡散容量ＦＤ２５を設けた例を示している。各区分光電変換素子は、表面照射型である。ＰＤ１〜ＰＤ５の各区分光電変換素子に対して、それぞれ転送ゲート（転送トランジスタ）２１，２２等を設けて、各区分光電変換素子の電荷を共通の拡散容量ＦＤ２５に転送することができる。

図１３に、複数の区分光電変換素子に共通の拡散容量ＦＤ２５を設けた別の例を示す。図１３は断面図であり、上層が半導体Ｓｉ層、下層がメタル層である。Ｓｉ層側から光が入射する裏面照射型のイメージセンサである。各区分光電変換素子ＰＤ１〜ＰＤｎのそれぞれに隣接して、拡散容量ＦＤ２５が設けられており、それぞれの拡散容量ＦＤ２５をＦＤ接続線で接続して、共通の拡散容量ＦＤ２５としている。ＰＤ１〜ＰＤ５の各区分光電変換素子に対して、それぞれ転送ゲート（転送トランジスタ）２１，２２等を設けて、各区分光電変換素子の電荷を隣接する拡散容量ＦＤ２５に転送し、これらの電荷はＦＤ接続線で一体化されて、出力トランジスタに導かれる。

また、本手法では信号値が小さいとき実効的なＡＤＣのｂｉｔ深度が（ｎ−１）ビット増加し、信号値が増加するにしたがって応じて実効的なｂｉｔ深度が低下する性質を持っている。一般に、映像信号においてはＯＥＴＦ（Optical Electro Transfer Function）によって低輝度信号は信号値が増幅され、高輝度信号は信号値が圧縮されるため、低輝度信号における実効的なビット深度は低下し、高輝度信号における実効的なビット深度は増加する性質がある。そのため、ＡＤＣのビット深度を落としても、ＯＥＴＦの影響を加味すれば、映像信号のすべての輝度範囲において良好なビット深度を達成しうる。

上記の実施の形態では、イメージセンサ構成と動作について説明したが、本発明はこれに限らず、イメージセンサの制御方法として構成されてもよい。すなわち、イメージセンサの各部の動作を制御する、各制御ステップを備えた制御方法として構成されてもよい。

上述の実施形態は代表的な例として説明したが、本発明の趣旨及び範囲内で、多くの変更及び置換ができることは当業者に明らかである。したがって、本発明は、上述の実施形態によって制限するものと解するべきではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。例えば、実施形態に記載の複数の構成ブロックを１つに組み合わせたり、あるいは１つの構成ブロックを分割したりすることが可能である。

１イメージセンサ
１０受光部（光電変換素子）
１１〜１４区分光電変換素子
２０電圧発生回路
２１〜２４転送トランジスタ
２５拡散容量
２６出力トランジスタ
２７選択トランジスタ
２８リセットトランジスタ
２９リセット制御トランジスタ
３０読み出し回路
３１コンパレータ
３２ＡＮＤ回路
３３カウンタ
３４ＣＤＳ回路
３５ＡＤＣ
４０定電流源

Claims

１画素の光電変換素子を、相対感度が公比１／２の等比数列となるｎ個（ｎは２以上の整数）の区分光電変換素子（ただし、最小感度の２つは、１／２^n-1及び１／２^n-1）に分割した受光部と、前記受光部の選択された区分光電変換素子の電荷量に対応する電圧を出力する電圧発生回路と、を備える画素と、
受光強度に対応して、相対感度の高い側からｋ番目（ｋはｎ以下の整数）以下の前記区分光電変換素子を受光量検出に有効な区分光電変換素子とする制御信号を、前記画素に出力し、前記有効な区分光電変換素子の電荷量に対応する電圧をＡ／Ｄ（アナログ／デジタル）変換したデジタル電圧信号を出力すると共に、前記ｋ番目の前記区分光電変換素子を示す指標を出力する、読み出し回路と、
を備えることを特徴とする、イメージセンサ。
請求項１に記載のイメージセンサにおいて、
前記電圧発生回路は、前記区分光電変換素子の電荷が転送される共通の電荷蓄積領域と、前記電荷蓄積領域の電荷をリセットするリセット手段と、前記電荷蓄積領域に転送された電荷に対応する電圧を発生する手段とを備え、前記電荷蓄積領域には、相対感度の高い前記区分光電変換素子から順に選択されて、電荷が転送されるように制御され、
前記読み出し回路は、前記電圧発生回路が発生する電圧と、所定の基準電圧とを比較するコンパレータを備え、前記電圧発生回路の発生する電圧が基準電圧以上のとき、前記リセット手段を有効化し、前記電圧発生回路の発生する電圧が基準電圧を下回るとき、前記リセット手段を無効化にする信号を、前記制御信号とすることを特徴とする、イメージセンサ。
請求項２に記載のイメージセンサにおいて、
前記電圧発生回路が発生する電圧が、前記Ａ／Ｄ変換の可能な電圧範囲になるよう、前記基準電圧を調整することを特徴とする、イメージセンサ。
請求項２又は３に記載のイメージセンサにおいて、
前記ｋ番目の前記区分光電変換素子を示す指標は、前記コンパレータのクロックパルスのカウント値であることを特徴とする、イメージセンサ。
請求項２乃至４のいずれか一項に記載のイメージセンサにおいて、
前記電圧発生回路は、前記電荷蓄積領域の電圧を入力とするソースフォロア回路を備えることを特徴とする、イメージセンサ。
請求項１乃至５のいずれか一項に記載のイメージセンサにおいて、
前記読み出し回路は、前記電圧発生回路の電圧出力を相関２重サンプリングし、次いでＡ／Ｄ変換することを特徴とする、イメージセンサ。
請求項１乃至６のいずれか一項に記載のイメージセンサにおいて、
さらに、前記デジタル電圧信号を（前記ｋ番目の前記区分光電変換素子を示す指標−１）ビットだけ上位ビットにシフトする処理を行うデコード装置を備えることを特徴とする、イメージセンサ。