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JP2021087042A - 撮像装置およびカメラ - Google Patents

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Abstract

【課題】ＡＤ変換ゲインのばらつきを低減できる撮像装置を提供する。【解決手段】撮像装置１は、複数の画素が２次元に配列された画素アレイ１００と、第１グループの画素からのアナログ信号をデジタル信号に変換する第１変換回路１０と、第１変換回路１０から離れた位置に配置され、第２グループの画素からのアナログ信号をデジタル信号に変換する第２変換回路２０と、第２変換回路２０よりも第１変換回路１０に近い位置に配置され、第１変換回路１０および第２変換回路２０に第１ランプ信号を供給する第１ランプ信号発生回路３０と、一端が第１ランプ信号発生回路３０の出力端子３１に接続され、一端から他端に向けて第１変換回路１０の入力端子１１から遠ざかるように延びる部分を含む第１接続線と、一端が第１接続線の他端に接続され他端が入力端子１１に接続され一端から他端に向けて入力端子１１に近づくように延びる部分を含む第２接続線と、を備える。【選択図】図５

Description

本発明は、画像を撮像する撮像装置に関する。
シングルスロープ型アナログデジタル変換回路（ＡＤＣ：Analog to Digital Converter）を搭載する撮像装置においては、特に大画面の品種において、画素アレイの出力信号をアナログデジタル変換するＡＤ（Analog to Digital）変換回路が上下に別れて配置される構成が一般的である。ＡＤ変換回路には、ＡＤ変換に必要な参照電圧（ランプ信号）を生成するデジタルアナログ変換回路（ＤＡＣ：Digital to Analog Converter）が接続される。従来、このような構成においては、ＡＤ変換ゲインのばらつきを低減するため、典型的には、上下のＡＤ変換回路のそれぞれに対応してＤＡＣが設けられる（例えば、特許文献１参照）。
特開２０１４−２３９２８９号公報 特許第６４４２７１１号公報
本発明は、ＡＤ変換ゲインのばらつきを低減できる撮像装置等を提供することを目的とする。
本開示の一態様に係る撮像装置は、複数の画素が２次元に配列された画素アレイと、前記複数の画素のうち第１グループの画素からのアナログ信号をデジタル信号に変換する第１変換回路と、前記第１変換回路から離れた位置に配置され、前記複数の画素のうち第２グループの画素からのアナログ信号をデジタル信号に変換する第２変換回路と、前記第２変換回路よりも前記第１変換回路に近い位置に配置され、前記第１変換回路および前記第２変換回路に第１ランプ信号を供給する第１ランプ信号発生回路と、一端が前記第１ランプ信号発生回路の出力端子に接続され、前記一端から他端に向けて前記第１変換回路の入力端子から遠ざかるように延びる部分を含む第１接続線と、一端が前記第１接続線の前記他端に接続され、他端が前記第１変換回路の前記入力端子に接続され、前記一端から他端に向けて前記第１変換回路の前記入力端子に近づくように延びる部分を含む第２接続線と、を備える。
本開示の一態様に係る撮像装置は、複数の画素が２次元に配列された画素アレイと、前記複数の画素のうち第１グループの画素からのアナログ信号をデジタル信号に変換する第１変換回路と、前記第１変換回路から離れた位置に配置され、前記複数の画素のうち第２グループの画素からのアナログ信号をデジタル信号に変換する第２変換回路と、前記第２変換回路よりも前記第１変換回路に近い位置に配置され、前記第１変換回路および前記第２変換回路に第１ランプ信号を供給する第１ランプ信号発生回路と、を備え、前記第１ランプ信号発生回路の前記出力端子から前記第１変換回路の前記入力端子までの電気経路の長さは、前記第１ランプ信号発生回路の前記出力端子から前記第２変換回路の入力端子までの電気経路の長さと等しい。
本開示の一態様に係るカメラは、上記撮像装置と、前記画素アレイに外部の光を集光するレンズと、を備える。
ＡＤ変換ゲインのばらつきを低減できる撮像装置等が提供される。
図１は、第１の比較例に係る撮像装置の構成を示す模式図である。 図２は、第２の比較例に係る撮像装置の構成を示す模式図である。 図３Ａは、第２の比較例に係る撮像装置のシミュレーション結果を示す図その１である。 図３Ｂは、第２の比較例に係る撮像装置のシミュレーション結果を示す図その２である。 図３Ｃは、第２の比較例に係る撮像装置のシミュレーション結果を示す図その３である。 図４Ａは、暗時画面の模式図である。 図４Ｂは、一部が明るい画面の模式図その１である。 図４Ｃは、一部が明るい画面の模式図その２である。 図４Ｄは、ランプ信号の波形とコンパレータ出力の波形とを示す模式図である。 図５は、実施の形態１に係る撮像装置の構成を示す模式図である。 図６は、ソースフォロアを用いたバッファ回路の構成例を示す回路図である。 図７は、実施の形態１に係る第２列ＡＤ変換回路にバッファ回路が挿入されている様子を示す模式図である。 図８Ａは、実施の形態１に係る撮像装置のシミュレーション結果を示す図その１である。 図８Ｂは、実施の形態１に係る撮像装置のシミュレーション結果を示す図その２である。 図８Ｃは、実施の形態１に係る撮像装置のシミュレーション結果を示す図その３である。 図９Ａは、実施の形態１に係る第１ランプ線のレイアウト構造を示す模式図その１である。 図９Ｂは、実施の形態１に係る第１ランプ線のレイアウト構造を示す模式図その２である。 図９Ｃは、実施の形態１に係る第１ランプ線のレイアウト構造を示す模式図その３である。 図１０Ａは、実施の形態２に係る撮像装置の分解斜視図である。 図１０Ｂは、実施の形態２に係る第１の半導体基板と第２の半導体基板と第３の半導体基板との平面図である。 図１１は、実施の形態３に係るカメラの構成を示す模式図である。 図１２は、第１ランプ線の他の形態を示す模式図である。
本開示の一態様に係る撮像装置は、複数の画素が２次元に配列された画素アレイと、前記複数の画素のうち第１グループの画素からのアナログ信号をデジタル信号に変換する第１変換回路と、前記第１変換回路から離れた位置に配置され、前記複数の画素のうち第２グループの画素からのアナログ信号をデジタル信号に変換する第２変換回路と、前記第２変換回路よりも前記第１変換回路に近い位置に配置され、前記第１変換回路および前記第２変換回路に第１ランプ信号を供給する第１ランプ信号発生回路と、一端が前記第１ランプ信号発生回路の出力端子に接続され、前記一端から他端に向けて前記第１変換回路の入力端子から遠ざかるように延びる部分を含む第１接続線と、一端が前記第１接続線の前記他端に接続され、他端が前記第１変換回路の前記入力端子に接続され、前記一端から他端に向けて前記第１変換回路の前記入力端子に近づくように延びる部分を含む第２接続線と、を備える。
上記構成の撮像装置によると、第１ランプ信号発生回路から第１変換回路までの電気経路の長さと、第１ランプ信号発生回路から第２変換回路までの電気経路の長さとの差を低減することができる。従って、上記構成の撮像装置によると、ＡＤ変換ゲインのばらつきを低減することができる。
また、平面視において前記第１接続線と前記第２接続線との間に位置する第１シールドをさらに備えるとしてもよい。
また、一端が前記第１接続線の前記他端に接続され、他端が前記第２変換回路の入力端子に接続される第３接続線をさらに備えるとしてもよい。
また、平面視において前記第１接続線と前記第３接続線との間に位置する第２シールドをさらに備えるとしてもよい。
また、平面視において前記第１接続線、前記第２接続線、および前記第３接続線に重なる第３シールドをさらに備えるとしてもよい。
また、一端が前記第１ランプ信号発生回路の前記出力端子に接続され、他端が前記第２変換回路の入力端子に接続される第３接続線をさらに備えるとしてもよい。
また、前記第２接続線の長さは、前記第３接続線の長さと等しいとしてもよい。
また、前記第３接続線の長さは、前記第１接続線および前記第２接続線の合計の長さと等しいとしてもよい。
また、前記第１ランプ信号発生回路の前記出力端子から前記第１変換回路の前記入力端子までの電気経路の長さは、前記第１ランプ信号発生回路の前記出力端子から前記第２変換回路の入力端子までの電気経路の長さと等しいとしてもよい。
また、前記第１ランプ信号発生回路と前記第１変換回路との間に接続された第１バッファ回路と、前記第１ランプ信号発生回路と前記第２変換回路との間に接続された第２バッファ回路と、をさらに備えるとしてもよい。
また、前記第１変換回路および前記第２変換回路に第２ランプ信号を供給する第２ランプ信号発生回路をさらに備え、前記第１ランプ信号および前記第２ランプ信号は合成されて前記第１変換回路および前記第２変換回路のそれぞれに入力されるとしてもよい。
また、第１の半導体基板と、前記第１の半導体基板に積層される第２の半導体基板と、を備え、前記第１の半導体基板は、前記画素アレイを含み、前記第２の半導体基板は、前記第１変換回路、前記第２変換回路、および前記第１ランプ信号発生回路を含むとしてもよい。
また、前記第１変換回路により変換されたデジタル信号と、前記第２変換回路により変換されたデジタル信号とを用いた処理を行うロジック回路をさらに備え、前記第２の半導体基板は、前記ロジック回路を含み、前記ロジック回路は、平面視において前記第１変換回路と前記第２変換回路との間に位置するとしてもよい。
また、前記画素アレイは、平面視において前記第１変換回路と前記第２変換回路との間に位置するとしてもよい。
本開示の一態様に係る撮像装置は、複数の画素が２次元に配列された画素アレイと、前記複数の画素のうち第１グループの画素からのアナログ信号をデジタル信号に変換する第１変換回路と、前記第１変換回路から離れた位置に配置され、前記複数の画素のうち第２グループの画素からのアナログ信号をデジタル信号に変換する第２変換回路と、前記第２変換回路よりも前記第１変換回路に近い位置に配置され、前記第１変換回路および前記第２変換回路に第１ランプ信号を供給する第１ランプ信号発生回路と、を備え、前記第１ランプ信号発生回路の出力端子から前記第１変換回路の入力端子までの電気経路の長さは、前記第１ランプ信号発生回路の前記出力端子から前記第２変換回路の入力端子までの電気経路の長さと等しい。
上記構成の撮像装置によると、第１ランプ信号発生回路から第１変換回路までの電気経路の長さと、第１ランプ信号発生回路から第２変換回路までの電気経路の長さとの差を低減することができる。従って、上記構成の撮像装置によると、ＡＤ変換ゲインのばらつきを低減することができる。
本開示の一態様に係るカメラは、上記撮像装置と、前記画素アレイに外部の光を集光するレンズと、を備える。
上記構成のカメラによると、第１ランプ信号発生回路から第１変換回路までの電気経路の長さと、第１ランプ信号発生回路から第２変換回路までの電気経路の長さとの差を低減することができる。従って、上記構成の撮像装置によると、ＡＤ変換ゲインのばらつきを低減することができる。従って、上記構成のカメラによると、ＡＤ変換ゲインのばらつきを低減することができる。
（本開示の一態様を得るに至った知見）
前述したように、シングルスロープ型アナログデジタル変換回路を搭載する撮像装置においては、特に大画面の品種において、画素アレイの出力信号をアナログデジタル変換する列ＡＤ変換回路が上下に別れて配置される構成が一般的である。この場合の構成例として、例えば、特許文献２には、ＡＤ変換に必要な参照電圧（ランプ信号）を生成するランプ信号発生回路として機能するデジタルアナログ変換回路（ＤＡＣ）を、イメージセンサの上下左右に計４個配置する構成の例が開示されている。
図１は、第１の比較例に係る撮像装置１００１の構成を示す模式図である。
図１に示すように、第１の比較例に係る撮像装置１００１は、画素アレイ１１００の列方向上側の左右に、それぞれ、ＤＡＣ１０３０とＤＡＣ１０４０とを備え、画素アレイ１１００の列方向下側の左右に、それぞれ、ＤＡＣ１０３１とＤＡＣ１０４１とを備える。また、撮像装置１００１は、画素アレイ１１００の上側に、画素アレイ１１００の出力であるアナログ信号をデジタル信号に変換する列ＡＤ変換回路１０８０を備え、画素アレイ１１００の下側に、画素アレイ１１００の出力であるアナログ信号をデジタル信号に変換する列ＡＤ変換回路１０９０を備える。
ＤＡＣ１０３０とＤＡＣ１０４０とから出力されるランプ信号は、それぞれ、第１ランプ線１０６０と第２ランプ線１０７０とを通って列ＡＤ変換回路１０８０に入力されて電気的に合成される。列ＡＤ変換回路１０８０は、電気的に合成されたランプ信号を利用して、画素アレイ１１００の出力であるアナログ信号をデジタル信号に変換する。これにより、列ＡＤ変換回路１０８０における左右の対称性を上げ、ひいては、ＡＤ変換における左右の誤差を低減している。列ＡＤ変換回路１０９０についても同様である。
しかしながら、列ＡＤ変換回路１０８０と列ＡＤ変換回路１０９０との上下間については、ＤＡＣ１０３０およびＤＡＣ１０４０と、ＤＡＣ１０３１およびＤＡＣ１０４１との間の個体差によって、ＡＤ変換における誤差が生じ得る。
図２は、第２の比較例に係る撮像装置２００１の構成を模式的に示すブロック図である。
図２に示すように、２個のＤＡＣ２０３０およびＤＡＣ２０４０のそれぞれが、列ＡＤ変換回路１０８０と列ＡＤ変換回路１０９０とにランプ信号を供給する。これにより、ＤＡＣの個体差に起因する、列ＡＤ変換回路１０８０と列ＡＤ変換回路１０９０との間での、ＡＤ変換における誤差を無くすことができる。
しかしながら、ランプ信号は、傾きを持つ時間変化信号（ＴＶＳ：Time Variant Signal）である。そのため、ＤＡＣ２０３０と列ＡＤ変換回路１０８０との間の配線経路の時定数と、ＤＡＣ２０３０と列ＡＤ変換回路１０９０との間の配線経路の時定数との差が大きいと、列ＡＤ変換回路１０８０と列ＡＤ変換回路１０９０との間でＡＤ変換における誤差が生じる。この問題は、配線経路の時定数で決まる周波数帯域が、ランプ信号の周波数帯域よりも狭い場合において顕著となる。
図３Ａ、図３Ｂ、図３Ｃは、第２の比較例に係る撮像装置２００１のシミュレーション結果を示す図である。図３Ａ、図３Ｂ、図３Ｃにおいて、ＤＮは、下側の列ＡＤ変換回路１０９０のシミュレーション結果を示し、ＵＰは上側の列ＡＤ変換回路１０８０のシミュレーション結果を示す。
図３Ａは、暗時のＡＤ変換結果を示す図である。横軸は、画素アレイ１１００を横方向に１０分割した場合の列位置を示す。縦軸は、ＡＤ変換後の値を電子数で換算した値で表した歪みを示す。左右からランプ信号を供給している関係上、上に凸のお椀状の歪み形状を示すが、その盛り上がりが上下で異なり、下側の方が上側よりも盛り上がりが大きい。
図３Ｂは、上側の列ＡＤ変換回路１０８０のＡＤ変換結果から、下側の列ＡＤ変換回路１０９０のＡＤ変換結果を引いた上下差を示す図である。図３Ｂに示すように、上記上下差は、下に凸のお椀状の形状を示す。このことは、特にストリーキング特性に悪影響を及ぼす。
図３Ｃは、画素アレイ１１００の中央部（列位置３から８の間）に明るい光を入射した場合のストリーキング特性を示す図である。具体的には、図３Ｃは、画素アレイ１１００の中央部に明るい光を入射した場合のＡＤ変換結果から、図３Ａに示す暗時のＡＤ変換結果を引いたＣＤＳ（Correlated Double Sampling）後の結果を示す図である。図３Ｃに示すように、画素アレイ１１００の周辺部が０[ele]よりも浮き上がっている。特に下側の浮き上がりが大きい。これは、コスト削減要請等によりＯＢ（Optical Black）領域補正が実装できない撮像装置では致命的な欠点となる。画素アレイ１１００の周辺部の傾きは、例えば、特許文献１に開示されているように、コンパレータのキックバックによる影響である。
コンパレータのキックバックによる影響について、図４Ａ、図４Ｂ、図４Ｃを用いて説明する。
図４Ａは、暗時画面の模式図である。図４Ｂは、一部（中央部）が明るい画面の模式図その１である。図４Ｃは、一部（中央部）が明るい画面の模式図その２である。図４Ｄは、ランプ信号（ＲＡＭＰ）の波形とコンパレータ出力の波形とを示す模式図である。
図４Ａに示す暗時画面の場合、ランプ信号の波形は図４Ｄの上段のプロットとなる。画素信号電圧は破線直線で表されている。図４Ｄで、Ｐ相期間と呼ばれる「ダウンカウント期間」で無信号状態をＡＤ変換し、Ｄ相期間と呼ばれる「アップカウント期間」で画素信号をＡＤ変換し、それらの差を取る（ＣＤＳ動作）ことで正しい画像信号を得る。このとき、図４Ａに示す暗時画面の画像は無信号と等価のため、全ゼロの真っ暗な画面が出力される。
このとき、ランプ信号は理想的な振る舞いをしない。図４Ｄの上段のプロットにあるように、画像信号とランプ信号との関係が反転する瞬間近辺にコンパレータが一斉に反転動作に入るために、そのキックバックの影響を受けて画像信号が歪む。暗時画像ではダウンカウント側とアップカウント側とで全ての列回路のコンパレータが同時に反転するため、歪も含めてランプ信号の波形が同一形状となる。従って、結果的にＣＤＳ後のＡＤ変換結果に差が生じない。
しかしながら、図４Ｂに示す一部が明るい画面の場合はそうではない。このとき、ランプ信号の波形の応答は図４Ｄの下段のプロットにあるように、アップカウント側の歪み方に変化が生じる。これは、画面の一部が明るいため、その列回路に入力される画像信号が「ＶＳＬ（白）」のように下がるため、暗時「ＶＳＬ（黒）」で反転するコンパレータの数が少なくなり歪み方が小さくなるためである。その結果、コンパレータの判定位置が後方に遅れ、若干白い値として判定される。その結果、図４Ｃに示すように、白い部分の横方向周辺が白く浮く画面となる。これがストリーキングである。
なお、特許文献１には開示されていないが、ストリーキング成分自体が傾きを持つ。すなわち、白い領域に近い程キックバックが大きく、白い領域から離れる程キックバックが小さくなるためである。図３Ｂの周辺部の傾きは、このキックバックによるものである。
発明者は、上側の列ＡＤ変換回路１０８０と下側の列ＡＤ変換回路１０９０との間で、ＡＤ変換における誤差が生じるという問題に対し、鋭意検討、実験を行った。その結果、配線経路の時定数の差が影響することを見出した。また、この問題を解決するためには、次の２つのアプローチが有効であることを見出した。ひとつは、（１）列ＡＤ変換回路の入力端にバッファ回路を挿入するアプローチである。もうひとつは、（２）ランプ配線の時定数を均一化するアプローチである。なお、上記１つ目のアプローチは必須ではない。例えば、ランプ信号を伝達する電気経路の周波数帯域がランプ信号自身の周波数帯域と比べて同等もしくは広い場合には、必ずしも１つ目のアプローチは必要ではない。すなわち、上記２つ目のアプローチのみで効果を得ることができる。
（実施の形態１）
図５は、実施の形態１に係る撮像装置１の構成を示す模式図である。
図５に示すように、撮像装置１は、画素アレイ１００と、第１ランプ信号発生回路３０と、第２ランプ信号発生回路４０と、第１ランプ線６０と、第２ランプ線７０と、第１列ＡＤ変換回路８０と、第２列ＡＤ変換回路９０とを備える。第１列ＡＤ変換回路８０は、さらに、第１変換回路１０と、第１バッファ回路５１と、第３バッファ回路５３とを備える。第２列ＡＤ変換回路９０は、さらに、第２変換回路２０と、第２バッファ回路５２と、第４バッファ回路５４とを備える。
画素アレイ１００は、複数の画素が行列状に配置されて構成される。
第１変換回路１０は、画素アレイ１００を構成する複数の画素のうち第１グループの画素からのアナログ信号をデジタル信号に変換する。以下、「アナログ信号をデジタル信号に変換する」ことを、「ＡＤ変換する」と表現することもある。ここで、第１グループの画素は、例えば、画素アレイ１００の奇数列（または偶数列）の画素であってもよい。第１グループの画素は、例えば、画素アレイ１００の列方向における上半分の領域に配置される画素であってもよい。また、第１グループの画素からのアナログ信号を伝送する信号線は、１本であってもよいし、複数本であってもよい。ここでは、第１グループの画素は、画素アレイ１００の奇数列の画素であるとし、第１グループの画素からのアナログ信号を伝送する信号は、複数本であるとする。より具体的には、アナログ信号を伝送する信号線の数は、画素アレイ１００の奇数列の数と同数である。各アナログ信号は、各奇数列の画素から読み出された画素値とも呼ぶ。すなわち、ここでは、第１変換回路１０は、画素アレイ１００の奇数列から読み出されたアナログ信号のそれぞれをデジタル信号に変換するＡＤ変換回路である。また、ここでは、第１変換回路１０は、ランプ信号を利用してＡＤ変換を行う、シングルスロープ型アナログデジタル変換器であるとする。図５に示すように、第１変換回路１０は、平面視において、画素アレイ１００の列方向における上方に配置される。
第２変換回路２０は、画素アレイ１００を構成する複数の画素のうち第２グループの画素からのアナログ信号をデジタル信号に変換する。ここで、第２グループの画素は、例えば、画素アレイ１００の偶数列（または奇数列）の画素であってもよい。第２グループの画素は、画素アレイ１００の列方向における下半分の領域に配置される画素であってもよい。また、第２グループの画素からのアナログ信号を伝送する信号線は、１本であってもよいし、複数本であってもよい。ここでは、第２グループの画素は、画素アレイ１００の偶数列の画素であるとし、第２グループの画素からのアナログ信号を伝送する信号線は、複数本であるとする。より具体的には、アナログ信号を伝送する信号線の数は、画素アレイ１００の偶数列の数と同数である。各アナログ信号は、各偶数列の画素から読み出された画素値とも呼ぶ。すなわち、ここでは、第２変換回路２０は、画素アレイ１００の偶数列から読み出されたアナログ信号のそれぞれをデジタル信号に変換するＡＤ変換回路である。また、ここでは、画素アレイ１００の奇数列の数と偶数列の数とは等しいとする。すなわち、ここでは、第１グループの画素からのアナログ信号を伝送する信号線の数と、第２グループの画素からのアナログ信号を伝送する信号線の数とが等しいとする。また、ここでは、第２変換回路２０は、ランプ信号を利用してＡＤ変換を行う、シングルスロープ型アナログデジタル変換器であるとする。図５に示すように、第２変換回路２０は、画素アレイ１００の平面視において、画素アレイ１００の列方向における下方に配置される。すなわち、第１変換回路１０と第２変換回路２０とは互いに離間して配置される。また、画素アレイ１００は、平面視において第１変換回路１０と第２変換回路２０との間に位置する。
第１ランプ信号発生回路３０は、第１変換回路１０と第２変換回路２０とに接続され、第１変換回路１０と第２変換回路２０とがＡＤ変換に利用する第１ランプ信号を出力する。より具体的には、第１ランプ信号発生回路３０は、第１ランプ信号を出力する出力端子３１を有し、出力端子３１が、後述する第１ランプ線６０と第１バッファ回路とを介して、第１変換回路１０の入力端子１１に接続される。また、第１ランプ信号発生回路３０は、後述する第１ランプ線６０と第２バッファ回路５２とを介して、第２変換回路２０の入力端子２１に接続される。第１変換回路１０は、入力端子１１を１つ有する構成であってもよいし、複数有する構成であってもよい。第２変換回路２０は、入力端子２１を１つ有する構成であってもよいし、複数有する構成であってもよい。ここでは、第１変換回路１０は、複数の入力端子１１を有するとする。より具体的には、第１変換回路１０は、画素アレイ１００の奇数列と同数の入力端子１１を有するとする。
図５に示すように、第１ランプ信号発生回路３０は、平面視において、画素アレイ１００の列方向における上方であって、かつ、画素アレイの行方向における左方に配置される。
第１ランプ信号発生回路３０の出力端子３１と第１変換回路１０の入力端子１１とを接続する電気経路の長さは、第１ランプ信号発生回路３０の出力端子３１と第２変換回路２０の入力端子２１とを接続する電気経路の長さと等しくしてもよい。第１変換回路１０の入力端子１１および第２変換回路２０の入力端子２１がそれぞれ複数である場合には、（１）第１ランプ信号発生回路３０の出力端子３１と、第１変換回路１０の複数の入力端子１１のうち、第１ランプ信号発生回路３０の出力端子３１からの電気経路が最も短い入力端子１１とを接続する電気経路の長さが、（２）第１ランプ信号発生回路３０の出力端子３１と、第２変換回路２０複数の入力端子２１のうち、第１ランプ信号発生回路３０の出力端子３１からの電気経路が最も短い入力端子２１とを接続する電気経路の長さと等しくしてもよい。本実施の形態では、第１変換回路１０が複数の入力端子１１を有し、第２変換回路２０が複数の入力端子２１を有する構成である。また、（１）第１ランプ信号発生回路３０の出力端子３１と、第１変換回路１０の複数の入力端子１１のうち、第１ランプ信号発生回路３０の出力端子３１からの電気経路が最も短い入力端子１１とを接続する電気経路の長さが、（２）第１ランプ信号発生回路３０の出力端子３１と、第２変換回路２０の複数の入力端子２１のうち、第１ランプ信号発生回路３０の出力端子３１からの電気経路が最も短い入力端子２１とを接続する電気経路の長さと等しい。これにより、電気経路における時定数を実質的に等しくすることができる。ここでいう「電気経路の長さが等しい」とは、例えば、差が±２０%以内であることを意味する。あるいは、例えば、差が±１０％以内であることを意味してもよい。一般的なデジタルスチルカメラ用途である場合には、上記差が±２０%以内であればよい。産業用カメラ等の高精度用途である場合には、上記差が１０％以内であればよい。
第２ランプ信号発生回路４０は、第１変換回路１０と第２変換回路２０とに接続され、第１変換回路１０と第２変換回路２０とがＡＤ変換に利用する第２ランプ信号を出力する。より具体的には、第２ランプ信号発生回路４０は、第１ランプ信号を出力する出力端子４１を有し、出力端子４１が、後述する第２ランプ線７０と第３バッファ回路５３とを介して、第１変換回路１０の入力端子１１に接続される。また、第２ランプ信号発生回路４０は、後述する第２ランプ線７０と第４バッファ回路５４とを介して、第２変換回路２０の入力端子２１に接続される。
図５に示すように、第２ランプ信号発生回路４０は、平面視において、画素アレイ１００の列方向における上方であって、かつ、画素アレイの行方向における右方に配置される。
第２ランプ信号発生回路４０の出力端子４１と第１変換回路１０の入力端子１１とを接続する電気経路の長さは、第２ランプ信号発生回路４０の出力端子４１と第２変換回路２０の入力端子２１とを接続する電気経路の長さと等しい。ここで、第１変換回路１０の入力端子１１と、第２変換回路２０の入力端子２１とが複数である場合には、（１）第２ランプ信号発生回路４０の出力端子４１と、第１変換回路１０の複数の入力端子１１のうち、第２ランプ信号発生回路４０の出力端子４１からの電気経路が最も短い入力端子１１とを接続する電気経路の長さが、（２）第２ランプ信号発生回路４０の出力端子４１と、第２変換回路２０の複数の入力端子２１のうち、第２ランプ信号発生回路４０の出力端子４１からの電気経路が最も短い入力端子２１とを接続する電気経路の長さと等しい。ここでは、第１変換回路１０が複数の入力端子１１を有し、第２変換回路２０が複数の入力端子２１を有する構成である。そのため、（１）第２ランプ信号発生回路４０の出力端子４１と、第１変換回路１０の複数の入力端子１１のうち、第２ランプ信号発生回路４０の出力端子４１からの電気経路が最も短い入力端子１１とを接続する電気経路の長さが、（２）第２ランプ信号発生回路４０の出力端子４１と、第２変換回路２０複数の入力端子２１のうち、第２ランプ信号発生回路４０の出力端子４１からの電気経路が最も短い入力端子２１とを接続する電気経路の長さと等しい
第１バッファ回路５１は、第１ランプ信号発生回路３０と第１変換回路１０との間に接続され、第１ランプ信号をバッファリングする。
第２バッファ回路５２は、第１ランプ信号発生回路３０と第２変換回路２０との間に接続され、第１ランプ信号をバッファリングする。
第３バッファ回路５３は、第２ランプ信号発生回路４０と第１変換回路１０との間に接続され、第２ランプ信号をバッファリングする。
第４バッファ回路５４は、第２ランプ信号発生回路４０と第２変換回路２０との間に接続され、第２ランプ信号をバッファリングする。
第１ランプ線６０は、第１ランプ信号発生回路３０の出力端子３１に接続され、第１ランプ信号発生回路３０の出力端子３１から出力される第１ランプ信号を伝達する。第１ランプ線６０は、第１配線６０ａと、第２配線６０ｂと、第３配線６０ｃと、第４配線６０ｄと、第５配線６０ｅとを含む。
第１配線６０ａは、一端が第１ランプ信号発生回路３０の出力端子３１に接続され、一端から他端に向けて第１変換回路１０の入力端子１１から遠ざかるように延びる部分を含む。第１配線６０ａの他端は、第２配線６０ｂの一端、および、第３配線６０ｃの一端に接続される。第１配線６０ａは、第１接続線を例示する。
第２配線６０ｂは、一端が第１配線６０ａの他端に接続され、一端から他端に向けて第１変換回路１０に近づくように延びる部分を含む。第２配線６０ｂの他端は、第４配線６０ｄの一端に接続される。第２配線６０ｂの他端は、第４配線６０ｄと第１バッファ回路５１とを介して、第１変換回路１０の入力端子１１に接続される。第２配線６０ｂの一端から、第４配線６０ｄおよび第１バッファ回路５１を経由して第１変換回路１０の入力端子１１までの電気経路は、第２接続線を例示する。
第３配線６０ｃは、一端が第１配線６０ａの他端に接続され、一端から他端に向けて第２変換回路２０の入力端子２１に近づくように延びる部分を含む。第３配線６０ｃ他端は、第５配線６０ｅの一端に接続される。第３配線６０ｃ他端は、第５配線６０ｅと第２バッファ回路５２とを介して、第２変換回路２０の第１入力端子２１に接続される。第３配線６０ｃの一端から、第５配線６０ｅおよび第２バッファ回路５２を経由して第２変換回路２０の入力端子２１までの電気経路は、第３接続線を例示する。
ここで、上記した第２配線６０ｂの一端から第１変換回路１０の入力端子１１までの電気経路の長さは、第３配線６０ｃの一端から第２変換回路２０の入力端子２１までの電気経路の長さと等しくてもよい。ここでいう「電気経路の長さが等しい」とは、例えば、差が±２０%以内であることを意味する。あるいは、例えば、差が±１０％以内であることを意味してもよい。
第４配線６０ｄは、第１ランプ線６０のうち、第１列ＡＤ変換回路８０内に配置された部分である。第４配線６０ｄの一端は、第２配線６０ｂの他端に接続される。
第５配線６０ｅは、第１ランプ線６０のうち、第２列ＡＤ変換回路９０内に配置された部分である。第５配線６０ｅの一端は、第３配線６０ｃの他端に接続される。
第２ランプ線７０は、第２ランプ信号発生回路４０の出力端子４１に接続され、第２ランプ信号発生回路４０の出力端子４１から出力される第２ランプ信号を伝達する。第２ランプ線７０は、第１配線７０ａと、第２配線７０ｂと、第３配線７０ｃと、第４配線７０ｄと、第５配線７０ｅとを含む。
第１配線７０ａは、一端が第２ランプ信号発生回路４０の出力端子４１に接続され、一端から他端に向けて第１変換回路１０の入力端子１１から遠ざかるように延びる部分を含む。第１配線７０ａの他端は、第２配線７０ｂの一端、および、第３配線７０ｃの一端に接続される。
第２配線７０ｂは、一端が第１配線７０ａの他端に接続され、一端から他端に向けて第１変換回路１０に近づくように延びる部分を含む。第２配線７０ｂの他端は、第４配線７０ｄの一端に接続される。第２配線７０ｂの他端は、第４配線７０ｄと第３バッファ回路５３とを介して、第１変換回路１０の入力端子１１に接続される。
第３配線７０ｃは、一端が第１配線７０ａの他端に接続され、一端から他端に向けて第２変換回路２０の入力端子２１に近づくように延びる部分を含む。第３配線７０ｃ他端は、第５配線７０ｅの一端に接続される。第３配線７０ｃ他端は、第５配線７０ｅと第４バッファ回路５４とを介して、第２変換回路２０の入力端子２１に接続される。
ここで、上記した第２配線７０ｂの一端から第１変換回路１０の入力端子１１までの電気経路の長さは、第３配線７０ｃの一端から第２変換回路２０の入力端子２１までの電気経路の長さと等しくてもよい。ここでいう「等しい」とは、例えば、差が±１０%以内であることを意味する。あるいは、例えば、差が±５％以内であることを意味してもよい。
第４配線７０ｄは、第２ランプ線７０のうち、第１列ＡＤ変換回路８０内に配置された部分である。第４配線７０ｄの一端は、第２配線７０ｂの他端に接続される。
第５配線７０ｅは、第２ランプ線７０のうち、第２列ＡＤ変換回路９０内に配置された部分である。第５配線７０ｅ一端は、第３配線７０ｃの他端に接続される。
上記構成の撮像装置１には、上述したように、上記２つのアプローチが組み合わされて盛り込まれている。以下、これら２つのアプローチの詳細について説明する。
まず、１つ目のアプローチである（１）列ＡＤ変換回路の入力端にバッファ回路を挿入するアプローチについて説明する。
図６は、ソースフォロアを用いたバッファ回路の構成例を示す回路図である。
図６に示すように、ランプ線１３０（ここでは、第１ランプ線６０または第２ランプ線７０に対応）は、コンパレータに接続される前に、ＮＭＯＳトランジスタ１１０および電流源１２０で構成されるソースフォロアに入力される。
ここで、コンパレータ入力端の容量をＣＬとし、ＮＭＯＳトランジスタ１１０の相互コンダクタンスをgm, 出力抵抗をRds, ゲート−ドレイン間の寄生容量をＣｇｄとし、ゲートソース間の寄生容量をＧｇｓとすると、ソースフォロアのコンダクタンスGi=ｉｉ/Viは、次式で表される。
Figure 2021087042
このとき、ソースフォロアの周波数帯域が、ランプ線１３０やコンパレータよりも十分に高いとすると、ソースフォロアのコンダクタンスGｉは、簡素化された次式で表される。
Figure 2021087042
このことは、ランプ線１３０（ここでは、第１ランプ線６０または第２ランプ線７０に対応）から見た負荷容量が、ＣＬからＣｇｄに激減することを示す。
なお、コンパレータは、出力変動に対して応答することで、出力の変動を入力に伝えない特性がある。このことは、コンパレータのキックバックがランプ線１３０に伝搬しないことを表し、図４Ｃに示すランプ信号（ＲＡＭＰ）の歪みが大きく低減することを示す。
図７は、第２列ＡＤ変換回路９０に、バッファ回路が挿入されている様子を示す模式図である。図７は、第２列ＡＤ変換回路９０のうち、図５中の破線で示される領域Ａの構成を示す模式図でもある。すなわち、図７は、第２列ＡＤ変換回路９０のうち、第２列ＡＤ変換回路９０に入力されるアナログ信号を伝送する１本の信号線に対応する部分の回路構成を示す模式図となっている。このため、実際の第２列ＡＤ変換回路９０には、図７に示す回路構成が、アナログ信号を伝送する信号線の本数分だけ、画素アレイ１００の行方向に並んで配置される。第１列ＡＤ変換回路８０にもバッファ回路が挿入されている。第２列ＡＤ変換回路９０のバッファ回路と、第１列ＡＤ変換回路８０のバッファ回路とは同様の構成であってもよい。以下では、第２列ＡＤ変換回路９０のバッファ回路について説明し、第１列ＡＤ変換回路８０のバッファ回路については説明を省略する。
図７に示すように、第２バッファ回路５２は、図６に代表されるバッファ回路２１０と、一端がバッファ回路２１０に接続されたキャパシタ２１１とを備える。第４バッファ回路５４は、図６に代表されるバッファ回路２２０と、一端がバッファ回路２２０に接続されたキャパシタ２２１とを備える。第２変換回路２０は、キャパシタ２１１の他端とキャパシタ２２１の他端とが接続される接続ノードの電圧と、第２グループの画素からのアナログ信号の電圧とを比較するコンパレータ２３０と、コンパレータ２３０の出力が接続されるカウンタ２３１とを備える。上記構成により、第１ランプ信号および第２ランプ信号は合成されて第２変換回路に入力される。従って、コンパレータ２３０は、第１ランプ信号と第２ランプ信号とが合成された信号の電圧と、アナログ信号の電圧とを比較する。すなわち、第２変換回路２０は、第１ランプ信号と第２ランプ信号とが合成された信号の電圧を参照電圧として、第２グループの画素からのアナログ信号をデジタル信号に変換する。
次に、２つ目のアプローチである（２）ランプ配線の時定数を均一化するアプローチについて説明する。
図５に示すように、第１ランプ信号発生回路３０の出力端子３１から引き出される第１ランプ線６０は、まず、第１配線６０ａにより、画素アレイ１００の列方向における中央付近まで引き出される。その後、互いに長さが等しい第２配線６０ｂと第３配線６０ｃとに分岐されて、それぞれ、第１列ＡＤ変換回路８０と第２列ＡＤ変換回路９０とに入力される。第１ランプ線６０は、上記構成により、第１ランプ信号発生回路３０の出力端子３１と第１変換回路１０の入力端子１１とを接続する電気経路の長さと、第１ランプ信号発生回路３０の出力端子３１と第２変換回路２０の入力端子２１とを接続する電気経路の長さとを等しくしている。これにより、第１ランプ信号発生回路３０の出力端子３１と第１変換回路１０の入力端子１１とを接続する電気経路の時定数と、第１ランプ信号発生回路３０の出力端子３１と第２変換回路２０の入力端子２１とを接続する電気経路の時定数とを実質的に等しくしている。
同様に、第２ランプ信号発生回路４０の出力端子４１から引き出される第２ランプ線７０は、まず、第１配線７０ａにより、画素アレイ１００の列方向における中央付近まで引き出される。その後、互いに長さが等しい第２配線７０ｂと第３配線７０ｃとに分岐されて、それぞれ、第１列ＡＤ変換回路８０と第２列ＡＤ変換回路９０とに入力される。第２ランプ線７０は、上記構成により、第２ランプ信号発生回路４０の出力端子４１と第１変換回路１０の入力端子１１とを接続する電気経路の長さと、第２ランプ信号発生回路４０の出力端子４１と第２変換回路２０の入力端子２１とを接続する電気経路の長さとを等しくしている。これにより、第２ランプ信号発生回路４０の出力端子４１と第１変換回路１０の入力端子１１とを接続する電気経路の時定数と、第２ランプ信号発生回路４０の出力端子４１と第２変換回路２０の入力端子２１とを接続する電気経路の時定数とを実質的に等しくしている。
図８Ａ、図８Ｂ、図８Ｃは、上記２つのアプローチが組み合わされて盛り込まれている撮像装置１のシミュレーション結果を示す図である。図８Ａ、図８Ｂ、図８Ｃにおいて、ＤＮは、下側の列ＡＤ変換回路、すなわち、第２列ＡＤ変換回路９０のシミュレーション結果を示し、ＵＰは上側の列ＡＤ変換回路、すなわち、第１列ＡＤ変換回路８０のシミュレーション結果を示す。
図８Ａは、暗時のＡＤ変換結果を示す図である。横軸は、画素アレイ１００の列位置を示し、縦軸はＡＤ変換後の値を示す。
図８Ｂは、上側の第１列ＡＤ変換回路８０のＡＤ変換後の値から、下側の第２列ＡＤ変換回路９０のＡＤ変換後の値を引いた値、すなわち上下の列ＡＤ変換回路のＡＤ変換後の値の差を示す図である。図８Ｂに示すように、撮像装置１では、電気経路の時定数を上下のＡＤ変換回路の間で等しくすることにより、ＡＤ変換後の値の差をほとんどなくせることが確認できる。これに対して、第２の比較例に係る撮像装置２００１では、図３Ｂに示すように、上下のＡＤ変換回路によるＡＤ変換後の値に差があることが確認できる。
図８Ｃは、画素アレイ１００の中央部に明るい光が入射した場合のストリーキング特性を示す図である。具体的には、図８Ｃは、画素アレイ１１００の中央部に明るい光を入射した場合のＡＤ変換結果から、図８Ａに示す暗時のＡＤ変換結果を引いたＣＤＳ後の結果を示す図である。図８Ｃに示すように、撮像装置１では、上側と下側で画素アレイ１００の周辺部の浮き上がりに差はなく、均一なＡＤ変換結果が得られていることが確認できる。さらには、バッファ回路を挿入することによるキックバック低減効果により、ストリーキング浮き量自体も大幅に減少するだけでなく、ストリーキング自体の傾きもほぼなくなり、補正をする必要のない良好な特性であることが確認できる。これに対して、第２の比較例に係る撮像装置２００１では、図３Ｃに示すように、画素アレイ１１００の周辺部が浮き上がっていること、特に下側の浮き上がりが大きいこと、および、上側と下側とで浮き上がりに差があることが確認できる。
次に、図９Ａを用いて、第１ランプ線６０および第２ランプ線７０のレイアウト構造について説明する。第１ランプ線６０のレイアウト構造と第２ランプ線７０のレイアウト構造とは、同様である。このため、以下では、第１ランプ線６０のレイアウト構造を説明し、第２ランプ線７０のレイアウト構造については説明を省略する。
ここでは、第１ランプ線６０が最上層のメタル配線である形態について説明するが、必ずしも、第１ランプ線６０が最上層のメタル配線である形態に限定されない。
図９Ａは、図５の破線で示される領域Ｂにおける第１ランプ線６０を含む配線層のレイアウト構造を示す。すなわち図９Ａは、第１配線６０ａ、第２配線６０ｂ、第３配線６０ｃを含む配線層のレイアウト構造を示す模式図である。図９Ｂは、第１ランプ線６０を含む配線層よりも１つ下の配線層のレイアウト構造を示す模式図である。図９Ｃは、第１ランプ線６０を含む配線層よりも２つ下の配線層のレイアウト構造を示す模式図である。
図９Ａに示すように、撮像装置１は、第１配線６０ａと第２配線６０ｂとの間に位置する第１シールド３０１と、第１配線６０ａと第３配線６０ｃとの間に位置する第２シールド３０２とを備える。第１シールド３０１および第２シールド３０２は、第１ランプ線６０と同層の配線層に含まれ、例えばメタルである。第１シールド３０１および第２シールド３０２のそれぞれは、固定電位、例えばグランド電位に接続されてもよい。
撮像装置１は、第１シールド３０１および第２シールド３０２を備えることで、第１配線６０ａと第２配線６０ｂとの間の容量カップリングを分離し、第１配線６０ａと第３配線６０ｃとの間の容量カップリングを分離する。これにより、第１配線６０ａと第２配線６０ｂとの間の容量カップリングと、第１配線６０ａと第３配線６０ｃとの間の容量カップリングとの間の非対称性を低減している。
撮像装置１は、第１ランプ線６０の配線層よりも１つ下の配線層に、第３シールド３０３を備える。第３シールド３０３は、平面視において第１配線６０ａ、第２配線６０ｂ、および、第３配線６０ｃに重なるように配置される。第３シールドは、一部にスリットが設けられていてもよい。第３シールドは、例えばメタルであってもよい。
撮像装置１は、第１ランプ線６０の配線層よりも２つ下の配線層に、第４シールド３０４を備えてもよい。第４シールド３０４は、平面視において第１配線６０ａ、第２配線６０ｂ、および、第３配線６０ｃに重なっていてもよい。第４シールドは、一部にスリットが設けられていてもよい。第４シールドは、例えばメタルであってもよい。第４シールド３０４のスリットは、平面視において、第３シールド３０３のスリットと重ならない位置に設けられていてもよい。
撮像装置１は、第３シールド３０３および第４シールド３０４を備える。これにより、第２配線６０ｂと、第１ランプ線の配線層よりも２つ下の配線層よりも下に存在する物体との間の容量カップリングを分離する。また、第３配線６０ｃと、第１ランプ線の配線層よりも２つ下の配線層よりも下に存在する物体との間の容量カップリングを分離する。すなわち、第２配線６０ｂと、第１ランプ線の配線層よりも２つ下の配線層よりも下に存在する物体との間の容量カップリングと、第３配線６０ｃと、第１ランプ線の配線層よりも２つ下の配線層よりも下に存在する物体との間の容量カップリングとの非対称性を低減している。
このように、撮像装置１は、第１ランプ線６０と同層の配線層に、第１シールド３０１と第２シールド３０２とを備える。また撮像装置１は、第１ランプ線６０の配線層の１つ下の配線層に第３シールド３０３を備え、第１ランプ線６０の配線層の２つ下の配線層に第４シールド３０４を備える。これにより、第２配線６０ｂと第３配線６０ｃとの時定数を実質的に等しくしている。
なお、本実施の形態では、上記した２つのアプローチが組み合わされて盛り込まれている撮像装置１について説明した。しかしながら、ランプ信号を伝達する電気経路の周波数帯域がランプ信号自身の周波数帯域と比べて同等もしくは広い場合には、１つ目のアプローチである（１）列ＡＤ変換回路の入力端にバッファ回路を挿入するアプローチは必須ではない。２つ目のアプローチである（２）ランプ配線の時定数を均一化するアプローチのみで目的を達成できる場合もある。
また、本実施の形態では、第１ランプ線６０の形状として図５の領域Ｂに示される形態について説明した。しかし、この形態に限定されない。例えば、図１２に示すように、第１ランプ線６０は、第３配線６０ｃに代えて第６配線６０ｆを備えてもよい。この場合においても、第１ランプ信号発生回路３０の出力端子３１から第１変換回路１０の入力端子１１までの電気経路の長さを、第１ランプ信号発生回路３０の出力端子３１から第２変換回路２０の入力端子２１までの電気経路の長さと等しくしてもよい。この形態において、第１ランプ信号発生回路３０の出力端子３１から、第６配線６０ｆ、第４配線６０ｄおよび第１バッファ回路５１を経由して第１変換回路１０の入力端子１１までの電気経路は、第３接続線を例示する。
（実施の形態２）
図１０Ａは、実施の形態２に係る撮像装置１Ａの分解斜視図である。実施の形態１に係る撮像装置１と同様の構成要素は同じ符号で示し、詳細な説明を省略する。以下、撮像装置１との相違点を中心に説明する。
図１０Ａに示すように、撮像装置１Ａは、第１の半導体基板４１０と、第２の半導体基板４２０と、第１の半導体基板４１０と第２の半導体基板４２０との間の第３の半導体基板４３０とを備える。
図１０Ｂは、第１の半導体基板４１０、第２の半導体基板４２０および第３の半導体基板４３０のそれぞれの平面図を示す。
図１０Ａと図１０Ｂとに示すように、第１の半導体基板４１０には、画素アレイ１００が形成される。第２の半導体基板４２０には、第１変換回路１０、第２変換回路２０、第１ランプ信号発生回路３０、第２ランプ信号発生回路４０、第１バッファ回路５１、第２バッファ回路５２、第３バッファ回路５３、第４バッファ回路５４、第１ランプ線６０、第２ランプ線７０、および、ロジック回路４２１が形成される。第３の半導体基板４３０には、メモリ４３１が形成される。言い換えると、第１の半導体基板４１０は、画素アレイ１００を含む。第２の半導体基板４２０は、第１変換回路１０、第２変換回路２０、第１ランプ信号発生回路３０、第２ランプ信号発生回路４０、第１バッファ回路５１、第２バッファ回路５２、第３バッファ回路５３、第４バッファ回路５４、第１ランプ線６０、第２ランプ線７０、および、ロジック回路４２１を含む。第３の半導体基板４３０は、メモリ４３１を含む。また、ロジック回路４２１は、平面視において第１変換回路１０と第２変換回路２０との間に位置していてもよい。
ロジック回路４２１は、第１変換回路１０により変換されたデジタル信号と、第２変換回路２０により変換回路により変換されたデジタル信号とを用いた処理を行う。ロジック回路４２１が行う処理には、例えば、撮像された画像を補正する画像処理やノイズを低減する処理が含まれていてもよく、撮像された画像から特定の情報を抽出する処理が含まれていてもよい。
メモリ４３１は、例えば、第１変換回路１０により変換されたデジタル信号と、第２変換回路２０により変換回路により変換されたデジタル信号とを記憶するフレームメモリである。第３の半導体基板４３０は、例えば、メモリ４３１の代わりに、または、メモリ４３１に加えて、ＣＮＮ（Convolutional Neural Network）を利用したＡＩ（Artificial Intelligence）処理を行うロジック回路を含んでもよい。
上記構成の撮像装置１Ａは、ロジック回路４２１において、大規模な処理を実現することができる。このため、撮像装置１Ａは、高画質な画像を出力することができる。
（実施の形態３）
実施の形態１に係る撮像装置１および実施の形態２に係る撮像装置１Ａは、デジタルビデオカメラ、デジタルスチルカメラ等のカメラにおける、撮像デバイス（画像入力装置）として適用可能である。
以下、実施の形態１に係る撮像装置１を撮像デバイスとして適用する実施の形態３に係るカメラについて説明する。
図１１は、実施の形態３に係るカメラ５００の構成を示すブロック図である。実施の形態１に係る撮像装置１と同様の構成要素は同じ符号で示し説明を省略する。
図１１に示すように、カメラ５００は、撮像装置１と、レンズ５１０と、カメラ信号処理回路５２０と、システムコントローラ５３０とを備える。
レンズ５１０は、撮像装置１の画素アレイ１００に外部からの光を集光する。
カメラ信号処理回路５２０は、撮像装置１からの出力信号に対して信号処理を行い、画像又はデータを外部に出力する。
システムコントローラ５３０は、撮像装置１とカメラ信号処理回路５２０とを制御する。
上記構成のカメラ５００によると、撮像装置１を撮像デバイスとして適用することで、撮像デバイスにおけるＡＤ変換ゲインのばらつきが抑制されるため、画像特性の良好なカメラを実現することができる。
（補足）
以上のように、本出願において開示する技術の例示として、実施の形態１〜実施の形態３について説明した。しかしながら、本開示による技術は、これらに限定されず、本開示の趣旨を逸脱しない限り、適宜、変更、置き換え、付加、省略等を行った実施の形態にも適用可能である。
本開示に係る撮像装置は、医療用カメラ、監視用カメラ、車載用カメラ、測距カメラなどに広く適用できる。
１、１Ａ、１００１、２００１ 撮像装置
１０ 第１変換回路
１１、２１ 入力端子
２０ 第２変換回路
３０ 第１ランプ信号発生回路
３１、４１ 出力端子
４０ 第２ランプ信号発生回路
５１ 第１バッファ回路
５２ 第２バッファ回路
５３ 第３バッファ回路
５４ 第４バッファ回路
６０、１０６０、２０６０ 第１ランプ線
６０ａ、７０ａ 第１配線
６０ｂ、７０ｂ 第２配線
６０ｃ、７０ｃ 第３配線
６０ｄ、７０ｄ 第４配線
６０ｅ、７０ｅ 第５配線
７０、１０７０、２０７０ 第２ランプ線
８０ 第１列ＡＤ変換回路
９０ 第２列ＡＤ変換回路
１００、１１００ 画素アレイ
１１０ ＮＭＯＳトランジスタ
１２０ 電流源
１３０ ランプ線
２１０、２２０ バッファ回路
２１１、２２１ キャパシタ
２３０ コンパレータ
２３１ カウンタ
３０１ 第１シールド
３０２ 第２シールド
３０３ 第３シールド
３０４ 第４シールド
４１０ 第１の半導体基板
４２０ 第２の半導体基板
４２１ ロジック回路
４３０ 第３の半導体基板
４３１ メモリ
５００ カメラ
５１０ レンズ
５２０ カメラ信号処理装置
５３０ システムコントローラ
１０３０、１０３１、１０４０、１０４１、２０３０、２０４０ ＤＡＣ
１０６１ 第３ランプ線
１０７１ 第４ランプ線

Claims (16)

  1. 複数の画素が２次元に配列された画素アレイと、
    前記複数の画素のうち第１グループの画素からのアナログ信号をデジタル信号に変換する第１変換回路と、
    前記第１変換回路から離れた位置に配置され、前記複数の画素のうち第２グループの画素からのアナログ信号をデジタル信号に変換する第２変換回路と、
    前記第２変換回路よりも前記第１変換回路に近い位置に配置され、前記第１変換回路および前記第２変換回路に第１ランプ信号を供給する第１ランプ信号発生回路と、
    一端が前記第１ランプ信号発生回路の出力端子に接続され、前記一端から他端に向けて前記第１変換回路の入力端子から遠ざかるように延びる部分を含む第１接続線と、
    一端が前記第１接続線の前記他端に接続され、他端が前記第１変換回路の前記入力端子に接続され、前記一端から他端に向けて前記第１変換回路の前記入力端子に近づくように延びる部分を含む第２接続線と、
    を備える、
    撮像装置。
  2. 平面視において前記第１接続線と前記第２接続線との間に位置する第１シールドをさらに備える、
    請求項１に記載の撮像装置。
  3. 一端が前記第１接続線の前記他端に接続され、他端が前記第２変換回路の入力端子に接続される第３接続線をさらに備える、
    請求項１または請求項２に記載の撮像装置。
  4. 平面視において前記第１接続線と前記第３接続線との間に位置する第２シールドをさらに備える、
    請求項３に記載の撮像装置。
  5. 平面視において前記第１接続線、前記第２接続線、および前記第３接続線に重なる第３シールドをさらに備える、
    請求項３または請求項４に記載の撮像装置。
  6. 一端が前記第１ランプ信号発生回路の前記出力端子に接続され、他端が前記第２変換回路の入力端子に接続される第３接続線をさらに備える、
    請求項１に記載の撮像装置。
  7. 前記第２接続線の長さは、前記第３接続線の長さと等しい、
    請求項３に記載の撮像装置。
  8. 前記第３接続線の長さは、前記第１接続線および前記第２接続線の合計の長さと等しい、
    請求項６に記載の撮像装置。
  9. 前記第１ランプ信号発生回路の前記出力端子から前記第１変換回路の前記入力端子までの電気経路の長さは、前記第１ランプ信号発生回路の前記出力端子から前記第２変換回路の入力端子までの電気経路の長さと等しい、
    請求項１に記載の撮像装置。
  10. 前記第１ランプ信号発生回路と前記第１変換回路との間に接続された第１バッファ回路と、
    前記第１ランプ信号発生回路と前記第２変換回路との間に接続された第２バッファ回路と、
    をさらに備える、
    請求項１から請求項９のいずれか１項に記載の撮像装置。
  11. 前記第１変換回路および前記第２変換回路に第２ランプ信号を供給する第２ランプ信号発生回路をさらに備え、
    前記第１ランプ信号および前記第２ランプ信号は合成されて前記第１変換回路および前記第２変換回路のそれぞれに入力される、
    請求項１から請求項１０のいずれか１項に記載の撮像装置。
  12. 第１の半導体基板と、
    前記第１の半導体基板に積層される第２の半導体基板と、
    を備え、
    前記第１の半導体基板は、前記画素アレイを含み、
    前記第２の半導体基板は、前記第１変換回路、前記第２変換回路、および前記第１ランプ信号発生回路を含む、
    請求項１から請求項１１のいずれか１項に記載の撮像装置。
  13. 前記第１変換回路により変換されたデジタル信号と、前記第２変換回路により変換されたデジタル信号とを用いた処理を行うロジック回路をさらに備え、
    前記第２の半導体基板は、前記ロジック回路を含み、
    前記ロジック回路は、平面視において前記第１変換回路と前記第２変換回路との間に位置する、
    請求項１２に記載の撮像装置。
  14. 前記画素アレイは、平面視において前記第１変換回路と前記第２変換回路との間に位置する、
    請求項１から請求項１３のいずれか１項に記載の撮像装置。
  15. 複数の画素が２次元に配列された画素アレイと、
    前記複数の画素のうち第１グループの画素からのアナログ信号をデジタル信号に変換する第１変換回路と、
    前記第１変換回路から離れた位置に配置され、前記複数の画素のうち第２グループの画素からのアナログ信号をデジタル信号に変換する第２変換回路と、
    前記第２変換回路よりも前記第１変換回路に近い位置に配置され、前記第１変換回路および前記第２変換回路に第１ランプ信号を供給する第１ランプ信号発生回路と、
    を備え、
    前記第１ランプ信号発生回路の出力端子から前記第１変換回路の入力端子までの電気経路の長さは、前記第１ランプ信号発生回路の前記出力端子から前記第２変換回路の入力端子までの電気経路の長さと等しい、
    撮像装置。
  16. 請求項１から請求項１５のいずれか１項に記載の撮像装置と、
    前記画素アレイに外部の光を集光するレンズと、
    を備える、
    カメラ。
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