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JP2019193122A - 出力バッファー回路、発振器、電子機器及び移動体 - Google Patents

出力バッファー回路、発振器、電子機器及び移動体 Download PDF

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Abstract

【課題】出力信号の立ち上がり時間や立ち下がり時間の調整が容易な出力バッファー回路を提供すること。【解決手段】出力ノードと、Ｐ型トランジスターと、Ｎ型トランジスターと、前記Ｐ型トランジスター及び前記Ｎ型トランジスターの一方のドレインと前記出力ノードとの間の信号経路内に設けられた第１の可変抵抗回路と、を備えた、出力バッファー回路。【選択図】図１

Description

本発明は、出力バッファー回路、発振器、電子機器及び移動体に関する。
特許文献１には、複数のＭＯＳＦＥＴ回路を並列に有し、発振出力生成回路からの信号が入力される出力回路を備え、選択されていないＭＯＳＦＥＴ回路の出力をハイインピーダンスとする発振回路が記載されている。この出力回路によれば、負荷のドライブ能力を変更し、出力信号の立ち上がり時間や立ち下がり時間等の出力特性を調整することができる。
特開２０１２−２５７１８３号公報
しかしながら、特許文献１に記載の出力回路では、出力特性がＭＯＳＦＥＴを駆動する前段の回路の出力波形の影響を受けるため、当該前段の回路の駆動能力も調整する必要が生じる。すなわち、特許文献１に記載の出力回路では、複雑で多重的な調整が必要となるという課題があった。
本発明に係る出力バッファー回路の一態様は、
出力ノードと、
Ｐ型トランジスターと、
Ｎ型トランジスターと、
前記Ｐ型トランジスター及び前記Ｎ型トランジスターの一方のドレインと前記出力ノードとの間の信号経路内に設けられた第１の可変抵抗回路と、
を備える。
前記出力バッファー回路の一態様において、
前記第１の可変抵抗回路は、
第１の抵抗と、第２の抵抗と、前記第２の抵抗に直列に接続された第１のスイッチ回路と、を含み、
前記第１の抵抗と、前記第２の抵抗及び前記第１のスイッチ回路とが、並列に接続されていてもよい。
前記出力バッファー回路の一態様は、
前記第１のスイッチ回路は、第１のトランジスターを含み、
前記第２の抵抗は、
前記第１のトランジスターと前記出力ノードとの間の信号経路内に設けられていてもよい。
前記出力バッファー回路の一態様は、
前記Ｐ型トランジスター及び前記Ｎ型トランジスターの他方のドレインと前記出力ノードとの間の信号経路内に設けられた第２の可変抵抗回路を備えてもよい。
前記出力バッファー回路の一態様において、
前記第２の可変抵抗回路は、
第３の抵抗と、第４の抵抗と、前記第４の抵抗に直列に接続された第２のスイッチ回路と、を含み、
前記第３の抵抗と、前記第４の抵抗及び前記第２のスイッチ回路とが、並列に接続されていてもよい。
前記出力バッファー回路の一態様において、
前記第２のスイッチ回路は、第２のトランジスターを含み、
前記第４の抵抗は、
前記第２のトランジスターと前記出力ノードとの間の信号経路内に設けられていてもよい。
本発明に係る発振器の一態様は、
前記出力バッファー回路の一態様と、
前記出力バッファー回路に入力される信号の元となる発振信号を出力する発振回路と、を備える。
本発明に係る電子機器の一態様は、
前記出力バッファー回路の一態様を備えている。
本発明に係る移動体の一態様は、
前記出力バッファー回路の一態様を備えている。
本実施形態の出力バッファー回路の構成を示す図。 可変抵抗回路の構成例を示す図。 出力バッファー回路の出力信号の波形の一例を示す図。 出力バッファー回路の出力信号の波形の他の一例を示す図。 可変抵抗回路の他の構成例を示す図。 比較例の出力バッファー回路の構成を示す図。 比較例の出力バッファー回路の等価回路の一例を示す図。 本実施形態の出力バッファー回路の等価回路の一例を示す図。 本実施形態の発振器の機能ブロック図。 本実施形態の電子機器の機能ブロック図。 本実施形態の電子機器の外観の一例を示す図。 本実施形態の移動体の一例を示す図。
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
１．出力バッファー回路
１−１．出力バッファー回路の構成
図１は、本実施形態の出力バッファー回路１の構成を示す図である。図１に示すように、本実施形態の出力バッファー回路１は、Ｐチャンネル型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）であるＰ型トランジスター１０、Ｎチャンネル型のＭＯＳＦＥＴであるＮ型トランジスター２０、２つの可変抵抗回路３０，４０及び抵抗５０を備えている。
Ｐ型トランジスター１０は、ソースに電源電圧ＶＤＤが供給され、ゲートには、出力バッファー回路１の入力信号ＰＩＮとしてプリバッファー２の出力信号が供給される。入力信号ＰＩＮがローレベルのとき、Ｐ型トランジスター１０は、ソースとドレインとが導通し、ドレインが電源電圧ＶＤＤとほぼ等しい電圧となる。また、入力信号ＰＩＮがハイレベルのとき、Ｐ型トランジスター１０は、ソースとドレインとが非導通となり、ドレインがハイインピーダンスとなる。
Ｎ型トランジスター２０は、ソースにグラウンド電圧ＶＳＳが供給され、ゲートには、出力バッファー回路１の入力信号ＮＩＮとしてプリバッファー３の出力信号が供給される。入力信号ＮＩＮがハイレベルのとき、Ｎ型トランジスター２０は、ソースとドレインとが導通し、ドレインがグラウンド電圧ＶＳＳとほぼ等しい電圧となる。また、入力信号ＮＩＮがローレベルのとき、Ｎ型トランジスター２０は、ソースとドレインとが非導通となり、ドレインがハイインピーダンスとなる。
可変抵抗回路３０は、Ｐ型トランジスター１０のドレインと出力バッファー回路１の出力ノードＮ２との間の信号経路内に設けられている。具体的には、可変抵抗回路３０は、Ｐ型トランジスター１０のドレインと出力バッファー回路１の内部ノードＮ１との間に電気的に接続されている。可変抵抗回路３０は、制御回路４から供給される制御信号に応じて抵抗値が変化する。
可変抵抗回路４０は、Ｎ型トランジスター２０のドレインと出力ノードＮ２との間の信号経路内に設けられている。具体的には、可変抵抗回路４０は、Ｎ型トランジスター２０のドレインと内部ノードＮ１との間に電気的に接続されている。可変抵抗回路４０は、制御回路４から供給される制御信号に応じて抵抗値が変化する。
抵抗５０は、内部ノードＮ１と出力ノードＮ２との間に電気的に接続されている。
負荷容量５は、出力バッファー回路１の出力ノードＮ２に接続される後段の回路のゲート容量や寄生容量等である。可変抵抗回路３０の抵抗値及び可変抵抗回路４０の抵抗値を固定した場合、負荷容量５が大きいほど、出力バッファー回路１の出力信号ＯＵＴ（すなわち、出力ノードＮ２から出力される信号）の立ち上がり時間や立ち下がり時間が長くなる。なお、出力信号ＯＵＴの立ち上がり時間とは、例えば、出力信号ＯＵＴの電圧が、電源電圧ＶＤＤとグラウンド電圧ＶＳＳとの差の１０％から９０％まで上昇するのに要する時間である。また、出力信号ＯＵＴの立ち下がり時間とは、例えば、出力信号ＯＵＴの電圧が、電源電圧ＶＤＤとグラウンド電圧ＶＳＳとの差の９０％から１０％まで低下するのに要する時間である。
１−２．可変抵抗回路の構成
図２は、可変抵抗回路３０，４０の構成例を示す図である。なお、図２では、可変抵抗回路３０，４０のみならず、図１に示した各構成要素も図示されており、当該各構成要素には図１と同じ符号が付されている。
図２の例では、可変抵抗回路３０は、ｎ−１個のスイッチ回路３１−２〜３１−ｎと、ｎ個の抵抗３２−１〜３２−ｎと、を含む。
スイッチ回路３１−ｉ（ｉは２〜ｎの各々）は、抵抗３２−ｉに直列に接続されている。そして、可変抵抗回路３０は、抵抗３２−１と、抵抗３２−ｉ及びスイッチ回路３１−ｉとが、並列に接続されている。
スイッチ回路３１−ｉは、制御回路４から供給される制御信号ＳＰｉに応じて開閉する。スイッチ回路３１−ｉが閉じるとＰ型トランジスター１０のドレインと抵抗３２−ｉの一端とが電気的に接続され、スイッチ回路３１−ｉが開くとＰ型トランジスター１０のドレインと抵抗３２−ｉの一端とが電気的に遮断される。
図２の例では、スイッチ回路３１−ｉは、Ｐ型トランジスター３３−ｉを含む。そして、抵抗３２−ｉは、Ｐ型トランジスター３３−ｉと出力ノードＮ２との間の信号経路内に設けられている。具体的には、抵抗３２−ｉは、一端がＰ型トランジスター３３−ｉのドレインと電気的に接続され、他端が内部ノードＮ１と電気的に接続されている。Ｐ型トランジスター３３−ｉのゲートには制御信号ＳＰｉが供給され、制御信号ＳＰｉがローレベルのとき、Ｐ型トランジスター３３−ｉのソースとドレインとが導通し、Ｐ型トランジスター１０のドレインと抵抗３２−ｉの一端とが電気的に接続される。また、制御信号ＳＰｉがハイレベルのとき、Ｐ型トランジスター３３−ｉのソースとドレインとが非導通となり、Ｐ型トランジスター１０のドレインと抵抗３２−ｉの一端とが電気的に遮断される。
また、抵抗３２−１は、Ｐ型トランジスター１０のドレインと内部ノードＮ１との間に電気的に接続されている。
このように構成された可変抵抗回路３０は、制御回路４から供給されるｎ−１個の制御信号ＳＰ２〜ＳＰｎの論理レベルに応じて抵抗値ＲＤＰが変化する。そして、可変抵抗回路３０の抵抗値ＲＤＰが大きいほど、Ｐ型トランジスター１０のオン抵抗の抵抗値ＲＰ、抵抗値ＲＤＰ及び抵抗５０の抵抗値ＲＳの和が大きくなり、抵抗値ＲＰ、抵抗値ＲＤＰ及び抵抗値ＲＳの和と負荷容量５の容量値ＣＬとの積で計算される時定数ＲＣＰが大きくなる。その結果、図３に示すように、出力信号ＯＵＴの波形の立ち上がりが緩やかになり、立ち上がり時間Ｔｒが長くなる。また、可変抵抗回路３０の抵抗値ＲＤＰが小さいほど、抵抗値ＲＰ、抵抗値ＲＤＰ及び抵抗値ＲＳの和が小さくなり、時定数ＲＣＰが小さくなる。その結果、図４に示すように、出力信号ＯＵＴの波形の立ち上がりが急峻になり、立ち上がり時間Ｔｒが短くなる。
可変抵抗回路４０は、ｎ−１個のスイッチ回路４１−２〜４１−ｎと、ｎ個の抵抗４２−１〜４２−ｎと、を含む。
スイッチ回路４１−ｊ（ｊは２〜ｎの各々）は、抵抗４２−ｊに直列に接続されている。そして、可変抵抗回路４０は、抵抗４２−１と、抵抗４２−ｊ及びスイッチ回路４１−ｊとが、並列に接続されている。
スイッチ回路４１−ｊは、制御回路４から供給される制御信号ＳＮｉに応じて開閉する。スイッチ回路４１−ｊが閉じるとＮ型トランジスター２０のドレインと抵抗４２−ｊの一端とが電気的に接続され、スイッチ回路４１−ｊが開くとＮ型トランジスター２０のドレインと抵抗４２−ｊの一端とが電気的に遮断される。
図２の例では、スイッチ回路４１−ｊは、Ｎ型トランジスター４３−ｊを含む。そして、抵抗４２−ｊは、Ｎ型トランジスター４３−ｊと出力ノードＮ２との間の信号経路内に設けられている。具体的には、抵抗４２−ｊは、一端がＮ型トランジスター４３−ｊのドレインと電気的に接続され、他端が内部ノードＮ１と電気的に接続されている。Ｎ型トランジスター４３−ｊのゲートには制御信号ＳＮｊが供給され、制御信号ＳＮｊがハイレベルのとき、Ｎ型トランジスター４３−ｊのソースとドレインとが導通し、Ｎ型トランジスター２０のドレインと抵抗４２−ｊの一端とが電気的に接続される。また、制御信号ＳＮｊがローレベルのとき、Ｎ型トランジスター４３−ｊのソースとドレインとが非導通となり、Ｎ型トランジスター２０のドレインと抵抗４２−ｊの一端とが電気的に遮断される。
また、抵抗４２−１は、Ｎ型トランジスター２０のドレインと内部ノードＮ１との間に電気的に接続されている。
このように構成された可変抵抗回路４０は、制御回路４から供給されるｎ−１個の制御信号ＳＮ２〜ＳＮｎの論理レベルに応じて抵抗値ＲＤＮが変化する。そして、可変抵抗回路４０の抵抗値ＲＤＮが大きいほど、Ｎ型トランジスター２０のオン抵抗の抵抗値ＲＮ、抵抗値ＲＤＮ及び抵抗値ＲＳの和が大きくなり、抵抗値ＲＮ、抵抗値ＲＤＮ及び抵抗値ＲＳの和と容量値ＣＬとの積で計算される時定数ＲＣＮが大きくなる。その結果、図３に示すように、出力信号ＯＵＴの波形の立ち下がりが緩やかになり、立ち下がり時間Ｔｆが長くなる。また、可変抵抗回路４０の抵抗値ＲＤＮが小さいほど、抵抗値ＲＮ、抵抗値ＲＤＮ及び抵抗値ＲＳの和が小さくなり、時定数ＲＣＮが小さくなる。その結果、図４に示すように、出力信号ＯＵＴの波形の立ち下がりが急峻になり、立ち下がり時間Ｔｆが短くなる。
なお、図２において、可変抵抗回路３０は、本発明の「第１の可変抵抗回路」の一例である。また、抵抗３２−１は、本発明の「第１の抵抗」の一例であり、抵抗３２−２〜３２−ｎは、それぞれ、本発明の「第２の抵抗」の一例である。また、スイッチ回路３１−２〜３１−ｎは、それぞれ、本発明の「第１のスイッチ回路」の一例であり、Ｐ型トランジスター３３−２〜３３−ｎは、それぞれ、本発明の「第１のトランジスター」の一例である。また、可変抵抗回路４０は、本発明の「第２の可変抵抗回路」の一例である。また、抵抗４２−１は、本発明の「第３の抵抗」の一例であり、抵抗４２−２〜４２−ｎは、それぞれ、本発明の「第４の抵抗」の一例である。また、スイッチ回路４１−２〜４１−ｎは、それぞれ、本発明の「第２のスイッチ回路」の一例であり、Ｎ型トランジスター４３−２〜４３−ｎは、それぞれ、本発明の「第２のトランジスター」の一例である。
あるいは、可変抵抗回路４０は、本発明の「第１の可変抵抗回路」の他の一例である。また、抵抗４２−１は、本発明の「第１の抵抗」の他の一例であり、抵抗４２−２〜４２−ｎは、それぞれ、本発明の「第２の抵抗」の他の一例である。また、スイッチ回路４１−２〜４１−ｎは、それぞれ、本発明の「第１のスイッチ回路」の他の一例であり、Ｎ型トランジスター４３−２〜４３−ｎは、それぞれ、本発明の「第１のトランジスター」の他の一例である。また、可変抵抗回路３０は、本発明の「第２の可変抵抗回路」の他の一例である。また、抵抗３２−１は、本発明の「第３の抵抗」の他の一例であり、抵抗３２−２〜３２−ｎは、それぞれ、本発明の「第４の抵抗」の他の一例である。また、スイッチ回路３１−２〜３１−ｎは、それぞれ、本発明の「第２のスイッチ回路」の他の一例であり、Ｐ型トランジスター３３−２〜３３−ｎは、それぞれ、本発明の「第２のトランジスター」の他の一例である。
図５は、可変抵抗回路３０，４０の他の構成例を示す図である。なお、図５において、図２と同じ構成要素には同じ符号が付されており、以下の図５の説明において図２と重複する説明を省略する。
図５の例では、可変抵抗回路３０は、ｎ個のスイッチ回路３１−１〜３１−ｎとｎ個の抵抗３２−１〜３２−ｎとを含む。図２の例と同様、ｎ−１個のスイッチ回路３１−２〜３１−ｎは、それぞれＰ型トランジスター３３−２〜３３−ｎを含み、ｎ−１個のＰ型トランジスター３３−２〜３３−ｎ及びｎ−１個の抵抗３２−２〜３２−ｎの接続関係は図２の例と同じである。
図５の例では、可変抵抗回路３０にスイッチ回路３１−１がさらに設けられている点が図２の例と異なる。スイッチ回路３１−１は、抵抗３２−１に直列に接続されている。ス
イッチ回路３１−１は、制御回路４から供給される制御信号ＳＰ１に応じて開閉する。スイッチ回路３１−１が閉じるとＰ型トランジスター１０のドレインと抵抗３２−１の一端とが電気的に接続され、スイッチ回路３１−１が開くとＰ型トランジスター１０のドレインと抵抗３２−１の一端とが電気的に遮断される。
図５の例では、スイッチ回路３１−１は、Ｐ型トランジスター３３−１を含む。抵抗３２−１は、一端がＰ型トランジスター３３−１のドレインと電気的に接続され、他端が内部ノードＮ１と電気的に接続されている。Ｐ型トランジスター３３−１のゲートには制御信号ＳＰ１が供給され、制御信号ＳＰ１がローレベルのとき、Ｐ型トランジスター３３−１のソースとドレインとが導通し、Ｐ型トランジスター１０のドレインと抵抗３２−１の一端とが電気的に接続される。また、制御信号ＳＰ１がハイレベルのとき、Ｐ型トランジスター３３−１のソースとドレインとが非導通となり、Ｐ型トランジスター１０のドレインと抵抗３２−１の一端とが電気的に遮断される。
このように構成された可変抵抗回路３０は、制御回路４から供給されるｎ個の制御信号ＳＰ１〜ＳＰｎの論理レベルに応じて抵抗値ＲＤＰが変化する。そして、可変抵抗回路３０の抵抗値ＲＤＰが大きいほど、Ｐ型トランジスター１０のオン抵抗の抵抗値ＲＰ、抵抗値ＲＤＰ及び抵抗５０の抵抗値ＲＳの和が大きくなり、抵抗値ＲＰ、抵抗値ＲＤＰ及び抵抗値ＲＳの和と負荷容量５の容量値ＣＬとの積で計算される時定数ＲＣＰが大きくなる。その結果、図３に示すように、出力信号ＯＵＴの波形の立ち上がりが緩やかになり、立ち上がり時間Ｔｒが長くなる。また、可変抵抗回路３０の抵抗値ＲＤＰが小さいほど、抵抗値ＲＰ、抵抗値ＲＤＰ及び抵抗値ＲＳの和が小さくなり、時定数ＲＣＰが小さくなる。その結果、図４に示すように、出力信号ＯＵＴの波形の立ち上がりが急峻になり、立ち上がり時間Ｔｒが短くなる。
可変抵抗回路４０は、ｎ個のスイッチ回路４１−１〜４１−ｎとｎ個の抵抗４２−１〜４２−ｎとを含む。図２の例と同様、ｎ−１個のスイッチ回路４１−２〜４１−ｎは、それぞれＮ型トランジスター４３−２〜４３−ｎを含み、ｎ−１個のＮ型トランジスター４３−２〜４３−ｎ及びｎ−１個の抵抗４２−２〜４２−ｎの接続関係は図２の例と同じである。
図５の例では、可変抵抗回路４０にスイッチ回路４１−１がさらに設けられている点が図２の例と異なる。スイッチ回路４１−１は、抵抗４２−１に直列に接続されている。スイッチ回路４１−１は、制御回路４から供給される制御信号ＳＮ１に応じて開閉する。スイッチ回路４１−１が閉じるとＮ型トランジスター２０のドレインと抵抗４２−１の一端とが電気的に接続され、スイッチ回路４１−１が開くとＮ型トランジスター２０のドレインと抵抗４２−１の一端とが電気的に遮断される。
図５の例では、スイッチ回路４１−１は、Ｎ型トランジスター４３−１を含む。抵抗４２−１は、一端がＮ型トランジスター４３−１のドレインと電気的に接続され、他端が内部ノードＮ１と電気的に接続されている。Ｎ型トランジスター４３−１のゲートには制御信号ＳＮ１が供給され、制御信号ＳＮ１がハイレベルのとき、Ｎ型トランジスター４３−１のソースとドレインとが導通し、Ｎ型トランジスター２０のドレインと抵抗４２−１の一端とが電気的に接続される。また、制御信号ＳＮ１がローレベルのとき、Ｎ型トランジスター４３−１のソースとドレインとが非導通となり、Ｎ型トランジスター２０のドレインと抵抗４２−１の一端とが電気的に遮断される。
このように構成された可変抵抗回路４０は、制御回路４から供給されるｎ個の制御信号ＳＮ１〜ＳＮｎの論理レベルに応じて抵抗値ＲＤＮが変化する。そして、可変抵抗回路４０の抵抗値ＲＤＮが大きいほど、Ｎ型トランジスター２０のオン抵抗の抵抗値ＲＮ、抵抗
値ＲＤＮ及び抵抗値ＲＳの和が大きくなり、抵抗値ＲＮ、抵抗値ＲＤＮ及び抵抗値ＲＳの和と容量値ＣＬとの積で計算される時定数ＲＣＮが大きくなる。その結果、図３に示すように、出力信号ＯＵＴの波形の立ち下がりが緩やかになり、立ち下がり時間Ｔｆが長くなる。また、可変抵抗回路４０の抵抗値ＲＤＮが小さいほど、抵抗値ＲＮ、抵抗値ＲＤＮ及び抵抗値ＲＳの和が小さくなり、時定数ＲＣＮが小さくなる。その結果、図４に示すように、出力信号ＯＵＴの波形の立ち下がりが急峻になり、立ち下がり時間Ｔｆが短くなる。
１−３．作用効果
次に、従来の出力バッファー回路を比較例に挙げ、本実施形態の出力バッファー回路１の作用効果について説明する。
図６は、比較例の出力バッファー回路の構成を示す図である。図６に示すように、比較例の出力バッファー回路１０１は、ｎ個のＰ型トランジスター１１０−１〜１１０−ｎ、ｎ個のＮ型トランジスター１２０−１〜１２０−ｎ、ｎ個のＰ型トランジスター１３３−１〜１３３−ｎ、ｎ個のＮ型トランジスター１４３−１〜１４３−ｎ及び抵抗１５０を備えている。
Ｐ型トランジスター１３３−ｉ（ｉは１〜ｎの各々）は、ソースに電源電圧ＶＤＤが供給され、ゲートには制御回路１０４から制御信号ＳＰｉが供給され、ドレインはＰ型トランジスター１１０−ｉのソースと電気的に接続されている。制御信号ＳＰｉがローレベルのとき、Ｐ型トランジスター１３３−ｉは、ソースとドレインとが導通し、ドレインが電源電圧ＶＤＤとほぼ等しい電圧となる。また、制御信号ＳＰｉがハイレベルのとき、Ｐ型トランジスター１３３−ｉは、ソースとドレインとが非導通となり、ドレインがハイインピーダンスとなる。
Ｐ型トランジスター１１０−ｉは、ゲートに、出力バッファー回路１０１の入力信号ＰＩＮとしてプリバッファー１０２の出力信号が供給され、ソースがＰ型トランジスター１３３−ｉのドレインと電気的に接続され、ドレインが出力バッファー回路１０１の内部ノードＮ１１と電気的に接続されている。入力信号ＰＩＮがローレベルのとき、Ｐ型トランジスター１１０−ｉは、ソースとドレインとが導通する。また、入力信号ＰＩＮがハイレベルのとき、Ｐ型トランジスター１１０−ｉは、ソースとドレインとが非導通となる。
Ｎ型トランジスター１４３−ｊ（ｊは１〜ｎの各々）は、ソースにグラウンド電圧ＶＳＳが供給され、ゲートには制御回路１０４から制御信号ＳＮｉが供給され、ドレインはＮ型トランジスター１２０−ｊのソースと電気的に接続されている。制御信号ＳＮｊがハイレベルのとき、Ｎ型トランジスター１４３−ｊは、ソースとドレインとが導通し、ドレインがグラウンド電圧ＶＳＳとほぼ等しい電圧となる。また、制御信号ＳＮｊがローレベルのとき、Ｎ型トランジスター１４３−ｊは、ソースとドレインとが非導通となり、ドレインがハイインピーダンスとなる。
Ｎ型トランジスター１２０−ｊは、ゲートに、出力バッファー回路１０１の入力信号ＮＩＮとしてプリバッファー１０３の出力信号が供給され、ソースがＮ型トランジスター１４３−ｊのドレインと電気的に接続され、ドレインが内部ノードＮ１１と電気的に接続されている。入力信号ＮＩＮがハイレベルのとき、Ｎ型トランジスター１２０−ｊは、ソースとドレインとが導通する。また、入力信号ＮＩＮがハイレベルのとき、Ｎ型トランジスター１２０−ｊは、ソースとドレインとが非導通となる。
抵抗１５０は、内部ノードＮ１１と出力バッファー回路１０１の出力ノードＮ１２との間に電気的に接続されている。
負荷容量１０５は、出力バッファー回路１０１の出力ノードＮ１２に接続される後段の回路のゲート容量や寄生容量等である。
このように構成された比較例の出力バッファー回路１０１では、制御回路１０４から供給されるｎ個の制御信号ＳＰ１〜ＳＰｎの論理レベルに応じて、Ｐ型トランジスター１１０−１〜１１０−ｎのうち、電源電圧ＶＤＤを出力する電源と内部ノードＮ１との間に並列に接続されるＰ型トランジスターの数が変化する。そして、電源と内部ノードＮ１との間に並列に接続されるＰ型トランジスターの数が少ないほど、入力信号ＰＩＮがハイレベルからローレベルに変化する時に電源から内部ノードＮ１へと流れる電流が小さくなる。その結果、出力バッファー回路１０１の出力信号ＯＵＴの波形の立ち上がりが緩やかになり、立ち上がり時間Ｔｒが長くなる。また、電源と内部ノードＮ１との間に並列に接続されるＰ型トランジスターの数が多いほど、入力信号ＰＩＮがハイレベルからローレベルに変化する時に電源から内部ノードＮ１へと流れる電流が大きくなる。その結果、出力バッファー回路１０１の出力信号ＯＵＴの波形の立ち上がりが急峻になり、立ち上がり時間Ｔｒが短くなる。
また、比較例の出力バッファー回路１０１では、制御回路１０４から供給されるｎ個の制御信号ＳＮ１〜ＳＮｎの論理レベルに応じて、Ｎ型トランジスター１２０−１〜１２０−ｎのうち、内部ノードＮ１とグラウンドとの間に並列に接続されるＮ型トランジスターの数が変化する。そして、内部ノードＮ１とグラウンドとの間に並列に接続されるＮ型トランジスターの数が少ないほど、入力信号ＮＩＮがローレベルからハイレベルに変化する時に内部ノードＮ１からグラウンドへと流れる電流が小さくなる。その結果、出力バッファー回路１０１の出力信号ＯＵＴの波形の立ち下がりが緩やかになり、立ち下がり時間Ｔｆが長くなる。また、内部ノードＮ１とグラウンドとの間に並列に接続されるＮ型トランジスターの数が多いほど、入力信号ＮＩＮがローレベルからハイレベルに変化する時に内部ノードＮ１からグラウンドへと流れる電流が大きくなる。その結果、出力バッファー回路１０１の出力信号ＯＵＴの波形の立ち下がりが急峻になり、立ち下がり時間Ｔｆが短くなる。
ここで、電源と内部ノードＮ１との間に並列に接続されるＰ型トランジスターの数が変化すると、入力信号ＰＩＮがハイレベルからローレベルに変化する時にプリバッファー１０２が駆動する必要があるＰ型トランジスターの数が変化する。同様に、内部ノードＮ１とグラウンドとの間に並列に接続されるＮ型トランジスターの数が変化すると、入力信号ＮＩＮがローレベルからハイレベルに変化する時にプリバッファー１０３が駆動する必要があるＮ型トランジスターの数が変化する。このように、比較例の出力バッファー回路１０１では、プリバッファー１０２が駆動するＰ型トランジスターの数を変えることで、出力信号ＯＵＴの立ち上がり時間Ｔｒを変化させ、プリバッファー１０３が駆動するＮ型トランジスターの数を変えることで、出力信号ＯＵＴの立ち下がり時間Ｔｆを変化させる。したがって、仮に、プリバッファー１０２，１０３の駆動能力が一定であると、出力信号ＯＵＴの立ち上がり時間Ｔｒや立ち下がり時間Ｔｆを所望の時間とすることが難しい場合がある。そのため、例えば、制御信号ＳＰ１〜ＳＰｎに応じて、電源と内部ノードＮ１との間に並列に接続されるＰ型トランジスターの数が多いほど、プリバッファー１０２の駆動能力を大きくするような調整が必要となる。同様に、制御信号ＳＮ１〜ＳＮｎに応じて、内部ノードＮ１とグラウンドとの間に並列に接続されるＮ型トランジスターの数が多いほど、プリバッファー１０３の駆動能力を大きくするような調整が必要となる。すなわち、比較例の出力バッファー回路１０１では、出力信号ＯＵＴの立ち上がり時間Ｔｒや立ち下がり時間Ｔｆを所望の時間とするためには、複雑で多重的な調整が必要である。
これに対して、本実施形態の出力バッファー回路１では、プリバッファー２は常にＰ型トランジスター１０のみを駆動し、プリバッファー３は常にＮ型トランジスター２０のみ
を駆動するので、プリバッファー２，３の駆動能力の調整が不要である。したがって、本実施形態の出力バッファー回路１によれば、出力信号ＯＵＴの立ち上がり時間Ｔｒや立ち下がり時間Ｔｆを所望の時間とするための調整が容易である。
また、本実施形態の出力バッファー回路１によれば、比較例の出力バッファー回路１０１よりも、電源からグラウンドへと流れる貫通電流を低減させることができる。出力バッファー回路１による貫通電流の低減効果について図７及び図８を用いて説明する。図７は、図６に示した比較例の出力バッファー回路１０１において、制御信号ＳＰ１がローレベル、制御信号ＳＰ２〜ＳＰｎがハイレベル、制御信号ＳＮ１がハイレベル、且つ、制御信号ＳＮ２〜ＳＮｎがローレベルである場合の等価回路を示す図である。また、図８は、図２に示した出力バッファー回路１において、制御信号ＳＰ２〜ＳＰｎがハイレベル、且つ、制御信号ＳＮ２〜ＳＮｎがローレベルである場合の等価回路を示す図である。また、図８は、図５に示した出力バッファー回路１において、制御信号ＳＰ１がローレベル、制御信号ＳＰ２〜ＳＰｎがハイレベル、制御信号ＳＮ１がハイレベル、且つ、制御信号ＳＮ２〜ＳＮｎがローレベルである場合の等価回路を示す図でもある。
図７において、ＲＰ１はＰ型トランジスター１１０−１のオン抵抗の値であり、ＲＰ２はＰ型トランジスター１３３−１のオン抵抗の値である。また、ＲＮ１はＮ型トランジスター１２０−１のオン抵抗の値であり、ＲＮ２はＮ型トランジスター１４３−１のオン抵抗の値である。出力バッファー回路１０１では、入力信号ＰＩＮの論理レベルが変化する期間と入力信号ＮＩＮの論理レベルが変化する期間とが重なった場合、入力信号ＰＩＮがローレベルであり、且つ、入力信号ＮＩＮがハイレベルである時に、電源からグラウンドへと貫通電流Ｉ１＝（ＶＤＤ−ＶＳＳ）／（ＲＰ１＋ＲＰ２＋ＲＮ１＋ＲＮ２）が流れる。電源と出力ノードＮ１２との間の抵抗値、及び、グラウンドと出力ノードＮ１２との間の抵抗値がともに７０Ωになるように設計する場合、ＲＰ１＝ＲＰ２＝ＲＮ１＝ＲＮ２＝２０Ωとすると、ＲＳ＝３０Ωである。したがって、ＶＤＤ＝３．３Ｖ、ＶＳＳ＝０Ｖとすると、Ｉ１＝４１．２５ｍＡである。
図８において、ＲＰはＰ型トランジスター１０のオン抵抗の値であり、ＲＤＰは可変抵抗回路３０の抵抗値である。また、ＲＮはＮ型トランジスター２０のオン抵抗の値であり、ＲＤＮは可変抵抗回路４０の抵抗値である。出力バッファー回路１では、入力信号ＰＩＮの論理レベルが変化する期間と入力信号ＮＩＮの論理レベルが変化する期間とが重なった場合、入力信号ＰＩＮがローレベルであり、且つ、入力信号ＮＩＮがハイレベルである時に、電源からグラウンドへと貫通電流Ｉ２＝（ＶＤＤ−ＶＳＳ）／（ＲＰ＋ＲＤＰ＋ＲＮ＋ＲＤＮ）が流れる。電源と出力ノードＮ２との間の抵抗値、及び、グラウンドと出力ノードＮ２との間の抵抗値がともに７０Ωになるように設計する場合、ＲＰ＝ＲＮ＝２０Ωとすると、例えば、ＲＤＰ＝ＲＤＮ＝４０Ω、ＲＳ＝１０Ωとすることができる。したがって、ＶＤＤ＝３．３Ｖ、ＶＳＳ＝０Ｖとすると、Ｉ２＝２７．５ｍＡである。すなわち、本実施形態の出力バッファー回路１によれば、貫通電流Ｉ２を比較例の出力バッファー回路１０１における貫通電流Ｉ１よりも小さくすることができる。
また、図７に示した出力バッファー回路１０１では、出力ノードＮ１２からの静電気に対してＰ型トランジスター１１０−１〜１１０−ｎやＮ型トランジスター１２０−１〜１２０−ｎを保護する静電気保護抵抗は、抵抗１５０のみである。上記の例では、この静電保護抵抗の値はＲＳ＝３０Ωである。これに対して、図８に示した出力バッファー回路１では、出力ノードＮ２からの静電気に対して、Ｐ型トランジスター１０を保護する静電気保護抵抗は抵抗５０及び可変抵抗回路３０であり、Ｎ型トランジスター２０を保護する静電気保護抵抗は抵抗５０及び可変抵抗回路４０である。この静電保護抵抗の値はＲＳ＋ＲＤＰ＝ＲＳ＋ＲＤＮ＝５０Ωである。すなわち、本実施形態の出力バッファー回路１によれば、比較例の出力バッファー回路１０１よりも静電気保護抵抗の値を大きくすることが
できる。
また、図５に示した出力バッファー回路１では、抵抗３２−ｉ（ｉは１〜ｎの各々）がＰ型トランジスター３３−ｉと出力ノードＮ２との間の信号経路内に設けられているため、抵抗５０及び抵抗３２−ｉがＰ型トランジスター３３−ｉを保護する保護抵抗として機能する。また、抵抗４２−ｊ（ｊは１〜ｎの各々）がＮ型トランジスター４３−ｊと出力ノードＮ２との間の信号経路内に設けられているため、抵抗５０及び抵抗４２−ｊがＮ型トランジスター４３−ｊを保護する保護抵抗として機能する。図２に示した出力バッファー回路１でも同様である。
なお、図２に示した出力バッファー回路１では、Ｐ型トランジスター１０のドレインは、抵抗３２−１及び抵抗５０を介して出力ノードＮ２と電気的に接続されているので、Ｐ型トランジスター３３−２〜３３−ｎの少なくとも１つが故障して非導通状態に固定された場合でも、入力信号ＰＩＮがハイレベルの時にローレベルの出力信号ＯＵＴを出力することができる。同様に、図２に示した出力バッファー回路１では、Ｎ型トランジスター２０のドレインは、抵抗４２−１及び抵抗５０を介して出力ノードＮ２と電気的に接続されているので、Ｎ型トランジスター４３−２〜４３−ｎの少なくとも１つが故障して非導通状態に固定された場合でも、入力信号ＰＩＮがローレベルの時にハイレベルの出力信号ＯＵＴを出力することができる。
１−４．変形例
上記実施形態の出力バッファー回路１は、可変抵抗回路３０及び可変抵抗回路４０を含んでいるが、出力信号ＯＵＴの立ち上がり時間の調整が不要であれば、可変抵抗回路３０を抵抗値が固定された抵抗に置き換えてもよい。同様に、上記実施形態の出力バッファー回路１において、出力信号ＯＵＴの立ち下がり時間の調整が不要であれば、可変抵抗回路４０を抵抗値が固定された抵抗に置き換えてもよい。
２．発振器
図９は、本実施形態の発振器２００の機能ブロック図である。図９に示すように、本実施形態の発振器２００は、振動子２０１と集積回路装置２０２とを含んで構成されている。
振動子２０１としては、例えば、水晶振動子、ＳＡＷ（Surface Acoustic Wave）共振素子、その他の圧電振動素子やＭＥＭＳ（Micro Electro Mechanical Systems）振動子などを用いることができる。
本実施形態では、集積回路装置２０２は、１チップの集積回路（ＩＣ：Integrated Circuit）として構成されており、Ｔ＿ＸＧ端子、Ｔ＿ＸＤ端子、Ｔ＿ＳＣＬ端子、Ｔ＿ＳＤＡ端子、Ｔ＿ＯＥ端子、Ｔ＿ＶＤＤ端子、Ｔ＿ＶＳＳ端子及びＴ＿ＯＵＴ端子を備えている。集積回路装置２０２は、基準電圧回路２１０、電圧レギュレーター２２０、発振回路２３０、分周回路２４０、出力回路２５０、制御回路２６０及び不揮発メモリー２７０を含む。なお、集積回路装置２０２は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。
集積回路装置２０２の各回路はＴ＿ＶＳＳ端子を介して供給されるグラウンド電圧ＶＳＳ（例えば０Ｖ）を基準として動作する。
基準電圧回路２１０は、Ｔ＿ＶＤＤ端子を介して供給される電源電圧ＶＤＤから基準電圧ＶＲＥＦを生成し、電圧レギュレーター２２０に出力する。例えば、基準電圧回路２１０は、半導体のバンドギャップを利用したバンドギャップリファレンス回路等で実現され
る。
電圧レギュレーター２２０は、電源電圧ＶＤＤと基準電圧ＶＲＥＦとに基づいて電源電圧ＬＶＤＤを生成する。電圧レギュレーター２２０が生成した電圧は、発振回路２３０及び分周回路２４０の電源電圧となる。
発振回路２３０は、Ｔ＿ＸＧ端子を介して振動子２０１の一端と接続され、Ｔ＿ＸＤ端子を介して振動子２０１の他端と接続されている。発振回路２３０は、Ｔ＿ＸＧ端子を介して入力される振動子２０１の出力信号を増幅し、増幅した信号を、Ｔ＿ＸＤ端子を介して振動子２０１にフィードバックすることで、振動子２０１を発振させる。発振回路２３０は、温度補償機能や周波数変換機能を有していてもよい。例えば、発振回路２３０は、フラクショナルＮ−ＰＬＬ回路を用いて、振動子２０１の出力信号を増幅した信号を、制御回路２６０からの制御信号に応じた分周比に応じて周波数変換して出力してもよい。この発振回路２３０は、後述する出力バッファー回路２５３に入力される信号の元となる発振信号を出力する。発振回路２３０は、制御回路２６０からの制御信号に基づいて動作が制御される。
分周回路２４０は、発振回路２３０から出力される発振信号を、制御回路２６０からの制御信号に応じた分周比で分周したクロック信号ＣＫ１を出力する。クロック信号ＣＫ１の振幅は、電源電圧ＬＶＤＤとグラウンド電圧ＶＳＳとの差にほぼ等しい。
出力回路２５０は、レベルシフター２５１、プリバッファー回路２５２及び出力バッファー回路２５３を含む。
レベルシフター２５１は、クロック信号ＣＫ１を、その振幅が電源電圧ＶＤＤとグラウンド電圧ＶＳＳとの差にほぼ等しくなるように変換したクロック信号ＣＫ２を出力する。レベルシフター２５１は、制御回路２６０からの制御信号に基づいて動作が制御される。
プリバッファー回路２５２は、電源電圧ＶＤＤで動作し、クロック信号ＣＫ２に基づいて、出力バッファー回路２５３の入力信号ＰＩＮ，ＮＩＮを生成する。例えば、プリバッファー回路２５２は、クロック信号ＣＫ２がハイレベルのときはともにローレベルの入力信号ＰＩＮ，ＮＩＮを出力し、クロック信号ＣＫ２がローレベルのときはともにハイレベルの入力信号ＰＩＮ，ＮＩＮを出力する。プリバッファー回路２５２は、制御回路２６０からの制御信号に基づいて動作が制御される。
出力バッファー回路２５３は、電源電圧ＶＤＤで動作し、入力信号ＰＩＮ，ＮＩＮに基づいて出力信号ＯＵＴを生成する。出力信号ＯＵＴの立ち上がり時間や立ち下がり時間は、制御回路２６０からの制御信号に基づいて変化する。出力信号ＯＵＴは、Ｔ＿ＯＵＴ端子から発振器２００の外部に出力される。出力バッファー回路２５３として、上記実施形態の出力バッファー回路１が適用される。
制御回路２６０は、Ｉ２Ｃ（Inter-Integrated Circuit）バス対応のインターフェース回路（不図示）を有しており、不図示の外部装置からＴ＿ＳＣＬ端子を介して入力されるシリアルクロック信号に同期してＴ＿ＳＤＡ端子を介して入力されるシリアルデータ信号を受け取り、受け取ったシリアルデータに従って各種のデータを不揮発メモリー２７０に記憶する。そして、制御回路２６０は、不揮発メモリー２７０に記憶された各種のデータに基づいて、各制御信号を生成する。
また、制御回路２６０は、不図示の外部装置からＴ＿ＯＥ端子を介して入力される出力イネーブル信号ＯＥがハイレベルのときは、レベルシフター２５１を動作させるとともに
、プリバッファー回路２５２がクロック信号ＣＫ２に応じた入力信号ＰＩＮ，ＮＩＮを出力するように制御する。また、制御回路２６０は、出力イネーブル信号ＯＥがローレベルのときは、レベルシフター２５１を停止させるとともに、プリバッファー回路２５２がハイレベルの入力信号ＰＩＮ及びローレベルの入力信号ＮＩＮを出力するように制御する。入力信号ＰＩＮがハイレベルであり、且つ、入力信号ＮＩＮがローレベルのときは、出力バッファー回路２５３の不図示のＰ型トランジスター及びＮ型トランジスターがともにオフし、Ｔ＿ＯＵＴ端子がハイインピーダンスとなる。
なお、制御回路２６０が有するインターフェース回路は、Ｉ２Ｃバス対応のインターフェース回路に限らず、例えば、ＳＰＩ（Serial Peripheral Interface）バス対応のインターフェース回路等であってもよい。
以上に説明した本実施形態の発振器２００によれば、出力バッファー回路２５３として上記実施形態の出力バッファー回路１を適用することにより、プリバッファー回路２５２の駆動能力の調整が不要であるので、出力信号ＯＵＴの立ち上がり時間や立ち下がり時間の調整が容易である。また、本実施形態の発振器２００によれば、出力バッファー回路２５３として上記実施形態の出力バッファー回路１を適用することにより、出力バッファー回路２５３において電源からグラウンドへと流れる貫通電流が低減されるので、消費電力を低減させることができる。また、本実施形態の発振器２００によれば、出力バッファー回路２５３として上記実施形態の出力バッファー回路１を適用することにより、Ｔ＿ＯＵＴ端子からの静電気に対する静電気保護抵抗の抵抗値を大きくすることができる。
３．電子機器
図１０は、本実施形態の電子機器の構成の一例を示す機能ブロック図である。また、図１１は、本実施形態の電子機器の一例であるスマートフォンの外観の一例を示す図である。
本実施形態の電子機器３００は、発振器３１０、ＣＰＵ（Central Processing Unit）３２０、操作部３３０、ＲＯＭ（Read Only Memory）３４０、ＲＡＭ（Random Access Memory）３５０、通信部３６０、表示部３７０を含んで構成されている。なお、本実施形態の電子機器は、図１０の構成要素（各部）の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。
発振器３１０は、振動子３１１と集積回路装置３１２とを備えている。集積回路装置３１２は、振動子３１１を発振させて発振信号を発生させる。この発振信号は発振器３１０の外部端子からＣＰＵ３２０に出力される。集積回路装置３１２は、不図示の出力バッファー回路を有しており、振動子３１１から出力される発振信号に基づく出力信号を当該出力バッファー回路から出力する。
ＣＰＵ３２０（処理部）は、ＲＯＭ３４０等に記憶されているプログラムに従い、発振器３１０から出力される信号をクロック信号として各種の計算処理や制御処理を行う処理部である。具体的には、ＣＰＵ３２０は、操作部３３０からの操作信号に応じた各種の処理、外部装置とデータ通信を行うために通信部３６０を制御する処理、表示部３７０に各種の情報を表示させるための表示信号を送信する処理等を行う。
操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号をＣＰＵ３２０に出力する。
ＲＯＭ３４０は、ＣＰＵ３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶する記憶部である。
ＲＡＭ３５０は、ＣＰＵ３２０の作業領域として用いられ、ＲＯＭ３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、ＣＰＵ３２０が各種プログラムに従って実行した演算結果等を一時的に記憶する記憶部である。
通信部３６０は、ＣＰＵ３２０と外部装置との間のデータ通信を成立させるための各種制御を行う。
表示部３７０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、ＣＰＵ３２０から入力される表示信号に基づいて各種の情報を表示する。表示部３７０には操作部３３０として機能するタッチパネルが設けられていてもよい。
本実施形態の電子機器３００によれば、発振器３１０の集積回路装置３１２が備える出力バッファー回路として例えば上述した実施形態の出力バッファー回路１を適用することにより、当該出力バッファー回路を駆動する不図示のプリバッファー回路の駆動能力の調整が不要であるので、発振器３１０の出力信号の立ち上がり時間や立ち下がり時間の調整が容易である。
このような電子機器３００としては種々の電子機器が考えられ、例えば、パーソナルコンピューター（例えば、モバイル型パーソナルコンピューター、ラップトップ型パーソナルコンピューター、タブレット型パーソナルコンピューター）、スマートフォンや携帯電話機などの移動体端末、ディジタルカメラ、インクジェット式吐出装置（例えば、インクジェットプリンター）、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳（通信機能付も含む）、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ端末、医療機器（例えば電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡）、魚群探知機、各種測定機器、計器類（例えば、車両、航空機、船舶の計器類）、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、ＰＤＲ（歩行者位置方位計測）等が挙げられる。
４．移動体
図１２は、本実施形態の移動体の一例を示す図（上面図）である。図１２に示す移動体４００は、発振器４１０、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種の制御を行うコントローラー４２０，４３０，４４０、バッテリー４５０、バックアップ用バッテリー４６０を含んで構成されている。なお、本実施形態の移動体は、図１２の構成要素（各部）の一部を省略し、あるいは、他の構成要素を付加した構成としてもよい。
発振器４１０は、不図示の集積回路装置と振動子とを備えており、集積回路装置は振動子を発振させて発振信号を発生させる。集積回路装置は、不図示の出力バッファー回路を有しており、振動子から出力される発振信号に基づく出力信号を当該出力バッファー回路から出力する。この出力信号は発振器４１０の外部端子からコントローラー４２０，４３０，４４０に供給され、例えばクロック信号として用いられる。
バッテリー４５０は、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給する。バックアップ用バッテリー４６０は、バッテリー４５０の出力電圧が閾値よりも低下した時、発振器４１０及びコントローラー４２０，４３０，４４０に電力を供給
する。
発振器４１０の集積回路装置が備える出力バッファー回路として例えば上述した実施形態の出力バッファー回路１を適用することにより、当該出力バッファー回路を駆動する不図示のプリバッファー回路の駆動能力の調整が不要であるので、発振器４１０の出力信号の立ち上がり時間や立ち下がり時間の調整が容易であり、信頼性の高い移動体を実現することができる。
このような移動体４００としては種々の移動体が考えられ、例えば、自動車（電気自動車も含む）、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。
本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。
本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。
１…出力バッファー回路、２，３…プリバッファー、４…制御回路、５…負荷容量、１０…Ｐ型トランジスター、２０…Ｎ型トランジスター、３０…可変抵抗回路、３１−１〜３１−ｎ…スイッチ回路、３２−１〜３２−ｎ…抵抗、３３−１〜３３−ｎ…Ｐ型トランジスター、４０…可変抵抗回路、４１−１〜４１−ｎ…スイッチ回路、４２−１〜４２−ｎ…抵抗、４３−１〜４３−ｎ…Ｎ型トランジスター、５０…抵抗、１０１…出力バッファー回路、１０２，１０３…プリバッファー、１０４…制御回路、１０５…負荷容量、１１０−１〜１１０−ｎ…Ｐ型トランジスター、１２０−１〜１２０−ｎ…Ｎ型トランジスター、１３３−１〜１３３−ｎ…Ｐ型トランジスター、１４３−１〜１４３−ｎ…Ｎ型トランジスター、１５０…抵抗、２００…発振器、２０１…振動子、２０２…集積回路装置、２１０…基準電圧回路、２２０…電圧レギュレーター、２３０…発振回路、２４０…分周回路、２５０…出力回路、２５１…レベルシフター、２５２…プリバッファー回路、２５３…出力バッファー回路、２６０…制御回路、２７０…不揮発メモリー、３００…電子機器、３１０…発振器、３１１…振動子、３１２…集積回路装置、３２０…ＣＰＵ、３３０…操作部、３４０…ＲＯＭ、３５０…ＲＡＭ、３６０…通信部、３７０…表示部、４００…移動体、４１０…発振器、４２０，４３０，４４０…コントローラー、４５０…バッテリー、４６０…バックアップ用バッテリー

Claims (9)

  1. 出力ノードと、
    Ｐ型トランジスターと、
    Ｎ型トランジスターと、
    前記Ｐ型トランジスター及び前記Ｎ型トランジスターの一方のドレインと前記出力ノードとの間の信号経路内に設けられた第１の可変抵抗回路と、
    を備えた、出力バッファー回路。
  2. 前記第１の可変抵抗回路は、
    第１の抵抗と、第２の抵抗と、前記第２の抵抗に直列に接続された第１のスイッチ回路と、を含み、
    前記第１の抵抗と、前記第２の抵抗及び前記第１のスイッチ回路とが、並列に接続されている、請求項１に記載の出力バッファー回路。
  3. 前記第１のスイッチ回路は、第１のトランジスターを含み、
    前記第２の抵抗は、
    前記第１のトランジスターと前記出力ノードとの間の信号経路内に設けられている、請求項２に記載の出力バッファー回路。
  4. 前記Ｐ型トランジスター及び前記Ｎ型トランジスターの他方のドレインと前記出力ノードとの間の信号経路内に設けられた第２の可変抵抗回路を備えた、請求項１乃至３のいずれか１項に記載の出力バッファー回路。
  5. 前記第２の可変抵抗回路は、
    第３の抵抗と、第４の抵抗と、前記第４の抵抗に直列に接続された第２のスイッチ回路と、を含み、
    前記第３の抵抗と、前記第４の抵抗及び前記第２のスイッチ回路とが、並列に接続されている、請求項４に記載の出力バッファー回路。
  6. 前記第２のスイッチ回路は、第２のトランジスターを含み、
    前記第４の抵抗は、
    前記第２のトランジスターと前記出力ノードとの間の信号経路内に設けられている、請求項５に記載の出力バッファー回路。
  7. 請求項１乃至６のいずれか１項に記載の出力バッファー回路と、
    前記出力バッファー回路に入力される信号の元となる発振信号を出力する発振回路と、を備えた、発振器。
  8. 請求項１乃至６のいずれか１項に記載の出力バッファー回路を備えた、電子機器。
  9. 請求項１乃至６のいずれか１項に記載の出力バッファー回路を備えた、移動体。
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