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JP2019186926A - 組み合わせローパス・ハイパス段間回路を備えたハイブリッド電力増幅器回路またはシステムおよびその動作方法 - Google Patents

組み合わせローパス・ハイパス段間回路を備えたハイブリッド電力増幅器回路またはシステムおよびその動作方法 Download PDF

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Abstract

【課題】ハイブリッド電力増幅器回路、モジュールまたはシステム、およびそれらを動作させる方法を提供する。【解決手段】ハイブリッド電力増幅器回路は、前段増幅デバイスと、最終段増幅デバイスと、前段増幅デバイスと最終段増幅デバイスとを少なくとも間接的に結合する中間回路とを含む。中間回路はローパス回路およびハイパス回路を含み、ハイブリッド電力増幅器回路は基本周波数における第１信号成分を増幅するように構成される。少なくとも部分的に中間回路に起因して、基本周波数の倍数である高調波周波数における第２信号成分の位相がシフトされる。【選択図】図２

Description

本開示は、電気回路およびシステムならびにその動作方法に関し、より具体的には、電気回路またはシステムがドハティ電力増幅器などの電力増幅器として機能するそのような電気回路、システムおよび方法に関する。
高効率な電力増幅器（ＰＡ）設計はますます、無線通信システムの不可欠な部分になりつつある。セルラー基地局市場は、第５世代（５Ｇ）通信に適していると予想される窒化ガリウム（ＧａＮ）ベースのＲＦ製品にゆっくりと移行している。ゲイン、出力電力、直線性、ＤＣ−ＲＦ変換効率などの最終段ＰＡ性能特性の改良は、現在も厳しい大規模多入力多出力（ＭＩＭＯ）５Ｇ要件の範囲内で研究者にとっての焦点となっている。
一般に、ＧａＮデバイスは、ゲートおよびドレインのＩ−Ｖ（電流−電圧）波形を注意深く最適化することによって、それ自体が高効率に向いている。ＧａＮ ＰＡ設計は、ＧａＮ ＰＡによって採用されるＧａＮデバイスのゲートまたはドレインノードにおいて第二次高調波周波数（すなわち「２ｆ０」）の短絡終端（または他の場合には非短絡終端）をしばしば提示する。
なお、異なるモードおよび異なる周波数帯における可変インピーダンス整合および可変高調波終端について、特許文献１に記載されている。
米国特許第９，６０２，０６３号明細書
しかし、デバイスの外部寄生成分により、このような終端方法では、最適なＰＡ性能を達成できないというボトルネックが生じる可能性がある。また、デバイス技術のプロセス変動は、部品間のばらつきをもたらす可能性があり、それは最適な高調波終端に関して変動性を生じる可能性がある。それゆえ、産業用途については、ＰＡ性能を十分に利用して生産環境における収率を最大にするための同調性を可能にすることが望ましい。
少なくともこれらの理由から、したがって、上記の懸念のうちのいずれか１つまたは複数、または１つ以上の他の懸念に対して改良を達成することができる１つ以上の改良された回路、システム、または方法、特に１つ以上の改良されたＰＡ回路、ＰＡシステム、またはＰＡ方法を開発することができれば有利であろう。
上述した課題を解決するために、請求項１に記載の発明は、ハイブリッド電力増幅器回路であって、前段増幅デバイスと、最終段増幅デバイスと、前段増幅デバイスと最終段増幅デバイスとを少なくとも間接的に結合する中間回路とを備え、中間回路は、ローパス回路とハイパス回路とを含み、ハイブリッド電力増幅器回路は、基本周波数における第１信号成分を増幅するように構成され、中間回路に少なくとも部分的に起因して、基本周波数の倍数である高調波周波数における第２信号成分の位相がシフトされることを要旨とする。
請求項１６に記載の発明は、ハイブリッド電力増幅器モジュールであって、基板と、少なくとも間接的に基板上に支持され、その上に少なくとも部分的に前段増幅回路が形成されている第１ダイと、少なくとも間接的に基板上に支持され、その上に少なくとも部分的に最終段増幅回路が形成されている第２ダイと、少なくとも間接的に基板上に支持され、少なくとも間接的に前段増幅デバイスと最終段増幅デバイスとを結合する中間回路とを備え、中間回路は、ローパス回路とハイパス回路とを含み、ハイブリッド電力増幅器回路は、基本周波数における第１信号成分を増幅するように構成され、中間回路に少なくとも部分的に起因して、基本周波数の倍数である高調波周波数における第２信号成分の位相がシフトされることを要旨とする。
請求項１９に記載の発明は、増幅を提供する方法であって、前段増幅デバイスと、最終段増幅デバイスと、前段増幅デバイスと最終段増幅デバイスとを少なくとも間接的に結合し、ローパス回路とハイパス回路とを含む中間回路とを有するハイブリッド電力増幅器モジュールを提供する工程と、前段増幅デバイスでＲＦ入力信号を受信する工程と、前段増幅デバイスによってＲＦ信号を増幅して、基本周波数における第１成分と基本周波数の倍数である高調波周波数における第２成分とを有する増幅ＲＦ信号を生成する工程と、最終段増幅デバイスに修正増幅ＲＦ信号を提供するように中間回路を介して増幅ＲＦ信号を修正する工程と、修正増幅ＲＦ信号をさらに増幅して、ＲＦ出力信号を生成する工程とを備え、増幅ＲＦ信号を修正する工程は、増幅ＲＦ信号の第２成分の位相をシフトする工程を含むことを要旨とする。
ハイブリッド電力増幅器（ＰＡ）回路を図示する概略図。 組み合わせローパス−ハイパスカスケード接続トポロジ、ならびにその回路のいくつかの動作特性を有する改良ハイブリッドＰＡ回路を一般的な形で図示する概略図。 概略形式で示されたその改良ハイブリッドＰＡ回路の他の部分に関して、図２の改良ハイブリッドＰＡ回路の中間回路に採用することができる例示的なローパス回路およびハイパス回路を図示する概略図。 図２の改良ハイブリッドＰＡ回路の中間回路にて採用することができる別のローパス回路および別のハイパス回路を示す概略図。 図２の改良ハイブリッドＰＡ回路の中間回路にて採用することができる別のローパス回路および別のハイパス回路を示す概略図。 図２の改良ハイブリッドＰＡ回路における図３のものなどのローパス回路およびハイパス回路が存在することによる例示的な動作効果を示すスミスチャートの一部を切り取った部分を示す図。 図２のものに係る改良ハイブリッドＰＡ回路の例である、組み合わせローパス−ハイパスカスケード接続トポロジを有する改良ハイブリッドＰＡ回路をより詳細に図示する概略図。 図７の改良ハイブリッドＰＡ回路の例示的な動作特性を図示する一対のスミスチャートを示す図。 改良ハイブリッドＰＡ回路の例示的な動作特性をさらに図示する４つの追加のスミスチャートおよび４つのグラフの組を示す図。 改良ハイブリッドＰＡ回路の例示的な動作特性を追加的に図示するさらなるスミスチャートおよび一対のグラフを示す図。 図２〜図１０のいずれかに係る上述したような組み合わせローパス−ハイパスカスケード接続トポロジを有する少なくとも１つの改良ハイブリッドＰＡ回路を特に採用するＲＦ増幅器デバイスの例の上面図。
最近、多入力多出力（ＭＩＭＯ）用途のためのフロントエンドモジュールを設計することに大きな焦点が当てられており、ＰＡデバイスのＲＦ送信性能を向上または増強させるために特別な努力が払われている。ＬＤＭＯＳ（横方向拡散金属酸化膜半導体）デバイスが最終段ＧａＮデバイスを駆動するのに役立つ１つの従来型のハイブリッドＰＡアーキテクチャは、他の設計と比較して特定の利点を提供するが、このアーキテクチャの実装に関しては様々な課題が存在し続けている。より具体的には、このアーキテクチャに存在するそのような課題の１つは、（ｉ）ＧａＮ入力端子で２ｆ０短絡を提示すること、および（ｉｉ）より低いリアクタンスでＬＤＭＯＳ出力端子での設計しやすい負荷インピーダンスを達成すること、の両方を満たす段間整合を有する設計を生み出すことが難しいことである。
図１を参照すると、前述のアーキテクチャを伴う例示的なハイブリッドＰＡ回路１００が示されている。ハイブリッドＰＡ回路１００は、前（または第１）段ＬＤＭＯＳデバイス１０２、最終段ＧａＮデバイス１０４、およびこれら２つのデバイスを結ぶ中間回路１０６を含む。回路１００は、前段ＬＤＭＯＳデバイス１０２が中間回路１０６を介して最終段ＧａＮデバイス１０４を駆動動作するように構成される。また、示すように、中間回路１０６は、第１回路部分１０８および第２回路部分１１０を含む。第１回路部分１０８は、ＬＤＭＯＳデバイス１０２の出力ポートである第１ノード１１２（例えば、ＬＤＭＯＳデバイスのドレイン端子）とＧａＮデバイス１０４の入力ポートである第２ノード１１４（例えば、ＧａＮデバイスのゲート端子）との間に結合されている。
より具体的には、示すように、本例示的実施形態では、第１回路部分１０８は、第１ノード１１２と第３ノード１２０との間に並列に結合された第１インダクタ１１６および第１抵抗器１１８と、第３ノード１２０と第４ノード１２４との間に結合された第１コンデンサ１２２と、第４ノード１２４と第５ノード１２８との間に結合された第２抵抗器１２６と、第５ノード１２６と第２ノード１１４との間に結合された第２インダクタ１３０とを含む。さらに、第１回路部分１０８はまた、それぞれ第３ノード１２０に結合された第３インダクタ１３２および第４インダクタ１３４、ならびに、第２コンデンサ１３６および第３コンデンサ１３８を含む。示すように、第３インダクタ１３２は、第３ノード１２０と第２コンデンサ１３６との間に結合され、第２コンデンサ１３６は次に、第３インダクタとグランド（すなわちグランド端子）１４０との間に結合される。第３インダクタ１３２と第２コンデンサ１３６との間のノード１３７は、ＤＣバイアス入力ポートとして機能することができる。また、第４インダクタ１３４は、第３ノード１２０と第３コンデンサ１３８との間に結合され、第３コンデンサ１３８は次に、第４インダクタとグランド１４０との間に結合される。さらに、第１回路部分１０８はまた、第５インダクタ１４２および第４コンデンサ１４４を含み、第５インダクタは、第４ノード１２４と第４コンデンサとの間に結合され、第４コンデンサは次に、第５インダクタとグランド１４０との間に結合される。
第２回路部分１１０に関しては、第１回路部分１０８とは対照的に、第２回路部分は、第１ノード１１２と第２ノード１１４とを結ばない。むしろ、第２回路部分１１０は、それぞれ第２ノード１１４とグランド１４０との間に結合された第３回路部分１４６および第４回路部分１４８を含む。示すように、第３回路部分１４６は、第３抵抗器１５０、第６インダクタ１５２、第７インダクタ１５４、および第５コンデンサ１５６を含み、第３抵抗器は、第２ノード１１４と第６インダクタとの間に結合され、第６インダクタは、その抵抗器と第７インダクタとの間に結合され、第７インダクタは、第６インダクタと第５コンデンサとの間に結合され、第５コンデンサ１５６は、第７インダクタとグランド１４０との間に結合される。さらに、第４回路部分１４８は、第８インダクタ１５８と第６コンデンサ１６０とを含み、第８インダクタ１５８は、第２ノード１１４と第６コンデンサとの間に結合され、第６コンデンサは、第８インダクタとグランド１４０との間に結合される。
第１回路部分１０８はまた、ＬＤＭＯＳデバイス１０２とＧａＮデバイス１０４との間で信号を伝達することに加えて、特に基本周波数（「ｆ０」）またはその付近の信号に関する整合、つまり、基本（周波数）帯域での整合を提供するように機能することを理解されたい。対照的に、（第２回路部分１１０の）第４回路部分１４８は、再び最終段ＧａＮデバイス１０４のトランジスタゲート端子であることができる第２ノード１１４で２ｆ０（再び第二次高調波周波数）の終端を提供するように特に機能する。さらに、（第２回路部分１１０の）第３回路部分１４６は、ＤＣバイアス入力ポートとして機能することができるノード１５７にて適用可能であるＤＣバイアスにより、最終段ＧａＮデバイス（トランジスタ）１０４のゲート端子である第２ノード１１４にＤＣバイアスを提供するように特に機能する。また、第３回路部分１４６は、２ｆ０終端で第４回路部分１４８を補助することができる。しかし、中間回路１０６、特にその第２回路部分１１０は、第２ノード１１４において２ｆ０終端を提供するが、この点に関する中間回路１０６の動作は理想的ではないかもしれない。逆に、２ｆ０終端が第２回路部分１１０によって適用されると、これは、基本インピーダンスに影響を与える傾向があり、それによって効率の低下を引き起こす。さらに、２ｆ０終端はまた、Ｑ値のより高い領域でも基本負荷に影響を与える。
さらに、第二次高調波ソース終端は、固定ボンドワイヤインダクタンスについての異なるキャパシタンス値に対して非常に低い同調性を有する。設計者は通常、ソースで固有平面にアクセスすることができないため、特にＧａＮデバイスの場合、入力非直線性に対処するために入力同調性が重要になる可能性があるので、これは、ハイブリッドＰＡ回路１００などの回路の実装時に問題になる可能性がある。図１の回路１００において、矢印１０７で表されるように、ＬＤＭＯＳデバイス１０２から中間回路１０６（および最終段ＧａＮデバイス１０４）に向かって内向きに見たときのインピーダンスの周波数応答は、特に、第２回路部分１１０が中間（段間）回路１０６に配置されるときに非常に分散的になり得る。さらに、中間回路１０６のインピーダンスのＱ値は、第２回路部分１１０が存在しない場合など、２ｆ０終端が設けられていない回路と比較してかなり高くなり得る。
したがって、ハイブリッドＰＡ回路１００などの回路は、多数の欠点のうちの任意の１つまたは複数に苛まれる可能性がある。例えば、回路は、基本整合（または基本周波数整合）に対するイミュニティを欠き得る。また、回路は、第二次高調波周波数（２ｆ０）または周波数帯域に関して比較的低い同調性を示し得る。さらに、回路は、第二次高調波周波数（２ｆ０）または周波数帯域における変動性について、基本周波数（ｆ０）において比較的高い分散を示し得る。また、この回路は、２ｆ０終端回路のため、整合についてより高いＱ値を示し得る。さらに、回路は、ＧａＮデバイス入力（例えば、ゲート入力）で比較的高い基本インピーダンス分散およびより低い２ｆ０同調性を示し得る。
本開示は、様々な回路、システム、および回路またはシステムの動作方法、特にハイブリッド電力増幅器（ＰＡ）回路、システム、およびそのような回路またはシステムの方法を包含し、その回路またはシステムは、前段または第１段デバイスと前段または第１段デバイスによって駆動される最終段デバイスとの間の組み合わせローパス−ハイパスカスケード接続トポロジを含む。本明細書に包含される少なくともいくつかの実施形態において、組み合わせローパス−ハイパスカスケード接続トポロジは、特に、シリコンドライバ段（またはドライバ）である少なくとも１つの前段または第１段デバイスとドライバによって駆動される最終段デバイスとを組み合わせて有するハイブリッドＰＡ回路の形態をとることができる。さらに、いくつかのこのような実施形態では、少なくとも１つの前段および最終段デバイスは、ローパスフィルタ回路およびハイパスフィルタ回路の両方を含む中間回路によって結ばれている。また、少なくともいくつかのこのような実施形態では、中間回路の一部が、例えば第１ダイ（または代わりに第２ダイ）上に配置され、および／またはそのダイの中に一体化された状態で、前段デバイスを第１ダイ上に設け、最終段デバイスを第２ダイ上に設けることができる。
さらに例えば、本明細書に包含されるいくつかの実施形態では、ハイブリッドＰＡ回路は、前段デバイスを構成するＬＤＭＯＳ（横方向拡散金属酸化膜半導体）デバイス、および駆動される最終段デバイスである窒化ガリウム（ＧａＮ）デバイスも含み、ＬＤＭＯＳデバイスは、ローパスフィルタ回路とハイパスフィルタ回路とを含む中間回路を介してＧａＮデバイスに結合されている。さらに、少なくともいくつかのこのような実施形態では、ローパスフィルタ回路は、単一のローパスフィルタセクションまたは複数のローパスフィルタセクションのネットワークを包含することができ、および／または、ハイパスフィルタ回路は、単一のハイパスフィルタセクションまたは複数のハイパスフィルタセクションのネットワークを包含することができる。このようなローパスおよびハイパスフィルタ回路は、少なくともいくつかの実施形態では、フロントエンドモジュールまたは回路内に高調波トラップを有するコンパクトな段間整合ネットワークとして機能することができる。
本明細書にまた包含されるさらなる実施形態では、デバイスまたは中間回路は他の形態をとることができる。例えば、最終段デバイスは、別のＩＩＩ−Ｖ族デバイス（例えば、ＧａＮ、ガリウムヒ素（ＧａＡｓ）、リン化ガリウム（ＧａＰ）、リン化インジウム（ＩｎＰ）、アンチモン化インジウム（ＩｎＳｂ）のいずれかから作られたデバイス）とすることができる。実際、本開示は、様々なＧａＡｓ、ＧａＮ、Ｓｉ−ＬＤＭＯＳ、もしくは他の半導体技術のいずれか、または様々な受動的フィルタネットワークのいずれかを採用するかまたはそれに基づく、様々な改良ハイブリッドＰＡ回路（またはシステム）設計を包含することを意図する。また、当然のことながら、上記タイプのデバイスは、化合物または関連する構成を包含することを意図しており、例えば、ＧａＮデバイスは、ＧａＮオンシリコンカーバイドデバイス、ＧａＮオンシリコンデバイスなどを包含することを意図している。
さらに、本明細書に包含される少なくともいくつかの実施形態では、改良ハイブリッドＰＡ回路は、組み合わせローパス−ハイパスカスケード接続トポロジとして機能する直列および並列ＬＣ共振回路を採用する。このような直列および並列ＬＣ共振回路は、基本周波数（ｆ０）、第二次高調波周波数（基本周波数の２倍、すなわち２ｆ０）、および／または場合によっては他の周波数（例えば、第三次高調波周波数（３ｆ０）、第四次高調波周波数（４ｆ０）などの、基本周波数に基づく他の高調波周波数）で共振するように構成される。実施形態に応じて、ボンドワイヤ、集中インダクタ、分布マイクロストリップラインまたはストリップライン、表面実装および／またはＭＩＭ（金属−絶縁体−金属）コンデンサなどの異なる形態の伝送線路を使用して共振回路を実装することもできる。様々なブロック（例えば、共振回路ブロック）を適切に組み合わせることによって、基本インピーダンスに大きな影響を及ぼすことなく、高次高調波（例えば、２ｆ０）を別々に最適化し得る。
このような組み合わせローパス−ハイパスカスケード接続トポロジを採用することによって、少なくともいくつかの実施形態では、ハイブリッドＰＡ回路は、少なくとも１つの前段デバイスと最終段デバイスとの間の段間整合を有利に達成し得る。少なくともいくつかの代替構成とは対照的に、少なくともいくつかの実施形態における組み合わせローパス−ハイパスカスケード接続トポロジを有するこのようなハイブリッドＰＡ回路は、有利には、最終段（例えばＧａＮ）デバイスのゲート端子における２ｆ０（第二次高調波周波数）位相の最適化に柔軟性をもたらし得、これは、ＰＡの効率向上に大きく貢献することができる。また、少なくともいくつかのこのような実施形態では、ローパスおよびハイパスフィルタリング回路の組み合わせは、基本インピーダンスがそれほど影響を受けないように２ｆ０を最適化することを可能にする。それにもかかわらず、２ｆ０位相を、フィルタネットワーク素子を最適化することによって独立して変化させ得、したがって、高調波終端を、ハイブリッドＰＡ回路のＲＦ性能を最適化するために変化させ得る。
さらにまた、少なくともいくつかの代替構成とは対照的に、少なくともいくつかの実施形態における組み合わせローパス−ハイパスカスケード接続トポロジを有するこのようなハイブリッドＰＡ回路は、より低いリアクタンスで、設計しやすいＬＤＭＯＳ負荷インピーダンスを有利に維持し得る。したがって、少なくともいくつかの実施形態では、組み合わせローパス−ハイパスカスケード接続トポロジを有するこのようなハイブリッドＰＡ回路は、第二次高調波同調の柔軟性を高め得るだけでなく、基本インピーダンス（例えば、回路の基本周波数であるｆ０に関するインピーダンス）に対する、いかなる（または実質的な）悪影響もなしにそうし得る。実際、少なくともいくつかの実施形態では、組み合わせローパス−ハイパスカスケード接続トポロジを有するこのようなハイブリッドＰＡ回路は、ＧａＮデバイスの入力をある範囲の高調波トラップで終端する際に柔軟性を提供し得、依然として設計しやすいＬＤＭＯＳ負荷インピーダンスを維持し得る。
図２を参照すると、本明細書に包含される例示的な一実施形態に係る、組み合わせローパス−ハイパスカスケード接続トポロジを有するハイブリッド電力増幅器（ＰＡ）回路２００を示すハイレベル概略ブロック図が提供されている。図示のように、回路２００は、前（または第１）段デバイス２０２、最終段デバイス２０４、およびこれら２つのデバイスを結ぶ中間回路構成（または中間回路）２０６を含む。中間回路２０６が、示すように直接的または少なくとも間接的に前段デバイス２０２と最終段デバイス２０４とを結合する場合、中間回路を段間回路構成または段間回路とも称することができる。本実施形態では、最終段デバイス２０４はＧａＮデバイスであり、前段デバイス２０２はシリコン（例えば、Ｓｉ−ＬＤＭＯＳ）デバイスである。それにもかかわらず、本開示はまた、例えば、その最終段デバイスが別のＩＩＩ−Ｖ族デバイス（例えば、ＧａＮ、ＧａＡｓ、ＧａＰ、ＩｎＰ、またはＩｎＳｂのいずれかから作られたデバイス）である実施形態を含む他の実施形態も包含することが意図される。
図示のように、最終段デバイス２０４は特に、最終段ＰＡトランジスタデバイス２０８ならびに入力事前整合回路２１０の両方を含む。他の実施形態では、入力事前整合回路は中間回路２０６の一部とみなすことができる。また、本実施形態では、前段デバイス２０２は、シリコンベースＰＡデバイスである。以下でさらに詳細に説明するように、少なくともいくつかの実施形態では、前段デバイス２０２単独、または破線ボックス２１１によって表されるような、場合によっては前段デバイス２０２と中間回路２０６の一部または全部の部分（場合によっては入力事前整合回路２１０の１つ以上の部分も含む）の両方を、シリコンダイ上に実装することができる。さらに、最終段デバイス２０４、または少なくともトランジスタデバイス２０８は、例えばＧａＮ（またはＧａＡｓまたは他のＩＩＩ−Ｖ族材料）ダイとすることができる追加のダイ上に実装され得、ＧａＮダイは例えば、ＧａＮオンシリコンを含むダイ、ＧａＮオンシリコンカーバイドを含むダイ等のいずれかを含むことができる。このようなダイの両方（すなわち、単独のあるいは場合によっては中間回路２０６の一部または全部の部分を伴う前段デバイス２０２に採用されるダイ、および最終段デバイス２０４またはその１つ以上の部分に採用されるダイの両方）を、パッケージデバイスとして、単独でまたは追加の回路を伴って一緒に実装することができる。
加えて以下にさらに詳細に記載されるように、本実施形態における中間回路２０６は、特にローパス回路２１２およびハイパス回路２１４を含む１つ以上の位相ネットワークを含む。さらに図示されるように、信号フローは、全般的に一連の矢印２１６，２１８，２２０，２２２および２２４で図示されるように回路２００を通って進む。より具体的には、本例示的実施形態では、ＲＦ入力信号とすることができる、矢印２１６で表される入力信号は、前段デバイス２０２によって受信される。前段デバイス２０２を介して行われる入力信号の増幅または他の処理時に、前段デバイスは、中間回路２０６による受信のために矢印２１８で表されるように修正された入力信号を提供する。前述のように、中間回路２０６は、場合によっては様々な異なる回路構成要素のうち、ローパス回路２１２およびハイパス回路２１４を含む。
ローパスおよびハイパス回路２１２，２１４を含む中間回路２０６によって矢印２１８で表される修正された入力信号を処理すると、中間回路は、最終段デバイス２０４、および特にその入力事前整合回路２１０による受信のために、矢印２２０で表される処理済み信号を出力する。入力事前整合回路２１０によって矢印２２０で表される受信された処理済み入力信号をさらに処理すると、入力事前整合回路は次に、トランジスタデバイス２０８による受信のために、矢印２２２で表されるさらなる処理済みの入力信号を提供する。トランジスタデバイス２０８は次に、矢印２２２で表されるさらなる処理済みの入力信号を増幅および／または別様に処理して、矢印２２４で表される出力信号を生成し、それはＲＦ出力信号となることができる。
中間回路２０６、ならびにそのローパス回路２１２およびハイパス回路２１４は、実施形態に応じて様々な形態をとることができる。さらに図３を参照すると、第１実施形態では、中間回路２０６、および特にローパス回路２１２とハイパス回路２１４との組み合わせは、回路３００の形態をとることができる。示すように、回路３００は、ローパス回路３０２およびハイパス回路３０４を含み、これらはそれぞれローパス回路２１２およびハイパス回路２１４にそれぞれ対応する。この例示的実施形態では、ローパス回路３０２は第１インダクタ３０６と第１コンデンサ３０８とを含み、ハイパス回路３０４は第２インダクタ３１０と第２コンデンサ３１２とを含む。さらに、ローパス回路３０２の第１インダクタ３０６は、入力ポート３１４と中間ノード３１６との間に結合され、中間ノード３１６でローパス回路３０２はハイパス回路３０４に結合される。さらに、第２コンデンサ３１２は、中間ノード３１６と出力端子３１８（電界効果トランジスタ（ＦＥＴ）の入力端子とみなすことができる）との間に結合される。加えて、ローパス回路３０２の第１コンデンサ３０８は、中間ノード３１６とグランド端子（またはグランド）３２０との間に結合され、またハイパス回路３０４の第２インダクタも、中間ノード３１６とグランド３２０との間に結合される。
回路３００は、約８００メガヘルツ（ＭＨｚ）から約６．０ギガヘルツ（ＧＨｚ）の範囲の基本動作周波数（ｆ０）で動作するように構成され得る。このような実施形態では、第１インダクタ３０６は、約ゼロ（０）ナノヘンリー（ｎＨ）から約５０ｎＨの範囲のインダクタンス値を有し、第１コンデンサ３０８は、約ゼロ（０）ピコファラッド（ｐＦ）から約５０ｐＦの範囲のキャパシタンス値を有し、第２インダクタ３１０は、約０ｎＨから約５０ｎＨの範囲のインダクタンス値を有し、第２コンデンサ３１２は、約０ｐＦから約５０ｐＦの範囲のキャパシタンス値を有する。他の実施形態では、回路３００は、より低いまたはより高い基本周波数で動作するように設計され得、様々なキャパシタンスおよびインダクタンス範囲は、より低いまたはより高い境界を有し得る。いずれにせよ、ローパス回路３０２は、基本周波数よりわずかに高い（例えば、基本周波数より約１％から最大約１０％高い）第１カットオフ周波数までのＲＦ信号エネルギーをノード３１６に送り、その第１カットオフ周波数より高いＲＦ信号エネルギーをグランド端子３２０に分岐させるように構成される。さらに、ハイパス回路３０４は、基本周波数よりわずかに低い（例えば、基本周波数より約１％から最大約１０％低い）第２カットオフ周波数のすぐ下の周波数のＲＦ信号エネルギーをグランド端子３２０に分岐させ、第２カットオフ周波数を上回るＲＦ信号エネルギーをノード３１８に送るように構成される。
図３の概略図は、いくつかの点で、図２の回路２００のさらなる簡略化バージョンを表すことを理解されたい。中間回路２０６の実施形態に応じて存在することができる構成要素のすべてを図示するのではなく、回路３００は、ローパス回路２１２の例示的実施形態（またはバージョン）であるローパス回路３０２、およびハイパス回路２１４の例示的実施形態（またはバージョン）であるハイパス回路３０４を単に含むだけである。それにもかかわらず、他の実施形態では、中間回路２０６は、回路３００に示されるものを上回り、それを超える追加の回路構成要素、または回路３００に示されるものの代わりの他の回路、例えば、図４、図５および図７に関して以下に説明される追加の構成要素を含むことができることを理解されたい。加えて、図３の概略図は、ソースインピーダンスまたは抵抗器３２２および負荷インピーダンスまたは抵抗器３２４によって図２の前段デバイス２０２および最終段デバイス２０４の存在を表し、これらはそれぞれ、入力端子３１４とグランド３２０との間および出力端子３１８とグランド３２０との間にそれぞれ結合される。前段デバイス２０２および最終段デバイス２０４の存在を表すこの方法にもかかわらず、実際には、上記の実際の（例えば、シリコン、ＧａＮ等）トランジスタデバイスが単独で、または追加の構成要素と組み合わせて、回路３００に対するこれらの位置に存在するであろうことを理解されたい。
他の実施形態では、中間回路２０６のローパス回路２１２およびハイパス回路２１４は、任意の様々な形態をとることができ、図３に示される回路３００の形態に限定される必要はないことを理解されたい。例えば、図４に示されるようないくつかの実施形態では、ローパス回路２１２は、図３に示すように単一のインダクタと単一のコンデンサとの組み合わせに限定される必要はなく、むしろ、互いに直列に結合されたいくつかのローパス回路３０２を含むネットワーク回路４００の形をとることができる。より具体的には、図４に示すように、ネットワーク回路４００は、例えば、インダクタ３０６およびコンデンサ３０８を含むローパス回路３０２のうちの第１のもの４０２、ならびにインダクタ３０６およびコンデンサ３０８を含むローパス回路３０２のうちの第２のもの４０４を含むことができる。
さらに、図示されるように、図４の実施形態では、ネットワーク回路４００は、図３の入力端子３１４および中間ノード（または端子）３１６にそれぞれ対応する入力端子４０６および中間端子４１０を含む。さらにこの実施形態では、ローパス回路３０２のうちの第１のもの４０２およびローパス回路３０２のうちの第２のもの４０４は、さらなるノード４０８で結合される。さらなるノード４０８は、ローパス回路３０２のうちの第１のもの４０２についての中間ノード３１６に対応すると考えることができ、ローパス回路３０２のうちの第２のもの４０４についての入力端子３１４に対応すると考えることができる。ネットワーク回路４００は、ローパス回路３０２のうちの２つを含むように示されているが、省略符号４１２で示すように、単に２つのローパス回路だけではなく、任意の数のローパス回路３０２を互いに直列に結合してローパス回路ネットワーク回路を形成することができる。このような実施形態では、連続するローパス回路３０２の各々は、先行するローパス回路の出力ポートに結合される、すなわちその先行するローパス回路のコンデンサとインダクタとを結ぶノードに結合される入力端子を有するであろう。さらにこの点に関して、複数のローパス（および／またはハイパス）回路を実装して、フィルタ帯域幅、通過帯域挿入損失、およびスロープ／ロールオフ挙動を操作することができ、少なくともいくつかのこのような実施形態では、インダクタンス（Ｌ）およびキャパシタンス（Ｃ）の値は、（カットオフ周波数が変更されていないと仮定して）シングルセクション回路と比較して異なるであろう。
同様に、図５を参照すると、代替実施形態では、ハイパス回路３０４の代わりに他のハイパス回路を使用することができることを理解されたい。１つのこのような実施形態は、図５においてネットワーク回路５００として示される。この例示的実施形態では、ネットワーク回路５００は、特に一対のハイパス回路５０２、すなわちハイパス回路５０２のうちの第１のもの５０４と、ハイパス回路５０２のうちの第２のもの５０６とを含む。さらに、示すように、ハイパス回路５０２のそれぞれは、互いに直列に結合されたコンデンサ５０８およびインダクタ５１０を含む。インダクタ５１０のそれぞれは、それぞれのコンデンサとグランド３２０との間に結合される。図３のハイパス回路３０４とは対照的に、各ハイパス回路５０２のそれぞれのインダクタ５１０は、そのそれぞれのハイパス回路の入力ノードではなくそのそれぞれのハイパス回路の出力ノードとして機能するノードで、それぞれのハイパス回路のそれぞれのコンデンサ５０８に結合される。すなわち、第２インダクタ３１０がそのコンデンサの上流で第２コンデンサ３１２に結合されているハイパス回路３０４とは対照的に、図５の実施形態では、各ハイパス回路５０２のインダクタ５１０は、それぞれのハイパス回路のそれぞれのコンデンサ５０８の下流に結合されている。
さらに図示のように、ネットワーク回路５００は、図３の中間ノード３１６に対応すると理解することができる入力端子５１２を含み、すなわち、入力端子５１２は、ネットワーク回路５００がネットワーク回路４００などのローパス回路に結合されるノードを構成することができる。さらに、ネットワーク回路５００は、出力端子５１６を含み、これは、図３の出力端子３１８に対応すると考えることができ、ハイパス回路５０２のうちの第２のもの５０６のコンデンサ５０８とインダクタ５１０とが互いに結合されるノードとして機能する。また、ネットワーク回路５００は、ハイパス回路５０２のうちの第２のもの５０６がハイパス回路５０２のうちの第１のもの５０４に結合される接合部として機能するさらなるノード５１４を含む。より具体的には、この実施形態において、コンデンサ５０８に対してインダクタ５１０が下流に配置されている場合、さらなるノード５１４は、ハイパス回路５０２のうちの第１のもの５０４のインダクタ５１０とコンデンサ５０８とを結ぶノード、ならびに、ハイパス回路５０２のうちの第２のもの５０６の入力ノードである。また示すように、ハイパス回路５０２のうちの第２のもの５０６のコンデンサ５０８は、さらなるノード５１４と出力端子５１６との間に結合されている。
ネットワーク回路５００は２つのハイパス回路５０２を含むように示されているが、省略符号５１８で示すように、他の実施形態では、任意の数のこのようなハイパス回路５０２を互いに直列に結合して全体的なハイパス回路ネットワーク回路を形成することができる。このような実施形態では、連続するハイパス回路５０２の各々は、先行するハイパス回路の出力ポート、すなわちその先行するハイパス回路のコンデンサとインダクタとを結ぶノードに結合されるであろう。さらにこの点に関して、フィルタ帯域幅、通過帯域挿入損失およびスロープ／ロールオフ挙動を操作するために複数のハイパス（および／またはローパス）回路を実装することができ、少なくともいくつかのこのような実施形態では、インダクタンス（Ｌ）およびキャパシタンス（Ｃ）の値は、（カットオフ周波数が変更されないと仮定して）シングルセクション回路と比較して異なるであろうことを理解されたい。
それぞれのハイパス回路５０２のそれぞれのインダクタ５１０が、（図３のハイパス回路３０４の構成とは対照的に）それぞれのハイパス回路のそれぞれのコンデンサ５０８の下流に結合されている図５に関する説明にもかかわらず、他の実施形態では、図２のハイパス回路２１４に対応するハイパス回路は、ハイパス回路５０２の形態ではなくハイパス回路３０４の形態をとる（または場合によってはハイパス回路の別の形態をとる）複数の直列接続されたハイパス回路を含むネットワーク回路を含むことができる。また、代替実施形態では、ハイパス回路２１４に対応するネットワーク回路は、ハイパス回路３０４ではなく単一のハイパス回路５０２の形態をとることができる。さらに、図４のローパス回路３０２は図３のローパス回路３０２と同じ形態をとるが、他の実施形態では、例えば、各ローパス回路のそれぞれのコンデンサがそれぞれのローパス回路のそれぞれのインダクタに対して上流に配置される実施形態を含む、他の形態のローパス回路を採用することが可能である。
図６とともに、図２を再び参照すると、（図３、図４および図５に関して上述したこのようなローパスおよびハイパス回路の実施形態のいずれかを含む）ローパス回路２１２およびハイパス回路２１４を含む中間回路２０６を有するハイブリッドＰＡ回路２００によって包含される回路の実施形態の様々な動作特性が示されている。まず、図２のハイブリッドＰＡ回路２００について、中間回路２０６のローパス回路２１２およびハイパス回路２１４が、第二次高調波周波数（２ｆ０）（これも動作の基本周波数（ｆ０）の２倍の周波数である）で存在する中間回路２０６のインピーダンスに影響を与えることを理解されたい。より具体的には、図２に示すように、ローパスおよびハイパス回路２１２，２１４によって生じる第二次高調波周波数（Ｚ）におけるインピーダンスは、第１インピーダンス（Ｚ１）と第２インピーダンス（Ｚ２）との間の第二次高調波周波数（２ｆ０）においてそれぞれ可変である（例えば２ｆ０において、Ｚ１≦Ｚ≦Ｚ２）。
また、中間回路２０６、および特にそのローパスおよびハイパス回路２１２，２１４は、最終段デバイス２０４と前段デバイス２０２との間で発生する位相シフトに対しても特定の効果を有する。特に、ローパス回路およびハイパス回路２１２，２１４による、破線２２６で表される前段デバイス２０２の出力端子と破線２２８で表される最終段デバイス２０４の入力端子との間の位相シフト（φ）は、基本周波数ｆ０においてほぼゼロである（例えば、ｆ０においてφ≒０）。しかし、ローパスおよびハイパス回路２１２，２１４の存在によるこれら２つの位置間の（すなわち、破線２２８と破線２２６との間の）位相シフト（φ）は、示すようにφ１とφ２との間の範囲（例えば、φ１≦φ≦φ２）にわたるような第二次高調波周波数（２ｆ０）におけるある範囲にわたって可変である。この範囲は実施形態に応じて変わる可能性があるが、いくつかの実施形態では、位相シフト範囲は、例えば、φ１＝５度とφ２＝９０度との（例えば、５度≦φ≦９０度）の範囲とすることができる。あるいは、他の実施形態では、位相シフト範囲は、例えば、φ１＝５度とφ２＝１８０度との、またはさらには３６０度との（例えば、５度≦φ≦１８０度または５度≦φ≦３６０度）の範囲とすることができる。さらに他の実施形態では、例えば、位相シフト範囲は、０から１８０度、またはさらには０から３６０度の任意の位相シフトを含むことができる。
したがって、破線２２６と２２８との間のインピーダンス差、およびローパス回路２１２およびハイパス回路２１４の存在によって生じるこれら２つの線間の位相シフトは、基本周波数（ｆ０）においてほぼゼロであり、第二次高調波周波数（２ｆ０）でのこれら破線２２６と２２８との間のローパス回路およびハイパス回路の存在によって導入されるインピーダンス変化、ならびに第二次高調波周波数（２ｆ０）にて破線２２６および２２８の間に生じる位相シフトがある可能性がある。さらに、ローパス回路２１２およびハイパス回路２１４は、インピーダンス変換器としては使用されず、その結果、基本周波数（ｆ０）におけるインピーダンス（Ｚ）は、ローパスおよびハイパス回路の存在によって変化しないままであり、例えば、ｆ０においてＺ≒Ｚ０であり、Ｚ０は破線２２６および／または２２８の界面における特性インピーダンス（＠ｆ０）である。
上述の動作特性に加えて、図２はまた、ローパス回路２１２およびハイパス回路２１４の存在が、破線２２８で中間回路２０６に向かって振り返るとき、ならびに破線２２６で前段デバイス２０２を振り返るときの反射係数にどのように影響するかを示す。示すように、それぞれの場合の基本周波数での反射係数（Γ）はゼロ（０）であり、これは、例えば５０オーム終端（例えば、破線２２６と破線２２８との各位置で振り返ってみるとｆ０でΓ≒０）を意味することができる。また、それぞれの場合の第二次高調波周波数２ｆ０での反射係数は約１であり、基準面での短絡または開回路に対応する高い反射係数を意味する（例えば、破線２２６と破線２２８との各位置で振り返ってみると２ｆ０でΓ≒１）。同時に、破線２２８での反射係数（Γ）がそれに関連する可変位相を有することができることもまた理解されたい（再び例えば、２ｆ０でφ１≦φ≦φ２）。
この動作方法をさらに図示すると、図６のようになり、これは、どのようにしたら図２のローパス回路２１２およびハイパス回路２１４に対応するローパス回路およびハイパス回路の存在が必ずしも基本周波数（ｆ０）におけるインピーダンスまたは位相のシフトをもたらすことにはならないかを示す、スミスチャートの切り取り部分６００である。より具体的には、図６は、図３のローパス回路３０２およびハイパス回路３０４の第１インダクタ３０６、第１コンデンサ３０８、第２インダクタ３１０、および第２コンデンサ３１２の例示的な効果を、すなわち、第１、第２、第３、および第４シフト６０２，６０４，６０６および６０８として示す。図６のシフト６０２，６０４，６０６および６０８に対応するこれらの異なる効果が存在するにもかかわらず、図６はさらに、破線２２６（および入力端子３１４）に対応する前段デバイスの出力端子で経験する全体のインピーダンスが、破線２２８（および出力端子３１８）に対応する最終段デバイス２０４の入力端子で経験するインピーダンスと同じまたは実質的に同じままであることを示す。
より具体的には、この点に関して、図６は、どのようにしたら図２のものなどの構成がローパス回路３０２およびハイパス回路３０４などの回路構成要素の存在にもかかわらず所与の基本周波数ｆ０においてインピーダンス変換を経験することがないか説明するために提供される。図６はまず、この例ではスミスチャート６００上の位置６１０における第１インピーダンス（この例では、インピーダンスＲＳ＝ＲＬ＝３−ｊ３オーム）である最終段デバイスの入力端子（例えば、図３の負荷インピーダンス３２４につながる出力端子３１８）におけるインピーダンスがどのように、位置６１２でこのインピーダンス値から第２インピーダンスへの第１シフトを経験する可能性があるかの例を提供する。インピーダンスにおけるこのような第１シフトは、ハイパス回路３０４などのハイパス回路の存在の結果として理解することができ、位置６１２は、ハイパス回路３０４とローパス回路３０２との間の中間ノード３１６などの中間ノードに対応するものと理解することができる。それにもかかわらず、図６はさらに、ローパス回路３０２などのローパス回路が存在すると次に、インピーダンスに、ローパス回路３０２およびハイパス回路３０４に先行する前段デバイスの出力端子（例えば、図３においてソースインピーダンス３２２が結合される入力端子３１４）で見たときに位置６１２での第２インピーダンスから位置６１０での第１インピーダンスへの（または実質的にそれへの）第２シフトを経験させる可能性があることを示す。したがって、ローパス回路３０２およびハイパス回路３０４を含む中間回路２０６の動作のこの特徴、すなわち、この回路はインピーダンス変換器としては動作せず、それによりＺ（ｆ０）は破線２２８および２２６の間で変化しないままであることは、図６のスミスチャート上に表されている。より具体的には、スミスチャートは、破線２２８で見たときと破線２２６で見たときの両方でインピーダンスＺ（ｆ０）が同じである、すなわち、インピーダンスＺ（ｆ０）は、破線２２８および破線２２６の両方における位置６１０での第１インピーダンスの値を有し、本例ではインピーダンスＲｓ＝ＲＬ＝３−ｊ３Ωであることを示す。
上記の説明に鑑みて、前段デバイス２０２と最終段デバイス２０４との間の中間回路２０６、およびその結果としての高調波終端特性などの動作特性は、ＰＡ回路のＲＦ性能を最適化するために変更することができることを理解されたい。より具体的には、中間回路２０６の調整により、ローパス（フィルタ）回路２１２およびハイパス（フィルタ）回路２１４の構成要素などのフィルタネットワーク素子を最適化することによって、第二次高調波周波数（２ｆ０）位相が独立して変更可能となる。特に、ローパスおよびハイパス回路は、高調波終端についての第二次高調波周波数（２ｆ０）に関するφ（例えば、φ２ｆ０）に関して柔軟性を提供する。
少なくともいくつかの実施形態では、中間回路内に存在するローパスおよび／またはハイパス回路セクションの数を調整することによって、中間回路２０６、および特にその位相ネットワーク部分（例えば、そのローパス回路およびハイパス回路２１２，２１４）の特性を修正することによって所望の動作特性を達成することが可能である。より具体的には、少なくともいくつかのこのような実施形態において、ｎセクションローパス（例えば、１≦ｎ≦４以上）およびｍセクションハイパス（例えば、１≦ｍ≦４以上）構造として実装される位相ネットワークが、以下を伴う可能性がある：（ａ）ｎまたはｍ≧２、ｎまたはｍは回路素子または構造の数である、（ｂ）ωＬＰ＞ωＨＰ、および（ｃ）φＬＰ＠ωＯ＝−φＨＰ＠ωＯ、１／ωＬＰ＝ωＨＰ。例えば、図４のネットワーク回路４００が図２のハイブリッドＰＡ回路２００の中間回路２０６のローパス回路２１２として実装され、図５のネットワーク回路５００がそのハイブリッドＰＡ回路２００の中間回路２０６のハイパス回路２１４として実装されると、そのような場合には、ネットワーク回路４００および５００を含む全体的な中間回路は、ｎ＝２およびｍ＝２であるｎセクションとｍセクションの位相ネットワーク（または、位相ネットワークの組み合わせ）となるであろう。上記の説明に関して、表記ωは２πｆに等しい角周波数を指すと理解することができ、例えば、ωＯは２π（ｆ０）に等しいであろう基本角周波数を指すと理解することができ、２ωＯは２π（ｆ０）に等しいであろう第二次高調波角周波数を指すと理解することができる。
このような仮定のもとで、２ωＯにおける位相変動性は次のようになる：（ｉ）φＬＰ＠２ωＯはωＬＰの関数であり、（ｉｉ）φＨＰ＠２ωＯはωＨＰの関数であり、（ｉｉｉ）φＬＰ＠２ωＯ≠−φＨＰ＠２ωＯであり、これは２ωＯにおける位相をωＯにおける位相から独立させることを可能にする。同時に、可変位相＠２ωＯを達成するために上で表現された基準は、ωＬＰおよびωＨＰを用いてＬ（誘導性）およびＣ（容量性）成分の両方をスケーリングすることを必要とすることを理解されたい。しかし、限られた範囲の位相＠２ωＯでの合理的に有効な近似は、ωＬＰおよびωＨＰを用いてＣ（キャパシタンス）の値を調整することによってのみ達成することができる。
図７を参照すると、図２のハイブリッドＰＡ回路２００によって包含されることも意図されている、組み合わせローパス−ハイパスカスケード接続トポロジを有する改良ハイブリッドＰＡ回路７００の別の例をより詳細に示す概略図が示されている。改良ハイブリッドＰＡ回路７００は、前段デバイス２０２、最終段デバイス２０４、およびこれら２つのデバイスを結ぶ中間回路７０６を含む。中間回路７０６は、図２の中間回路２０６の例示的実施形態とみなすことができ、回路７００は、前段デバイス２０２が中間回路７０６を介して最終段デバイス２０４を駆動動作するよう構成される。示すように、中間回路７０６は、第１回路部分７０８、第２回路部分７１０および第３回路部分７５０を含む。第１回路部分７０８は、前段デバイス２０２の出力ポートである第１ノード７１２（例えば、前段デバイスとして機能するＬＤＭＯＳデバイスのドレイン端子）と第３回路部分７５０の入力ポートである第２ノード７６４との間に結合される。さらに、第２回路部分７１０は、第３回路部分７５０の出力ポートである第３ノード７６６と最終段デバイス７０４の入力ポート（例えば、ＧａＮデバイスのゲート端子）である第４ノード７１４との間に結合される。
さらに、図７の例示的実施形態に示すように、第１回路部分７０８は、第１ノード７１２と第５ノード７２０との間に結合された第１インダクタ７１６と、第５ノード７２０と第２ノード７６４との間に結合された第１コンデンサ７２２とを含む。さらに、第１回路部分７０８はまた、それぞれが第５ノード７２０に結合されている第２インダクタ７３２および第３インダクタ７３４、ならびに第２コンデンサ７３６および第３コンデンサ７３８を含む。示すように、第２インダクタ７３２は、第５ノード７２０と第２コンデンサ７３６との間に結合され、第２コンデンサ７３６は次に、第２インダクタとグランド（またはグランド端子）７４０との間に結合される。また、第３インダクタ７３４は、第５ノード７２０と第３コンデンサ７３８との間に結合され、第３コンデンサ７３８は次に、第３インダクタとグランド７４０との間に結合される。さらに、第１回路部分７０８は、第４インダクタ７４２、第４コンデンサ７４４、および第１抵抗器７４６をさらに含み、第１抵抗器は、第２ノード７６４と第４インダクタとの間に結合され、第４インダクタは、第１抵抗器と第４コンデンサとの間に結合され、第４コンデンサは第４インダクタとグランド７４０との間に結合される。
さらに図７に示すように、第２回路部分７１０は、第５インダクタ７６８、第５コンデンサ７７０、および第６インダクタ７３０を含む。第５インダクタ７６８は、第４ノード７１４と第５コンデンサ７７０との間に結合され、第５コンデンサは第５インダクタとグランド７４０との間に結合される。第６インダクタ７３０は、第３ノード７６６と第４ノード７１４とを結合する。第３回路部分７５０に関して、この回路部分は位相ネットワークセクションを構成し、本例示的実施形態では、図３の回路３００と同じまたは実質的に同じである形態をとるものとして図示される。
より具体的には、第３回路部分７５０は、それぞれローパス回路３０２（およびローパス回路２１２）ならびにハイパス回路３０４（およびハイパス回路２１４）にそれぞれ対応するローパス回路７５２ならびにハイパス回路７５４を含むように示されている。この例示的実施形態において、ローパス回路７５２は第１インダクタ７５６と第１コンデンサ７５８とを含み、ハイパス回路７５４は第２インダクタ７６０と第２コンデンサ７６２とを含む。さらに、ローパス回路７５２の第１インダクタ７５６は、第２ノード７６４と、ローパス回路７５２がハイパス回路７５４に結合される中間ノード７６５との間に結合される。さらに、第２コンデンサ７６２は、中間ノード７６５と第３ノード７６６との間に結合される。さらに、ローパス回路７５２の第１コンデンサ７５８は、中間ノード７６５とグランド７４０との間に結合され、またハイパス回路７５４の第２インダクタ７６０も中間ノード７６５とグランド７４０との間に結合される。
上記の全てにもかかわらず、しかし、第３回路部分７５０は、特に第１インダクタ７５６や第１コンデンサ７５８を横切って延びる矢印７５７で示されるように、特性が可変であることを意図している。矢印７５７は第１インダクタ７５６や第１コンデンサ７５８を横切って延びるよう特に示されているが、これらの構成要素は独立して可変であるように意図されているので、実際には第２インダクタ７６０および第２コンデンサ７６２も第１コンデンサおよび第１インダクタのそれぞれのキャパシタンス値およびインダクタンス値に応じてそれぞれ可変である。すなわち、この例では、Ｃ＿ｈｉｇｈ＝１／（（２＊π＊ｆ）＊（２＊π＊ｆ）＊Ｌ１）かつＬ＿ｈｉｇｈ＝１／（（２＊π＊ｆ）＊（２＊π＊ｆ）＊Ｃ１）であり、Ｌ１は第１インダクタ７５６のインダクタンス、Ｃ１は第１コンデンサ７５８のキャパシタンス、Ｃ＿ｈｉｇｈは第２コンデンサ７６２のキャパシタンス、Ｌ＿ｈｉｇｈは第２インダクタ７６０のインダクタンスである。これに関連して、少なくともいくつかの実施形態における「可変」という用語は、第１インダクタ７５６、第１コンデンサ７５８、第２インダクタ７６０および第２コンデンサ７６２を最適化することによって基本周波数（ｆ０）位相に影響を及ぼすことなく第二次高調波周波数（２ｆ０）位相を変えることができる構成を伴うことをさらに理解されたい。少なくともいくつかのこのような実施形態では、このような最適化はリアルタイムでは行われないが、それにもかかわらず、例えば部品間のばらつきのためにＰＡ性能を微調整するのに役立つ。
さらに、図７の実施形態に関して、第１回路部分７０８は、前段デバイス２０２と第３回路部分７５０との間で信号を伝達することに加えて追加の役割を果たすことを理解されたい。より具体的には、この点に関して第１回路部分７０８はまた、基本周波数（ｆ０）またはその付近の信号に関する整合、つまり基本（周波数）帯域での整合を提供する役割を果たす。同様に、第３回路部分７５０も、第１回路部分７０８と第２回路部分７１０との間で信号を伝達することに加えてさらなる役割を果たす。しかし、基本周波数またはその付近の信号に関して整合をもたらす第１回路部分７０８とは異なり、第３回路部分７５０は、代わりに第二次高調波周波数（２ｆ０）またはその付近の信号に関して整合を提供するように働く。さらに、第３回路部分７５０の存在はまた、改良ハイブリッドＰＡ回路７００が、図２、図３、図４、図５および図６に関して上述した動作特性のすべて（または１つ以上）を示すことを可能にする。
少なくともいくつかの実施形態では、第３回路部分７５０は、上述の回路３００のものと同一または実質的に同様の特性を有し得る。例えば、少なくともいくつかの実施形態では、第３回路部分７５０は、約８００メガヘルツ（ＭＨｚ）から約６．０ギガヘルツ（ＧＨｚ）の範囲の基本動作周波数（ｆ０）で動作するように構成され得る。このような実施形態では、第１インダクタ７５６は、約ゼロ（０）ナノヘンリー（ｎＨ）から約５０ｎＨの範囲のインダクタンス値を有し、第１コンデンサ７５８は、約ゼロ（０）ピコファラッド（ｐＦ）から約５０ｐＦの範囲のキャパシタンス値を有し、第２インダクタ７６０は、約０ｎＨから約５０ｎＨの範囲のインダクタンス値を有し、第２コンデンサ７６２は、約０ｐＦから約５０ｐＦの範囲のキャパシタンス値を有する。他の実施形態では、回路７５０は、より低いまたはより高い基本周波数で動作するように設計され得、様々なキャパシタンスおよびインダクタンス範囲は、より低いまたはより高い境界を有し得る。いずれにせよ、ローパス回路７５２は、基本周波数よりわずかに高い（例えば、基本周波数より約１％から最大約１０％高い）第１カットオフ周波数までのＲＦ信号エネルギーを中間ノード７６５に送り、その第１カットオフ周波数より高いＲＦ信号エネルギーをグランド端子７４０に分岐させるように構成される。さらに、ハイパス回路７５４は、基本周波数よりわずかに低い（例えば、基本周波数より約１％から最大約１０％低い）第２カットオフ周波数のすぐ下の周波数のＲＦ信号エネルギーをグランド端子７４０に分岐させ、第２カットオフ周波数を上回るＲＦ信号エネルギーを第３ノード７６６に送るように構成される。上記の説明にかかわらず、しかし、他の実施形態において、第３回路部分７５０（またはその一部もしくは構成要素）は、１つ以上の他の特徴を有することができる。
図８は、それぞれ７ギガヘルツ（ＧＨｚ）の第二次高調波周波数（２ｆ０）および第二次高調波周波数の半分である３．５ＧＨｚの基本周波数（ｆ０）における回路７００の例示的な動作特性をそれぞれ図示する第１スミスチャート８００および第２スミスチャート８０２によって、改良ハイブリッドＰＡ回路７００の２つの動作特性を特に図示する。第１スミスチャート８００は、回路７００の位相ネットワークセクションを構成する第３回路部分７５０を採用することによって、２ｆ０位相における柔軟性をどのように達成することができるかを特に示す。すなわち、第３回路部分７５０の属性を調整することによって（例えば、ローパス回路セクションの数、ハイパス回路セクションの数、または任意のこれらの回路セクションの１つ以上の回路構成要素の特性を調整することによって）、７ＧＨｚの第二次高調波周波数（２ｆ０）における位相は、一連の位置８０４によって表される様々な値に変えられる。第１スミスチャート８００の外周（または円周）８０６に沿ったすべての配置８０４の位置によって示されるように、この位相変動またはより高い同調性を、全体の反射係数が１に等しいままである場合であっても達成できる。
比較として、第２スミスチャート８０２は、上述のような第３回路部分７５０の属性の変動にもかかわらず、第二次高調波周波数終端を提供する際のその第３回路部分の存在および動作が中間回路７０６のインピーダンス（Ｚ（ｆ０））にどのように影響を与えないかをさらに示す。すなわち、示すように、第１スミスチャート８００に示される位相変動をもたらす第３回路部分７５０への変更にもかかわらず、回路７０６のインピーダンス（Ｚ（ｆ０））は、３．５ＧＨｚ（これもまた上述の第二次高調波周波数（７ＧＨｚ）の半分である）の基本周波数（ｆ０）での動作に関して単一の位置８０８において一定のままである。したがって、基本周波数において基本イミュニティおよび低分散が達成される。図８の本例では、第１スミスチャート８００に示される位相の変動を可能にする第１インダクタ７５８のインダクタンス値の変動は、１ｎＨから１５ｎＨの範囲にわたる変動であり、第２スミスチャート８０２はインダクタンスのこの変動ならびに１ｐＦから１５ｐＦの範囲の第１コンデンサ７５８のキャパシタンスの変動と一致することにも留意されたい。
図９および図１０を参照すると、特に図３に示される回路３００としてモデル化された場合、および、特にソースインピーダンス３２２が５０オームの値を有し、負荷インピーダンス３２４も５０オームの値を有すると仮定した場合の、図２のハイブリッドＰＡ回路２００の形態と一致するハイブリッドＰＡ回路の追加の例示的な特性が示される。図９の場合、第１、第２、第３、および第４スミスチャート９００，９０２，９０４，９０６はそれぞれ、基本周波数（ｆ０）および第二次高調波周波数（２ｆ０）での両方のインピーダンスの観点から、第１インダクタ３０６および第１コンデンサ３０８がそれぞれインダクタンス値およびキャパシタンス値の異なる組をそれぞれとるときの回路３００の４つの異なる実施形態の例示的なインピーダンスを図示するために提供される。さらに図９はまた、第１、第２、第３、および第４透過係数（または反射係数または反射率）グラフ９１０，９１２，９１４，９１６をそれぞれ提供し、これらは、スミスチャート９００，９０２，９０４，９０６をそれぞれ生成するために使用される異なるインダクタンスとキャパシタンスのパラメータを有する回路３００の異なるそれぞれの実施形態の各々について、周波数の関数として回路３００を通る透過係数を図示する。
図９に示される例示的な特性に関して、これらの例示的な特性は、ハイブリッドＰＡ回路２００が理想的なＬＣ素子を採用し、基本周波数（または周波数帯域）が約２ＧＨｚであり、Ｚ（ｆ０）がＺ（２ｆ０）が変化しても５０オームで一定のままであるとの仮定の下でシミュレーションによって決められていることを認識されたい。より具体的には、図９に提供される例示的なチャートおよびグラフを達成するために、それぞれ第１、第２、第３、および第４スミスチャート９００，９０２，９０４，９０６について、第１インダクタ３０６のインダクタンス値は、それぞれ２ｎＨ、２．６ｎＨ、４．０ｎＨ、および６．０ｎＨである。さらに、それぞれ第１、第２、第３および第４スミスチャート９００，９０２，９０４，９０６を達成するために使用される第１コンデンサ３０８のキャパシタンス値は、各場合において０．５ｐＦから２０ｐＦのキャパシタンスの範囲である。図７に関して既に説明したように、第２インダクタ３１０のインダクタンス値は、第１コンデンサ３０８のキャパシタンス値と２π（ｆ）２との積の逆数にほぼ等しくすることができる。同様に、第２コンデンサ３１２のキャパシタンス値は、第１インダクタ３０６のインダクタンス値と２π（ｆ）２との積の逆数にほぼ等しくすることができる。
スミスチャート９００，９０２，９０４，９０６およびグラフ９１０，９１２，９１４，９１６は、特に（ハイブリッドＰＡ回路２００の例示的な一実施形態としての）回路３００のいくつかの動作特性を図示する。まず、示されている４つの異なる実施形態のそれぞれに関して、基本周波数（ｆ０）での回路３００のインピーダンスは、各スミスチャート上に示されたそれぞれの点９０７によって表されるように、スミスチャート９００，９０２，９０４および９０６のそれぞれの中心にある。関連して、回路３００の４つの実施形態のそれぞれに対する基本周波数（ｆ０）での反射係数は０に等しいことを理解されたい。比較すると、第二次高調波周波数（２ｆ０）での回路３００の４つの異なる実施形態の動作に関して、第１コンデンサ３０８に使用される異なるキャパシタンスにかかわらず４つの実施形態のすべてにおいて反射係数は１に等しい。これは、スミスチャート９００，９０２，９０４および９０６のそれぞれに示され、大部分はそれぞれのスミスチャートのそれぞれの外周またはその近くに配置されているそれぞれの一連の点９０８によって示されている。
透過係数グラフ９１０，９１２，９１４および９１６に関して、これらのグラフはそれぞれ、反射性能と伝送性能の両方を周波数の関数として、スミスチャート９００，９０２，９０４および９０６にそれぞれ対応する回路３００の４つの異なる実施形態それぞれについて図示している。より具体的には、第１透過係数グラフ９１０に関して、回路を通る透過係数Ｓ（２，１）（すなわち利得）は、第１曲線９２０により表されているように２ＧＨｚ未満から４ＧＨｚ近傍までの範囲の周波数において実質的に１００％（０ｄＢまたはその付近の高い値）であることが分かる。比較すると、反射損失を表す第２曲線９３０によって示されるように透過係数Ｓ（１，１）は、透過係数が約−４０ｄＢに低下する下落点９２１における２ＧＨｚの周波数およびその近傍の周波数を除いて、示された０〜４ＧＨｚの周波数範囲全体にわたって約０ｄＢまたはその付近の高い値を有する。さらに、透過係数が低い第２曲線９３０の部分は概して、それぞれ下落点９２１の上下となる位置９３３での１．８ＧＨｚの第１周波数と位置９３５での２．２ＧＨｚの第２周波数との間の領域内にあることが理解されるであろう。
さらに、それぞれ第２、第３、および第４透過係数グラフ９１２，９１４および９１６に関して示されているように、スミスチャート９０２，９０４および９０６に関連付けられた回路３００の他の実施形態のそれぞれは、第１透過係数グラフ９１０のものと（絶対的に同一ではなくとも）類似の透過係数をそれぞれ達成する。すなわち、それぞれ第２、第３、および第４透過係数グラフ９１２，９１４および９１６に示される第１曲線９２２，９２４および９２６で図示されるように、これらの各グラフに対応する回路３００の各実施形態のそれぞれを通る透過係数Ｓ（２，１）（すなわち利得）は、２ＧＨｚ未満から４ＧＨｚ近傍までの範囲の周波数で実質的に１００％（０ｄＢまたはその付近の高い値）である。また、それぞれ第２、第３、および第４透過係数グラフ９１２，９１４および９１６に対応する回路３００のそれぞれの実施形態に関連する透過係数Ｓ（１，１）または反射損失は、各第２曲線９３２，９３４および９３６でそれぞれ示されるように、それぞれの下落点９２１における２ＧＨｚの周波数およびその近傍以外では高くなっている。さらに、各透過係数Ｓ（１，１）が低い各第２曲線９３２，９３４および９３６の各部分は概して、各下落点９２１の下の各位置９３３における１．８ＧＨｚの第１周波数と各下落点９２１の上の各位置９３５における２．２ＧＨｚの第２周波数との間のそれぞれの領域内にあることが理解されるであろう。
図１０をさらに参照すると、回路３００のさらなる例示的実施形態に関するさらなる例示的動作特性情報は、それぞれ追加のスミスチャート１０００ならびに第１および第２追加グラフ１００２および１００４によって提供される。この例では特に、第１インダクタ３０６が０．４９ｎＨのインダクタンス値を有し、第１コンデンサ３０８が０．５ｐＦのキャパシタンス値を有すると仮定する。また、図７および図９に関して既に説明したように、この例示的実施形態では、第２インダクタ３１０のインダクタンス値は、第１コンデンサ３０８のキャパシタンス値と２π（ｆ）２との積の逆数にほぼ等しくすることができ、第２コンデンサ３１２のキャパシタンス値は、第１インダクタ３０６のインダクタンス値と２π（ｆ）２との積の逆数にほぼ等しくすることができる。スミスチャート１０００およびグラフ１００２，１００４に示される動作特性／結果は、インダクタに対して約４０のＱ値を仮定したシミュレーションによって生成され、その結果、約０．４ｄＢの帯域内損失が生じたことを理解されたい。
スミスチャート１０００ならびにグラフ１００２および１００４の両方は、０（または約１００ＭＨｚ）から約５ＧＨｚまでの広い周波数範囲にわたる回路３００の動作の変動を示し、２ＧＨｚは対象の基本周波数（または周波数帯域）（ｆ０）である。スミスチャート１０００は、曲線１００６によって、回路３００のインピーダンスがこの範囲にわたってどのように変動するかを図示する。より具体的には、スミスチャート１０００は、２ＧＨｚの基本周波数において、回路３００が、この例では４６．３１４−ｊ１．２２２である第１位置１００８に対応する第１インピーダンス値を有することを示す。また、スミスチャート１００は、回路３００がその基本周波数において０．０４／−１６０．９３２に等しい透過係数Ｓ（２，２）を有することを示す。さらに、スミスチャート１０００は、４ＧＨｚの第二次高調波周波数において、回路３００が、２．４１７−ｊ０．２８２である第２位置１０１０に対応する第２インピーダンス値と、０．９０８／−１７９．３５２に等しい透過係数Ｓ（２，２）とを有することをさらに示す。
グラフ１００２および１００４に関して、これらは、スミスチャート１０００の対象である回路３００の実施形態についての例示的な透過係数性能を示す。より具体的には、グラフ１００２は、回路３００を通る透過レベル（すなわち、透過係数Ｓ（２，１））が、２ＧＨｚ未満から４ＧＨｚ近傍までの範囲、少なくとも１．８ＧＨｚ位置１０１４と２．２ＧＨｚ位置１０１６との間の周波数で実質的に１００％（０ｄＢまたはその付近の高い値）であることを示す透過曲線１０１２を含む。さらに、透過係数Ｓ（２，２）は、グラフ１００４にて提供される第２曲線１０１８によって示されるように、下落点１０２０における２ＧＨｚの周波数またはその近傍以外で、グラフ１００２および１００４によって示される０〜５ＧＨｚの周波数範囲のほとんどにわたって高い（たとえば、主に０ｄＢレベル）。透過係数Ｓ（２，２）の低下は、下落点１０２０の２ＧＨｚ周波数の上下にある１．８および２．２ＧＨｚの周波数に対応する位置１０１４および１０１６の間で特に強い。
図２〜図１０に関して上述した改良ハイブリッドＰＡ回路は、実施形態に応じて、様々なより大きい回路および／もしくは様々な方法で実装することができ、ならびに／または様々な役割で動作することができる。さらに図１１を参照すると、例えば、図２〜図１０に関して上述したもののいずれかなどの２つ（またはそれ以上）の改良ハイブリッドＰＡ回路（例えば、ハイブリッドＰＡ回路２００）を、パッケージデバイス内で、ドハティ電力増幅器の主増幅器またはピーク増幅器として実装することができることを理解されたい。このような実施形態では、さらに例えば、２つの異なる改良ハイブリッドＰＡ回路は、ＲＦ入力信号を独立して増幅して別々の増幅ＲＦ出力信号を生成する２つの並列増幅パスをそれぞれ提供することができる。さらに、図１１は特に２パスドハティ電力増幅器に関するが、他の実施形態では、３つ以上の改良ハイブリッドＰＡ回路を実装することによって、３つ以上の増幅パス（例えば、３つ、４つ、または何らかの他のパス数）を設けることができる。また、いくつかの実施形態では、マルチパス増幅器システムの一部として複数の増幅パスを互いに電気的に結合し得る。
より具体的には、図１１は、主増幅パスおよびピーク増幅パスを備えるドハティ電力増幅器を含むＲＦ増幅器デバイス１１００の例の上面図である。ＲＦ増幅器デバイス１１００は、以下では代替的に「ドハティ電力増幅器モジュール」とも称される。ドハティ電力増幅器モジュール１１００では、主増幅パスは、シリコンドライバ段ＩＣダイ１１１０およびＧａＮ最終段ＩＣダイ１１８０を含み、例示的実施形態によれば、ピーク増幅パスはまた、シリコンドライバ段ＩＣダイ１１１１およびＧａＮ最終段ＩＣダイ１１８１を含む。以下でさらに詳細に説明されるように、シリコンドライバ段ＩＣダイ１１１０は、図２の前段デバイス２０２に対応する前段デバイスとして機能するだけではなく、上述したようにローパスおよびハイパスフィルタ回路を含む中間回路２０６などの中間回路としても機能するかまたはそれを提供することができる。
ドハティ電力増幅器モジュール１１００は、少なくとも１つの誘電体層（例えば、ＦＲ−４、セラミック、または他のＰＣＢ誘電体材料から形成される）と、２つ以上の導電層とを含む多層ＰＣＢ１１０６の形態の基板を含む。本例示的実施形態では、ＰＣＢ１１０６の上面の導電層は、パターニングされた導電層である。パターニングされた上部導電層の一部から形成された様々な導電性特徴（例えば、導電性パッドおよびトレース）は、ダイ１１１０，１１１１，１１８０，１１８１および他のディスクリート構成要素の取り付けポイントとして機能し得、また、ダイ１１１０，１１１１，１１８０，１１８１と他のディスクリート構成要素との間の電気接続を提供し得る。別の導電層は、グランド基準面として機能し得る。いくつかの実施形態では、１つ以上の追加のパターニングされた導電層は、ダイ１１１０，１１１１，１１８０，１１８１、ディスクリート構成要素、およびグランド基準面の間の導電性接続を提供し得る。
また本実施形態において、外部アクセス可能な導電性ランディングパッドを提供するために底部導電層が利用され、いくつかの例示的なランディングパッド１１０１，１１０９，１１５８，１１５９の位置は、図１１に破線ボックスで図示されている。これらのランディングパッド（特に図示せず）は、ドハティ電力増幅器モジュール１１００をＲＦシステムの他の部分に電気接続を提供する別個の基板（図示せず）上に表面実装することを可能にする。モジュール１１００は、ランドグリッドアレイ（ＬＧＡ）モジュールとして示されているが、代わりに、モジュール１１００は、ピングリッドアレイモジュール、ＱＦＮモジュール、または別のタイプのパッケージとしてパッケージングされ得る。さらに、いくつかの実施形態では、ダイ１１１０，１１１１，１１８０，１１８１は、ドハティ増幅器回路の他の部分を含むＰＣＢ上の導電性トレースに結合された入力および出力リードとともに、ダイが取り付けられる導電性フランジをそれぞれ含む１つ以上のディスクリートデバイスパッケージに収容され得る。
ドハティ電力増幅器モジュール１１００は、パワースプリッタ１１０２と、互いにカスケード結合されたシリコンドライバ段ＩＣダイ１１１０とＧａＮ最終段ＩＣダイ１１８０とを含む２段主増幅器と、互いにカスケード結合されたシリコンドライバ段ＩＣダイ１１１１とＧａＮ最終段ＩＣダイ１１８１とを含む２段ピーク増幅器と、様々な位相シフトおよびインピーダンス整合素子と、合成器とを含む。ＰＣＢ１１０６の底面に露出された導電性ランディングパッド１１０１は、モジュール１１００のＲＦ信号入力端子として機能する。１つ以上の導電性構造（例えば、ビア、トレースおよび／またはワイヤボンド）を通じて、ランディングパッド１１０１は、パワースプリッタ１１０２への入力に電気的に結合される。ＰＣＢ１１０６の実装面に結合されるパワースプリッタ１１０２は、図１１では単一構成要素として示されているが、１つ以上のディスクリートのダイおよび／または構成要素を含み得る。パワースプリッタ１１０２は、入力端子と２つの出力端子とを含む。入力端子は、入力ＲＦ信号を受信するために、１つ以上の導電性構造（例えば、ビア、トレース、および／またはワイヤボンド）を介してランディングパッド１１０１に電気的に結合される。パワースプリッタ１１０２の出力端子は、１つ以上の導電性構造（例えば、ビア、トレース、および／またはワイヤボンド）を介して、それぞれ主増幅器およびピーク増幅器の入力１１２０，１１２１にそれぞれ電気的に結合される。
パワースプリッタ１１０２は、ランディングパッド１１０１を介して受信された入力ＲＦ信号の電力を、パワースプリッタ１１０２の出力端子で生成される第１および第２ＲＦ信号に分割するように構成される。さらに、パワースプリッタ１１０２は、出力端子にて提供されるＲＦ信号間に約９０度の位相差を与えるように構成された１つ以上の位相シフト素子を含み得る。パワースプリッタ１１０２の出力で生成された第１および第２ＲＦ信号は、等しいまたは不等な電力を有し得る。パワースプリッタの第１出力は、主増幅器パスに（例えば、主増幅器に）電気的に結合され、パワースプリッタの第２出力は、ピーク増幅器パスに（例えば、ピーク増幅器に）電気的に結合される。図示された実施形態では、第２パワースプリッタ出力で生成されたＲＦ信号は、第１パワースプリッタ出力で生成されたＲＦ信号から約９０度だけ遅延される。換言すれば、ピーク増幅器パスに提供されるＲＦ信号は、主増幅器パスに提供されるＲＦ信号から約９０度だけ遅延される。
パワースプリッタ１１０２によって生成された第１ＲＦ信号は、シリコンドライバ段ＩＣダイ１１１０と、ＧａＮ最終段ＩＣダイ１１８０と、位相シフト素子１１０３とを含む主増幅器パスを介して増幅される。パワースプリッタ１１０２によって生成された第２ＲＦ信号は、シリコンドライバ段ＩＣダイ１１１１、およびＧａＮ最終段ＩＣダイ１１８１を含むピーク増幅器パスを介して増幅される。主増幅器パスのシリコンドライバ段ＩＣダイ１１１０およびＧａＮ最終段ＩＣダイ１１８０は、シリコンドライバ段ＩＣダイ１１１０の入力端子１１２０（主増幅器入力に対応する）とＧａＮ最終段ＩＣダイ１１８０の出力端子１１９２（主増幅器出力に対応する）との間のカスケード構成でともに電気的に結合される。
シリコンドライバ段ＩＣダイ１１１０は、複数の集積回路を含む。本例示的実施形態では、ダイ１１１０の集積回路は、入力端子１１２０と、出力端子１１２２と、入力インピーダンス整合回路１１３０と、シリコンパワートランジスタ１１４０と、段間インピーダンス整合回路１１５０の集積部分と、バイアス電圧制御回路１１６０と、高調波制御回路１１７０の集積部分とを含む。入力インピーダンス整合回路１１３０および段間インピーダンス整合回路１１５０の一方または両方は、そのローパス回路２１２およびハイパス回路２１４を含む、上述の中間回路２０６に対応するかまたはそれを包含するとみなすことができる。詳細には示されていないが、シリコンドライバ段ＩＣダイ１１１０内の様々な回路および構成要素は適宜、互いに電気的に結合されて、図２の前段デバイス２０２および中間回路２０６に対応する構成を達成することを理解されたい。
電力分割器１１０２の第１出力は、様々な導電性トレース、回路、およびワイヤボンドまたは他のタイプの電気接続を介して、シリコンドライバ段ＩＣダイ１１１０の入力端子１１２０に電気的に結合される。ランディングパッド（またはバイアスランド）１１５８は、追加の導電性構造、ワイヤボンド（または他のタイプの電気接続）、および端子を介して、対応するＧａＮトランジスタ１１８２のバイアス電圧制御回路１１６０に電気的に結合される。図１１には示されていないが、追加のバイアスランドは、シリコントランジスタのゲートおよびドレイン用のバイアス電圧制御回路に電気的に結合され得る。
ＧａＮ最終段ＩＣダイ１１８０は、複数の集積回路を含む。本例示的実施形態では、ダイ１１８０の集積回路は、入力端子１１９０と、出力端子１１９２と、ＧａＮパワートランジスタ１１８２とを含む。詳細には示されていないが、ＧａＮ最終段ＩＣダイ１１８０内の様々な回路および構成要素は適宜、構成され互いに電気的に結合されて、特に最終段ＰＡトランジスタデバイス２０８の例示的実施形態を構成するＧａＮパワートランジスタ１１８２とともに、図２の最終段デバイス２０４に対応する構成を達成することを理解されたい。
シリコンドライバ段ＩＣダイ１１１０の出力端子１１２２は、ワイヤボンドアレイ１１７４または別のタイプの電気接続を介してＧａＮ最終段ＩＣダイ１１８０の入力端子１１９０に電気的に結合される。入力端子１１９０は、ＧａＮパワートランジスタ１１８２のゲートに電気的に結合される。ＧａＮパワートランジスタ１１８２のゲートはまた、１つ以上のワイヤボンド１１７８または別のタイプの電気接続を介して、シリコンドライバ段ＩＣダイ１１１０内の高調波制御回路１１７０の集積部分に電気的に結合される。
増幅された第１ＲＦ信号は、ＧａＮ最終段ＩＣダイ１１８０の出力端子１１９２において生成される。本実施形態によれば、出力端子１１９２は、（例えば、ワイヤボンド１１７９または別のタイプの電気接続を介して）位相シフト素子１１０３に電気的に結合される。本実施形態によればまた、位相シフト素子１１０３は、ＧａＮ最終段ＩＣダイ１１８０の出力端子１１９２に近接する第１端部と、ＧａＮ最終段ＩＣダイ１１８１の出力端子１１９３に近接する第２端部とを有する。例えば、位相シフト素子１１０３は、ラムダ／４（λ／４）伝送線路（例えば、９０度の電気長を有するマイクロストリップ伝送線路）を用いて実装され得、これは、その第１および第２端部間に延在する。位相シフト素子１１０３は、信号が位相シフト素子の第１端部から位相シフト素子の第２端部へ移動するときに、増幅された第１ＲＦ信号に約９０度の相対位相シフトを与え得る。
上述したように、パワースプリッタ１１０２によって生成された第２ＲＦ信号は、シリコンドライバ段ＩＣダイ１１１１とＧａＮ最終段ＩＣダイ１１８１とを含むピーク増幅器パスを介して増幅される。ピーク増幅器パスのシリコンドライバ段ＩＣダイ１１１１およびＧａＮ最終段ＩＣダイ１１８１は、シリコンドライバ段ＩＣダイ１１１１の入力端子１１２１（ピーク増幅器入力に対応する）とＧａＮ最終段ＩＣダイ１１８１の出力端子１１９３（ピーク増幅器出力に対応する）との間にカスケード構成で電気的にともに結合される。シリコンドライバ段ＩＣダイ１１１１は、複数の集積回路を含む。本例示的実施形態では、ダイ１１１１の集積回路は、入力端子１１２１と、出力端子１１２３と、入力インピーダンス整合回路１１３１と、シリコンパワートランジスタ１１４１と、段間インピーダンス整合回路１１５１の集積部分と、バイアス電圧制御回路１１６１と、高調波制御回路１１７１の集積部分とを含む。入力インピーダンス整合回路１１３１および段間インピーダンス整合回路１１５１の一方または両方は、そのローパス回路２１２およびハイパス回路２１４を含む、上述の中間回路２０６に対応するとみなすことができる。詳細には示されていないが、シリコンドライバ段ＩＣダイ１１１１内の様々な回路および構成要素は適宜、構成され互いに電気的に結合され得、図２の前段デバイス２０２および中間回路２０６に対応する構成を達成することを理解されたい。
電力分割器１１０２の第２出力は、様々な導電性トレース、回路、およびワイヤボンドまたは別のタイプの電気接続を介して、シリコンドライバ段ＩＣダイ１１１１の入力端子１１２１に電気的に結合される。ランディングパッド（またはバイアスランド）１１５９は、追加の導電性構造、ワイヤボンド（または別のタイプの電気接続）、および端子を介して、対応するＧａＮトランジスタ１１８３のバイアス電圧制御回路１１６１に電気的に結合される。図１１には示されていないが、追加のランディングパッド（またはバイアスランド）は、シリコントランジスタのゲートおよびドレイン用のバイアス電圧制御回路に電気的に結合され得る。
ＧａＮ最終段ＩＣダイ１１８１は、複数の集積回路を含む。実施形態では、ダイ１１８１の集積回路は、入力端子１１９１と、出力端子１１９３と、ＧａＮパワートランジスタ１１８３とを含む。詳細には示されていないが、ＧａＮ最終段ＩＣダイ１１８１内の様々な回路および構成要素は適宜、構成され互いに電気的に結合され得、特に最終段ＰＡトランジスタデバイス２０８の例示的実施形態を構成するＧａＮパワートランジスタ１１８３とともに、図２の最終段デバイス２０４に対応する構成を達成することを理解されたい。
シリコンドライバ段ＩＣダイ１１１１の出力端子１１２３は、ワイヤボンドアレイ１１７５または別のタイプの電気接続を介してＧａＮ最終段ＩＣダイ１１８１の入力端子１１９１に電気的に結合される。入力端子１１９１は、ＧａＮパワートランジスタ１１８３のゲートに電気的に結合される。ＧａＮパワートランジスタ１１８３のゲートはまた、１つ以上のワイヤボンド１１７７または別のタイプの電気接続を介して、シリコンドライバ段ＩＣダイ１１１１内の高調波制御回路１１７１の集積部分に電気的に結合される。
カスケード結合されたピーク増幅器ダイ１１１１，１１８１を通る信号パスは、ＲＦ入力端子１１２１からＲＦ出力端子１１９３まで延在する方向にあり、その方向は矢印１１１３で示されている。さらに、カスケード結合された主増幅器ダイ１１１０，１１８０を通る信号パスは、シリコンドライバ段ＩＣダイ入力端子１１２０からＧａＮ最終段ＩＣダイ出力端子１１９２まで延在する方向にあり、その方向は矢印１１１７で図示されており、これは矢印１１１３に垂直に示されている。したがって、図１１に見られるように、カスケード結合されたピーク増幅器ダイ１１１１，１１８１およびカスケード結合された主増幅器ダイ１１１０，１１８０を通る信号パスは、著しく異なる方向に延在しており、より具体的には、信号パスは図１１の実施形態では直交している。言い換えれば、ダイ１１１１，１１８１を通るＲＦ信号パスは、ダイ１１１０，１１８０を通るＲＦ信号パスに直交している。ダイ１１１０，１１１１，１１８０，１１８１が互いに比較的近接して配置され得るとしても、それらの直交方位は、主およびピーク増幅器パスを通って搬送され増幅される信号間の結合を大幅に低減し得る。
増幅された第２ＲＦ信号は、ＲＦ出力端子１１９３においてＧａＮ最終段ＩＣダイ１１８１により生成される。本例示的実施形態によれば、ＲＦ出力端子１１９３は、（例えば、ワイヤボンド１１０４または別のタイプの電気接続を介して）位相シフト素子１１０３の第２端部に電気的に結合される。したがって、ＧａＮ最終段ＩＣダイ１１８０によって生成された増幅された第１ＲＦ信号はＲＦ出力端子１１９３に搬送され、出力端子１１９３は、増幅された第１および第２ＲＦ信号についての加算ノード１１０５として機能する。第１および第２ＲＦ信号に別個に与えられた様々な位相シフトが実質的に等しい場合、増幅された第１および第２ＲＦ信号は加算ノード１１０５において実質的に同相で合成される。
ＲＦ出力端子１１９３（および、したがって加算ノード１１０５）は、出力ネットワーク１１０８に（例えば、ワイヤボンド１１０７または別のタイプの電気接続を介して）電気的に結合され、これは、適切な負荷インピーダンスを主およびピーク増幅器ダイ１１８０，１１８１のそれぞれに提示するよう機能する。さらに、出力ネットワーク１１０８は、示されているように、デカップリングコンデンサを含み得る。図１１には示されていないが、出力ネットワーク１１０８は、所望のインピーダンス整合を提供するために、様々な導電性トレース、追加のディスクリート構成要素、および／または集積構成要素（例えば、コンデンサ、インダクタ、および／または抵抗器）を含み得る。出力ネットワーク１１０８は、ＰＣＢ１１０６を介して、ＰＣＢ１１０６の底面に露出した導電性ランディングパッド１１０９に電気的に結合される。ランディングパッド１１０９は、ドハティ電力増幅器モジュール１１００のＲＦ出力ノードとして機能する。
上記の説明にもかかわらず、本開示は上記実施形態の範囲に限定されることを意図するものではなく、むしろ改良ハイブリッド電力増幅器回路またはモジュール、ならびにこのような改良ハイブリッド電力増幅器回路またはモジュールを含むかまたは利用する回路、モジュール、システム、またはデバイスの様々な追加の実施形態を包含することを意図することを理解されたい。とりわけ、上述のハイブリッド電力増幅器回路またはモジュールのいくつかは、前段および最終段デバイス（例えば、シリコンおよびＧａＮトランジスタデバイス）の対の組み合わせを採用しているが、本開示は、例えば、全部が（並列または直列に）最終段デバイスに結合されている複数の前段デバイスがある実施形態を含む、３段以上のデバイスがある追加の実施形態を包含することを意図する。
さらに、前段デバイスおよび最終段デバイスという用語は、ハイブリッド増幅回路またはモジュールにおいて連続したレベルの増幅を提供する（また異なる種類の半導体材料によって形成することができる）連続した増幅デバイスを指すために上記にて採用されているが、これらの用語の使用は便宜上のものであり、本開示の範囲を限定することを意図しない。例えば、本開示はまた、それぞれのハイブリッド増幅回路またはモジュールのＲＦ入力端子とＲＦ（増幅）出力端子との間に直列にまたは連続して３つ以上の増幅デバイスがあるハイブリッド増幅回路またはモジュールの実施形態を包含することを意図し、第１デバイスはシリコン増幅デバイスであり、第２デバイスは窒化ガリウム（ＧａＮ）または他のＩＩＩ−Ｖ族材料増幅デバイスであり、第３デバイスはシリコン、ＧａＮ、または他のＩＩＩ−Ｖ族もしくは半導体材料から作られ得る別の増幅デバイスである。このような実施形態では、たとえその用語が上記でどのように使用されているかに鑑みて第２（ＧａＮ）デバイスが最終段デバイスとみなされ得るとしても、第２デバイスは、第３デバイスの存在がある場合に中間または次段デバイスとみなすことができる。
また本開示は、ハイブリッド増幅回路もしくはモジュールの動作方法（例えば、それによる増幅方法）、または、このようなハイブリッド増幅回路もしくはモジュールを含むもしくは採用する回路、モジュール、システム、もしくはデバイス、ならびに、このような回路、モジュール、システムまたはデバイスのいずれかを製造する（もしくは形成する、もしくは組み立てる）方法を包含することを意図していることを理解されたい。例えば、本開示は、上記の特徴のいずれかを伴うハイブリッド電力増幅器回路またはモジュールを提供し、そしてその回路またはモジュールに様々な動作ステップのうちのいずれかを実行させることを含む増幅方法を包含することを意図している。いくつかのこのような実施形態では、このような動作ステップは、前段増幅デバイスでＲＦ入力信号を受信すること、前段増幅デバイスによってＲＦ入力信号を増幅して基本周波数での第１成分および基本周波数の倍数である高調波周波数での第２成分を有する増幅ＲＦ信号を生成することを含むことができる。動作ステップはまた、最終段増幅デバイスに修正増幅ＲＦ信号を提供するように中間回路によって増幅ＲＦ信号を修正すること、およびＲＦ出力信号を生成するよう修正増幅ＲＦ信号をさらに増幅することを含むことができ、増幅ＲＦ信号を修正することは、増幅ＲＦ信号の第２成分の位相をシフトすることを含む。
したがって、本明細書に包含される少なくともいくつかの実施形態では、本開示は、前段増幅デバイス、最終段増幅デバイス、および前段増幅デバイスと最終段増幅デバイスとを少なくとも間接的に結合する中間回路を含むハイブリッド電力増幅器回路に関する。中間回路はローパス回路およびハイパス回路を含み、ハイブリッド電力増幅器回路は基本周波数における第１信号成分を増幅するように構成される。少なくとも部分的に中間回路に起因して、基本周波数の倍数である高調波周波数における第２信号成分の位相がシフトされる。
また、本明細書に包含される少なくともいくつかの例示的実施形態では、本開示はハイブリッド電力増幅器モジュールに関する。ハイブリッド電力増幅器モジュールは、基板と、基板上に少なくとも間接的に支持され、その上に少なくとも部分的に前段増幅回路が形成されている第１ダイとを含む。さらに、ハイブリッド電力増幅器モジュールはまた、基板上に少なくとも間接的に支持され、その上に少なくとも部分的に最終段増幅回路が形成されている第２ダイも含む。加えて、ハイブリッド電力増幅器モジュールはさらに、基板上に少なくとも間接的に支持された中間回路を含み、中間回路は、前段増幅デバイスと最終段増幅デバイスとを少なくとも間接的に結合する。中間回路はローパス回路およびハイパス回路を含み、ハイブリッド電力増幅器回路は基本周波数における第１信号成分を増幅するように構成される。少なくとも部分的に中間回路に起因して、基本周波数の倍数である高調波周波数における第２信号成分の位相がシフトされる。
さらに、本明細書に包含される少なくともいくつかの例示的実施形態では、本開示は増幅を提供する方法に関する。この方法は、前段増幅デバイス、最終段増幅デバイス、および前段増幅デバイスと最終段増幅デバイスとを少なくとも間接的に結合する中間回路を有するハイブリッド電力増幅器モジュールを提供することを含み、中間回路はローパス回路とハイパス回路とを含む。さらに、この方法は、前段増幅デバイスでＲＦ入力信号を受信する工程と、前段増幅デバイスによりＲＦ信号を増幅して、基本周波数における第１成分と基本周波数の倍数である高調波周波数における第２成分とを有する増幅ＲＦ信号を生成する工程とを含む。さらに、この方法は、修正増幅ＲＦ信号を最終段増幅デバイスに提供するように中間回路によって増幅ＲＦ信号を修正する工程と、ＲＦ出力信号を生成するように修正増幅ＲＦ信号をさらに増幅する工程とを含み、増幅ＲＦ信号を修正することは、増幅ＲＦ信号の第２成分の位相をシフトすることを含む。さらに、少なくともいくつかのこのような実施形態では、前段増幅デバイスはシリコントランジスタデバイスを含み、最終段増幅デバイスは窒化ガリウム（ＧａＮ）トランジスタデバイスを含み、高調波周波数は基本周波数の２倍であり、シリコントランジスタデバイスおよび中間回路はシリコンダイ上に形成され、最終段増幅デバイスはＧａＮダイ上に形成される。
上記の説明から、本明細書に包含される改良ハイブリッドＰＡ回路は、上記のものを含むがこれらに限定されず、実施形態に応じて様々な利点のうちの任意の１つまたはそれ以上を提供し得ることを理解されたい。本明細書に包含される少なくともいくつかの実施形態では、改良ハイブリッドＰＡ回路は、動作の第二次高調波周波数（２ｆ０）で任意の位相角を提供するよう設定されるように構成可能であり、｜Γ｜は１．０付近であり、入力整合ネットワークの実装を容易にし得る。したがって、本明細書に包含される少なくともいくつかの実施形態は、２ｆ０の位相の設定においてより高い程度の柔軟性を可能にする。
さらに、少なくともいくつかの実施形態では、改良ハイブリッドＰＡ回路は、第二次高調波周波数（２ｆ０）回路と基本周波数（ｆ０）における整合回路との間のイミュニティを提供し得る。さらに、少なくともいくつかの実施形態では、改良ハイブリッドＰＡ回路は、ｆ０回路に起因して基本周波数（ｆ０）でいかなる（またはいかなる実質的な）分散も付加することなく動作し得る。さらに、少なくともいくつかの実施形態では、改良ハイブリッドＰＡ回路は、２ｆ０終端のために、整合についてＱ値に影響を及ぼさないであろう。さらに、少なくともいくつかの実施形態では、改良ハイブリッドＰＡ回路は、最終段（例えば、ＧａＮ）デバイスの入力端子に現れる基本インピーダンスに影響を与えることなく、第二次高調波周波数（２ｆ０）位相を最適化する際の柔軟性を高め得る。
本発明の原理を特定の装置に関連して説明してきたが、この説明は例としてのみなされたものであり、本発明の範囲を限定するものではないことを明確に理解されたい。本発明は、本明細書に含まれる実施形態および例示に限定されず、以下の特許請求の範囲の範囲内に含まれる実施形態の一部および異なる実施形態の要素の組み合わせを含む、それらの実施形態の修正形態を含むことが特に意図される。

Claims (20)

  1. ハイブリッド電力増幅器回路であって、
    前段増幅デバイスと、
    最終段増幅デバイスと、
    前記前段増幅デバイスと前記最終段増幅デバイスとを少なくとも間接的に結合する中間回路と
    を備え、
    前記中間回路は、ローパス回路とハイパス回路とを含み、
    前記ハイブリッド電力増幅器回路は、基本周波数における第１信号成分を増幅するように構成され、
    前記中間回路に少なくとも部分的に起因して、前記基本周波数の倍数である高調波周波数における第２信号成分の位相がシフトされる、ハイブリッド電力増幅器回路。
  2. 前記前段増幅デバイスは、シリコンベーストランジスタデバイスである、請求項１に記載のハイブリッド電力増幅器回路。
  3. 前記シリコンベーストランジスタデバイスは、ＬＤＭＯＳトランジスタデバイスである、請求項２に記載のハイブリッド電力増幅器回路。
  4. 前記最終段増幅デバイスは、ＩＩＩ−Ｖ族トランジスタデバイスである、請求項１に記載のハイブリッド電力増幅器回路。
  5. 前記ＩＩＩ−Ｖ族トランジスタデバイスは、窒化ガリウム（ＧａＮ）トランジスタデバイスであり、
    前記高調波周波数は前記基本周波数の２倍である、請求項４に記載のハイブリッド電力増幅器回路。
  6. 前記中間回路は、前記前段デバイスの出力端子と少なくとも間接的に結合された入力ポートを含み、前記最終段デバイスの入力端子と少なくとも間接的に結合された出力ポートも含む、請求項１に記載のハイブリッド電力増幅器回路。
  7. 前記ローパス回路は、第１インダクタと第１コンデンサとを有する第１ローパスフィルタ回路を含み、前記ハイパス回路は、第２コンデンサと第２インダクタとを有する第１ハイパスフィルタ回路を含む、請求項６に記載のハイブリッド電力増幅器回路。
  8. 前記第１インダクタは前記入力ポートに結合され、前記第２コンデンサは前記出力ポートに結合され、前記第１インダクタおよび前記第２コンデンサは前記入力ポートと前記出力ポートとの間に直列に結合される、請求項７に記載のハイブリッド電力増幅器回路。
  9. 前記第１インダクタおよび前記第２コンデンサは、中間ノードを介して少なくとも間接的に互いに結合されている、請求項８に記載のハイブリッド電力増幅器回路。
  10. 前記第１コンデンサは前記中間ノードとグランド端子との間に結合され、前記第１インダクタは前記中間ノードと前記グランド端子との間または前記出力ポートと前記グランド端子との間に結合される、請求項９に記載のハイブリッド電力増幅器回路。
  11. 前記ローパス回路は、前記第１ローパスフィルタ回路を含む複数のローパスフィルタ回路を有する第１ネットワークを含み、前記ハイパス回路は、前記第１ハイパスフィルタ回路を含む複数のハイパスフィルタ回路を有する第２ネットワークを含む、請求項７に記載のハイブリッド電力増幅器回路。
  12. 前記第１インダクタは前記入力ポートに結合され、前記第２コンデンサは前記出力ポートに結合され、前記第１インダクタおよび前記第２コンデンサは前記入力ポートと前記出力ポートとの間に直列に結合される、請求項１１に記載のハイブリッド電力増幅器回路。
  13. 前記前段増幅デバイスはシリコントランジスタデバイスを含み、前記最終段増幅デバイスは窒化ガリウム（ＧａＮ）トランジスタデバイスを含む、請求項７に記載のハイブリッド電力増幅器回路。
  14. 前記中間回路は、前記基本周波数における前記第１信号成分に関して整合を提供するように構成された追加回路をさらに含み、前記追加回路は、前記前段増幅デバイスと前記中間回路の前記ローパス回路との間に少なくとも間接的に結合される、請求項７に記載のハイブリッド電力増幅器回路。
  15. 前記中間回路の前記ハイパス回路と前記最終段デバイスの入力端子との間に少なくとも間接的に結合された少なくとも１つの追加の回路構成要素をさらに備える、請求項１４に記載のハイブリッド電力増幅器回路。
  16. ハイブリッド電力増幅器モジュールであって、
    基板と、
    少なくとも間接的に前記基板上に支持され、その上に少なくとも部分的に前段増幅回路が形成されている第１ダイと、
    少なくとも間接的に前記基板上に支持され、その上に少なくとも部分的に最終段増幅回路が形成されている第２ダイと、
    少なくとも間接的に前記基板上に支持され、少なくとも間接的に前記前段増幅デバイスと前記最終段増幅デバイスとを結合する中間回路と
    を備え、
    前記中間回路は、ローパス回路とハイパス回路とを含み、
    前記ハイブリッド電力増幅器回路は、基本周波数における第１信号成分を増幅するように構成され、
    前記中間回路に少なくとも部分的に起因して、前記基本周波数の倍数である高調波周波数における第２信号成分の位相がシフトされる、ハイブリッド電力増幅器モジュール。
  17. 前記中間回路は、前記第１ダイ上に少なくとも部分的に形成され、前記第１ダイはシリコンダイであり、前記第２ダイは窒化ガリウム（ＧａＮ）ダイである、請求項１６に記載のハイブリッド電力増幅器モジュール。
  18. 前記中間回路は、前記基本周波数における前記第１信号成分に関して整合を提供するように構成された追加回路をさらに含み、前記追加回路は、前記前段増幅デバイスと前記中間回路の前記ローパス回路との間に少なくとも間接的に結合され、前記高調波周波数は前記基本周波数の２倍である、請求項１７に記載のハイブリッド電力増幅器モジュール。
  19. 増幅を提供する方法であって、
    前段増幅デバイスと、最終段増幅デバイスと、前記前段増幅デバイスと前記最終段増幅デバイスとを少なくとも間接的に結合し、ローパス回路とハイパス回路とを含む中間回路とを有するハイブリッド電力増幅器モジュールを提供する工程と、
    前記前段増幅デバイスでＲＦ入力信号を受信する工程と、
    前記前段増幅デバイスによって前記ＲＦ信号を増幅して、基本周波数における第１成分と前記基本周波数の倍数である高調波周波数における第２成分とを有する増幅ＲＦ信号を生成する工程と、
    前記最終段増幅デバイスに修正増幅ＲＦ信号を提供するように前記中間回路を介して前記増幅ＲＦ信号を修正する工程と、
    前記修正増幅ＲＦ信号をさらに増幅して、ＲＦ出力信号を生成する工程と
    を備え、
    前記増幅ＲＦ信号を前記修正する工程は、前記増幅ＲＦ信号の前記第２成分の位相をシフトする工程を含む、方法。
  20. 前記前段増幅デバイスがシリコントランジスタデバイスを含み、前記最終段増幅デバイスが窒化ガリウム（ＧａＮ）トランジスタデバイスを含み、前記高調波周波数が前記基本周波数の２倍であり、前記シリコントランジスタデバイスおよび中間回路はシリコンダイ上に形成され、前記最終段増幅デバイスはＧａＮダイ上に形成される、請求項１９に記載の方法。
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