[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2019161113A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2019161113A
JP2019161113A JP2018048308A JP2018048308A JP2019161113A JP 2019161113 A JP2019161113 A JP 2019161113A JP 2018048308 A JP2018048308 A JP 2018048308A JP 2018048308 A JP2018048308 A JP 2018048308A JP 2019161113 A JP2019161113 A JP 2019161113A
Authority
JP
Japan
Prior art keywords
substrate
mounting substrate
layer
semiconductor device
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2018048308A
Other languages
English (en)
Inventor
佐野　雄一
Yuichi Sano
雄一 佐野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Toshiba Memory Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Memory Corp filed Critical Toshiba Memory Corp
Priority to JP2018048308A priority Critical patent/JP2019161113A/ja
Priority to TW107127259A priority patent/TW201939708A/zh
Priority to CN201810886128.0A priority patent/CN110277373A/zh
Priority to CN201821258040.6U priority patent/CN208706644U/zh
Priority to US16/120,413 priority patent/US20190287919A1/en
Publication of JP2019161113A publication Critical patent/JP2019161113A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/48147—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8338—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/83385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H01L2225/06537—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】パッケージの内部で発生する電磁波ノイズの漏洩を抑制することができる半導体装置を提供する。【解決手段】本実施形態による導体装置は、基板を備えている。半導体チップは、基板の表面上に搭載されている。複数の接地配線は、基板に設けられている。封止樹脂層は、半導体チップを封止するように、基板上に設けられている。導電性のシールド層が、封止樹脂層の上面、封止樹脂層の側面、および、基板の側面に設けられ、基板の側面において複数の接地配線に接続されている。複数の接地配線は、基板の内部においては互いに分離しており、かつ、複数の接地配線とシールド層との接触面近傍においては互いに接続されている。【選択図】図２

Description

本実施形態は、半導体装置に関する。
半導体パッケージの上面や側面には、シールド層が設けられている場合がある。このシールド層は、半導体パッケージの内部で発生する電磁波ノイズが外部へ漏れることを抑制するために、実装基板に設けられたグランド配線を介して接地されている。しかし、電磁波ノイズの漏洩をさらに低減することが望まれている。
特開２０１５−１１５５４９号公報
パッケージの内部で発生する電磁波ノイズの漏洩を抑制することができる半導体装置を提供する。
本実施形態による導体装置は、基板を備えている。半導体チップは、基板の表面上に搭載されている。複数の接地配線は、基板に設けられている。封止樹脂層は、半導体チップを封止するように、基板上に設けられている。導電性のシールド層が、封止樹脂層の上面、封止樹脂層の側面、および、基板の側面に設けられ、基板の側面において複数の接地配線に接続されている。複数の接地配線は、基板内においては互いに分離しており、かつ、複数の接地配線とシールド層との接触面においては互いに接続されている。
第１の実施形態に係る半導体装置の構成の一例を示す断面図。 図１に示す実装基板の側面における配線層の断面図。 第２実施形態による半導体装置の構成例を示す断面図。 変形例に従った半導体装置の構成例を示す断面図。
以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。以下の実施形態において、実装基板の上下方向は、半導体チップが設けられる面を上とした場合の相対方向を示し、重力加速度に従った上下方向と異なる場合がある。
以下の実施形態では、ＢＧＡ（Ball Grid Array）に適用された半導体装置（半導体パッケージ）の一例について説明するが、ＬＧＡ（Land Grid Array）に関しても同様に適用することができる。
（第１実施形態）
図１は、第１の実施形態に係る半導体装置１０の構成の一例を示す断面図である。半導体装置１０は、実装基板２と、外部接続端子３と、半導体チップ１ａ〜１ｈ、１１と、ボンディングワイヤ４ａ、４ｂ、５ａ、５ｂ、１２と、封止樹脂層６と、シールド層８と、を備える。
実装基板２は、絶縁材料内に埋め込まれた多層配線層を有する。実装基板２は、単に、基板とも称される。絶縁材料は、例えば、絶縁層９ａ、９ｂを含む。絶縁層９ａ、９ｂには、例えば、ガラスエポキシ樹脂等の絶縁材料を用いている。多層配線層は、例えば、配線層２ａ、２ｂ、２ｃを含む。配線層２ａ、２ｂ、２ｃには、例えば、金、銀、銅、アルミ、ニッケル、パラジウム、タングステン等の導電性金属を用いている。また、実装基板２の上面には、配線層２ａ、２ｂ、２ｃと電気的に接続されるパッド電極Ｐａ、Ｐｂが設けられている。パッド電極Ｐａ、Ｐｂは、ボンディングワイヤ４ａ、４ｂ、５ａ、５ｂを介して半導体チップ１ａ〜１ｈに電気的に接続されている。実装基板２の裏面には、例えば、はんだバンプ３が設けられている。はんだバンプ３は、図示しない他の半導体装置と電気的に接続される。
配線層２ｃは、配線層２ａと配線層２ｂとの間に設けられている。配線層２ｃの一端は、実装基板２の側面において露出されており、且つ、実装基板２の厚さ方向（Ｚ方向）に切断された切断面を有する。配線層２ｃの切断面は、ダイシングブレードにより切断された面である。配線層２ｃは、接地配線として設けられており、グランドに電気的に接続されている。
また、実装基板２は、配線層２ａ、２ｂ、２ｃのいずれかを配線層間で電気的に接続するために、実装基板２を貫通するビア１５を有する。ビア１５は、実装基板２を貫通する貫通孔の内面に形成された導体層１３と、導体層１３の内側の中空部に充填された穴埋め材１４とを有している。
半導体チップ１ａ〜１ｈ、１１は、実装基板２の上面上に設けられている。半導体チップ１１は、実装基板２の上面上に、例えば、ＤＡＦ（Die Attachment Film）（図示せず）等で接着されている。半導体チップ１１は、パッド電極１２ａとボンディングワイヤ１２を介して電気的に接続されている。半導体チップ１１は、例えば、ＮＡＮＤ型ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）のコントローラである。半導体チップ１１は、樹脂層１６によって被覆されている。
半導体チップ１ａ〜１ｈは、半導体チップ１１の上方に設けられており、樹脂層１６上に積層されている。半導体チップ１ａ〜１ｈは、樹脂層１６上または他の半導体チップ１ａ〜１ｇ上にＤＡＦで接着されている。半導体チップ１ａ〜１ｈは、例えば、ＮＡＮＤ型ＥＥＰＲＯＭチップである。
半導体チップ１ａ〜１ｅは、パッド電極Ｐａとボンディングワイヤ４ａ、５ａにより電気的に接続されている。また、半導体チップ１ｆ〜１ｈは、パッド電極Ｐｂとボンディングワイヤ４ｂ、５ｂにより電気的に接続されている。
封止樹脂層６は、半導体チップ１ａ〜１ｈ、１１およびボンディングワイヤ４ａ、４ｂ、５ａ、５ｂ、１２を被覆するように、実装基板２の上面上に設けられている。
シールド層８は、封止樹脂層６の上面、封止樹脂層６の側面、および、実装基板２の側面を被覆するように設けられている。シールド層８は、実装基板２の側面にも設けられ、配線層２ｃに接続されている。
シールド層８を設ける理由は以下の通りである。半導体チップ１ａ〜１ｈ、１１および実装基板２の配線層から電磁波が放射される。この電磁波は、半導体装置１０の外部の機器に悪影響を与えるおそれがある。よって、封止樹脂層６および実装基板２の側面を覆うシールド層８が設けられる。シールド層８は、半導体装置１０の内部からの電磁波を遮断する。これにより、半導体チップ１ａ〜１ｈ、１１および実装基板２の配線層からの電磁波が外部へ漏洩することが抑制される。
このような電磁波シールドの機能を効果的に発揮するために、シールド層８は、抵抗率が低い金属層で形成することが好ましい。例えば、シールド層８には、銅、銀、ニッケル、ステンレス（ＳＵＳ）等の導電性金属またはこれらのいずれか複数の材料の積層膜を用いている。
外部接続端子３は、実装基板２の下面に設けられ、実装基板２の配線層２ｂと電気的に接続されている。外部接続端子３は、例えば、半田ボールである。尚、接地配線としての配線層２ｃは、外部接続端子３を介して、半導体装置１０の外部のグランドと電気的に接続される。
このような構成により、半導体装置１０は、電磁波をグランドへ伝達し、電磁波が半導体装置１０のパッケージの外部へ漏洩することを抑制できる。
図２（Ａ）および図２（Ｂ）は、図１に示す実装基板２の側面における配線層２ｃの断面図である。図２（Ａ）は、図１の実装基板２の側面近傍の円Ｃの拡大断面図である。図２（Ｂ）は、図２（Ａ）のＢ−Ｂ線に沿った断面図である。即ち、図２（Ｂ）は、シールド層８を除去したときの実装基板２の側面を示しており、図１のＸ方向から見た断面図である。尚、図２（Ｂ）では、シールド層８を除去したときに実装基板２の側面に露出される配線層２ｃを実線Ｌｓで示し、実装基板２の内部における配線層２ｃを破線Ｌｂで示している。実装基板２の内部とは、図２（Ａ）の絶縁層９ａおよび９ｂで挟まれた領域を指す。
図２（Ａ）に示すように、実装基板２の側面Ｆ２に露出されている配線層２ｃの側面をＦ２ｃとする。配線層２ｃの側面Ｆ２ｃは、実装基板２の内部における配線層２ｃよりも広がっている。従って、図２（Ｂ）に示すように、配線層２ｃの側面Ｆ２ｃの面積（Ｌｓで囲まれた領域の面積）は、実装基板２の内部における配線層２ｃの面積（Ｌｂで囲まれた領域の面積の和）よりも大きい。これは、実装基板２がダイシングブレードによって切断されたときに、配線層２ｃがダイシングブレードに当たって延びるためである。
また、図２（Ｂ）に示すように、複数の配線層２ｃが実装基板２の側面Ｆ２において、同一配線層内に配列されている。即ち、複数の配線層２ｃは、実装基板２内においてＹ方向に配列されている。さらに換言すると、複数の配線層２ｃは、実装基板２の側面Ｆ２において実装基板２の上面Ｆｔに対して略平行方向に配列されている。配複数の配線層２ｃは、接地配線であり、グランドに電気的に接続可能である。尚、図２（Ｂ）では、２つの配線層２ｃが示されているが、３つ以上の配線層２ｃが配列されていてもよい。また、配線層２ｃは、接地配線であるので、互いに短絡しても問題ない。
図２（Ｂ）の破線Ｌｂで示すように、複数の配線層２ｃは、実装基板２の内部においては互いに分離されている。しかし、実線Ｌｓで示すように、複数の配線層２ｃは、実装基板２の側面Ｆ２と略同一面の側面Ｆ２ｃにおいてはＹ方向に広がっており互いに接続されている。即ち、隣接する複数の配線層２ｃ同士は、実装基板２の側面とシールド層８との間の接触面近傍において互いに短絡し接続されている。この場合、複数の配線層２ｃとシールド層８との接触面積（実線Ｌ２で囲まれた領域の面積）は、実装基板２内における実装基板２の側面Ｆ２と略平行な断面において、複数の配線層２ｃの断面の面積の和（破線Ｌｂで囲まれた領域の面積の和）よりも大きくなる。
これにより、配線層２ｃとシールド層８との接触面積が大きくなり、両者の接続状態を高めることができる。即ち、シールド層８と配線層（接地配線）２ｃとの接触抵抗を低下させることができる。その結果、半導体装置１０は、電磁波の多くをグランドへ逃がし、半導体装置１０の外部への電磁波の漏洩を低減させることができる。また、隣接する複数の配線層２ｃが実装基板２の側面Ｆ２で広がって繋がることによって、配線層２ｃ自体が電磁シールドの効果を有することができる。その結果、半導体装置１０は、電磁波の漏洩をさらに低減させることができる。
半導体パッケージの微細化に伴い、実装基板２も微細化されている。従って、隣接する複数の配線層２ｃの間隔Ｄ２ｃが狭くなっており、実装基板２をダイシングブレードで切断すると、隣接する複数の配線層２ｃが自然と接続される場合がある。このように、ダイシングによって複数の配線層２ｃを自己整合的に接続するためには、隣接する配線層２ｃ同士の間隔Ｄ２ｃは、実装基板２の側面Ｆ２における配線層２ｃの広がり幅ＥＸＴ２の２倍以下であることが好ましい。これにより、ダイシング後、複数の配線層２ｃが実装基板２の側面Ｆ２において広がり自己整合的に接続され得る。
（第２実施形態）
図３（Ａ）および図３（Ｂ）は、第２実施形態による半導体装置１０の構成例を示す断面図である。 図３（Ａ）は、図１の実装基板２の側面近傍の円Ｃの拡大断面図である。図３（Ｂ）は、図３（Ａ）のＢ−Ｂ線に沿った断面図である。即ち、図３（Ｂ）は、シールド層８を除去したときの実装基板２の側面を示しており、図１のＸ方向から見た断面図である。尚、図３（Ｂ）では、シールド層８を除去したときに実装基板２の側面に露出される配線層２ｃを実線Ｌｓで示し、実装基板２の内部における配線層２ｃを破線Ｌｂで示している。
第２実施形態は、複数の破線層２ｃが縦方向（Ｚ方向）に配列されている点で第１実施形態と異なる。第２実施形態の半導体装置１０の他の構成は、第１実施形態の半導体装置１０の対応する構成と同様でよい。
第１実施形態と同様に、配線層２ｃの側面Ｆ２ｃは、実装基板２の内部における配線層２ｃよりも広がっている。従って、配線層２ｃの側面Ｆ２ｃの面積（Ｌｓで囲まれた領域の面積）は、実装基板２の内部における配線層２ｃの面積（Ｌｂで囲まれた領域の面積の和）よりも大きい。
また、図３（Ｂ）に示すように、複数の配線層２ｃは、実装基板２の側面Ｆ２において、異なる配線層として縦方向に配列されている。即ち、複数の配線層２ｃは、実装基板２内においてＺ方向に配列されている。さらに換言すると、複数の配線層２ｃは、実装基板２の側面Ｆ２において実装基板２の上面Ｆｔに対して略垂直方向に配列されている。複数の配線層２ｃは、接地配線であり、グランドに電気的に接続可能である。
図３（Ｂ）の破線Ｌｂで示すように、複数の配線層２ｃは、実装基板２内においては互いに分離されている。しかし、実線Ｌｓで示すように、複数の配線層２ｃは、実装基板２の側面Ｆ２と略同一面の側面Ｆ２ｃにおいてＺ方向にも広がっており互いに接続されている。即ち、隣接する複数の配線層２ｃ同士は、実装基板２の側面とシールド層８との間の接触面近傍において互いに短絡し接続されている。この場合、複数の配線層２ｃとシールド層８との接触面積（実線Ｌ２で囲まれた領域の面積）は、実装基板２内における実装基板２の側面Ｆ２と略平行な断面において、複数の配線層２ｃの断面の面積の和（破線Ｌｂで囲まれた領域の面積の和）よりも大きくなる。
これにより、配線層２ｃとシールド層８との接触面積が大きくなり、両者の接続状態を高めることができる。即ち、シールド層８と配線層（接地配線）２ｃとの接触抵抗を低下させることができる。その結果、半導体装置１０は、電磁波の多くをグランドへ逃がし、半導体装置１０の外部への電磁波の漏洩を低減させることができる。また、隣接する複数の配線層２ｃが実装基板２の側面Ｆ２で広がって繋がることによって、配線層２ｃ自体が電磁シールドの効果を有することができる。その結果、半導体装置１０は、電磁波の漏洩をさらに低減させることができる。
ダイシングによって複数の配線層２ｃを自己整合的に接続するためには、Ｚ方向に隣接する配線層２ｃ同士の間隔Ｄ２ｃは、実装基板２の側面Ｆ２における配線層２ｃの広がり幅ＥＸＴ２の２倍以下であることが好ましい。これにより、ダイシング後、複数の配線層２ｃが実装基板２の側面Ｆ２において広がり自己整合的に接続され得る。
（変形例）
図４は、変形例に従った半導体装置１０の構成例を示す断面図である。本変形例は、第１実施形態と第２実施形態との組み合わせである。本変形例では、複数の配線層２ｃは、実装基板２の側面Ｆ２において実装基板２の上面Ｆｔに対して略平行方向および略垂直方向にそれぞれ配列されている。即ち、複数の配線層２ｃは、実装基板２の側面Ｆ２において、同一配線層および異なる配線層に設けられている。そして、複数の配線層２ｃは、略平行方向および略垂直方向において互いに接続されている。
このように、側面Ｆ２内に（Ｚ方向およびＹ方向に）配列された複数の配線層２ｃを互いに接続してもよい。これにより、配線層２ｃとシールド層８との接触面積が大きくなり、両者の接続状態を高めることができる。その結果、半導体装置１０は、電磁波の多くをグランドへ逃がし、半導体装置１０の外部への電磁波の漏洩を低減させることができる。また、隣接する複数の配線層２ｃが実装基板２の側面Ｆ２で広がって繋がることによって、配線層２ｃ自体が電磁シールドの効果を有することができる。
尚、図４では、４つの配線を示しているが、５つ以上の配線を側面Ｆ２内に二次元配置してもよい。これにより、実装基板２の側面Ｆ２全体を配線層２ｃの金属で覆うこともできる。その結果、半導体装置１０は、電磁波の漏洩をさらに低減させることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１０ 半導体装置、２ 実装基板、３ 外部接続端子、１ａ〜１ｈ，１１半導体チップ、４ａ，４ｂ，５ａ，５ｂ，１２ ボンディングワイヤ、６ 封止樹脂層、８ シールド層

Claims (6)

  1. 基板と、
    前記基板の表面上に搭載された半導体チップと、
    前記基板に設けられた複数の接地配線と、
    前記半導体チップを封止するように、前記基板上に設けられた封止樹脂層と、
    前記封止樹脂層の上面、前記封止樹脂層の側面、および、前記基板の側面に設けられ、前記基板の側面において前記複数の接地配線に接続された導電性のシールド層とを備え、
    前記複数の接地配線は、前記基板の内部においては互いに分離しており、かつ、前記複数の接地配線と前記シールド層との接触面近傍においては互いに接続されている、半導体装置。
  2. 前記複数の接地配線同士は、前記基板の側面と前記シールド層との間において、互いに接続されている、請求項１に記載の半導体装置。
  3. 前記複数の接地配線と前記シールド層との接触面積は、前記基板内における前記基板の側面と略平行な断面において、前記複数の接地配線の断面の面積の和よりも大きい、請求項１または請求項２に記載の半導体装置。
  4. 前記複数の接地配線間の間隔は、前記基板の側面における前記接地配線の広がり幅の２倍以下である、請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 前記複数の接地配線は、前記基板の側面において前記基板の上面に対して略平行方向に配列されており、互いに接続されている、請求項１から請求項４のいずれか一項に記載の半導体装置。
  6. 前記複数の接地配線は、前記基板の側面において前記基板の上面に対して略垂直方向に配列されており、互いに接続されている、請求項１から請求項４のいずれか一項に記載の半導体装置。
JP2018048308A 2018-03-15 2018-03-15 半導体装置 Pending JP2019161113A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2018048308A JP2019161113A (ja) 2018-03-15 2018-03-15 半導体装置
TW107127259A TW201939708A (zh) 2018-03-15 2018-08-06 半導體裝置
CN201810886128.0A CN110277373A (zh) 2018-03-15 2018-08-06 半导体装置
CN201821258040.6U CN208706644U (zh) 2018-03-15 2018-08-06 半导体装置
US16/120,413 US20190287919A1 (en) 2018-03-15 2018-09-03 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018048308A JP2019161113A (ja) 2018-03-15 2018-03-15 半導体装置

Publications (1)

Publication Number Publication Date
JP2019161113A true JP2019161113A (ja) 2019-09-19

Family

ID=65940674

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018048308A Pending JP2019161113A (ja) 2018-03-15 2018-03-15 半導体装置

Country Status (4)

Country Link
US (1) US20190287919A1 (ja)
JP (1) JP2019161113A (ja)
CN (2) CN110277373A (ja)
TW (1) TW201939708A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021034606A (ja) * 2019-08-27 2021-03-01 キオクシア株式会社 半導体装置およびその製造方法
JP2022135735A (ja) * 2021-03-05 2022-09-15 キオクシア株式会社 半導体装置およびその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011040030A1 (ja) * 2009-10-01 2011-04-07 パナソニック株式会社 モジュールとその製造方法
JP6163421B2 (ja) * 2013-12-13 2017-07-12 株式会社東芝 半導体装置、および、半導体装置の製造方法
JP6407186B2 (ja) * 2016-03-23 2018-10-17 Tdk株式会社 電子回路パッケージ

Also Published As

Publication number Publication date
TW201939708A (zh) 2019-10-01
CN110277373A (zh) 2019-09-24
CN208706644U (zh) 2019-04-05
US20190287919A1 (en) 2019-09-19

Similar Documents

Publication Publication Date Title
JP6163421B2 (ja) 半導体装置、および、半導体装置の製造方法
US8373997B2 (en) Semiconductor device
TWI630663B (zh) 半導體封裝結構及半導體製程
TWI552235B (zh) Semiconductor device, semiconductor device manufacturing method
JP4659488B2 (ja) 半導体装置及びその製造方法
JP2009038142A (ja) 半導体積層パッケージ
JP2011155203A (ja) 半導体装置
JP2009141169A (ja) 半導体装置
JP5041593B2 (ja) チップ型半導体装置の製造方法
KR20190004964A (ko) 반도체 패키지
US8847412B2 (en) Microelectronic assembly with thermally and electrically conductive underfill
JP2016058627A (ja) 半導体装置
JP2009194079A (ja) 半導体装置用配線基板とその製造方法及びそれを用いた半導体装置
JP2016048756A (ja) 半導体装置
JP2019161113A (ja) 半導体装置
CN110828389A (zh) 半导体装置及其制造方法
US20140167276A1 (en) Substrate for semiconductor package, semiconductor package using the substrate, and method of manufacturing the semiconductor package
US9318354B2 (en) Semiconductor package and fabrication method thereof
JPWO2016199437A1 (ja) 半導体装置
JP5726553B2 (ja) 半導体装置の製造方法および半導体装置
JP5388081B2 (ja) 半導体装置
TWI728438B (zh) 半導體裝置
JP2011049243A (ja) 半導体装置
JP6105773B2 (ja) 半導体装置
JP2015084456A (ja) 半導体装置

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180907