JP2019079950A - 半導体装置 - Google Patents

Abstract

【課題】製造歩留まり及び製品信頼性を向上させることができる半導体装置及びその製造方法を提供する。【解決手段】半導体装置１は、電源配線ＶＳＳと、電源配線ＶＤＤと、周囲のセルよりも大きい電流を消費する高駆動部２１と、３端子容量３１と、を有する高駆動セル２０と、を備える。３端子容量３１は、半導体基板１０に形成され、拡散層２７ｎを介して電源配線ＶＳＳと接続されたＰウェル２３ｐと、絶縁膜３４を挟んでＰウェル２３ｐと対向し、一方が電源配線ＶＤＤに接続され、他方が高駆動部２１に接続された電極３５と、を含む。高駆動セル２０は、クロックセルであり、高駆動部２１は、入力されたクロック信号を分配するクロック部である。【選択図】図４

Description

本発明は、半導体装置に関し、例えば、クロックセルを内蔵する半導体装置に関する。

特許文献１には、３端子コンデンサをスタンダードセルの内部に併設した半導体集積回路が記載されている。特許文献１の半導体集積回路は、３端子コンデンサにより、電源配線に発生する電源ノイズを低減している。また、３端子コンデンサは、半導体集積回路の外部への電磁波の放出を低減させるとともに、半導体集積回路の外部からの電磁波の侵入を低減させるシールドの機能を有している。これにより、半導体集積回路の電磁波のシールド効果を向上させている。

特開２００７−１６５９２２号公報

図１８及び図１９は、特許文献１のような半導体装置の基板上に積層されたメタル層の第１層及び第６層の平面図である。図２０は、半導体装置を例示した断面図であり、図１９のＡ−Ａ線による断面を示す。図１８〜図２０に示すように、基板１１８上におけるスタンダードセル領域には、スタンダードセル１１０が設けられている。スタンダードセル１１０は、電源配線１１２と、接地配線１１４と、機能回路素子１１６とを有している。また、スタンダードセル１１０は、メタル層の第１層Ｍ１から第６層Ｍ６を含む多層配線構造を有している。

機能回路素子１１６は、インバータ機能を有し、電源配線１１２及び接地配線１１４の間の基板１１８に、Ｐ型トランジスタ領域１２２及びＮ型トランジスタ領域１２４、並びに、入力１２６及び出力信号端子１２８を有している。そして、機能回路素子１１６は、メタル層の第５層Ｍ５及び柱状導電部１３０を介して電源供給され、メタル層の第４層Ｍ４及び第６層Ｍ６並びに柱状導電部１３２を介して接地される。

一方、電磁波のシールド機能を有する３端子コンデンサは、電源電圧が供給されるメタル層の第５層Ｍ５と、接地されるメタル層の第４層Ｍ４及び第６層Ｍ６で構成される。このように、図に示す半導体装置は、３端子コンデンサを形成するために、メタル層を必要とする。そのため、信号配線に用いられるメタルの配線領域が減少し、信号配線の引き回しが困難になる。

また、積層されたメタル層のうち、上層のメタル層で、３端子容量を形成するため、上層でＶＣＣ配線（またはＶＳＳ配線）を分離する必要がある。よって、電源メッシュの作成が複雑になり、ショートやスペーシングエラー等を抑制することが困難になる。例えば、図２０において、電源パッドから引き出したＶＣＣ配線は、必ず、＋Ｙ軸方向側に延びたメタルの第５層Ｍ５に接続し、−Ｙ軸方向側の第５層Ｍ５には接続されない。このように、電源メッシュの作成は困難である。

さらに、メタル層と、メタル層との間に絶縁膜を形成したＭＩＭ容量を使用する場合には、特殊なプロセスを必要とする。よって、半導体装置を製造するプロセスが特殊なものとなり、汎用性が低下する。また、一般に特殊なプロセスを使用すると、半導体装置の信頼性が低下する。

図２１は、半導体装置の電源配線を例示した平面図である。図２１に示すように、３端子容量の代わりに、２端子容量を半導体装置内に配置させ、電源ノイズのうち、とりわけ電流が大きく、ノイズの発生源となるクロックセルの電源ノイズを低減させることが考えられる。２端子容量の電極は一般に、メタル層第１層Ｍ１における電源配線ＶＤＤ及び接地配線ＶＳＳを用いて構成される。

図２２は、ゲート酸化膜を含む２端子容量を例示した平面図である。図２２に示すように、２端子容量は、半導体基板に形成されたＰウェル１２３ｐ、ゲート電極１３５、及び、ゲート酸化膜１３４を含んでいる。ゲート電極１３５は、半導体基板１０に形成されたＰウェル１２３ｐ及びＮウェル１２３ｎのうち、Ｐウェル１２３ｐ上に配置されている。ゲート絶縁膜１３４は、ゲート電極１３５と、Ｐウェル１２３ｐとの間に形成されている。このような構成の２端子容量は、メタル層第１層Ｍ１における電源配線ＶＤＤ及び接地配線ＶＳＳの間に形成されている。ゲート電極１３５は、電源配線ＶＤＤに接続されている。Ｐウェル１２３ｐは、拡散層１２７ｎを介して接地配線ＶＳＳに接続されている。このような２端子容量を半導体装置内に配置させ、電源ノイズを低減させる。

しかしながら、クロックセルは、動作率や駆動能力が高く、発生するノイズも大きい。このため、２端子容量に形成される寄生抵抗によって、高周波のノイズが２端子容量を素通りする。２端子容量によるノイズ抑制効果は限定的である。

また、クロックセルのノイズ低減のために、ＶＤＤ配線と、クロックセルに給電するＶＤＤＣＫ配線を完全に電源分離する場合には、電源メッシュの構造が複雑になり、製造が困難である。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、半導体装置は、第１電源配線と、前記第１電源配線と異なる電位の第２電源配線と、周囲のセルよりも大きい電流を消費する高駆動部と、３端子容量と、を有する高駆動セルと、を備え、前記３端子容量は、半導体基板に形成され、拡散層を介して前記第１電源配線と接続されたウェルと、絶縁膜を挟んで前記前記ウェルと対向し、一方が前記第２電源配線に接続され、他方が前記高駆動部に接続された電極とを含む。

前記一実施の形態によれば、ノイズの伝搬を抑制することができる半導体装置を提供することができる。

実施形態１に係る半導体装置を例示した平面図である。 実施形態１に係る半導体装置におけるスタンダードセル領域のメタル層の第１層を例示した拡大図である。 実施形態１に係る半導体装置における電源配線のメッシュを例示した平面図である。 実施形態１に係る半導体装置の高駆動セルを例示した平面図である。 実施形態１に係る半導体装置の３端子容量を例示した断面図である。 実施形態１の変形例に係る半導体装置の高駆動セルを例示した平面図である。 実施形態１に係る半導体装置の高駆動セル及び周囲のセルを例示した平面図である。 実施形態２に係る半導体装置の高駆動セルを例示した平面図である。 実施形態２の変形例１に係る半導体装置の高駆動セルを例示した平面図である。 実施形態２の変形例２に係る半導体装置の高駆動セルを例示した平面図である。 実施形態２の変形例３に係る半導体装置の高駆動部分離セル及び３端子容量分離セルを例示した平面図である。 実施形態２の変形例４に係る半導体装置の高駆動部分離セル及び３端子容量分離セルを例示した平面図である。 実施形態２の変形例５に係る半導体装置の高駆動セルを例示した平面図である。 実施形態２の変形例６に係る半導体装置の高駆動セルを例示した平面図である。 実施形態３に係る半導体装置の高駆動セルを例示した平面図である。 実施形態３の変形例１に係る半導体装置の高駆動セルを例示した平面図である。 実施形態３の変形例２に係る半導体装置の高駆動セルを例示した平面図である。 半導体装置の基板上に積層されたメタル層の第１層の平面図である。 半導体装置の基板上に積層されたメタル層の第６層の平面図である。 半導体装置を例示した断面図であり、図１９のＡ−Ａ線による断面を示す。 半導体装置の電源配線を例示した平面図である。 ゲート酸化膜を含む２端子容量を例示した平面図である。

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

（実施形態１）
図１は、実施形態１に係る半導体装置を例示した平面図である。図１に示すように、半導体装置１は、主面１１を有する半導体基板１０を備えている。

ここで、半導体装置１の説明の便宜のために、ＸＹＺ直交座標軸を導入する。主面１１に直交する方向をＺ軸方向とし、主面１１に平行な面内における一方向をＸ軸方向とする。主面１１に平行な面内におけるＸ軸方向に直交する方向をＹ軸方向とする。なお、ＸＹＺ直交座標軸は、半導体装置１の説明の便宜のために導入したものであり、半導体装置１を使用する際に、主面１１を鉛直方向に向ける等のように、半導体装置１の使用時の向きを規定したものではない。

主面１１は、Ｚ軸方向から見て、例えば矩形状である。主面１１には、ＩＯ領域１２及びコア領域１３が設けられている。ＩＯ領域１２は、例えば、主面１１の周縁近傍に設けられている。ＩＯ領域１２には、信号の入出力を行う複数のＩＯ端子１４が周縁に沿って並ぶように設けられている。図では、煩雑にならないように、いくつかのＩＯ端子１４のみ符号が付されている。また、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路１５、及び、ＡＤＣ（Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）回路をＩＯ領域１２に配置してもよい。

コア領域１３は、主面１１の中央部に設けられている。コア領域１３は、ＩＯ領域１２に囲まれている。コア領域１３には、ＦＬＡＳＨやＳＲＡＭ等の各種のハードマクロ及びスタンダードセルが配置されている。スタンダードセルが配置された領域を、スタンダードセル領域１６という。よって、コア領域１３は、スタンダードセル領域１６を含んでいる。

スタンダードセル領域１６は、クロックセル２０ａ、フリップフロップ、各種の組合せ回路セル等の多数のスタンダードセルが配置されている。スタンダードセル領域１６では、ＩＯ領域１２のＰＬＬ回路１５等から出力されたクロック信号は、多段構成の多数のクロックセル２０ａのクロック部に入力される。クロックセル２０ａは、入力された信号を半導体装置１全体に分配する。例えば、末端のクロックセル２０ａは、多数のフリップフロップ等にクロック信号を分配する。

クロックセル２０ａには大きな電流が流れる。クロックセル２０ａは、周囲のセルよりも大きい電流を消費する。したがって、クロックセル２０ａにおいて発生するノイズも大きいものとなる。クロックセル２０ａは、ノイズの主な発生源となっている。

図２は、実施形態１に係る半導体装置１におけるスタンダードセル領域のメタル層の第１層Ｍ１を例示した拡大図である。図２に示すように、スタンダードセル領域１６は、電源配線ＶＤＤと、電源配線ＶＳＳと、を有している。スタンダードセル領域１６の第１層Ｍ１では、Ｘ軸方向に延在した複数の電源配線ＶＤＤと、Ｘ軸方向に延在した複数の電源配線ＶＳＳが、Ｙ軸方向に交互に並んで配置されている。そして、隣り合う電源配線ＶＤＤ及び電源配線ＶＳＳに渡って跨ぐように、クロックセル２０ａ、フリップフロップ等のセル１７がレイアウトされている。セル１７は、例えば、インバータ、バッファ、ＮＡＮＤ、ＮＯＲ、ＡＮＤ等のセル１７である。なお、図では、いくつかのセル１７及びいくつかのクロックセル２０ａにのみ符号を付している。また、セル１７内のレイアウトは省略されている。

図３は、実施形態１に係る半導体装置における電源配線のメッシュを例示した平面図である。半導体装置１は、半導体基板１０を覆う層状に積層された複数のメタル層を備えている。複数のメタル層は、半導体基板１０側から順に、第１層Ｍ１、第２層Ｍ２、・・・第Ｎ層Ｍｎ、・・・、最上層を含んでいる。

図３に示すように、スタンダードセル領域１６には、電源配線ＶＤＤ及び電源配線ＶＳＳのメッシュ１８が形成されている。メッシュ１８は、第Ｎ層Ｍｎ及び第（ｎ−１）層Ｍｎ−１を含んでいる。そして、下層のメタル層及びトランジスタは、上層のメタル層からビア１９を経由して給電されている。なお、図では、いくつかのビア１９のみ符号を付している。

図４は、実施形態１に係る半導体装置の高駆動セルを例示した平面図である。図４に示すように、半導体装置１は、電源配線ＶＤＤと、電源配線ＶＳＳと、高駆動セル２０と、を備えている。電源配線ＶＤＤ、電源配線ＶＳＳ及び高駆動セル２０は、主面１１におけるスタンダードセル領域１６に設けられている。

電源配線ＶＤＤは、例えば、ＶＤＤの電位を供給する電源配線である。電源配線ＶＳＳは、電源配線ＶＤＤと異なる電位を有している。電源配線ＶＳＳは、例えば、接地された基準電位の電源配線である。電源配線ＶＤＤ及び電源配線ＶＳＳは、半導体基板１０上に層状に積層されたメタル層における同じ層に形成されている。電源配線ＶＤＤ及び電源配線ＶＳＳは、例えば、メタル層の第１層Ｍ１に形成されている。

電源配線ＶＤＤ及び電源配線ＶＳＳは、Ｘ軸方向に延在している。電源配線ＶＤＤ及び電源配線ＶＳＳは、Ｙ軸方向に間隔を空けて形成されている。電源配線ＶＳＳを第１電源配線といい、電源配線ＶＤＤを第２電源配線ともいう。なお、第１電源配線は、電源配線ＶＳＳに限らず、例えば、電源配線ＶＤＤでもよい。第２電源配線は、電源配線ＶＤＤに限らず、電源配線ＶＳＳでもよい。

高駆動セル２０は、例えば、クロックセル２０ａである。高駆動セル２０は、隣り合う電源配線ＶＤＤ及び電源配線ＶＳＳに渡って配置されている。高駆動セル２０の＋Ｙ軸方向の端縁は、電源配線ＶＤＤに位置し、−Ｙ軸方向の端縁は、電源配線ＶＳＳに位置している。

高駆動セル２０は、高駆動部２１、３端子容量３１及び３２を有している。高駆動部２１は、周囲のセル１７よりも大きい電流を消費する。高駆動部２１は、例えば、ＰＬＬ回路１５から出力されたクロック信号を分配するクロック部である。高駆動部２１は、ＰＬＬ回路１５から出力されたクロック信号を入力し、入力されたクロック信号を他のセル１７または他の高駆動セル２０に分配する。高駆動部２１は、例えば、インバータタイプのクロック部である。高駆動部２１は、電源配線ＶＤＤと電源配線ＶＳＳとの間に形成されている。

なお、高駆動セル２０は、クロックセル２０ａに限らない。高駆動セル２０は、周囲のセル１７よりも大きい電流を消費する高駆動部２１を有していれば、他のセル１７でもよい。以下では、高駆動セル２０を、クロックセル２０ａとして、説明する。

３端子容量３１及び３２は、高駆動セル２０に設けられている。高駆動セル２０には、複数の３端子容量３１及び３２が設けられてもよい。３端子容量３１及び３２は、電源配線ＶＤＤと電源配線ＶＳＳとの間に形成されている。

３端子容量３１及び３２と、高駆動部２１とは、高駆動セル２０内において、Ｘ軸方向に並んで形成されている。例えば、高駆動部２１は、３端子容量３１及び３２の間に形成されている。本実施形態の半導体装置１では、電源ノイズの発生源である高駆動部２１への給電は、３端子容量３１及び３２を経由して行われる。これにより、クロック部等の高駆動部２１から、高駆動セル２０の周囲のセル１７へのノイズの伝搬を抑制する。

３端子容量３１及び３２は、３つの端子を有する容量である。１つの端子は、電源配線ＶＤＤに接続している。１つの端子は、高駆動部２１に接続している。１つの端子は、電源配線ＶＳＳに接続している。以下で、３端子容量の例を説明する。なお、３端子容量は、３つの端子が上記に示した接続となる構成であれば、以下の例に限らない。

図５は、実施形態１に係る半導体装置の３端子容量を例示した断面図である。図４及び５に示すように、３端子容量３１及び３２は、Ｐウェル２３ｐと、拡散層２７ｎと、絶縁膜３４と、電極３５と、を含んでいる。Ｐウェル２３ｐ及び拡散層２７ｎは、半導体基板１０に形成されている。Ｐ型のウェル２３ｐにおける電極３５で覆われた部分の両側に、Ｎ＋型の拡散層２７ｎが形成されている。Ｐウェル２３ｐは、拡散層２７ｎを介して電源配線ＶＳＳと接続されている。電極３５は、例えば、板状の導電部材である。電極３５は、例えば、金属板である。電極３５は、一方が電源配線ＶＤＤに接続している。他方が高駆動部２１に接続している。電極３５は、絶縁膜３４を挟んでＰウェル２３ｐと対向している。なお、３端子容量は、ウェルの両端に拡散層が設けられていれば、Ｐウェル２３ｐに限らず、Ｎウェルを含んでもよい。よって、３端子容量３１及び３２は、半導体基板１０に形成され、拡散層を介して第１電源配線と接続されたウェルを含んでいる。

図４に示すように、電源配線ＶＤＤ及び電源配線ＶＳＳは、適宜設けられた配線を用いて、３端子容量３１及び３２に接続されている。高駆動部２１に対する給電は、３端子容量３１及び３２を介して行われる。例えば、Ｘ軸方向に延在した電源配線ＶＤＤは、Ｙ軸方向に延在した配線を経て、３端子容量３２の電極３５の＋Ｙ軸方向側の端縁に設けられた端子に接続されている。そして、３端子容量３２の電極３５の−Ｙ軸方向側の端縁に設けられた端子は、Ｙ軸方向に延在した配線を経て、高駆動部電源配線ＶＤＤＣＫの一端に接続されている。このように、３端子容量３１及び３２の電極３５と、高駆動部２１とは、高駆動部電源配線ＶＤＤＣＫで接続されている。

高駆動部電源配線ＶＤＤＣＫは、Ｘ軸方向に延在している。高駆動部電源配線ＶＤＤＣＫは、電源配線ＶＤＤが分断された部分に配置されている。高駆動部電源配線ＶＤＤＣＫの他端は、Ｙ軸方向に延在した配線を経て、３端子容量３１の電極３５の＋Ｙ軸方向側の端縁に接続されている。そして、３端子容量３１の電極３５の−Ｙ軸方向側の端縁に設けられた端子は、Ｙ軸方向に延在した配線を経て、電源配線ＶＤＤに接続されている。高駆動部電源配線ＶＤＤＣＫからは、Ｙ軸方向に延在した配線を経て、高駆動部２１に接続されている。したがって、高駆動部２１と、電源配線ＶＤＤとは、３端子容量３１の電極３５及び３端子容量３２の電極３５を介して接続される。

高駆動部２１は、例えば、インバータタイプのクロック部である。したがって、ＰＭＯＳ２２ｐとＮＭＯＳ２２ｎとが接続されたＣＭＯＳ構造となっている。電源配線ＶＤＤと電源配線ＶＳＳとの間の半導体基板１０には、Ｐウェル２３ｐ及びＮウェル２３ｎが形成されている。Ｐウェル２３ｐは、例えば、電源配線ＶＳＳ側の半導体基板１０に形成されている。Ｎウェル２３ｎは、例えば、電源配線ＶＤＤ側の半導体基板１０に形成されている。Ｐウェル２３ｐとＮウェル２３ｎとの境界は、３端子容量３１及び３２の部分で電源配線ＶＤＤ側に突出している。すなわち、３端子容量３１及び３２は、Ｐウェル２３ｐ上に形成されている。

高駆動部電源配線ＶＤＤＣＫからＹ軸方向に延在した配線は、高駆動部２１のＰＭＯＳ２２ｐのソース２４ａに接続されている。高駆動部２１のＮＭＯＳ２２ｎのソース２４ｂは、電源配線ＶＳＳに接続されている。ＰＭＯＳ２２ｐのドレイン２５ａと、ＮＭＯＳ２２ｎのドレイン２５ｂとは接続されている。クロック信号は、ＰＭＯＳ２２ｐ及びＮＭＯＳ２２ｎのゲート端子２６に入力され、ＰＭＯＳ２２ｐ及びＮＭＯＳ２２ｎのドレイン端子２５から出力される。高駆動部２１は同様の接続のＰＭＯＳおよびＮＭＯＳをそれぞれ並列に４本持っている。

高駆動部電源配線ＶＤＤＣＫは、メタル層の第１層Ｍ１から形成されてもよい。この場合には、電源配線ＶＤＤ、電源配線ＶＳＳ及び高駆動部電源配線ＶＤＤＣＫは、同じメタル層から形成されている。すなわち、電源配線ＶＤＤ、電源配線ＶＳＳ及び高駆動部電源配線ＶＤＤＣＫは、半導体基板１０上のメタル層の第１層から形成されている。

次に、実施形態１の半導体装置１の効果を説明する。
本実施形態の半導体装置１では、主要なノイズ源となる高駆動部２１への給電が、３端子容量３１及び３２を経由して行われている。このため、高駆動部２１から周辺へのノイズ伝搬を抑制することができる。

また、３端子容量３１及び３２として、半導体基板１０上に形成されたゲート容量を利用している。特許文献１の３端子容量と異なり、上層のメタル層を用いて３端子容量を形成していない。したがって、信号配線の引き回しが困難になることを抑制することができる。よって、上層に形成された電源メッシュ１８の設計変更を必要としていない。また、これにより、特殊なプロセスを必要とすることがない。よって、汎用の製造装置で製造することができ、信頼性低減の抑制や製造コストの低減が可能になる。

（実施形態１の変形例）
図６は、実施形態１の変形例に係る半導体装置の高駆動セルを例示した平面図である。図６に示すように、本変形例の半導体装置１ａは、高駆動部２１として、バッファータイプのクロック部を有している。例えば、バッファータイプの高駆動部２１は、例えば、インバータを連結させた構成となっている。なお、バッファータイプの高駆動部２１は、このような構成に限らない。高駆動部２１以外の構成は、実施形態１と同様であるので説明を省略する。

（実施形態２）
次に、実施形態２の半導体装置２を説明する前に、実施形態１の半導体装置１の課題点を説明する。その後で、実施形態２を説明する。図７は、実施形態１に係る半導体装置１の高駆動セル及び周囲のセルを例示した平面図である。図８は、実施形態２に係る半導体装置の高駆動セルを例示した平面図である。なお、図７及び図８では、高駆動部を記号で示している。以下の図でも同様である。

セル１７をレイアウトする設計手法において、ＮＡＮＤセル、ＦＦセル等の通常のセル１７は、隣り合う電源配線ＶＤＤ及び電源配線ＶＳＳで区分されたロウ（ｒｏｗ）４０に配置される。図７に示すように、実施形態１の半導体装置１では、高駆動部電源配線ＶＤＤＣＫは、分断された電源配線ＶＤＤの間に形成されている。したがって、高駆動セル２０が配置されたロウ４０の＋Ｙ軸方向側に隣接するロウ４０に、通常のセル１７が配置された場合に、通常のセル１７の電源配線ＶＤＤと、高駆動部電源配線ＶＤＤＣＫとがショートする可能性がある。

具体的には、通常のセル１７の境界は、電源配線ＶＤＤまたは電源配線ＶＳＳとなっている。そして、＋Ｙ軸方向側及び−Ｙ軸方向側に隣接するロウ４０のセル１７は、フリップ配置される。よって、セル１７の境界の電源配線ＶＤＤまたは電源配線ＶＳＳを共有する。したがって、そのようなセル１７が配置されたレイアウト中に、実施形態１の高駆動セル２０が配置されると、通常のセル１７の電源配線ＶＤＤと、高駆動部電源配線ＶＤＤＣＫとがショートする。したがって、電源配線ＶＤＤと高駆動部電源配線ＶＤＤＣＫがショートしないように、実施形態１の高駆動セル２０と通常のセル１７の配置位置には注意する必要がある。

一方、図８に示すように、本実施形態では、高駆動部電源配線ＶＤＤＣＫは、電源配線ＶＤＤと電源配線ＶＳＳとの間に形成されている。よって、高駆動セル２０が配置されたロウ４０の＋Ｙ軸方向側に隣接するロウ４０及び−Ｙ軸方向側に隣接するロウ４０に通常のセル１７が配置されても、電源配線ＶＤＤと、高駆動部電源配線ＶＤＤＣＫとのショートを抑制することができる。

このように、本実施形態の半導体装置２によれば、電源配線ＶＤＤが３端子容量３１及び３２を介して、高駆動部２１に接続されているので、ノイズの伝搬を抑制することができるとともに、高駆動セル２０の周囲に通常のセル１７を自由に配置することができる。そして、通常のセル１７の電源配線ＶＤＤ及びＶＳＳと、高駆動部電源配線ＶＤＤＣＫとのショートを抑制することができる。それ以外の構成及び効果は、実施形態１及び変形例の記載に含まれている。

（実施形態２の変形例１）
次に、実施形態２の変形例１に係る半導体装置を説明する。本変形例は、３端子容量３１を一方のみ有している。図９は、実施形態２の変形例１に係る半導体装置の高駆動セルを例示した平面図である。

図９に示すように、本変形例の半導体装置２ａは、高駆動部２１のＸ軸方向に並んで形成された３端子容量３１及び３２のうち、−Ｘ軸方向側の３端子容量３２を有していない。半導体装置２ａは、＋Ｘ軸方向側の３端子容量３１のみ有している。

本変形例の半導体装置２ａによれば、３端子容量３２によるノイズ削減効果は減少するものの、高駆動セル２０の占める面積を縮小することができる。それ以外の構成及び効果は、実施形態１、変形例及び実施形態２の記載に含まれている。

（実施形態２の変形例２）
次に、実施形態２の変形例２に係る半導体装置を説明する。本変形例は、高駆動部電源配線ＶＤＤＣＫの幅は、電源配線ＶＤＤ及び電源配線ＶＳＳの幅よりも小さくなっている。図１０は、実施形態２の変形例２に係る半導体装置の高駆動セルを例示した平面図である。

図１０に示すように、本変形例の半導体装置２ｂの高駆動部電源配線ＶＤＤＣＫは、電源配線ＶＤＤと電源配線ＶＳＳとの間に配置されている。また、高駆動部電源配線ＶＤＤＣＫの幅は、電源配線ＶＤＤ及び電源配線ＶＳＳの幅よりも小さくなっている。高駆動部電源配線ＶＤＤＣＫは、高駆動セル２０における高駆動部２１だけに電流を供給すればよいため、幅を小さくすることができる。

本変形例の半導体装置２ｂによれば、高駆動部電源配線ＶＤＤＣＫの幅を小さくしているので、高駆動セル２０内の高駆動部電源配線ＶＤＤＣＫの占める面積を縮小することができ、他の配線スペースを確保することができる。それ以外の構成及び効果は、実施形態１、実施形態２及びこれらの変形例の記載に含まれている。

（実施形態２の変形例３）
次に、実施形態２の変形例３に係る半導体装置を説明する。本変形例は、３端子容量３１及び３２を別のセルに分離している。そして、３端子容量３１及び３２の電極と、高駆動部２１とを接続する高駆動部電源配線ＶＤＤＣＫは、上層のメタル層から形成されている。したがって、電源配線ＶＤＤ及び電源配線ＶＳＳは、高駆動部電源配線ＶＤＤＣＫよりも、半導体基板１０側に形成されている。

図１１は、実施形態２の変形例３に係る半導体装置の高駆動部分離セル及び３端子容量分離セルを例示した平面図である。図１１に示すように、本変形例に係る半導体装置２ｃは、電源配線ＶＳＳと、電源配線ＶＤＤと、電源配線ＶＳＳと、高駆動部分離セル２０ｓと、３端子容量分離セル３１ｓ及び３２ｓと、を備えている。

電源配線ＶＳＳ、電源配線ＶＤＤ及び電源配線ＶＳＳを、それぞれ、第１電源配線ＶＳＳ、第２電源配線ＶＤＤ及び第３電源配線ＶＳＳともいう。第１電源配線ＶＳＳ、第２電源配線ＶＤＤ及び第３電源配線ＶＳＳは、Ｘ軸方向に延在し、Ｙ軸方向に間隔を空けて順に並んで形成されている。

高駆動部分離セル２０ｓは、高駆動部２１を有している。高駆動部分離セル２０ｓには、３端子容量３１及び３２は形成されていない。高駆動部２１は、第１電源配線ＶＳＳと第２電源配線ＶＤＤとの間に形成されている。

３端子容量分離セル３１ｓ及び３２ｓは、それぞれ３端子容量３１及び３２を有している。３端子容量分離セル３１ｓ及び３２ｓには、高駆動部２１は形成されていない。例えば、３端子容量３１は、第１電源配線ＶＳＳと第２電源配線ＶＤＤとの間に形成されている。３端子容量３２は、第２電源配線ＶＤＤと第３電源配線ＶＳＳとの間に形成されている。

また、半導体装置２ｃは、半導体基板１０を覆う層状に積層された複数のメタル層を備えている。第１電源配線ＶＳＳ、第２電源配線ＶＤＤ及び第３電源配線ＶＳＳと、高駆動部電源配線ＶＤＤＣＫとは、異なるメタル層から形成されている。例えば、半導体装置２ｃの第１電源配線ＶＳＳ、第２電源配線ＶＤＤ及び第３電源配線ＶＳＳは、高駆動部電源配線ＶＤＤＣＫよりも、半導体基板１０側に形成されている。

具体的には、半導体装置２ｃの第１電源配線ＶＳＳ、第２電源配線ＶＤＤ及び第３電源配線ＶＳＳは、メタル層の第１層Ｍ１に形成されている。これに対して、高駆動部電源配線ＶＤＤＣＫは、メタル層の第２層Ｍ２及び第３層Ｍ３に形成されている。第３層Ｍ３に形成された高駆動部電源配線ＶＤＤＣＫは、Ｘ軸方向に延在している。一方、第２層Ｍ２に形成された高駆動部電源配線ＶＤＤＣＫは、Ｙ軸方向に延在している。

３端子容量３１の電極３５と、高駆動部２１とは、メタル層の第３層Ｍ３に形成された高駆動部電源配線ＶＤＤＣＫにより接続されている。３端子容量３１の電極３５と、高駆動部電源配線ＶＤＤＣＫとは、ビア１９ａによって接続されている。高駆動部電源配線ＶＤＤＣＫと、高駆動部２１とは、ビア１９ｂによって接続されている。

３端子容量３２の電極３５と、高駆動部２１とは、メタル層の第２層Ｍ２及び第３層Ｍ３に形成された高駆動部電源配線ＶＤＤＣＫにより接続されている。３端子容量３２の電極３５と、第３層Ｍ３に形成された高駆動部電源配線ＶＤＤＣＫとは、ビア１９ｃによって接続されている。第３層Ｍ３に形成された高駆動部電源配線ＶＤＤＣＫと、第２層Ｍ２に形成された高駆動部電源配線ＶＤＤＣＫとは、ビア１９ｄによって接続されている。第２層Ｍ２に形成された高駆動部電源配線ＶＤＤＣＫと、高駆動部２１とは、ビア１９ｅによって接続されている。

本変形例の半導体装置２ｃによれば、３端子容量３１及び３２と、高駆動部２１とが一体化していない。よって、３端子容量３１及び３２と、高駆動部２１との位置を自在に変更することにより、サイズの増大することを抑制できる場合がある。また、種々の容量の３端子容量３１及び３２との組み合わせが容易になり、容量値を最適化することができる。さらに、３端子容量３１及び３２と、高駆動部２１とを異なるロウ４０に配置してもよいし、ある程度距離を置いて配置してもよい。よって、３端子容量３１及び３２と、高駆動部２１とを配置する自由度を大きくすることができる。それ以外の構成及び効果は、実施形態１、実施形態２及びこれらの変形例の記載に含まれている。

（実施形態２の変形例４）
次に、実施形態２の変形例４に係る半導体装置を説明する。本変形例は、変形例３と異なり、高駆動部電源配線ＶＤＤＣＫは、電源配線ＶＤＤ及び電源配線ＶＳＳよりも、半導体基板１０側に形成されている。

図１２は、実施形態２の変形例４に係る半導体装置の高駆動部分離セル及び３端子容量分離セルを例示した平面図である。図１２に示すように、本変形例の半導体装置２ｄは、半導体基板１０を覆う層状に積層された複数のメタル層を備えている。また、半導体装置２ｄは、第１電源配線ＶＳＳ、第２電源配線ＶＤＤ及び第３電源配線ＶＳＳを備えている。さらに、半導体装置２ｄは、高駆動部分離セル２０ｓ、３端子容量分離セル３１ｓ及び３２ｓを備えている。

第１電源配線ＶＳＳ、第２電源配線ＶＤＤ及び第３電源配線ＶＳＳと、高駆動部電源配線ＶＤＤＣＫとは、異なるメタル層から形成されている。そして、高駆動部電源配線ＶＤＤＣＫは、第１電源配線ＶＳＳ、第２電源配線ＶＤＤ及び第３電源配線ＶＳＳよりも、半導体基板１０側に形成されている。

具体的には、半導体装置２ｄの第１電源配線ＶＳＳ、第２電源配線ＶＤＤ及び第３電源配線ＶＳＳは、メタル層の第２層Ｍ２に形成されている。これに対して、高駆動部電源配線ＶＤＤＣＫは、メタル層の第１層Ｍ１に形成されている。第１層Ｍ１に形成された高駆動部電源配線ＶＤＤＣＫは、Ｘ軸方向に延在した部分と、Ｙ軸方向に延在した部分とを有している。

３端子容量３１の電極３５と、高駆動部２１とは、Ｘ軸方向に延在した高駆動部電源配線ＶＤＤＣＫにより接続されている。高駆動部電源配線ＶＤＤＣＫは、メタル層の第１層Ｍ１に形成されている。一方、３端子容量３１の電極３５に接続される配線と、第２電源配線ＶＤＤとは、ビア１９ｆによって接続されている。拡散層２７ｎの端子と、第１電源配線ＶＳＳとは、ビア１９ｇ及びビア１９ｈによって接続されている。

３端子容量３２の電極３５と、高駆動部２１とは、Ｙ軸方向に延在した高駆動部電源配線ＶＤＤＣＫにより接続されている。高駆動部電源配線ＶＤＤＣＫは、メタル層の第１層Ｍ１に形成されている。一方、３端子容量３２の電極３５に接続される配線と、第２電源配線ＶＤＤとは、ビア１９ｉによって接続されている。拡散層２７ｎの端子と、第３電源配線ＶＳＳとは、ビア１９ｊ及びビア１９ｋによって接続されている。

本変形例の半導体装置２ｄによれば、電源配線ＶＤＤ及び電源配線ＶＳＳは、メタル層の第２層に形成されている。よって、３端子容量３１及び３２の電極３５と、高駆動部２１とを、第１層Ｍ１に形成された高駆動部電源配線ＶＤＤＣＫにより接続することができる。これにより、高駆動部電源配線ＶＤＤＣＫの長さを小さくすることができ、主面１１を占める面積を小さくすることができる。また、高駆動部電源配線ＶＤＤＣＫの接続を容易にすることができる。さらに、種々の容量の３端子容量３１および３２との組み合わせが容易になり、容量値を最適化することができる。それ以外の構成及び効果は、実施形態１、実施形態２及びこれらの変形例の記載に含まれている。

（実施形態２の変形例５）
次に、実施形態２の変形例５に係る半導体装置を説明する。本変形例では、電源配線ＶＳＳ側に、３端子容量３１及び３２の電極３５を接続する。図１３は、実施形態２の変形例５に係る半導体装置の高駆動セルを例示した平面図である。

図１３に示すように、本変形例の半導体装置２ｅの高駆動セル２０は、３端子容量３６及び３７を備えている。３端子容量３６及び３７の電極３５は、電源配線ＶＳＳ側に接続されている。すなわち、前述の電源配線ＶＤＤに、３端子容量３１及び３２の電極３５を接続するのに替えて、電源配線ＶＳＳに、３端子容量３６及び３７の電極３５を接続している。

具体的には、３端子容量３６及び３７は、Ｎウェル２３ｎ、絶縁膜３４及び電極３５を含んでいる。３端子容量３６及び３７の場合には、直下の半導体基板１０は、Ｎウェル２３ｎとなっている。よって、３端子容量３６及び３７は、例えば、Ｎ型のウェル２３ｎにおける電極３５で覆われた部分の両側に、Ｐ＋型の拡散層２７ｐが形成された構成となっている。そして、Ｎウェル２３ｎは、３端子容量３１及び３２のＰウェル２３ｐと異なり、電源配線ＶＤＤと接続されている。電極３５は、絶縁膜３４を挟んでＮウェル２３ｎと対向し、一方が電源配線ＶＳＳに接続され、他方が高駆動部２１に接続されている。Ｐウェル２３ｐとＮウェル２３ｎとの境界は、３端子容量３６の部分で電源配線ＶＳＳ側に突出している。

電源配線ＶＳＳは、Ｙ軸方向に延在した配線を経て、３端子容量３７の電極３５の＋Ｙ軸方向側の端縁に設けられた端子に接続されている。そして、３端子容量３７の電極３５の−Ｙ軸方向側の端縁に設けられた端子は、高駆動部電源配線ＶＳＳＣＫの一端に接続されている。

高駆動部電源配線ＶＳＳＣＫは、Ｘ軸方向に延在している。高駆動部電源配線ＶＳＳＣＫの他端は、３端子容量３６の電極３５の−Ｙ軸方向側の端縁に接続されている。そして、３端子容量３６の電極３５の＋Ｙ軸方向側の端縁に設けられた端子は、Ｙ軸方向に延在した配線を経て、電源配線ＶＳＳに接続されている。

高駆動部電源配線ＶＳＳＣＫからは、Ｙ軸方向に延在した配線を経て、高駆動部２１に接続されている。したがって、高駆動部２１と、電源配線ＶＳＳとは、３端子容量３６の電極３５及び３端子容量３７の電極３５を介して接続される。

本変形例によれば、電源配線ＶＳＳに対しても、電源配線ＶＤＤと同様に、ノイズの伝搬を抑制することができる。それ以外の構成及び効果は、実施形態１、実施形態２及びこれらの変形例の記載に含まれている。

（実施形態２の変形例６）
次に、実施形態２の変形例６に係る半導体装置を説明する。本変形例では、３端子容量３２及び３端子容量３６を有している。そして、電源配線ＶＤＤ側及び電源配線ＶＳＳ側に、それぞれ、３端子容量３２及び３６の電極３５を接続する。図１４は、実施形態２の変形例６に係る半導体装置の高駆動セルを例示した平面図である。

図１４に示すように、本変形例の半導体装置２ｆは、３端子容量３２及び３端子容量３６を有している。３端子容量３６は、Ｎウェル２３ｎ、絶縁膜３４及び電極３５を含んでいる。Ｎウェル２３ｎは、半導体基板１０に形成されている。Ｎウェル２３ｎは、拡散層２７ｐを介して電源配線ＶＤＤと接続されている。電極３５は、絶縁膜３４を挟んでＮウェル２３ｎと対向し、一方が電源配線ＶＳＳに接続され、他方が高駆動部２１に接続されている。３端子容量３６の直下の半導体基板１０には、Ｎウェル２３ｎを形成する。したがって、Ｐウェル２３ｐとＮウェル２３ｎとの境界は、３端子容量３６の部分で電源配線ＶＳＳ側に突出している。

一方、３端子容量３２は、Ｐウェル２３ｐ、絶縁膜３４及び電極３５を含んでいる。Ｐウェル２３ｐは、半導体基板１０に形成されている。Ｐウェル２３ｐは、拡散層２７ｎを介して電源配線ＶＳＳと接続されている。３端子容量３２の電極３５は、絶縁膜３４を挟んでＰウェル２３ｐと対向し、一方が電源配線ＶＤＤに接続され、他方が高駆動部２１に接続されている。３端子容量３２の直下の半導体基板１０には、Ｐウェル２３ｐを形成する。したがって、Ｐウェル２３ｐとＮウェル２３ｎとの境界は、３端子容量３２の部分で電源配線ＶＤＤ側に突出している。このように、半導体装置２ｆは、電源配線ＶＳＳ及びＶＤＤとの接続関係が相互に逆の３端子容量３２及び３６を有している。

電源配線ＶＤＤは、Ｙ軸方向に延在した配線を経て、３端子容量３２の電極３５の−Ｙ軸方向側の端縁に設けられた端子に接続されている。そして、３端子容量３２の電極３５の＋Ｙ軸方向側の端縁に設けられた端子は、高駆動部電源配線ＶＤＤＣＫの一端に接続されている。高駆動部電源配線ＶＤＤＣＫの他端は、高駆動部２１に接続されている。

一方、電源配線ＶＳＳは、Ｙ軸方向に延在した配線を経て、３端子容量３６の電極３５の＋Ｙ軸方向側の端縁に設けられた端子に接続されている。そして、３端子容量３６の電極３５の−Ｙ軸方向側の端縁に設けられた端子は、高駆動部電源配線ＶＳＳＣＫの一端に接続されている。高駆動部電源配線ＶＳＳＣＫの他端は高駆動部２１に接続されている。

したがって、半導体装置２ｆの高駆動部２１と、電源配線ＶＤＤとは、３端子容量３２の電極３５を介して接続されている。また、高駆動部２１と、電源配線ＶＳＳとは、３端子容量３６の電極３５を介して接続されている。

本変形例の半導体装置２ｆによれば、電源配線ＶＤＤ側及び電源配線ＶＳＳ側の両方に対して、ノイズの伝搬を抑制することができる。それ以外の構成及び効果は、実施形態１、実施形態２及びこれらの変形例の記載に含まれている。

（実施形態３）
次に、実施形態３を説明する。本実施形態は、ダブルハイト構成の半導体装置である。図１５は、実施形態３に係る半導体装置の高駆動セルを例示した平面図である。図１５に示すように、本実施形態の半導体装置３は、電源配線ＶＳＳをさらに備えている。そして、Ｙ軸方向に、電源配線ＶＳＳ、電源配線ＶＤＤ、及び、電源配線ＶＳＳが順に並んで配置されている。

Ｙ軸方向に順に並んだ電源配線ＶＳＳ、電源配線ＶＤＤ、及び、電源配線ＶＳＳを、第１電源配線、第２電源配線、及び、第３電源配線とした場合に、高駆動セル２０は、第２電源配線が分断された部分を含むように、Ｙ軸方向に延在している。高駆動セル２０は、分断された第２電源配線を跨いでＹ軸方向に延在している。

高駆動部２１は、第２電源配線が分断された部分と第１電源配線との間に形成されている。３端子容量３１は、第２電源配線が分断された部分と第３電源配線との間に形成されている。３端子容量３１の直下の半導体基板１０には、Ｐウェル２３ｐが形成されている。高駆動部２１と３端子容量３１とは、Ｙ軸方向に並んで形成されている。３端子容量３１は、高駆動部２１よりも＋Ｙ軸方向側に形成されている。

なお、高駆動部２１と３端子容量３１とは、Ｙ軸方向に並んで形成されていれば、３端子容量３１は、高駆動部２１よりも−Ｙ軸方向側に形成されてもよい。

本実施形態の半導体装置３は、実施形態１及び実施形態２のシングルハイト構成と比較すると、Ｘ軸方向における寸法を小さくすることができる。また、高駆動部２１と３端子容量３１とは、Ｙ軸方向に並んで形成されているので、３端子容量３１のＸ軸方向の両側のレイアウトオーバーヘッド（ウェルを折り曲げる箇所）を占める面積を小さくすることができる。これにより、スタンダードセル領域１６を、他のセル１７に用いることができ、主面１１を活用する効率を向上させることができる。さらに、高駆動部電源配線ＶＤＤＣＫ等のＸ軸方向への引き回しを不要とし、クロック信号の遅延時間等を含む高駆動セル２０の特性を向上させることができる。それ以外の構成及び効果は、実施形態１、実施形態２及びこれらの変形例の記載に含まれている。

（実施形態３の変形例１）
次に、実施形態３の変形例１を説明する。本変形例の半導体装置３ａは、３端子容量３１と高駆動部２１との境界を、調整可能となっている。図１６は、実施形態３の変形例１に係る半導体装置の高駆動セルを例示した平面図である。

図１６に示すように、本変形例の半導体装置３ａは、実施形態３の半導体装置３に比べて、３端子容量３１と高駆動部２１との境界が第２電源配線と第３電源配線との間に位置している。高駆動部２１が＋Ｙ軸方向側に突出している。したがって、高駆動部２１は、第２電源配線の分断された部分と第１電源配線との間に形成されているだけでなく、第２電源配線の分断された部分と第３電源配線側との間にも形成されている。よって、３端子容量３１の電極３５のＹ軸方向の長さが小さくなっている。

なお、３端子容量３１が−Ｙ軸方向側に突出し、３端子容量３１と高駆動部２１との境界が第１電源配線と第２電源配線との間に位置してもよい。したがって、３端子容量３１は、第２電源配線の分断された部分と第３電源配線との間に形成されているだけでなく、第２電源配線の分断された部分と第１電源配線との間にも形成されてもよい。この場合には、３端子容量３１の電極３５のＹ軸方向の長さが長くなる。

本変形例の半導体装置３ａによれば、３端子容量３１と高駆動部２１との境界を、Ｙ軸方向にずらすことができる。これにより、３端子容量３１と高駆動部２１との間の容量及び駆動能力等のバランスを容易に調整することができる。それ以外の構成及び効果は、実施形態１〜３及びこれらの変形例の記載に含まれている。

（実施形態３の変形例２）
次に、実施形態３の変形例２を説明する。本変形例の半導体装置は、トリプルハイト構成を有している。図１７は、実施形態３の変形例２に係る半導体装置の高駆動セルを例示した平面図である。

図１７に示すように、本変形例の半導体装置３ｂは、電源配線ＶＤＤ及び電源配線ＶＳＳをさらに備えている。そして、Ｙ軸方向に、電源配線ＶＳＳ、電源配線ＶＤＤ、電源配線ＶＳＳ、及び、電源配線ＶＤＤが順に並んで配置されている。また、半導体装置３ｂは、３端子容量３１と、３端子容量３６と、を備えている。

Ｙ軸方向に順に並んだ電源配線ＶＳＳ、電源配線ＶＤＤ、電源配線ＶＳＳ、及び、電源配線ＶＤＤを、第１電源配線、第２電源配線、第３電源配線、及び、第４電源配線とした場合に、高駆動セル２０は、第２電源配線及び第３電源配線が分断された部分を含むように、Ｙ軸方向に延在している。高駆動セル２０は、第２電源配線が分断された部分と、第３電源配線が分断された部分との間に形成されている。３端子容量３１は、第２電源配線が分断された部分と第１電源配線との間に形成されている。３端子容量３６は、第３電源配線が分断された部分と第４電源配線との間に形成されている。高駆動部２１と３端子容量３１及び３６とは、Ｙ軸方向に並んで形成されている。

３端子容量３１は、高駆動部２１よりも＋Ｙ軸方向側に形成されている。３端子容量３６は、高駆動部２１よりも−Ｙ軸方向側に形成されている。高駆動部２１は、３端子容量３１及び３２の間に形成されている。このように、高駆動セル２０は、高駆動部２１、３端子容量３１及び３６を含んでいる。高駆動セル２０は、第２電源配線及び第３電源配線を跨いでＹ軸方向に延在している。

本変形例の半導体装置によれば、電源配線ＶＤＤ及び電源配線ＶＳＳの両方の電源ノイズを低減できる。また、高駆動セルと３端子容量３１及び３６との境界をＹ軸方向にずらし、容量と駆動能力のバランスを容易に調整することができる。それ以外の構成及び効果は、実施形態１〜３及びこれらの変形例の記載に含まれている。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

また、例えば、半導体装置が形成された半導体チップ全体及びスタンダードセルに関する以下の事項は、実施形態１〜３の技術的思想の範囲に含まれる。

（付記１）
第１電源配線と、
前記第１電源配線と異なる電位の第２電源配線と、
周囲のセルよりも大きい電流を消費する高駆動部と、３端子容量と、を有する高駆動セルと、
を備え、
前記３端子容量は、
半導体基板に形成され、拡散層を介して前記第１電源配線と接続されたウェルと、
絶縁膜を挟んで前記ウェルと対向し、一方が前記第２電源配線に接続され、他方が前記高駆動部に接続された電極と、
を含む半導体装置であって、
前記第１電源配線は、接地された基準電位であり、
前記３端子容量のウェルは、Ｐ型である半導体装置。

（付記２）
前記高駆動セルは、別の３端子容量をさらに有し、
前記別の３端子容量は、
前記半導体基板に形成され、拡散層を介して前記第２電源配線と接続されたウェルと、
絶縁膜を挟んで前記ウェルと対向し、一方が前記第１電源配線に接続され、他方が前記高駆動部に接続された電極と、
を含み、
前記別の３端子容量のウェルは、Ｎ型である付記１に記載の半導体装置。

（付記３）
前記高駆動部は、前記第１電源配線と、前記第２電源配線との間に形成され、
前記３端子容量は、前記第１電源配線と、前記第２電源配線との間に形成され、
前記別の３端子容量は、前記第１電源配線と前記第２電源配線との間以外に形成された付記１に記載の半導体装置。

（付記４）
前記第１電源配線及び前記第２電源配線は、前記半導体基板の主面に平行な面内における第１方向に延在し、
前記第１電源配線及び前記第２電源配線は、前記面内における前記第１方向に直交する第２方向に間隔を空けて形成され、
前記３端子容量の電極の前記第１方向の長さ、及び、前記第２方向の長さのうち、いずれ一方は可変である付記１に記載の半導体装置。

（付記５）
高駆動部は、インバータタイプのクロック部、または、バッファータイプのクロック部を含む付記１に記載の半導体装置。

（付記６）
前記半導体基板を覆う層状に積層された複数のメタル層をさらに備え、
前記メタル層は、
前記半導体基板の主面に平行な面内における第１方向に延在した複数の電源配線を有する層と、
前記面内における前記第１方向に直交する第２方向に延在した複数の電源配線を有する層と、
が、交互に積層された電源メッシュを含む付記１に記載の半導体装置。

（付記７）
前記半導体基板を覆う層状に積層された複数のメタル層をさらに備え、
前記３端子容量の電極と、前記高駆動部とは、高駆動部電源配線で接続され、
前記第１電源配線及び前記第２電源配線と、前記高駆動部電源配線とは、異なるメタル層から形成され、ビアを介して接続された付記１に記載の半導体装置。

また、例えば、レイアウトに関する以下の事項は、実施形態１〜３の技術的思想の範囲に含まれる。

（付記８）
主面を有する半導体基板と、
前記主面に配置され、前記主面に平行な面内における第１方向に延在した複数のＶＤＤ電源配線及び複数のＶＳＳ電源配線であって、前記面内における前記第１方向に直交した第２方向に交互に並んで配置された前記ＶＤＤ電源配線及び前記ＶＳＳ電源配線と、
周囲のセルよりも大きい電流を消費する高駆動部と、３端子容量と、を有する高駆動セルと、
を備え、
前記３端子容量は、
半導体基板に形成され、拡散層を介して前記第１電源配線と接続されたウェルと、
絶縁膜を挟んで前記ウェルと対向し、一方が前記第２電源配線に接続され、他方が前記高駆動部に接続された電極と、
を含み、
前記高駆動セルは、隣り合う前記ＶＤＤ電源配線及び前記ＶＳＳ電源配線で規定されるロウに配置されるようにレイアウトされた、半導体装置。

１、１ａ、２、２ａ、２ｂ、２ｃ、２ｄ、２ｅ、２ｆ、３、３ａ、３ｂ 半導体装置
１０ 半導体基板
１１ 主面
１２ ＩＯ領域
１３ コア領域
１４ ＩＯ端子
１５ ＰＬＬ回路
１６ スタンダードセル領域
１７ セル
１８ メッシュ
１９ ビア
２０ 高駆動セル
２０ａ クロックセル
２１ 高駆動部
２２ｎ ＮＭＯＳ
２２ｐ ＰＭＯＳ
２３ｎ Ｎウェル
２３ｐ Ｐウェル
２４ａ、２４ｂ ソース
２５ ドレイン端子
２５ａ、２５ｂ ドレイン
２６ ゲート端子
２７ｎ 拡散層
２７ｐ 拡散層
３１、３２ ３端子容量
３４ 絶縁膜
３５ 電極
３６、３７ ３端子容量
４０ ロウ
１２３ｎ Ｎウェル
１２３ｐ Ｐウェル
１２７ｎ 拡散層
１２７ｐ 拡散層
１３４ 絶縁膜
１３５ 電極

Claims (20)

1. 第１電源配線と、
   前記第１電源配線と異なる電位の第２電源配線と、
   周囲のセルよりも大きい電流を消費する高駆動部と、３端子容量と、を有する高駆動セルと、
   を備え、
   前記３端子容量は、
   半導体基板に形成され、拡散層を介して前記第１電源配線と接続されたウェルと、
   絶縁膜を挟んで前記ウェルと対向し、一方が前記第２電源配線に接続され、他方が前記高駆動部に接続された電極と、
   を含む、
   半導体装置。
2. 前記高駆動セルは、別の３端子容量をさらに有し、
   前記別の３端子容量は、
   前記半導体基板に形成され、拡散層を介して前記第１電源配線と接続されたウェルと、
   絶縁膜を挟んで前記ウェルと対向し、一方が前記第２電源配線に接続され、他方が前記高駆動部に接続された電極と、
   を含み、
   前記高駆動部と、前記第２電源配線とは、前記３端子容量の電極及び前記別の３端子容量の電極を介して接続される、
   請求項１に記載の半導体装置。
3. 前記高駆動セルは、クロックセルであり、
   前記高駆動部は、入力されたクロック信号を分配するクロック部である、
   請求項１に記載の半導体装置。
4. 前記第１電源配線及び前記第２電源配線は、前記半導体基板の主面に平行な面内における第１方向に延在し、
   前記第１電源配線及び前記第２電源配線は、前記面内における前記第１方向に直交する第２方向に間隔を空けて形成された、
   請求項１に記載の半導体装置。
5. 前記３端子容量の電極と、前記高駆動部とは、高駆動部電源配線で接続され、
   前記高駆動部電源配線は、前記第１方向に延在し、前記第１電源配線と前記第２電源配線との間に形成された、
   請求項４に記載の半導体装置。
6. 前記高駆動部電源配線の幅は、前記第１電源配線及び前記第２電源配線の幅よりも小さい、
   請求項５に記載の半導体装置。
7. 前記半導体基板を覆う層状に積層された複数のメタル層をさらに備え、
   前記第１電源配線、前記第２電源配線、及び、前記高駆動部電源配線は、同じ前記メタル層から形成された、
   請求項５に記載の半導体装置。
8. 前記第１電源配線は、接地された基準電位である、
   請求項１または２に記載の半導体装置。
9. 前記第２電源配線は、接地された基準電位である、
   請求項１または２に記載の半導体装置。
10. 前記高駆動セルは、別の３端子容量をさらに有し、
    前記別の３端子容量は、
    前記半導体基板に形成され、拡散層を介して前記第２電源配線と接続されたウェルと、
    絶縁膜を挟んで前記ウェルと対向し、一方が前記第１電源配線に接続され、他方が前記高駆動部に接続された電極と、
    を含み、
    前記高駆動部と、前記第２電源配線とは、前記３端子容量の電極を介して接続され、
    前記高駆動部と、前記第１電源配線とは、前記別の３端子容量の電極を介して接続される、
    請求項１に記載の半導体装置。
11. 前記第１方向に延在し、前記第１電源配線と同じ電位の第３電源配線をさらに備え、
    前記第２方向に、前記第１電源配線、前記第２電源配線及び記第３電源配線が順に並んで配置され、
    前記高駆動セルは、前記第２電源配線が分断された部分を含むように前記第２方向に延在し、
    前記高駆動部は、前記第２電源配線の分断された部分と前記第１電源配線との間に形成され、
    前記３端子容量は、前記第２電源配線の分断された部分と前記第３電源配線との間に形成された、
    請求項４に記載の半導体装置。
12. 前記高駆動部は、前記第２電源配線の分断された部分と前記第３電源配線との間にも形成された、
    請求項１１記載の半導体装置。
13. 前記３端子容量は、前記第２電源配線の分断された部分と前記第１電源配線との間にも形成された、
    請求項１１に記載の半導体装置。
14. 前記第１方向に延在し、前記第１電源配線と同じ電位の第３電源配線と、
    前記第１方向に延在し、前記第２電源配線と同じ電位の第４電源配線と、
    をさらに備え、
    前記第２方向に、前記第１電源配線、前記第２電源配線、前記第３電源配線及び前記第４電源配線が順に並んで配置され、
    前記高駆動セルは、前記第２電源配線及び前記第３電源配線が分断された部分を含むように、前記第２方向に延在し、
    前記高駆動部は、前記第２電源配線が分断された部分と、前記第３電源配線が分断された部分との間に形成され、
    前記３端子容量は、前記第２電源配線が分断された部分と前記第１電源配線との間に形成され、
    別の３端子容量は、前記第３電源配線が分断された部分と前記第４電源配線との間に形成され、
    前記別の３端子容量は、
    前記半導体基板に形成され、拡散層を介して前記第４電源配線と接続されたウェルと、
    絶縁膜を挟んで前記ウェルと対向し、一方が前記第３電源配線に接続され、他方が前記高駆動部に接続された電極と、
    を含み、
    前記高駆動部と、前記第２電源配線とは、前記３端子容量の電極を介して接続され、
    前記高駆動部と、前記第３電源配線とは、前記別の３端子容量の電極を介して接続される、
    請求項４記載の半導体装置。
15. 第１電源配線と、
    前記第１電源配線と異なる電位の第２電源配線と、
    周囲のセルよりも大きい電流を消費する高駆動部を有する高駆動部分離セルと、
    ３端子容量を有する３端子容量分離セルと、
    を備え、
    前記３端子容量は、
    半導体基板に形成され、拡散層を介して前記第１電源配線と接続されたウェルと、
    絶縁膜を挟んで前記ウェルと対向し、一方が前記第２電源配線に接続され、他方が前記高駆動部に接続された電極と、
    を含む、
    半導体装置。
16. 前記第１電源配線と同じ電位の第３電源配線と、
    前記３端子容量を有する別の３端子容量分離セルと、
    をさらに備え、
    前記第１電源配線、前記第２電源配線及び前記第３電源配線は、前記半導体基板の主面に平行な面内における第１方向に延在し、
    前記第１電源配線、前記第２電源配線及び前記第３電源配線は、前記面内における前記第１方向に直交する第２方向に間隔を空けて順に並んで形成され、
    前記高駆動部は、前記第１電源配線と前記第２電源配線との間に形成され、
    前記別の３端子容量分離セルは、前記第２電源配線と前記第３電源配線との間に形成され、
    前記別の３端子容量分離セルの前記３端子容量は、
    前記半導体基板に形成され、拡散層を介して前記第３電源配線と接続されたウェルと、
    絶縁膜を挟んで前記ウェルと対向し、一方が前記第２電源配線に接続され、他方が前記高駆動部に接続された電極と、
    を含む、
    請求項１５に記載の半導体装置。
17. 前記半導体基板を覆う層状に積層された複数のメタル層をさらに備え、
    前記３端子容量の電極と、前記高駆動部とは、高駆動部電源配線で接続され、
    前記第１電源配線及び前記第２電源配線と、前記高駆動部電源配線とは、異なるメタル層から形成された、
    請求項１５に記載の半導体装置。
18. 前記第１電源配線及び前記第２電源配線は、前記高駆動部電源配線よりも、前記半導体基板側に形成された、
    請求項１７に記載の半導体装置。
19. 前記高駆動部電源配線は、前記第１電源配線及び前記第２電源配線よりも、前記半導体基板側に形成された、
    請求項１７に記載の半導体装置。
20. 主面を有する半導体基板を備え、
    前記主面の周縁近傍に設けられたＩＯ領域と、前記主面の中央部に設けられ、スタンダードセル領域を含むコア領域と、を有し、
    前記スタンダードセル領域は、
    第１電源配線と、
    前記第１電源配線と異なる電位の第２電源配線と、
    周囲のセルよりも大きい電流を消費する高駆動部、及び、３端子容量を有する高駆動セルと、
    を有し、
    前記３端子容量は、
    半導体基板に形成され、拡散層を介して前記第１電源配線と接続されたウェルと、
    絶縁膜を挟んで前記ウェルと対向し、一方が前記第２電源配線に接続され、他方が前記高駆動部に接続された電極と、
    を含み、
    前記ＩＯ領域に設けられた回路から出力された信号は、前記高駆動部に入力される、
    半導体装置。