[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP7415176B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置 Download PDF

Info

Publication number
JP7415176B2
JP7415176B2 JP2020558322A JP2020558322A JP7415176B2 JP 7415176 B2 JP7415176 B2 JP 7415176B2 JP 2020558322 A JP2020558322 A JP 2020558322A JP 2020558322 A JP2020558322 A JP 2020558322A JP 7415176 B2 JP7415176 B2 JP 7415176B2
Authority
JP
Japan
Prior art keywords
transistor
wiring
power supply
gate
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020558322A
Other languages
English (en)
Other versions
JPWO2020110733A1 (ja
Inventor
秀幸 小室
淳司 岩堀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Socionext Inc
Original Assignee
Socionext Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Socionext Inc filed Critical Socionext Inc
Publication of JPWO2020110733A1 publication Critical patent/JPWO2020110733A1/ja
Application granted granted Critical
Publication of JP7415176B2 publication Critical patent/JP7415176B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/62—Capacitors having potential barriers
    • H10D1/66—Conductor-insulator-semiconductor capacitors, e.g. MOS capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/40—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels
    • H10D30/43—FETs having zero-dimensional [0D], one-dimensional [1D] or two-dimensional [2D] charge carrier gas channels having 1D charge carrier gas channels, e.g. quantum wire FETs or transistors having 1D quantum-confined channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6735—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes having gates fully surrounding the channels, e.g. gate-all-around
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6757—Thin-film transistors [TFT] characterised by the structure of the channel, e.g. transverse or longitudinal shape or doping profile
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/117—Shapes of semiconductor bodies
    • H10D62/118—Nanostructure semiconductor bodies
    • H10D62/119—Nanowire, nanosheet or nanotube semiconductor bodies
    • H10D62/121—Nanowire, nanosheet or nanotube semiconductor bodies oriented parallel to substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
    • H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
    • H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
    • H10D84/85—Complementary IGFETs, e.g. CMOS
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices
    • H10D88/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
    • H10D89/10—Integrated device layouts
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/62—Fin field-effect transistors [FinFET]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
    • H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
    • H10D84/0165—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs the components including complementary IGFETs, e.g. CMOS devices
    • H10D84/0186—Manufacturing their interconnections or electrodes, e.g. source or drain electrodes

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本開示は、立体構造トランジスタを含むスタンダードセルを備えた半導体集積回路装置に関する。
半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。
非特許文献１，２では、新規デバイスとして、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスと、これを用いたスタンダードセルが開示されている。
Ryckaert J. et al., "The Complementary FET (CFET) for CMOS scaling beyond N3", 2018 Symposium on VLSI Technology Digest of Technical Papers A. Mocuta et al., "Enabling CMOS Scaling Towards 3nm and Beyond", 2018 Symposium on VLSI Technology Digest of Technical Papers
本明細書では、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスのことを、非特許文献１の記載にならい、ＣＦＥＴ（Complementary FET）と呼ぶことにする。また、基板に対して垂直をなす方向のことを、深さ方向と呼ぶ。
近年の半導体集積回路における微細化および高集積化の進度は著しく、これに伴い、動作電圧の低電圧化および動作周波数の高速化が加速している。しかし、高速化に伴ってノイズが増加し、かつ、低電圧化に伴いノイズ耐性が低下するため、近年の半導体集積回路では、ノイズによる回路の誤動作が発生しやすいという問題がある。ノイズによる回路の誤動作を防止する方法としては、回路の電源間にデカップリング容量を設ける方法がある。このようなデカップリング容量が形成されたセルのことを、容量セルという。
ところが、現在までにＣＦＥＴを用いた容量セルの検討はなされていない。
本開示は、ＣＦＥＴを用いた容量セルのレイアウト構造を提供することを目的とする。
本開示の第１態様では、容量セルであるスタンダードセルを含む半導体集積回路装置であって、前記スタンダードセルは、第１方向に延び、第１電源電圧を供給する第１電源配線と、前記第１方向に延び、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、平面視で前記第１電源配線と前記第２電源配線との間に設けられた容量部と、平面視で前記第１電源配線と前記第２電源配線との間に設けられ、前記容量部に前記第１電源電圧または前記第２電源電圧を供給する固定値出力部とを備え、前記容量部は、第１導電型の立体構造トランジスタである第１トランジスタと、深さ方向において前記第１トランジスタよりも上に形成された、第２導電型の立体構造トランジスタである第２トランジスタとを有し、前記第１トランジスタのソースおよびドレインは、ともに、前記第１および第２電源配線の一方に接続され、前記第２トランジスタのソースおよびドレインは、ともに、前記第１および第２電源配線の一方に接続され、前記固定値出力部は、前記深さ方向において前記第１トランジスタと同じ高さに形成された、前記第１導電型の立体構造トランジスタである、第３トランジスタと、前記深さ方向において前記第２トランジスタと同じ高さに形成された、前記第２導電型の立体構造トランジスタである、第４トランジスタとを有し、前記第３トランジスタは、ソースが前記第１電源配線に接続されるとともに、ドレインが前記第４トランジスタのゲートに接続され、前記第４トランジスタは、ソースが前記第２電源配線に接続されるとともに、ドレインが前記第３トランジスタのゲートに接続され、前記第１および第２トランジスタのゲートは、ともに、前記第３トランジスタのゲートまたは前記第４トランジスタのゲートに接続されており、前記第３トランジスタのソースは、前記第１トランジスタのソースまたはドレインと共有されている、または、前記第４トランジスタのソースは、前記第２トランジスタのソースまたはドレインと共有されている。
この態様によると、容量セルであるスタンダードセルにおいて、容量部は、第１導電型の立体構造トランジスタである第１トランジスタと、深さ方向において第１トランジスタよりも上に形成された、第２導電型の立体構造トランジスタである第２トランジスタとを備える。第１トランジスタのソースおよびドレインはともに、第１および第２電源配線の一方に接続され、第２トランジスタのソースおよびドレインはともに、第１および第２電源配線の一方に接続される。そして、第１および第２トランジスタのゲートはともに、固定値出力部が備える第３または第４トランジスタのゲートに接続されており、第１電源電圧または第２電源電圧が与えられる。これにより、第１および第２トランジスタのうち少なくともいずれか一方は、容量として機能する。さらに、第３トランジスタのソースは、第１トランジスタのソースまたはドレインと共有されている。または、第４トランジスタのソースは、第２トランジスタのソースまたはドレインと共有されている。これにより、容量セルであるスタンダードセルの面積を小さく抑えることができる。
本開示の第２態様では、容量セルであるスタンダードセルを含む半導体集積回路装置であって、前記スタンダードセルは、第１方向に延び、第１電源電圧を供給する第１電源配線と、前記第１方向に延び、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、平面視で前記第１電源配線と前記第２電源配線との間に設けられた容量部と、平面視で前記第１電源配線と前記第２電源配線との間に設けられ、前記容量部に前記第１電源電圧または前記第２電源電圧を供給する固定値出力部とを備え、前記容量部は、立体構造トランジスタである第１トランジスタと、深さ方向において前記第１トランジスタよりも上に形成された、前記第１トランジスタと同じ導電型の立体構造トランジスタである、第２トランジスタとを有し、前記第１トランジスタのソースおよびドレイン、並びに、前記第２トランジスタのソースおよびドレインは、いずれも、前記第１および第２電源配線の一方に接続され、前記固定値出力部は、前記深さ方向において前記第１トランジスタと同じ高さに形成された、第１導電型の立体構造トランジスタである第３トランジスタと、前記深さ方向において前記第２トランジスタと同じ高さに形成された、前記第１導電型と異なる第２導電型の立体構造トランジスタである第４トランジスタとを有し、前記第３トランジスタは、ソースが前記第１電源配線に接続されるとともに、ドレインが前記第４トランジスタのゲートに接続され、前記第４トランジスタは、ソースが前記第２電源配線に接続されるとともに、ドレインが前記第３トランジスタのゲートに接続され、前記第１および第２トランジスタのゲートは、ともに、前記第３トランジスタのゲートまたは前記第４トランジスタのゲートに、接続されており、前記第１および第２トランジスタと、前記第３および第４トランジスタとの間に、ダミーゲート配線が配置されている。
この態様によると、容量セルであるスタンダードセルにおいて、容量部は、立体構造トランジスタである第１トランジスタと、深さ方向において第１トランジスタよりも上に形成された立体構造トランジスタである第２トランジスタとを備える。第１および第２トランジスタの導電型は同一である。第１トランジスタのソースおよびドレイン、並びに、第２トランジスタのソースおよびドレインは、いずれも、第１および第２電源配線の一方に接続される。そして、第１および第２トランジスタのゲートはともに、固定値出力部が備える第３または第４トランジスタのゲートに接続されており、第１電源電圧または第２電源電圧が与えられる。これにより、第１および第２トランジスタの両方が、容量として機能する。さらに、第１および第２トランジスタと、第３および第４トランジスタとの間に、ダミーゲート配線が配置されている。これにより、第１導電型のドーピングと第２導電型のドーピングを、確実に実行することができる。
本開示の第３態様では、第１スタンダードセルと、容量セルである第２スタンダードセルとを含む半導体集積回路装置であって、前記第１スタンダードセルは、第１方向に延び、第１電源電圧を供給する第１電源配線と、前記第１方向に延び、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、第１導電型の立体構造トランジスタである第１トランジスタと、深さ方向において前記第１トランジスタよりも上に形成された第２導電型の立体構造トランジスタである第２トランジスタと、前記第１トランジスタのソースまたはドレインと接続されており、平面視で前記第１方向と垂直をなす第２方向に延びる第１ローカル配線と、前記第２トランジスタのソースまたはドレインと接続されており、平面視で前記第２方向に延びる第２ローカル配線と、前記第１および第２トランジスタの共通のゲートとなる、平面視で前記第２方向に延びる第１ゲート配線とを備え、前記第２スタンダードセルは、前記深さ方向において前記第１ゲート配線と同じ高さに形成された第２ゲート配線と、前記深さ方向において前記第１ローカル配線と同じ高さに形成された第３ローカル配線と、前記深さ方向において前記第２ローカル配線と同じ高さに形成された第４ローカル配線とを備え、前記第２ゲート配線は、前記第１および第２電源配線のいずれか一方と電気的に接続されており、前記第３および第４ローカル配線は、前記第１および第２電源配線の他方と電気的に接続されており、前記第３および第４ローカル配線は、平面視で重なっており、かつ、平面視で前記第２ゲート配線と隣り合っている。
この態様によると、容量セルである第２スタンダードセルにおいて、第２ゲート配線は第１および第２電源電圧のいずれか一方が与えられ、第３および第４ローカル配線は、第１および第２電源電圧の他方が与えられる。また、第３および第４ローカル配線は、平面視で重なっており、かつ、平面視で第２ゲート配線と隣り合っている。これにより、第２ゲート配線と第３および第４ローカル配線との間に、配線間容量が形成される。
本開示によると、ＣＦＥＴを用いた容量セルについて、レイアウト構造を提供することができる。
（ａ），（ｂ）は第１実施形態に係る容量セルのレイアウト構造の例を示す平面図 （ａ）～（ｃ）は図１のレイアウト構造の平面視横方向における断面図 図１の容量セルの回路図 （ａ），（ｂ）は第１実施形態の変形例１に係る容量セルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第１実施形態の変形例２に係る容量セルのレイアウト構造の例を示す平面図 図５の容量セルの回路図 （ａ），（ｂ）は第１実施形態の変形例３に係る容量セルのレイアウト構造の例を示す平面図 （ａ），（ｂ）は第１実施形態の変形例４に係る容量セルのレイアウト構造の例を示す平面図 図８の容量セルの回路図 （ａ），（ｂ）は第１実施形態の変形例５に係る容量セルのレイアウト構造の例を示す平面図 図１０の容量セルの回路図 （ａ），（ｂ）は第２実施形態に係る容量セルのレイアウト構造の例を示す平面図 図１２の容量セルの回路図 （ａ），（ｂ）は第３実施形態に係る容量セルのレイアウト構造の例を示す平面図 図１４の容量セルの回路図 （ａ），（ｂ）は第４実施形態に係る容量セルを含むレイアウト構造の例を示す平面図 （ａ），（ｂ）は第４実施形態の変形例１に係る容量セルのレイアウト構造の例を示す平面図 ＣＦＥＴを備えた半導体装置の構造を示す断面図 ＣＦＥＴを備えた半導体装置の構造を示す断面図 ＣＦＥＴを備えた半導体装置の構造を示す断面図 ＣＦＥＴを備えた半導体装置の構造を示す平面図
以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセル（本明細書では、適宜、単にセルという）を備えており、この複数のスタンダードセルのうち少なくとも一部は、ＣＦＥＴ、すなわち、立体構造のＰ型ＦＥＴとＮ型ＦＥＴを基板に対して垂直方向に積層した立体構造デバイスを備えるものとする。
まず、ＣＦＥＴの基本構造について説明する。図１８～図２１はＣＦＥＴを備えた半導体装置の構造を示す図であり、図１８はＸ方向における断面図、図１９はＹ方向におけるゲート部分の断面図、図２０はＹ方向におけるソース・ドレイン部分の断面図、図２１は平面図である。なお、Ｘ方向はナノワイヤが延びる方向、Ｙ方向はゲートが延びる方向、Ｚ方向は基板面と垂直をなす方向としている。また、図１８～図２１は概略図であり、各部の寸法や位置等は必ずしも整合していない。
この半導体装置では、シリコン（Ｓｉ）基板等の半導体基板３０１の表面に素子分離領域３０２が形成されており、素子分離領域３０２により、素子活性領域３０ａが画定されている。素子活性領域３０ａでは、Ｐ型ＦＥＴ上にＮ型ＦＥＴが形成されている。
素子活性領域３０ａでは、半導体基板３０１上に積層トランジスタ構造３９０ａが形成されている。積層トランジスタ構造３９０ａは、半導体基板３０１上に形成されたゲート構造３９１を含む。ゲート構造３９１は、ゲート電極３５６、複数のナノワイヤ３５８、ゲート絶縁膜３５５、絶縁膜３５７を含む。ゲート電極３５６は、Ｙ方向に延び、Ｚ方向に立ち上がる。ナノワイヤ３５８は、Ｘ方向でゲート電極３５６を貫通し、Ｙ方向及びＺ方向に配列されている。ゲート絶縁膜３５５は、ゲート電極３５６とナノワイヤ３５８との間に形成されている。ゲート電極３５６及びゲート絶縁膜３５５は、Ｘ方向において、ナノワイヤ３５８の両端から後退した位置に形成されており、この後退した部分に絶縁膜３５７が形成されている。半導体基板３０１上に、絶縁膜３５７の両脇において、絶縁膜３１６が形成されている。３２１，３２２は層間絶縁膜である。
また、図１９に示すように、ゲート電極３５６は、開口部３７５に設けられたビア３８５によって、上層の配線と接続される。
例えば、ゲート電極３５６には、チタン、チタン窒化物又は多結晶シリコン等を用いることができる。例えば、ゲート絶縁膜３５５には、ハフニウム酸化物、アルミニウム酸化物又はハフニウム及びアルミニウムの酸化物等の高誘電率材料を用いることができる。例えば、ナノワイヤ３５８にはシリコン等を用いることができる。例えば、絶縁膜３１６、絶縁膜３５７には、シリコン酸化物又はシリコン窒化物等を用いることができる。
この半導体装置では、Ｚ方向に配列するナノワイヤ３５８の本数は４であり、素子活性領域３０ａでは、半導体基板３０１側の２本のナノワイヤ３５８の各端部にｐ型半導体層３３１ｐが形成されている。ｐ型半導体層３３１ｐに接する２つのローカル配線３８６がＸ方向でゲート構造３９１を挟むようにして形成されている。また、半導体基板３０１から離間する側の２本のナノワイヤ３５８の各端部にｎ型半導体層３４１ｎが形成されている。ｎ型半導体層３４１ｎに接する２つのローカル配線３８８がＸ方向でゲート構造３９１を挟むようにして形成されている。ローカル配線３８６とローカル配線３８８との間に絶縁膜３３２が形成されている。ローカル配線３８８の上に絶縁膜３８９が形成されている。例えば、ｐ型半導体層３３１ｐはｐ型ＳｉＧｅ層であり、ｎ型半導体層３４１ｎはｎ型Ｓｉ層である。例えば、絶縁膜３３２には、シリコン酸化物又はシリコン窒化物等を用いることができる。
また、図２０に示すように、ローカル配線３８８は、ビア３０７１を介して、埋め込み配線３１０１と接続される。ローカル配線３８６は、ビア３０７２を介して、埋め込み配線３１０２と接続される。
このように、積層トランジスタ構造３９０ａは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びＰ型半導体層３３１ｐを含むＰ型ＦＥＴを有する。このＰ型ＦＥＴでは、一方のＰ型半導体層３３１ｐがソース領域として機能し、他方のＰ型半導体層３３１ｐがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。積層トランジスタ構造３９０ａは、ゲート電極３５６、ナノワイヤ３５８、ゲート絶縁膜３５５及びＮ型半導体層３４１ｎを含むＮ型ＦＥＴも有する。このＮ型ＦＥＴでは、一方のＮ型半導体層３４１ｎがソース領域として機能し、他方のＮ型半導体層３４１ｎがドレイン領域として機能し、ナノワイヤ３５８がチャネルとして機能する。
なお、積層トランジスタ構造より上層については、ビアおよび金属配線によりトランジスタ間の配線等が行われるが、これらは既知の配線プロセスによって実現が可能である。
なお、ここでは、Ｐ型ＦＥＴおよびＮ型ＦＥＴにおけるナノワイヤの本数は、それぞれ、Ｙ方向に４本、Ｚ方向に２本、計８本ずつであるものとしたが、ナノノワイヤの本数はこれに限られるものではない。また、Ｐ型ＦＥＴとＮ型ＦＥＴのナノワイヤの本数は、異なっていてもかまわない。
また、本明細書では、ナノワイヤの両端に形成され、トランジスタのソースまたはドレインとなる端子を構成する半導体層部のことを「パッド」という。上述したＣＦＥＴの基本構造例では、ｐ型半導体層３３１ｐおよびｎ型半導体層３４１ｎが、パッドに相当する。
また、以降の実施形態における平面図および断面図においては、各絶縁膜等の記載は省略することがある。また、以降の実施形態における平面図および断面図については、ナノワイヤおよびその両側のパッドを、簡易化した直線状の形状で記載することがある。また、本明細書において、「同一サイズ」等のように、サイズ等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
また、以下の実施形態では、「ＶＤＤ」，「ＶＳＳ」は、電源電圧、または電源自体を示すために用いるものとする。
（第１実施形態）
図１および図２は第１実施形態に係る容量セルのレイアウト構造の例を示す図であり、図１（ａ），（ｂ）は平面図、図２（ａ）～（ｃ）は平面視横方向における断面図である。具体的には、図１（ａ）は下部、すなわち基板に近い側に形成された立体構造トランジスタ（ここではＰ型ナノワイヤＦＥＴ）を含む部分を示し、図１（ｂ）は上部、すなわち基板から遠い側に形成された立体構造トランジスタ（ここではＮ型ナノワイヤＦＥＴ）を含む部分を示す。図２（ａ）は線Ｘ１－Ｘ１’の断面、図２（ｂ）は線Ｘ２－Ｘ２’の断面、図２（ｃ）は線Ｘ３－Ｘ３’の断面である。
また図３は図１および図２に示す容量セルの回路図である。図３に示すように、図１および図２に示すセルは、Ｐ型トランジスタＰ１，Ｐ２，Ｐ３およびＮ型トランジスタＮ１，Ｎ２，Ｎ３を有する。容量部１は、Ｐ型トランジスタＰ３およびＮ型トランジスタＮ３を有する。固定値出力部２は、Ｐ型トランジスタＰ１，Ｐ２，Ｎ型トランジスタＮ１およびＮ２を有する。固定値出力部２は、容量部１の各トランジスタＰ３，Ｎ３のゲートに固定値（ＶＤＤ，ＶＳＳ）を出力する。図３では、固定値出力部２はＶＤＤ、すなわちハイ固定値を出力する。
Ｐ型トランジスタＰ１，Ｐ２のソースはともにＶＤＤに接続されており、ドレイン同士が接続されている。Ｎ型トランジスタＮ１，Ｎ２のソースはともにＶＳＳに接続されており、ドレイン同士が接続されている。Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１のゲート同士が接続されており、Ｐ型トランジスタＰ２およびＮ型トランジスタＮ２のゲート同士が接続されている。Ｐ型トランジスタＰ１，Ｐ２のドレインはＰ型トランジスタＰ２およびＮ型トランジスタＮ２のゲートに接続されており、Ｎ型トランジスタＮ１，Ｎ２のドレインはＰ型トランジスタＰ１およびＮ型トランジスタＮ１のゲートに接続されている。Ｐ型トランジスタＰ３のソースおよびドレインはＶＤＤに接続されており、Ｎ型トランジスタＮ３のソースおよびドレインはＶＳＳに接続されている。Ｐ型トランジスタＰ３およびＮ型トランジスタＮ３のゲート同士が接続されている。そして、Ｐ型トランジスタＰ３およびＮ型トランジスタＮ３のゲートに、Ｐ型トランジスタＰ１，Ｐ２のドレインが接続されている。
Ｐ型トランジスタＰ１，Ｐ２のドレイン電圧はＶＤＤ、すなわちハイ固定値となっている。Ｎ型トランジスタＮ３は、ソースおよびドレインがＶＳＳに固定されており、ゲートにＶＤＤが供給されるので、容量として機能する。Ｐ型トランジスタＰ３は、ソースおよびドレインがＶＤＤに固定されており、ゲートにＶＤＤが供給されるので、オフ状態のダミートランジスタとなる。また、Ｐ型トランジスタＰ１，Ｎ型トランジスタＮ２はオン状態になり、Ｐ型トランジスタＰ２およびＮ型トランジスタＮ１はオフ状態になる。Ｐ型トランジスタＰ１は、ソースおよびドレインがＶＤＤに固定されており、ゲートにＶＳＳが供給されるので、容量として機能する。Ｎ型トランジスタＮ２は、ソースおよびドレインがＶＳＳに固定されており、ゲートにＶＤＤが供給されるので、容量として機能する。
なお、以下の説明では、図１等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）、基板面に垂直な方向をＺ方向（深さ方向に相当）としている。また、図１等の平面図において縦横に走る点線、および、図２等の断面図において縦に走る点線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。さらに、各部品は必ずしもグリッド上に配置される必要はない。ただし、製造ばらつきを抑制する観点から、部品はグリッド上に配置される方が好ましい。
図１（ａ）に示すように、容量セルのＹ方向における両端において、Ｘ方向に延びる電源配線１１，１２がそれぞれ設けられている。電源配線１１，１２はともに、埋め込み配線層に形成された埋め込み電源配線（ＢＰＲ：Buried Power Rail）である。電源配線１１は電源電圧ＶＤＤを供給し、電源配線１２は電源電圧ＶＳＳを供給する。
容量セルの下部には、Ｘ方向に延びるナノワイヤ２１ａ，２１ｂ，２１ｃが形成されており、容量セルの上部には、Ｘ方向に延びるナノワイヤ２６ａ，２６ｂ，２６ｃが形成されている。ナノワイヤ２１ａ，２６ａは平面視で重なっており、ナノワイヤ２１ｂ，２６ｂは平面視で重なっており、ナノワイヤ２１ｃ，２６ｃは平面視で重なっている。平面視でＹ方向に延びるゲート配線３１，３２，３３が、セルの下部から上部にかけて、並列に形成されている。ゲート配線３１は、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１のゲートとなる。ゲート配線３２は、Ｐ型トランジスタＰ２およびＮ型トランジスタＮ２のゲートとなる。ゲート配線３３は、Ｐ型トランジスタＰ３およびＮ型トランジスタＮ４のゲートとなる。また、容量セルのＸ方向における両端に、ダミーゲート配線３５ａ，３５ｂが形成されている。ダミーゲート配線３５ａ，３５ｂは、ゲート配線３１と同様に、Ｙ方向およびＺ方向に延びている。
ナノワイヤ２１ａの図面左端、ナノワイヤ２１ａ，２１ｂの間、ナノワイヤ２１ｂ，２１ｃの間、および、ナノワイヤ２１ｃの図面右端に、Ｐ型半導体がドーピングされたパッド２２ａ，２２ｂ，２２ｃ，２２ｄがそれぞれ形成されている。ナノワイヤ２６ａの図面左端、ナノワイヤ２６ａ，２６ｂの間、ナノワイヤ２６ｂ，２６ｃの間、および、ナノワイヤ２６ｃの図面右端に、Ｎ型半導体がドーピングされたパッド２７ａ，２７ｂ，２７ｃ，２７ｄがそれぞれ形成されている。ナノワイヤ２１ａ，２１ｂ，２１ｃがＰ型トランジスタＰ１，Ｐ２，Ｐ３のチャネル部をそれぞれ構成する。パッド２２ａがＰ型トランジスタＰ１のソースとなる端子を構成し、パッド２２ｂがＰ型トランジスタＰ１，Ｐ２の共通のドレインとなる端子を構成し、パッド２２ｃがＰ型トランジスタＰ２，Ｐ３の共通のソースとなる端子を構成し、パッド２２ｄがＰ型トランジスタＰ３のドレインとなる端子を構成する。ナノワイヤ２６ａ，２６ｂ，２６ｃがＮ型トランジスタＮ１，Ｎ２，Ｎ３のチャネル部をそれぞれ構成し、パッド２７ａがＮ型トランジスタＮ１のソースとなる端子を構成し、パッド２７ｂがＮ型トランジスタＮ１，Ｎ２の共通のドレインとなる端子を構成し、パッド２７ｃがＮ型トランジスタＮ２，Ｎ３の共通のソースとなる端子を構成し、パッド２７ｄがＮ型トランジスタＮ３のドレインとなる端子を構成する。
すなわち、ナノワイヤ２１ａ、ゲート配線３１、およびパッド２２ａ，２２ｂによって、Ｐ型トランジスタＰ１が構成される。ナノワイヤ２１ｂ、ゲート配線３２、およびパッド２２ｂ，２２ｃによって、Ｐ型トランジスタＰ２が構成される。ナノワイヤ２１ｃ、ゲート配線３３、およびパッド２２ｃ，２２ｄによって、Ｐ型トランジスタＰ３が構成される。ナノワイヤ２６ａ、ゲート配線３１、およびパッド２７ａ，２７ｂによって、Ｎ型トランジスタＮ１が構成される。ナノワイヤ２６ｂ、ゲート配線３２、およびパッド２７ｂ，２７ｃによって、Ｎ型トランジスタＮ２が構成される。ナノワイヤ２６ｃ、ゲート配線３３、およびパッド２７ｃ，２７ｄによって、Ｎ型トランジスタＮ３が構成される。
Ｐ型トランジスタＰ１，Ｐ２，Ｐ３はＺ方向において埋め込み配線層よりも上に形成されており、Ｎ型トランジスタＮ１，Ｎ２，Ｎ３はＺ方向においてＰ型トランジスタＰ１，Ｐ２，Ｐ３よりも上に形成されている。
容量セルの下部において、Ｙ方向に延びるローカル配線４１，４２，４３，４４が形成されている。ローカル配線４１，４２，４３，４４は、パッド２２ａ，２２ｂ，２２ｃ，２２ｄとそれぞれ接続されている。容量セルの上部において、Ｙ方向に延びるローカル配線４５，４６，４７，４８が形成されている。ローカル配線４５，４６，４７，４８は、パッド２７ａ，２７ｂ，２７ｃ，２７ｄとそれぞれ接続されている。
ローカル配線４１は、電源配線１１と平面視で重なる位置まで延びており、コンタクト５１を介して、電源配線１１と接続されている。コンタクト５１は、平面視で電源配線１１とローカル配線４１とが重なる位置に形成されている。ローカル配線４３は、電源配線１１と平面視で重なる位置まで延びており、コンタクト５２を介して、電源配線１１と接続されている。コンタクト５２は、平面視で電源配線１１とローカル配線４３とが重なる位置に形成されている。ローカル配線４４は、電源配線１１と平面視で重なる位置まで延びており、コンタクト５３を介して、電源配線１１と接続されている。コンタクト５３は、平面視で電源配線１１とローカル配線４４とが重なる位置に形成されている。
ローカル配線４５は、電源配線１２と平面視で重なる位置まで延びており、コンタクト５４を介して、電源配線１２と接続されている。コンタクト５４は、平面視で電源配線１２とローカル配線４５とが重なる位置に形成されている。ローカル配線４７は、電源配線１２と平面視で重なる位置まで延びており、コンタクト５５を介して、電源配線１２と接続されている。コンタクト５５は、平面視で電源配線１２とローカル配線４７とが重なる位置に形成されている。ローカル配線４８は、電源配線１２と平面視で重なる位置まで延びており、コンタクト５６を介して、電源配線１２と接続されている。コンタクト５６は、平面視で電源配線１２とローカル配線４８とが重なる位置に形成されている。
金属配線層であるＭ１配線層に、Ｘ方向に延びる配線６１，６２が形成されている。配線６１は、コンタクト７１を介して、ローカル配線４２と接続されている。また、配線６１は、コンタクト７２，７３を介して、ゲート配線３２，３３とそれぞれ接続されている。配線６２は、コンタクト７４を介して、ローカル配線４６と接続されている。また、配線６２は、コンタクト７５を介して、ゲート配線３１と接続されている。
以上のように本実施形態によると、容量セルであるスタンダードセルにおいて、容量部１は、Ｐ型のナノワイヤＦＥＴであるトランジスタＰ３と、深さ方向においてトランジスタＰ３よりも上に形成された、Ｎ型のナノワイヤＦＥＴであるトランジスタＮ３とを備える。トランジスタＰ３のソースおよびドレインはともに電源配線１１に接続され、トランジスタＮ３のソースおよびドレインはともに電源配線１２に接続される。そして、トランジスタＰ３，Ｎ３のゲートはともに、固定値出力部２が備えるトランジスタＮ２のゲートに接続されており、ＶＤＤが与えられる。これにより、トランジスタＮ３は容量として機能する。
さらに、トランジスタＮ２のソースとなる端子（パッド２７ｃ）は、トランジスタＮ３のソースまたはドレインと共有されている。また、トランジスタＰ２のソースとなる端子（パッド２２ｃ）は、トランジスタＰ３のソースまたはドレインと共有されている。これにより、容量セルであるスタンダードセルの面積を小さく抑えることができる。
なお、オフ状態になるＰ型トランジスタＰ２，Ｐ３，Ｎ型トランジスタＮ１は、本実施形態に係る容量セルから省いてもかまわない。ただし、レイアウト構造上、Ｐ型トランジスタＰ２，Ｐ３およびＮ型トランジスタＮ１を形成する方が、製造容易性が向上し、歩留まりが向上し、性能のばらつきを防止することができる。
また、Ｙ方向における中央のグリッドに、ＶＤＤまたはＶＳＳに固定された、Ｍ１配線層においてＸ方向に延びる配線を配置してもよい。これにより、容量セルの容量値が向上する。
（変形例１）
図４は本実施形態の変形例１に係る容量セルのレイアウト構造の例を示す平面図であり、（ａ）は下部を示し、（ｂ）は上部を示す。図４の例では、下部はＮ型ナノワイヤＦＥＴ（Ｎ型トランジスタＮ１，Ｎ２，Ｎ３）を含み、上部はＰ型ナノワイヤＦＥＴ（Ｐ型トランジスタＰ１，Ｐ２，Ｐ３）を含む。すなわち、上述した実施形態と対比すると、Ｐ型トランジスタとＮ型トランジスタのＺ方向における位置関係が入れ替わっている。ただし、回路図は図３と同じである。
配線６７は、Ｐ型トランジスタＰ１，Ｐ２のドレイン、Ｐ型トランジスタＰ２およびＮ型トランジスタＮ２のゲート、並びに、Ｐ型トランジスタＰ３およびＮ型トランジスタＮ３のゲートを接続している。配線６８は、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１のゲート、並びに、Ｎ型トランジスタＮ１，Ｎ２のドレインを接続している。
（変形例２）
図５は本実施形態の変形例２に係る容量セルのレイアウト構造の例を示す平面図であり、（ａ）はＰ型ナノワイヤＦＥＴが形成された下部を示し、（ｂ）はＮ型ナノワイヤＦＥＴが形成された上部を示す。また図６は図５に示す容量セルの回路図である。図６に示すように、図５に示す容量セルは、容量部１が、Ｐ型トランジスタＰ３，Ｐ４およびＮ型トランジスタＮ３，Ｎ４を有する。すなわち、図５に示す容量セルは、図３に示す容量セルにＰ型トランジスタＰ４，Ｎ型トランジスタＮ４が追加されている。固定値出力部２は、容量部１の各トランジスタＰ３，Ｐ４，Ｎ３，Ｎ４のゲートに固定値（ＶＤＤ，ＶＳＳ）を出力する。図６では、固定値出力部２はＶＤＤ、すなわちハイ固定値を出力する。
図５に示すレイアウト構造は、図１に示すレイアウト構造に対して、Ｐ型トランジスタＰ４およびＮ型トランジスタＮ４を構成するパターンが図面右側に追加された構造になっている。Ｐ型トランジスタＰ４およびＮ型トランジスタＮ４を構成するパターンは、Ｐ型トランジスタＰ３およびＮ型トランジスタＮ３を構成するパターンと同様である。すなわち、下部にはＸ方向に延びるナノワイヤ２１ｄが追加されており、上部にはＸ方向に延びるナノワイヤ２６ｄが追加されている。ナノワイヤ２１ｄ，２６ｄは平面視で重なっている。ナノワイヤ２１ｄの図面右端に、Ｐ型半導体がドーピングされたパッド２２ｅが形成されている。ナノワイヤ２６ｄの図面右端に、Ｎ型半導体がドーピングされたパッド２７ｅが形成されている。また、平面視でＹ方向に延びるゲート配線３４が追加されている。ゲート配線３４は、Ｐ型トランジスタＰ４およびＮ型トランジスタＮ４のゲートとなる。
すなわち、ナノワイヤ２１ｄ、ゲート配線３４、およびパッド２２ｄ，２２ｅによって、Ｐ型トランジスタＰ４が構成される。ナノワイヤ２６ｄ、ゲート配線３４、およびパッド２７ｄ，２７ｅによって、Ｎ型トランジスタＮ４が構成される。
パッド２２ｅに、Ｙ方向に延びるローカル配線４４ａが接続されている。ローカル配線４４ａは、電源配線１１と平面視で重なる位置まで延びており、コンタクト５７を介して、電源配線１１と接続されている。パッド２７ｅに、Ｙ方向に延びるローカル配線４８ａが接続されている。ローカル配線４８ａは、電源配線１２と平面視で重なる位置まで延びており、コンタクト５８を介して、電源配線１２と接続されている。
配線６１Ａは、図１の配線６１よりも図面右側に１グリッド分、長く延びている。長く延びた部分が、ゲート配線３４とコンタクト７６を介して接続されている。
なお、容量部１のトランジスタをさらに追加する場合は、Ｐ型トランジスタＰ３，Ｎ型トランジスタＮ３を構成するパターンと同様のパターンを、さらに追加すればよい。
（変形例３）
図７は本実施形態の変形例３に係る容量セルのレイアウト構造の例を示す平面図であり、（ａ）はＰ型ナノワイヤＦＥＴが形成された下部を示し、（ｂ）はＮ型ナノワイヤＦＥＴが形成された上部を示す。図７に示すレイアウト構造は、図１に示すレイアウト構造と基本的に同様である。ただし、下部におけるローカル配線４２Ａ、および上部におけるローカル配線４５Ａ，４７Ａ，４８Ａが、図１のローカル配線４２，４５，４７，４８よりも長くなっている。
すなわち、ローカル配線４２Ａは、図１のローカル配線４２と比べて図面下側に長く延びており、平面視で電源配線１２と重なりを有している。ローカル配線４５Ａ，４７Ａ，４８Ａは、図１のローカル配線４５，４７，４８と比べて図面上側に長く延びており、平面視で電源配線１１と重なりを有している。また、図７では、平面視で重なるローカル配線４２Ａ，４６の図面下側の端は、ほぼそろっている。平面視で重なるローカル配線４１，４５Ａの図面上側の端は、ほぼそろっている。平面視で重なるローカル配線４３，４７Ａの図面上側の端は、ほぼそろっている。平面視で重なるローカル配線４４，４８Ａの図面上側の端は、ほぼそろっている。
本変形例のようにローカル配線を延伸することによって、上部のローカル配線と下部のローカル配線との間に形成される容量、および、ローカル配線とゲート配線との間に形成される容量の容量値が増加する。これにより、容量セルの容量値を増加させることができる。
（変形例４）
図８は本実施形態の変形例４に係る容量セルのレイアウト構造の例を示す平面図であり、（ａ）はＰ型ナノワイヤＦＥＴが形成された下部を示し、（ｂ）はＮ型ナノワイヤＦＥＴが形成された上部を示す。また図９は図８に示す容量セルの回路図である。図９に示すように、図８に示すセルは、固定値出力部２がＶＳＳ，すなわちロー固定値を、容量部１の各トランジスタＰ３，Ｎ３のゲートに出力する。すなわち、Ｐ型トランジスタＰ３およびＮ型トランジスタＮ３のゲートに、Ｎ型トランジスタＮ１，Ｎ２のドレインが接続されている。
Ｎ型トランジスタＮ１，Ｎ２のドレイン電圧はＶＳＳ、すなわちロー固定値となっている。Ｐ型トランジスタＰ３は、ソースおよびドレインがＶＤＤに固定されており、ゲートにＶＳＳが供給されるので、容量として機能する。Ｎ型トランジスタＮ３は、ソースおよびドレインがＶＳＳに固定されており、ゲートにＶＳＳが供給されるので、オフ状態のダミートランジスタとなる。また、Ｐ型トランジスタＰ１も、ソースおよびドレインがＶＤＤに固定されており、ゲートにＶＳＳが供給されるので、容量として機能する。Ｎ型トランジスタＮ２もソースおよびドレインがＶＳＳに固定されており、ゲートにＶＤＤが供給されるので、容量として機能する。Ｐ型トランジスタＰ２およびＮ型トランジスタＮ１はオフ状態になる。
図８に示すレイアウト構造は、図１に示すレイアウト構造とほぼ同様である。ただし、Ｍ１配線層に、配線６１，６２に代えて、配線６３，６４が形成されている。配線６３は、コンタクト７１を介して、ローカル配線４２と接続されている。また、配線６３は、コンタクト７２を介して、ゲート配線３２と接続されている。配線６４は、コンタクト７４を介して、ローカル配線４６と接続されている。また、配線６４は、コンタクト７５，７７を介して、ゲート配線３１，３３とそれぞれ接続されている。すなわち、配線６３は、Ｐ型トランジスタＰ１，Ｐ２のドレイン、および、Ｐ型トランジスタＰ２およびＮ型トランジスタＮ２のゲートを接続している。配線６４は、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１のゲート、Ｎ型トランジスタＮ１，Ｎ２のドレイン、および、Ｐ型トランジスタＰ３およびＮ型トランジスタＮ３のゲートを接続している。その他の構造は、図１と同様である。
（変形例５）
図１０は本実施形態の変形例５に係る容量セルのレイアウト構造の例を示す平面図であり、（ａ）はＰ型ナノワイヤＦＥＴが形成された下部を示し、（ｂ）はＮ型ナノワイヤＦＥＴが形成された上部を示す。また図１１は図１０に示す容量セルの回路図である。図１１に示すように、本変形例では、固定値出力部２において、トランジスタの配置が左右反転した形になっている。すなわち、Ｐ型トランジスタＰ１，Ｐ２のドレインはＰ型トランジスタＰ１およびＮ型トランジスタＮ１のゲートに接続されており、Ｎ型トランジスタＮ１，Ｎ２のドレインはＰ型トランジスタＰ２およびＮ型トランジスタＮ２のゲートに接続されている。このため、本変形例では、Ｐ型トランジスタＰ２およびＮ型トランジスタＮ１がオン状態になり、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ２はオフ状態になる。
図１０に示すレイアウト構造は、図１に示すレイアウト構造とほぼ同様である。ただし、Ｍ１配線層に、配線６１，６２に代えて、配線６５，６６が形成されている。配線６５は、コンタクト７１を介して、ローカル配線４２と接続されている。また、配線６５は、コンタクト７８，７３を介して、ゲート配線３１，３３とそれぞれ接続されている。配線６６は、コンタクト７４を介して、ローカル配線４６と接続されている。また、配線６６は、コンタクト７９を介して、ゲート配線３２と接続されている。すなわち、配線６５は、Ｐ型トランジスタＰ１，Ｐ２のドレイン、Ｐ型トランジスタＰ１およびＮ型トランジスタＮ１のゲート、および、Ｐ型トランジスタＰ３およびＮ型トランジスタＮ３のゲートを接続している。配線６６は、Ｎ型トランジスタＮ１，Ｎ２のドレイン、および、Ｐ型トランジスタＰ２およびＮ型トランジスタＮ２のゲートを接続している。その他の構造は、図１と同様である。
本変形例では、トランジスタＰ３，Ｎ３のゲートはともに、固定値出力部２が備えるトランジスタＮ１のゲートに接続されており、ＶＤＤが与えられる。これにより、トランジスタＮ３は容量として機能する。
なお、本変形例においても、オフ状態になるＰ型トランジスタＰ１，Ｐ３，Ｎ型トランジスタＮ２は、省いてもかまわない。ただし、レイアウト構造上、Ｐ型トランジスタＰ１，Ｐ３およびＮ型トランジスタＮ２を形成する方が、製造容易性が向上し、歩留まりが向上し、性能のばらつきを防止することができる。
（第２実施形態）
図１２は第２実施形態に係る容量セルのレイアウト構造の例を示す平面図であり、（ａ）はＰ型ナノワイヤＦＥＴが形成された下部を示し、（ｂ）はＮ型ナノワイヤＦＥＴが形成された上部を示す。また図１３は図１２に示す容量セルの回路図である。図１３に示すように、本実施形態では、図１２に示す容量セルは、容量部１が有するＰ型トランジスタＰ３のソースおよびドレインが、ＶＤＤではなく、ＶＳＳに固定されている。Ｐ型トランジスタＰ３のゲートはＶＤＤが与えられているので、Ｐ型トランジスタＰ３はオフ状態である。
図１２（ａ）に示すように、容量セルの下部において、Ｐ型トランジスタＰ３のソースおよびドレインとなるパッド２２ｃ，２２ｄに、Ｙ方向に延びるローカル配線１４３，１４４がそれぞれ接続されている。ローカル配線１４３は、電源配線１２と平面視で重なる位置まで延びており、コンタクト１５１を介して、電源配線１２と接続されている。ローカル配線１４４は、電源配線１２と平面視で重なる位置まで延びており、コンタクト１５２を介して、電源配線１２と接続されている。また、ローカル配線１４３，１４４は、電源配線１１と平面視で重なる位置まで延びている。
図１２（ｂ）に示すように、容量セルの上部において、Ｎ型トランジスタＮ３のソースおよびドレインとなるパッド２７ｃ，２７ｄに、Ｙ方向に延びるローカル配線１４７，１４８がそれぞれ接続されている。ローカル配線１４７は、電源配線１２と平面視で重なる位置まで延びており、コンタクト１５３を介して、電源配線１２と接続されたローカル配線１４３と接続されている。ローカル配線１４８は、電源配線１２と平面視で重なる位置まで延びており、コンタクト１５４を介して、電源配線１２と接続されたローカル配線１４４と接続されている。また、ローカル配線１４７，１４８は、電源配線１１と平面視で重なる位置まで延びている。その他の構造は、第１実施形態で示したレイアウト構造と同様である。
本実施形態では、オフ状態であるＰ型トランジスタＰ３に関して、ゲート配線３３とローカル配線１４３，１４４との間に配線間容量が形成される。これにより、容量セルの容量値が向上する。
なお、上述の第１実施形態で説明した各変形例は、本実施形態にも適用可能である。
（第３実施形態）
図１４は第３実施形態に係る容量セルのレイアウト構造の例を示す平面図であり、（ａ）は下部を示し、（ｂ）は上部を示す。また図１５は図１４に示す容量セルの回路図である。図１５に示すように、図１４に示す容量セルは、容量部１が、Ｐ型トランジスタを有さず、Ｎ型トランジスタＮ３，Ｎ４を有する。Ｎ型トランジスタＮ３，Ｎ４は、ソースおよびドレインがＶＳＳに固定されている。図１４（ａ）に示すように、容量セルの下部に、Ｐ型トランジスタＰ１，Ｐ２，Ｎ型トランジスタＮ４が形成されており、図１４（ｂ）に示すように、容量セルの上部に、Ｎ型トランジスタＮ１，Ｎ２，Ｎ３が形成されている。
容量セルの下部には、Ｘ方向に延びるナノワイヤ２２１が形成されており、容量セルの上部には、Ｘ方向に延びるナノワイヤ２２６が形成されている。ナノワイヤ２２１，２２６は、平面視で重なっている。平面視でＹ方向に延びるゲート配線２３３が、容量セルの下部から上部にかけて形成されている。ゲート配線２３３は、Ｎ型トランジスタＮ３，Ｎ４のゲートとなる。また、Ｐ型トランジスタＰ１，Ｐ２およびＮ型トランジスタＮ１，Ｎ２とＮ型トランジスタＮ３，Ｎ４との間に、ダミーゲート配線２３４が形成されている。ダミーゲート配線２３４は、ゲート配線２３３と同様に、Ｙ方向およびＺ方向に延びている。
ナノワイヤ２２１の両端に、Ｎ型半導体がドーピングされたパッド２２２ａ，２２２ｂが形成されている。ナノワイヤ２２６の両端に、Ｎ型半導体がドーピングされたパッド２２７ａ，２２７ｂが形成されている。ナノワイヤ２２１がＮ型トランジスタＮ４のチャネル部を構成し、パッド２２２ａ，２２２ｂがＮ型トランジスタＮ４のソースおよびドレインとなる端子を構成する。ナノワイヤ２２６がＮ型トランジスタＮ３のチャネル部を構成し、パッド２２７ａ，２２７ｂがＮ型トランジスタＮ３のソースおよびドレインとなる端子を構成する。
すなわち、ナノワイヤ２２１、ゲート配線２３３、およびパッド２２２ａ，２２２ｂによって、Ｎ型トランジスタＮ４が構成される。ナノワイヤ２２６、ゲート配線２３３、およびパッド２２７ａ，２２７ｂによって、Ｎ型トランジスタＮ３が構成される。
パッド２２２ａ，２２２ｂに、Ｙ方向に延びるローカル配線２４１，２４２がそれぞれ接続されている。ローカル配線２４１は、電源配線１２と平面視で重なる位置まで延びており、コンタクト２５１を介して、電源配線１２と接続されている。ローカル配線２４２は、電源配線１２と平面視で重なる位置まで延びており、コンタクト２５２を介して、電源配線１２と接続されている。
パッド２２７ａ，２２７ｂに、Ｙ方向に延びるローカル配線２４３，２４４がそれぞれ接続されている。ローカル配線２４３は、電源配線１２と平面視で重なる位置まで延びており、コンタクト２５３を介して、電源配線１２と接続されたローカル配線２４１と接続されている。ローカル配線２４４は、電源配線１２と平面視で重なる位置まで延びており、コンタクト２５４を介して、電源配線１２と接続されたローカル配線２４２と接続されている。
ゲート配線２３３は、Ｘ方向に延びる配線２６１と、コンタクト２７１を介して接続されている。配線２６１は、コンタクト７１を介して、ローカル配線４２と接続されており、また、コンタクト７２を介して、ゲート配線３２と接続されている。
本実施形態によると、容量セルであるスタンダードセルにおいて、容量部１は、Ｎ型のナノワイヤＦＥＴであるトランジスタＮ４と、深さ方向においてトランジスタＮ４よりも上に形成されたＮ型のナノワイヤＦＥＴであるトランジスタＮ３とを備える。トランジスタＮ４のソースおよびドレイン、並びに、トランジスタＮ３のソースおよびドレインは、いずれも、電源配線１２に接続される。そして、トランジスタＮ３，Ｎ４のゲートはともに、固定値出力部２が備えるトランジスタＰ２のゲートに接続されており、ＶＤＤが与えられる。これにより、Ｎ型トランジスタＮ３，Ｎ４がともに容量として機能する。したがって、容量セルの容量値が向上する。
なお、本実施形態に係るレイアウト構造の下部におけるトランジスタは、例えば次のように製造すればよい。すなわち、下部におけるトランジスタを形成する際に、Ｎ型トランジスタＮ４の部分をマスクして他の部分をＰ導電型にドーピングする。その後、Ｎ型トランジスタＮ４以外の部分をマスクして、Ｎ導電型にドーピングする。そして、Ｎ型トランジスタＮ４とＰ型トランジスタＰ２との間にダミーゲート配線２３４を配置することによって、Ｐ導電型のドーピングとＮ導電型のドーピングを確実に行うことができる。
なお、容量部１を構成するトランジスタとして、Ｎ型トランジスタに代えて、Ｐ型トランジスタを形成してもかまわない。この場合には、容量部１を構成するＰ型トランジスタのゲートに、固定値出力部２から固定値としてＶＳＳを供給する。例えば、容量セルの下部において、固定値出力部２を構成するＰ型トランジスタと、容量部１を構成するＰ型トランジスタとを形成し、容量セルの上部において、固定値出力部２を構成するＮ型トランジスタと、容量部１を構成するＰ型トランジスタとを形成すればよい。
また、Ｙ方向における中央のグリッドに、ＶＤＤまたはＶＳＳに固定された、Ｍ１配線層においてＸ方向に延びる配線を配置してもよい。これにより、容量セルの容量値が向上する。
また、上述の第１実施形態で説明した各変形例は、本実施形態にも適用可能である。
（第４実施形態）
図１６は第４実施形態に係る容量セルのレイアウト構造の例を示す平面図であり、（ａ）は下部を示し、（ｂ）は上部を示す。図１６において、Ｃ４１はインバータセル、Ｃ４２は容量セルである。インバータセルＣ４１は、Ｐ型トランジスタＰ５１およびＮ型トランジスタＮ５１を有している。容量セルＣ４２は、トランジスタを有しておらず、配線間容量のみによって容量を構成している。
インバータセルＣ４１では、下部に、Ｘ方向に延びるナノワイヤ５２１が形成されており、上部に、Ｘ方向に延びるナノワイヤ５２６が形成されている。ナノワイヤ５２１，５２６は平面視で重なっている。ナノワイヤ５２１の両端に、Ｐ型半導体がドーピングされたパッド５２２ａ，５２２ｂが形成されている。ナノワイヤ５２６の両端に、Ｎ型半導体がドーピングされたパッド５２７ａ，５２７ｂが形成されている。ナノワイヤ５２１がＰ型トランジスタＰ５１のチャネル部を構成し、パッド５２２ａ，５２２ｂがＰ型トランジスタＰ５１のソースまたはドレインとなる端子を構成する。ナノワイヤ５２６がＮ型トランジスタＮ５１のチャネル部を構成し、パッド５２７ａ，５２７ｂがＮ型トランジスタＮ５１のソースまたはドレインとなる端子を構成する。Ｐ型トランジスタＰ５１は、Ｚ方向において埋め込み配線層よりも上に形成されており、Ｎ型トランジスタＮ５１は、Ｚ方向においてＰ型トランジスタＰ５１よりも上に形成されている。
ゲート配線５３１は、インバータセルＣ４１のＸ方向におけるほぼ中央においてＹ方向に延びており、かつ、下部から上部にかけてＺ方向に延びている。ゲート配線５３１は、Ｐ型トランジスタＰ５１およびＮ型トランジスタＮ５１のゲートとなる。すなわち、ナノワイヤ５２１、ゲート配線５３１、およびパッド５２２ａ，５２２ｂによって、Ｐ型トランジスタＰ５１が構成される。ナノワイヤ５２６、ゲート配線５３１、およびパッド５２７ａ，５２７ｂによって、Ｎ型トランジスタＮ５１が構成される。また、インバータセルＣ４１のＸ方向における両端に、ダミーゲート配線５３５ａ，５３５ｂが形成されている。ダミーゲート配線５３５ａ，５３５ｂは、ゲート配線５３１と同様に、Ｙ方向およびＺ方向に延びている。
下部において、Ｙ方向に延びるローカル配線５４１，５４２が形成されている。ローカル配線５４１は、パッド５２２ａと接続されている。ローカル配線５４２は、パッド５２２ｂと接続されている。上部において、Ｙ方向に延びるローカル配線５４３，５４４が形成されている。ローカル配線５４３は、パッド５２７ａと接続されている。ローカル配線５４４は、パッド５２７ｂと接続されている。
ローカル配線５４１は、電源配線１１と平面視で重なる位置まで延びており、コンタクト５５１を介して、電源配線１１と接続されている。ローカル配線５４３は、電源配線１２と平面視で重なる位置まで延びており、コンタクト５５２を介して、電源配線１２と接続されている。ローカル配線５４２，５４４は、コンタクト５５３を介して互いに接続されている。
インバータの入力Ａに相当する配線５６１は、コンタクト５７１を介して、ゲート配線５３１と接続されている。インバータの出力Ｙに相当する配線５６２は、コンタクト５７２を介して、ローカル配線５４４と接続されている。
容量セルＣ４２は、平面視でＹ方向に延びるゲート配線４３１，４３２，４３３が形成されている。ゲート配線４３１，４３２，４３３は、容量セルＣ４２の下部から上部にかけて、Ｚ方向に延びている。ゲート配線４３１，４３２，４３３は、インバータセルＣ４１のゲート配線５３１と、Ｚ方向において同じ高さに形成されている。また、容量セルＣ４２は、Ｘ方向における両端にダミーゲート配線４３５ａ，４３５ｂが形成されている。ダミーゲート配線４３５ａ，４３５ｂは、ゲート配線４３１，４３２，４３３と同様に、Ｙ方向およびＺ方向に延びている。
容量セルＣ４２の下部では、Ｙ方向に延びるローカル配線４４１，４４２，４４３，４４４が形成されている。ローカル配線４４１，４４２，４４３，４４４は、インバータセルＣ４１のローカル配線５４１，５４２と、Ｚ方向において同じ高さに形成されている。ローカル配線４４１はダミーゲート配線４３５ａとゲート配線４３１との間に、ローカル配線４４２はゲート配線４３１，４３２の間に、ローカル配線４４３はゲート配線４３２，４３３の間に、ローカル配線４４４はゲート配線４３３とダミーゲート配線４３５ｂとの間に、それぞれ形成されている。ローカル配線４４１，４４２，４４３，４４４は電源配線１１と平面視で重なる位置まで延びており、それぞれ、コンタクト４５１，４５２，４５３，４５４を介して、電源配線１１と接続されている。また、ローカル配線４４２，４４３，４４４は、電源配線１２と平面視で重なる位置まで延びている。
容量セルＣ４２の上部では、Ｙ方向に延びるローカル配線４４５，４４６，４４７，４４８，４４９が形成されている。ローカル配線４４５，４４６，４４７，４４８，４４９は、インバータセルＣ４１のローカル配線５４３，５４４と、Ｚ方向において同じ高さに形成されている。ローカル配線４４５，４４６は、ダミーゲート配線４３５ａとゲート配線４３１との間に、Ｙ方向に並んでいる。ローカル配線４４７はゲート配線４３１，４３２の間に、ローカル配線４４８はゲート配線４３２，４３３の間に、ローカル配線４４９はゲート配線４３３とダミーゲート配線４３５ｂとの間に、それぞれ形成されている。ローカル配線４４５，４４７，４４８，４４９は電源配線１１と平面視で重なる位置まで延びており、それぞれ、コンタクト４５６，４５７，４５８，４５９を介して、電源配線１１と接続されたローカル配線４４１，４４２，４４３，４４４と接続されている。また、ローカル配線４４７，４４８，４４９は、電源配線１２と平面視で重なる位置まで延びている。ローカル配線４４６は、電源配線１２と平面視で重なる位置まで延びており、コンタクト４５５を介して、電源配線１２と接続されている。
ローカル配線４４１，４４５は平面視で重なっており、ローカル配線４４２，４４７は平面視で重なっており、ローカル配線４４３，４４８は平面視で重なっており、ローカル配線４４４，４４９は平面視で重なっている。ゲート配線４３１はローカル配線４４１，４４２，４４５，４４７と隣り合っており、ゲート配線４３２はローカル配線４４２，４４３，４４７，４４８と隣り合っており、ゲート配線４３３はローカル配線４４３，４４４，４４８，４４９と隣り合っている。
配線４６１は、Ｘ方向に延びている。配線４６１は、コンタクト４７１を介してローカル配線４４６と接続されている。また、配線４６１は、コンタクト４７２，４７３，４７４を介してゲート配線４３１，４３２，４３３と接続されている。
本実施形態では、容量セルＣ４２において、ゲート配線４３１，４３２，４３３は、配線４６１を介して、ＶＳＳに接続されている。また、ローカル配線４４１，４４２，４４３，４４４，４４５，４４７，４４８，４４９は、ＶＤＤと接続されている。これにより、ゲート配線４３１，４３２，４３３と、隣り合うローカル配線４４１，４４２，４４３，４４４，４４５，４４７，４４８，４４９との間に、配線間容量が形成される。
（変形例１）
図１７は本実施形態の変形例に係る容量セルのレイアウト構造の例を示す平面図であり、（ａ）は下部を示し、（ｂ）は上部を示す。図１７に示す容量セルＣ４２では、図１６のレイアウト構造と対比すると、ゲート配線４３１，４３２，４３３を電源ＶＳＳに接続するための配線４６１が省かれており、また、ローカル配線４４６、およびコンタクト４５５，４７１，４７３，４７４が省かれている。そして、ゲート配線４３１，４３２，４３３は、その直下に形成されたコンタクト４８１，４８２，４８３を介して、電源配線１２と接続されている。また、ローカル配線４４１Ａは、平面視で電源配線１２と重なる位置まで延びており、ローカル配線４４５Ａは、平面視で電源配線１２と重なる位置まで延びている。これにより、容量セルＣ４２の容量値を増加することができる。
なお、ゲート配線とＢＰＲとを接続するためのコンタクトは、例えば次のようにして形成すればいい。すなわち、ＢＰＲ上の絶縁膜を除去して、除去した部分に導電性物質を埋め込み、さらにその上にゲート配線を形成する。あるいは、絶縁膜を除去した部分も含めてゲートを一体形成する。
なお、上述の実施形態では、ローカル配線をＶＤＤに接続し、ゲート配線をＶＳＳに接続するものとしたが、逆に、ローカル配線をＶＳＳに接続し、ゲート配線をＶＤＤに接続してもよい。
また、上述の実施形態では、容量セルＣ４２のＸ方向のサイズは４グリッド分としたが、これに限られない。
なお、上述の各実施形態では、トランジスタは１本のナノワイヤを備えるものとしたが、トランジスタの一部または全部は、複数本のナノワイヤを備えてもよい。この場合、平面視でＹ方向において複数本のナノワイヤを設けてもよいし、Ｚ方向において複数本のナノワイヤを設けてもよい。また、Ｙ方向およびＺ方向の両方においてそれぞれ複数本のナノワイヤを設けてもよい。また、セルの上部と下部とにおいて、トランジスタが備えるナノワイヤの本数が異なっていてもよい。
また、上述の各実施形態では、ナノワイヤの断面形状はほぼ正方形としているが、これに限られるものではない。例えば、円形や長方形であってもよい。
また、上述の各実施形態では、立体構造トランジスタとしてナノワイヤＦＥＴを例にとって説明を行ったが、これに限られるものではない。例えば、セルの下部に形成されるトランジスタは、フィン型トランジスタであってもよい。
本開示では、ＣＦＥＴを用いた容量セルについて、レイアウト構造を提供することができるので、例えば半導体チップの性能向上に有用である。
１ 容量部
２ 固定値出力部
１１，１２ 電源配線
３１，３２，３３ ゲート配線
４１，４２，４３，４４ ローカル配線
４５，４６，４７，４８ ローカル配線
４２Ａ，４５Ａ，４７Ａ，４８Ａ ローカル配線
１４３，１４４，１４７，１４８ ローカル配線
２３３ ゲート配線
２３４ ダミーゲート配線
２４１，２４２，２４３，２４４ ローカル配線
Ｐ１，Ｐ２，Ｐ３，Ｐ４ Ｐ型トランジスタ
Ｎ１，Ｎ２，Ｎ３，Ｎ４ Ｎ型トランジスタ
Ｃ４１ インバータセル（第１スタンダードセル）
Ｃ４２ 容量セル（第２スタンダードセル）
Ｐ５１ Ｐ型トランジスタ（第１トランジスタ）
Ｎ５１ Ｎ型トランジスタ（第２トランジスタ）
４３１，４３２，４３３ ゲート配線（第２ゲート配線）
４４１，４４２，４４３，４４４ ローカル配線（第３ローカル配線）
４４５，４４７，４４８，４４９ ローカル配線（第４ローカル配線）
４８１，４８２，４８３ コンタクト
５３１ ゲート配線（第１ゲート配線）
５４１，５４２ ローカル配線（第１ローカル配線）
５４３，５４４ ローカル配線（第２ローカル配線）

Claims (19)

  1. 容量セルであるスタンダードセルを含む半導体集積回路装置であって、
    前記スタンダードセルは、
    第１方向に延び、第１電源電圧を供給する第１電源配線と、
    前記第１方向に延び、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、
    平面視で前記第１電源配線と前記第２電源配線との間に設けられた容量部と、
    平面視で前記第１電源配線と前記第２電源配線との間に設けられ、前記容量部に前記第１電源電圧または前記第２電源電圧を供給する固定値出力部とを備え、
    前記容量部は、
    第１導電型の立体構造トランジスタである、第１トランジスタと、
    深さ方向において前記第１トランジスタよりも上に形成された、第２導電型の立体構造トランジスタである、第２トランジスタとを有し、
    前記第１トランジスタのソースおよびドレインは、ともに、前記第１および第２電源配線の一方に接続され、前記第２トランジスタのソースおよびドレインは、ともに、前記第１および第２電源配線の一方に接続され、
    前記固定値出力部は、
    前記深さ方向において前記第１トランジスタと同じ高さに形成された、前記第１導電型の立体構造トランジスタである、第３トランジスタと、
    前記深さ方向において前記第２トランジスタと同じ高さに形成された、前記第２導電型の立体構造トランジスタである、第４トランジスタとを有し、
    前記第３トランジスタは、ソースが前記第１電源配線に接続されるとともに、ドレインが前記第４トランジスタのゲートに接続され、前記第４トランジスタは、ソースが前記第２電源配線に接続されるとともに、ドレインが前記第３トランジスタのゲートに接続され、
    前記第１および第２トランジスタのゲートは、ともに、前記第３トランジスタのゲートまたは前記第４トランジスタのゲートに、接続されており、
    前記第３トランジスタのソースは、前記第１トランジスタのソースまたはドレインと共有されている、または、前記第４トランジスタのソースは、前記第２トランジスタのソースまたはドレインと共有されている
    ことを特徴とする半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置において、
    前記第１導電型はＰ型であり、前記第２導電型はＮ型である
    ことを特徴とする半導体集積回路装置。
  3. 請求項１記載の半導体集積回路装置において、
    前記第１導電型はＮ型であり、前記第２導電型はＰ型である
    ことを特徴とする半導体集積回路装置。
  4. 請求項１記載の半導体集積回路装置において、
    前記容量部は、
    前記深さ方向において前記第１トランジスタと同じ高さに形成された、前記第１導電型の立体構造トランジスタである、第５トランジスタと、
    前記深さ方向において前記第２トランジスタと同じ高さに形成された、前記第２導電型の立体構造トランジスタである、第６トランジスタとを有し、
    前記第５トランジスタは、ソースおよびドレインが前記第１トランジスタのソースおよびドレインと接続され、ゲートが前記第１トランジスタのゲートと接続され、
    前記第６トランジスタは、ソースおよびドレインが前記第２トランジスタのソースおよびドレインと接続され、ゲートが前記第２トランジスタのゲートと接続される
    ことを特徴とする半導体集積回路装置。
  5. 請求項１記載の半導体集積回路装置において、
    前記スタンダードセルは、
    前記第２トランジスタのソースと接続されており、前記第１方向と垂直をなす第２方向に延びる第１ローカル配線を備え、
    前記第１ローカル配線は、平面視で前記第１電源配線および前記第２電源配線と重なる位置まで延びており、かつ、前記第１電源配線または前記第２電源配線のいずれか一方と接続されている
    ことを特徴とする半導体集積回路装置。
  6. 請求項１記載の半導体集積回路装置において、
    前記第１および第２トランジスタのゲートは、前記第４トランジスタのゲートに接続されており、前記第１電源電圧が与えられる
    ことを特徴とする半導体集積回路装置。
  7. 請求項１記載の半導体集積回路装置において、
    前記第１および第２トランジスタのゲートは、前記第３トランジスタのゲートに接続されており、前記第２電源電圧が与えられる
    ことを特徴とする半導体集積回路装置。
  8. 請求項１記載の半導体集積回路装置において、
    前記第１トランジスタのソースおよびドレイン、並びに、前記第２トランジスタのソースおよびドレインは、共通に、前記第１および第２電源配線の一方に接続されている
    ことを特徴とする半導体集積回路装置。
  9. 請求項１記載の半導体集積回路装置において、
    前記固定値出力部は、
    前記深さ方向において前記第３トランジスタと同じ高さに形成された、前記第１導電型の立体構造トランジスタである、第５トランジスタと、
    前記深さ方向において前記第４トランジスタと同じ高さに形成された、前記第２導電型の立体構造トランジスタである、第６トランジスタとを有し、
    前記第５トランジスタは、前記第４トランジスタと、平面視でチャネル部が重なっており、
    前記第６トランジスタは、前記第３トランジスタと、平面視でチャネル部が重なっている
    ことを特徴とする半導体集積回路装置。
  10. 容量セルであるスタンダードセルを含む半導体集積回路装置であって、
    前記スタンダードセルは、
    第１方向に延び、第１電源電圧を供給する第１電源配線と、
    前記第１方向に延び、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、
    平面視で前記第１電源配線と前記第２電源配線との間に設けられた容量部と、
    平面視で前記第１電源配線と前記第２電源配線との間に設けられ、前記容量部に前記第１電源電圧または前記第２電源電圧を供給する固定値出力部とを備え、
    前記容量部は、
    立体構造トランジスタである、第１トランジスタと、
    深さ方向において前記第１トランジスタよりも上に形成された、前記第１トランジスタと同じ導電型の立体構造トランジスタである、第２トランジスタとを有し、
    前記第１トランジスタのソースおよびドレイン、並びに、前記第２トランジスタのソースおよびドレインは、いずれも、前記第１および第２電源配線の一方に接続され、
    前記固定値出力部は、
    前記深さ方向において前記第１トランジスタと同じ高さに形成された、第１導電型の立体構造トランジスタである、第３トランジスタと、
    前記深さ方向において前記第２トランジスタと同じ高さに形成された、前記第１導電型と異なる第２導電型の立体構造トランジスタである、第４トランジスタとを有し、
    前記第３トランジスタは、ソースが前記第１電源配線に接続されるとともに、ドレインが前記第４トランジスタのゲートに接続され、前記第４トランジスタは、ソースが前記第２電源配線に接続されるとともに、ドレインが前記第３トランジスタのゲートに接続され、
    前記第１および第２トランジスタのゲートは、ともに、前記第３トランジスタのゲートまたは前記第４トランジスタのゲートに、接続されており、
    前記第１および第２トランジスタと、前記第３および第４トランジスタとの間に、ダミーゲート配線が配置されている
    ことを特徴とする半導体集積回路装置。
  11. 請求項１０記載の半導体集積回路装置において、
    前記第１および第２トランジスタの導電型は、Ｎ型である
    ことを特徴とする半導体集積回路装置。
  12. 請求項１０記載の半導体集積回路装置において、
    前記第１および第２トランジスタの導電型は、Ｐ型である
    ことを特徴とする半導体集積回路装置。
  13. 請求項１０記載の半導体集積回路装置において、
    前記容量部は、
    前記深さ方向において前記第１トランジスタと同じ高さに形成された立体構造トランジスタである、第５トランジスタと、
    前記深さ方向において前記第２トランジスタと同じ高さに形成された、立体構造トランジスタである、第６トランジスタとを有し、
    前記第５トランジスタは、ソースおよびドレインが前記第１トランジスタのソースおよびドレインと接続され、ゲートが前記第１トランジスタのゲートと接続され、
    前記第６トランジスタは、ソースおよびドレインが前記第２トランジスタのソースおよびドレインと接続され、ゲートが前記第２トランジスタのゲートと接続され、
    前記第５および第６トランジスタの導電型は、前記第１および第２トランジスタの導電型と同一である
    ことを特徴とする半導体集積回路装置。
  14. 請求項１０記載の半導体集積回路装置において、
    前記スタンダードセルは、
    前記第２トランジスタのソースと接続されており、前記第１方向と垂直をなす第２方向に延びる第１ローカル配線を備え、
    前記第１ローカル配線は、平面視で前記第１電源配線および前記第２電源配線と重なる位置まで延びており、かつ、前記第１電源配線または前記第２電源配線のいずれか一方と接続されている
    ことを特徴とする半導体集積回路装置。
  15. 請求項１０記載の半導体集積回路装置において、
    前記第１トランジスタのソースおよびドレイン、並びに、前記第２トランジスタのソースおよびドレインは、いずれも、前記第２電源配線に接続されており、
    前記第１および第２トランジスタのゲートは、前記第４トランジスタのゲートに接続されており、前記第１電源電圧が与えられる
    ことを特徴とする半導体集積回路装置。
  16. 請求項１０記載の半導体集積回路装置において、
    前記第１トランジスタのソースおよびドレイン、並びに、前記第２トランジスタのソースおよびドレインは、いずれも、前記第１電源配線に接続されており、
    前記第１および第２トランジスタのゲートは、前記第３トランジスタのゲートに接続されており、前記第２電源電圧が与えられる
    ことを特徴とする半導体集積回路装置。
  17. 請求項１０記載の半導体集積回路装置において、
    前記固定値出力部は、
    前記深さ方向において前記第３トランジスタと同じ高さに形成された、前記第１導電型の立体構造トランジスタである、第５トランジスタと、
    前記深さ方向において前記第４トランジスタと同じ高さに形成された、前記第２導電型の立体構造トランジスタである、第６トランジスタとを有し、
    前記第５トランジスタは、前記第４トランジスタと、平面視でチャネル部が重なっており、
    前記第６トランジスタは、前記第３トランジスタと、平面視でチャネル部が重なっている
    ことを特徴とする半導体集積回路装置。
  18. 第１スタンダードセルと、容量セルである第２スタンダードセルとを含む半導体集積回路装置であって、
    前記第１スタンダードセルは、
    第１方向に延び、第１電源電圧を供給する第１電源配線と、
    前記第１方向に延び、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線と、
    第１導電型の立体構造トランジスタである、第１トランジスタと、
    深さ方向において前記第１トランジスタよりも上に形成された、第２導電型の立体構造トランジスタである、第２トランジスタと、
    前記第１トランジスタのソースまたはドレインと接続されており、平面視で前記第１方向と垂直をなす第２方向に延びる第１ローカル配線と、
    前記第２トランジスタのソースまたはドレインと接続されており、平面視で前記第２方向に延びる第２ローカル配線と、
    前記第１および第２トランジスタの共通のゲートとなる、平面視で前記第２方向に延びる第１ゲート配線とを備え、
    前記第２スタンダードセルは、
    前記深さ方向において前記第１ゲート配線と同じ高さに形成された第２ゲート配線と、
    前記深さ方向において前記第１ローカル配線と同じ高さに形成された第３ローカル配線と、
    前記深さ方向において前記第２ローカル配線と同じ高さに形成された第４ローカル配線とを備え、
    前記第２ゲート配線は、前記第１および第２電源配線のいずれか一方と電気的に接続されており、前記第３および第４ローカル配線は、前記第１および第２電源配線の他方と電気的に接続されており、
    前記第３および第４ローカル配線は、平面視で重なっており、かつ、平面視で前記第２ゲート配線と隣り合っている
    ことを特徴とする半導体集積回路装置。
  19. 請求項１８記載の半導体集積回路装置において、
    前記第１および第２電源配線は、埋め込み配線層に形成されており、
    前記第２ゲート配線は、平面視で前記一方の電源配線と重なる範囲まで延びており、コンタクトを介して、前記一方の電源配線と接続されている
    ことを特徴とする半導体集積回路装置。
JP2020558322A 2018-11-26 2019-11-13 半導体集積回路装置 Active JP7415176B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018220392 2018-11-26
JP2018220392 2018-11-26
PCT/JP2019/044574 WO2020110733A1 (ja) 2018-11-26 2019-11-13 半導体集積回路装置

Publications (2)

Publication Number Publication Date
JPWO2020110733A1 JPWO2020110733A1 (ja) 2021-10-14
JP7415176B2 true JP7415176B2 (ja) 2024-01-17

Family

ID=70854298

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020558322A Active JP7415176B2 (ja) 2018-11-26 2019-11-13 半導体集積回路装置

Country Status (3)

Country Link
US (2) US11908799B2 (ja)
JP (1) JP7415176B2 (ja)
WO (1) WO2020110733A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10950545B2 (en) * 2019-03-08 2021-03-16 International Business Machines Corporation Circuit wiring techniques for stacked transistor structures
US11257670B2 (en) * 2020-02-10 2022-02-22 Taiwan Semiconductor Manufacturing Company Ltd. Method of manufacturing a semiconductor device, and associated semiconductor device and system
US11349004B2 (en) 2020-04-28 2022-05-31 Taiwan Semiconductor Manufacturing Co., Ltd. Backside vias in semiconductor device
US11996409B2 (en) * 2020-05-20 2024-05-28 Taiwan Semiconductor Manufacturing Co., Ltd. Stacking CMOS structure
TWI762196B (zh) 2020-05-26 2022-04-21 台灣積體電路製造股份有限公司 半導體裝置與其製造方法
US11637101B2 (en) * 2020-05-26 2023-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
US11688731B2 (en) 2021-01-29 2023-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit device and method
KR20230041877A (ko) * 2021-09-17 2023-03-27 삼성전자주식회사 반도체 장치 및 그의 제조 방법
US20240055477A1 (en) * 2022-08-11 2024-02-15 International Business Machines Corporation Stacked transistor layout for improved cell height scaling

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003224195A (ja) 2002-01-30 2003-08-08 Ricoh Co Ltd スタンダードセルまたはマクロセルを含む半導体集積回路、およびその配置配線方法
JP2012103774A (ja) 2010-11-08 2012-05-31 Renesas Electronics Corp 回路レイアウト設計システム、リーク対策セル、回路レイアウト設計方法及びプログラム
JP2014505995A (ja) 2010-12-01 2014-03-06 インテル コーポレイション シリコン及びシリコンゲルマニウムのナノワイヤ構造
US20160211276A1 (en) 2015-01-20 2016-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Devices and Manufacturing Methods Thereof
WO2018042986A1 (ja) 2016-08-29 2018-03-08 株式会社ソシオネクスト 半導体集積回路装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005032839A (ja) * 2003-07-08 2005-02-03 Toshiba Microelectronics Corp 半導体集積回路及びマスターチップ
JP7530001B2 (ja) * 2019-03-15 2024-08-07 株式会社ソシオネクスト 半導体集積回路装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003224195A (ja) 2002-01-30 2003-08-08 Ricoh Co Ltd スタンダードセルまたはマクロセルを含む半導体集積回路、およびその配置配線方法
JP2012103774A (ja) 2010-11-08 2012-05-31 Renesas Electronics Corp 回路レイアウト設計システム、リーク対策セル、回路レイアウト設計方法及びプログラム
JP2014505995A (ja) 2010-12-01 2014-03-06 インテル コーポレイション シリコン及びシリコンゲルマニウムのナノワイヤ構造
US20160211276A1 (en) 2015-01-20 2016-07-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Devices and Manufacturing Methods Thereof
WO2018042986A1 (ja) 2016-08-29 2018-03-08 株式会社ソシオネクスト 半導体集積回路装置

Also Published As

Publication number Publication date
JPWO2020110733A1 (ja) 2021-10-14
WO2020110733A1 (ja) 2020-06-04
US20210272904A1 (en) 2021-09-02
US20240145390A1 (en) 2024-05-02
US11908799B2 (en) 2024-02-20

Similar Documents

Publication Publication Date Title
JP7415176B2 (ja) 半導体集積回路装置
US20210305278A1 (en) Semiconductor integrated circuit device
JP6970348B2 (ja) 半導体チップ
US12119349B2 (en) Semiconductor integrated circuit device
US12062694B2 (en) Semiconductor integrated circuit device
US12119339B2 (en) Semiconductor integrated circuit device
US12159866B2 (en) Semiconductor integrated circuit device
US11973081B2 (en) Integrated circuit including integrated standard cell structure
JPWO2020137660A1 (ja) 半導体集積回路装置
US10777579B2 (en) Semiconductor integrated circuit device
JP2011199034A (ja) 半導体装置
CN116259628A (zh) 半导体结构
JP2011238844A (ja) 半導体装置
US12237266B2 (en) Semiconductor integrated circuit device
JP7633537B2 (ja) 半導体集積回路装置
WO2023127385A1 (ja) 半導体集積回路装置
CN117727758A (zh) 半导体结构

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210415

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20221013

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20231128

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20231211

R150 Certificate of patent or registration of utility model

Ref document number: 7415176

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150