JP2018510446A

JP2018510446A - Ｎａｎｄラッチの駆動回路及びｎａｎｄラッチのシフトレジスタ

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Publication number: JP2018510446A
Application number: JP2017534661A
Authority: JP
Inventors: ▲かく▼思坤
Original assignee: Shenzhen China Star Optoelectronics Technology Co Ltd; TCL China Star Optoelectronics Technology Co Ltd
Current assignee: TCL China Star Optoelectronics Technology Co Ltd
Priority date: 2014-12-30
Filing date: 2015-01-28
Publication date: 2018-04-12
Anticipated expiration: 2035-01-28
Also published as: GB2546924B; GB2546924A; DE112015005383B4; KR102057818B1; US9721513B2; GB201706902D0; JP6434155B2; RU2676019C1; KR20170100663A; US20160343310A1; CN104537996A; DE112015005383T5; WO2016106925A1

Abstract

【課題】ＣＭＯＳ製造工程に適用することができ、かつ低消費電力と広いノイズマージンを具えるＮＡＮＤラッチの駆動回路及びＮＡＮＤラッチのシフトレジスタを提供する。【解決手段】ＮＡＮＤラッチの駆動回路はカスケード接続して設ける複数のＮＡＮＤラッチのシフトレジスタ回路を含み、それぞれの該シフトレジスタ回路はクロック制御伝送回路とＮＡＮＤラッチ回路とを含み、該クロック制御伝送回路がクロック信号の第１クロックパルスを触発することによって、前１段の駆動パルスを該ＮＡＮＤラッチ回路に伝送し、かつ該ＮＡＮＤラッチ回路によってラッチし、該ＮＡＮＤラッチ回路は、さらに第１クロック信号の後続である第２クロックパルスを触発して駆動パルスを出力する。【選択図】図１

Description

この発明は、液晶表示技術に関し、特にＮＡＮＤラッチの駆動回路及びＮＡＮＤラッチのシフトレジスタ
に関する。

ＧＯＡ（ＧａｔｅＤｒｉｖｅｒｏｎＡｒｒａｙ）回路は、従来の液晶表示パネルの製造工程を利用してゲート電極駆動回路をＡｒｒａｙ上に作成し、プログレッシブスキャンの駆動方式を実現することができ、製造コストの節減を図り、狭額縁化を達成するという設計上の長所を具え、多種の表示装置に使用されている。ＧＯＡ回路は２項目の基本的な機能を具えていなければならない。一つはゲート駆動パルスの入力であって、パネル内のゲート線を駆動し、表示領域内のＴＦＴ（ＴｈｉｎＦｉｌｍＴｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）をオンにし、ゲート線によって画素に対して充電を行う。他の一つはシフトレジスタであって、第ｎゲート電極駆動パルスの出力が完了すると、クロックを介してｎ＋１ゲート駆動パルスの出力を行い、かつ係る方式に基づき順次実行して行く。

ＧＯＡ回路は、プルアップ回路（Ｐｕｌｌ―ｕｐｃｉｒｃｕｉｔ）と、プルアップ制御回路（Ｐｕｌｌ―ｕｐｃｏｎｔｒｏｌｃｉｒｃｕｉｔ）と、プルダウン回路（Ｐｕｌｌ―ｄｏｗｎｃｉｒｃｕｉｔ）と、プルダウン制御回路（Ｐｕｌｌ―ｄｏｗｎｃｏｎｔｒｏｌｃｉｒｃｕｉｔ）と、電位のブーストを担うブースト回路（Ｂｏｏｓｔｃｉｒｃｕｉｔ）とを含む。具体的に述べると、プルアップ回路は主に入力するクロック信号（Ｃｌｏｃｋ）を薄膜トランジスタのゲート電極に出力し、液晶表示装置の駆動信号とする。プルアップ制御回路は、主にプルアップ回路の通電を制御する。一般には前１段のＧＯＡ回路が伝送してきた信号の作用による。プルダウン回路は主に走査信号を出力した後で走査信号を迅速にプルダウンして低電位とする。即ち、薄膜トランジスタのゲート電極の電位をプルダウンして低電位とする。プルダウンホールディング回路は、走査信号とプルアップ回路の信号（通常Ｑ点と称する）のオフ状態を保持する。通常は２つのプルダウンホールディング回路が交互に作用する。ブースト回路はＱ点の電位の二次ブーストを行なう。このため、プルアップ回路のＧ（Ｎ）の正常な出力を確保する。

異なるＧＯＡ回路は異なる製造工程に使用することができる。ＬＴＰＳ（ＬｏｗＴｅｍｐｅｒａｔｕｒｅＰｏｌｙ−ｓｉｌｉｃｏｎ、低温ポリシリコン）製造工程は、高い電子移動度と技術の成熟度という長所を具え、目下中小サイズ表示器に広く使用されている。ＣＭＯＳ（ＣｏｍｐｌｅｍｅｎｔａｒｙＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒ、相補型金属酸化膜半導体）製造工程は、低消費電力、高い電子移動度、広いノイズマージンなどの長所を具える。このためパネルメーカーに採用されるようになってきた。このため、ＣＯＭＳＬＴＰＳ製造工程に対応するＧＯＡ回路を開発する必要がある。

この発明は、ＣＭＯＳ製造工程に適用することができ、かつ低消費電力と広いノイズマージンを具えるＮＡＮＤラッチの駆動回路及びＮＡＮＤラッチのシフトレジスタを提供することを課題とする。

この発明は、一種のＮＡＮＤラッチの駆動回路を提供するものであって、カスケード接続して設ける複数のＮＡＮＤラッチのシフトレジスタ回路を含み、それぞれの該シフトレジスタ回路はクロック制御伝送回路とＮＡＮＤラッチ回路とを含み、該クロック制御伝送回路がクロック信号の第１クロックパルスを触発することによって、前１段の駆動パルスを該ＮＡＮＤラッチ回路に伝送し、かつ該ＮＡＮＤラッチ回路によってラッチし、該ＮＡＮＤラッチ回路は、さらに第１クロック信号の後続である第２クロックパルスを触発して駆動パルスを出力し、該クロック制御伝送回路と該ＮＡＮＤラッチ回路とが、それぞれ立ち上がりエッジをなして触発し、該ＮＡＮＤラッチ回路が、少なくとも第１インバータと、第１ＮＡＮＤゲートと、第２ＮＡＮＤゲートと、第３ＮＡＮＤゲートとを含み、該第１インバータは入力端が該クロック制御伝送回路の出力端に接続し、該第１ＮＡＮＤゲートは第１入力端が該第１インバータ出力端に接続し、かつ第２入力端が該第２ＮＡＮＤゲートの出力端に接続し、該第２ＮＡＮＤゲートは第１入力端が該第１インバータの入力端に接続し、かつ第２入力端が該第１ＮＡＮＤゲートの出力端に接続するとともに、該第２ＮＡＮＤゲートの出力端が、さらに該第３ＮＡＮＤゲートの第１入力端に接続し、該第３ＮＡＮＤゲートの第２入力端にクロック信号が入力する。

該クロック制御伝送回路が駆動パルスを伝送する過程において該駆動パルスに極性反転を行なう。

該ＮＡＮＤラッチ回路は、さらに第３ＮＡＮＤゲートの出力端に接続する複数段のインバータ回路を含む。

該複数段のインバータ回路は、直列して設ける複数の第２インバータを含む。

該第２インバータの数は３つである。

該複数のシフトレジスタ回路は、それぞれ隣り合うシフトレジスタ回路のクロック信号が互いに逆相である。

この発明は、一種のＮＡＮＤラッチの駆動回路を提供するものであってカスケード接続して設ける複数のＮＡＮＤラッチのシフトレジスト回路を含み、かつそれぞれの該シフトレジスタ回路がクロック制御伝送回路とＮＡＮＤラッチ回路とを含み、該クロック制御伝送回路がクロック信号の第１クロックパルスを触発することによって前１段の駆動パルスを該ＮＡＮＤラッチ回路に伝送し、かつ該ＮＡＮＤラッチ回路によってラッチし、該ＮＡＮＤラッチ回路が、さらに第１クロック信号の後続である第２クロックパルスを触発して駆動パルスを出力する、

該クロック制御伝送回路とＮＡＮＤラッチ回路とが、それぞれ立ち上がりエッジをなして触発する。

該ＮＡＮＤラッチ回路が、少なくとも第１インバータと、第１ＮＡＮＤゲートと、第２ＮＡＮＤゲートと、第３ＮＡＮＤゲートとを含み、該第１インバータは入力端が該クロック制御伝送回路の出力端に接続し、該第１ＮＡＮＤゲートは第１入力端が該第１インバータの出力端に接続し、かつ第２入力端が該第２ＮＡＮＤゲートの出力端に接続し、該第２ＮＡＮＤゲートは第１入力端が該第１インバータの入力端に接続し、かつ第２入力端が該第１ＮＡＮＤゲートの出力端に接続するとともに、該第２ＮＡＮＤゲートの出力端が、さらに該第３ＮＡＮＤゲートの第１入力端に接続し、該第３ＮＡＮＤゲートの第２入力端にクロック信号が入力する。

該クロック制御伝送回路は、駆動パルスを伝送する過程において該駆動パルスに極性反転を行なう。

該第２インバータの数は３つである。

この発明は、さらにＮＡＮＤラッチのシフトレジスタを提供する。該シフトレジスタは、クロック制御伝送回路とＮＡＮＤラッチ回路とを含み、該クロック制御伝送回路が少なくとも第１インバータと、第１ＮＡＮＤゲートと、第２ＮＡＮＤゲートと、第３ＮＡＮＤゲートとを含み、該第１インバータは入力端が該クロック制御伝送回路の出力端に接続し、該第１ＮＡＮＤゲートは第１入力端が該第１インバータ出力端に接続し、かつ第２入力端が該第２ＮＡＮＤゲートの出力端に接続し、該第２ＮＡＮＤゲートは第１入力端が該第１インバータの入力端に接続し、かつ第２入力端が該第１ＮＡＮＤゲートの出力端に接続するとともに、該第２ＮＡＮＤゲートの出力端が、さらに該第３ＮＡＮＤゲートの第１入力端にする。

前記ＮＡＮＤラッチ回路が、さらに第３ＮＡＮＤゲートの出力端に接続する複数段のインバータ回路を含む。

この発明のＮＡＮＤラッチ駆動回路は、クロック信号制御伝送回路を介してクロック信号の第１パルスによって前１段の駆動パルスをＮＡＮＤラッチ回路に伝送し、かつＮＡＮＤラッチ回路によってラッチする。さらにＮＡＮＤラッチ回路は第１クロック信号によって後続の第２クロック信号パルスを触発し、駆動パルスを出力する。よって、ＣＯＭＳの製造工程に適用することができ、低消費電力と広いノイズマージンを達成することができる。

この発明によるＮＡＮＤラッチの駆動回路の構造を示した説明図である。図１に開示するシフトレジスタの回路図である。この発明の第２の実施の形態によるシフトレジスタの回路図である。この発明によるＮＡＮＤラッチの駆動回路の理論シーケンス図である。この発明によるＮＡＮＤラッチの駆動回路の模擬シーケンス図である。

以下、この発明について、図面を参照して好ましい実施の形態の技術プランを明確に、かつ完全に説明する。但し、以下に述べる実施の形態は、この発明の実施の形態の一部分にすぎず、すべての実施の形態ではない。この発明の実施の形態に基づき、かつ創作性を持たず、この分野の普通の技術者が係る前提の下でなし得たその他の実施の形態は、いずれもこの発明の特許請求の範囲に含まれるものとする。

図１は、この発明の実施の形態によるＮＡＮＤラッチの駆動回路の構造を示した説明図である。図面に開示するように、この実施の形態による駆動回路１は、カスケード接続して設ける複数のＮＡＮＤラッチのシフトレジスタ回路１０を含む。それぞれのシフトレジスタ回路１０はクロック制御伝送回路１１とＮＡＮＤラッチ回路１２とを含み、クロック制御伝送回路１１がクロック信号の第１クロックパルスを触発することによって前１段の駆動パルスをＮＡＮＤラッチ回路１２に伝送し、かつＮＡＮＤラッチ回路１２によってラッチする。ＮＡＮＤラッチ回路１２は、さらに第１クロック信号の後続である第２クロックパルスを触発し、ここから駆動パルスを出力する。クロック制御伝送回路１１は、駆動パルスを伝送する過程において駆動パルスに対して極性反転を行なう。しかも、クロック制御伝送回路１１とＮＡＮＤラッチ回路１２とは、それぞれ立ち上がりエッジをなして触発する。この発明の実施の形態においてはクロック制御伝送回路１１を介して上下段信号の伝送を制御し、ＮＡＮＮＤラッチ回路１２を介して信号をラッチする。よって、ＣＭＯＳ製造工程に適用することができ、低消費電力と広いノイズマージンを達成することができる。

実施の形態について、さらに具体的に述べると、図２に開示するように、ＮＡＮＤラッチ回路１２は、少なくとも第１インバータ１２１と、第１ＮＡＮＤゲート１２２と、第２ＮＡＮＤゲート１２３と、第３ＮＡＮＤゲート１２４とを含み、第１インバータ１２１は入力端がクロック制御伝送回路１１の出力端に接続し、第１ＮＡＮＤゲート１２２は第１入力端が第１インバータ１２１の出力端に接続し、かつ第２入力端が第２ＮＡＮＤゲート１２３の出力端に接続し、第２ＮＡＮＤゲート１２３は第１入力端が第１インバータ１２１の入力端に接続し、かつ第２入力端が第１ＮＡＮＤゲート１２２の出力端に接続するとともに、第２ＮＡＮＤゲート１２３の出力端は、さらに第３ＮＡＮＤゲート１２４の第１入力端に接続する。第３ＮＡＮＤゲート１２４は第２入力端にクロック信号ＣＫが入力する。ＮＡＮＤラッチ回路１２は、さらにＮＡＮＤゲートの出力端に接続する複数段のインバータ回路を含み、駆動回路１の駆動能力を高める。該複数段のインバータ回路は、直列して設ける複数の第２インバータ１２５である。第２インバータ１２５の数は３つであることを優先する。

シフトレジスタ２０の作動の原理は次のとおりである。即ち、クロック振動ＣＫの第１クロックパルスが立ち上がりエッジである場合、クロック制御伝送回路１１が前１段の駆動パルスＧｎ-１を触発して第１インバータ１２１に伝送する。この伝送の過程において駆動パルスＧｎ-１に対して極性反転を行なう。さらに第１インバータ１２１を経て第１ＮＡＮＤゲート１２２と第２ＮＡＮＤゲート１２３とに伝送し、交差して接続する第１ＮＡＮＤゲート１２２と第２ＮＡＮＤゲート１２３とを介して前１段の駆動パルスＧｎ-１に対してラッチする。クロック信号ＣＫの第２クロックパルスが立ち上がりエッジである場合、即ちクロック信号ＣＫの次のクロックパルスが立ち上がりエッジである場合、ＮＡＮＤラッチ回路１２に対して触発し、交差して接続する第１ＮＡＮＤゲート１２２と第２ＮＡＮＤゲート１２３の前１段の駆動パルスＧｎ-１を第２インバータ１２５に伝送し、第２インバータ１２５を介して後ろの１段の駆動パルスＧｎに出力する。クロック制御伝送回路１１は、クロック信号ＸＣＫをさらに含む。クロック信号ＸＣＫとクロック信号ＣＫは位相が逆になる。

この発明の実施例において、隣り合うシフトレジスタ回路のクロック信号は互いに逆相である。図３に開示するように、シフトレジスタ回路２０は、クロック制御伝送回路２１とＮＡＮＤラッチ回路２２とを含む。ＮＡＮＤラッチ回路２２は、少なくとも第１インバータ２２１と、第１ＮＡＮＤゲート２２２と、第２ＮＡＮＤゲート２２３と、第３ＮＡＮＤゲート２２４とを含み、第１インバータ２２１は入力端がクロック制御伝送回路２１の出力端に接続し、第１ＮＡＮＤゲート２２２は第１入力端が第１インバータ２２１の出力端に接続する。第１ＮＡＮＤゲート２２２は、第２入力端が第２ＮＡＮＤゲート２２３の出力端に接続し、第２ＮＡＮＤゲート２２３は、第１入力端が第１インバータ２２１の入力端に接続し、かつ第２入力端が第１ＮＡＮＤゲート２２２の出力端に接続する。さらに第２ＮＡＮＤゲート２２３は、出力端が第３ＮＡＮＤゲート２２４の第１入力端に接続する。第３ＮＡＮＤゲート２２４の第２端にはクロック信号ＸＣＫが入力する。ＮＡＮＤラッチ回路２２は、さらに第３ＮＡＮＤゲート２２４の出力端に接続する複数段のインバータ回路を含み、駆動回路１の駆動能力を高める。該複数段のインバータ回路は、直列して設ける複数の第２インバータ２２５である。第２インバータ２２５の数は３つであることを優先する。

シフトレジスタ２０の作動の原理は次のとおりである。即ち、クロック振動ＸＣＫの第１クロックパルスが立ち上がりエッジである場合、クロック制御伝送回路２１が後ろ１段の駆動パルスＧｎを触発して第１インバータ２２１に伝送する。この伝送の過程において後ろ１段の駆動パルスＧｎに対して極性反転を行なう。さらに第１インバータ２２１を経て第１ＮＡＮＤゲート２２２と第２ＮＡＮＤゲート２２３とに伝送し、後ろ１段の駆動パルスＧｎに対してラッチする。クロック信号ＸＣＫの第２クロックパルスが立ち上がりエッジである場合、即ちクロック信号ＸＣＫの次のクロックパルスが立ち上がりエッジである場合、ＮＡＮＤラッチ回路２２に対して触発し、交差して接続する第１ＮＡＮＤゲート２２２と第２ＮＡＮＤゲート２２３の後ろ１段の駆動パルスＧｎを第２インバータ２２５に伝送し、第２インバータ２２５を介して第３段の駆動パルスＧｎ＋１に伝送する。クロック制御伝送回路２１は、クロック信号ＣＫをさらに含む。クロック信号ＣＫとクロック信号ＸＣＫは位相が逆になる。

この発明の実施例において、シフトレジスタ回路１０とシフトレジスタ回路２０は隣り合う。実際に応用する場合、ＮＡＮＤラッチの駆動回路１に複数段をカスケード接続して設けるＮＡＮＤラッチのシフトレジスタは、奇数段と偶数段とに分けられる。シフトレジスタ１０を奇数段のシフトレジスタとした場合、シフトレジスタ２０は偶数段のシフトレジスタとなり、シフトレジスタ２０を奇数段のシフトレジスタとして、シフトレジスタ１０を偶数段のシフトレジスタとしてもよい。図４は、この発明の実施例によるＮＡＮＤラッチの駆動回路の理論シーケンス図である。図面に開示するように、シフトレジスタ１０は奇数段のシフトレジスタであって、シフトレジスタ２０は偶数段のシフトレジスタである。図面から明らかなように、クロック信号ＣＫとクロック信号ＸＣＫは位相が逆である。クロック信号ＣＫが立ち上がりエッジである場合、前１段の駆動パルスＧｎ‐１を後ろ１段のゲート電極に伝送する。即ち、前１段の駆動パルスＧｎ‐１が高レベルから低レベルに転換し、後ろ１段の駆動パルスＧｎは低レベルから高レベルに転換して対応するゲート電極を駆動する。クロック振動ＸＣＫが立ち上がりエッジである場合、後ろ１段の駆動パルスＧｎが第３段のゲート電極に伝送される。即ち、後ろ１段の駆動パルスＧｎが高レベルから低レベルに転換し、第３段の駆動パルスＧｎ＋１は低レベルから高レベルに転換して対応するゲート電極を駆動する。図５は、この発明の実施の形態による駆動回路の模擬シーケンス図である。図面の開示によれば、縦の座標は電圧で、横の座標は時間である。図面の開示から明らかなように、ＮＡＮＤラッチの駆動回路の模擬シーケンスは図４に開示する理論シーケンスと同一である。

この発明は、さらにＮＡＮＤラッチのシフトレジスタを提供する。図２に開示するように、ＮＡＮＤラッチのシフトレジスタ１０は、クロック制御伝送回路１１とＮＡＮＤラッチ回路１２とを含み、ＮＡＮＤラッチ回路１２は、少なくとも第１インバータ１２１と、第１ＮＡＮＤゲート１２２と、第２ＮＡＮＤゲート１２３と、第３ＮＡＮＤゲート１２４とを含み、第１インバータ１２１は入力端がクロック制御伝送回路１１の出力端に接続し、第１ＮＡＮＤゲート１２２は第１入力端が第１インバータ１２１の出力端に接続し、かつ第２入力端が第２ＮＡＮＤゲート１２３の出力端に接続し、第２ＮＡＮＤゲート１２３は第１入力端が第１インバータ１２１の入力端に接続し、かつ第２入力端が第１ＮＡＮＤゲート１２２の出力端に接続するとともに、第２ＮＡＮＤゲート１２３の出力端は、さらに第３ＮＡＮＤゲート１２４の第１入力端に接続する。第３ＮＡＮＤゲート１２４は第２入力端にクロック信号ＣＫが入力する。ＮＡＮＤラッチ回路１２は、さらに第３ＮＡＮＤゲート１２４の出力端に接続する複数段のインバータ回路を含み、駆動能力を高める。該複数段のインバータ回路は、直列して設ける複数の第２インバータ１２５である。第２インバータ１２５の数は３つであることを優先する。

シフトレジスタ１０の作動の原理は次のとおりである。即ち、クロック信号ＣＫの第１クロックパルスが立ち上がりエッジである場合、クロック制御伝送回路１１が前１段の駆動パルスＧｎ‐１を触発して第１インバータ１２１に伝送する。この伝送の過程において前１段の駆動パルスＧｎ‐１に対して極性反転を行なう。さらに第１インバータ１２１を経て第１ＮＡＮＤゲート１２２と第２ＮＡＮＤゲート１２３とに伝送し、交差して接続する第１ＮＡＮＤゲート１２２と第２ＮＡＮＤゲート１２３を介して前１段の駆動パルスＧｎ-１に対してラッチする。クロック信号ＣＫの第２クロックパルスが立ち上がりエッジである場合、即ちクロック信号ＣＫの次のクロックパルスが立ち上がりエッジである場合、ＮＡＮＤラッチ回路１２に対して触発し、交差して接続する第１ＮＡＮＤゲート１２２と第２ＮＡＮＤゲート１２３の前１段の駆動パルスＧｎ-１を第２インバータ２２５に伝送し、第２インバータ１２５を介して後ろ１段の駆動パルスＧｎに出力する。クロック制御伝送回路１１は、クロック信号ＸＣＫをさらに含む。クロック信号ＸＣＫとクロック信号ＣＫは位相が逆になる。

この発明の実施例においては、複数のシフトレジスタ１０をカスケード接続してＮＡＮＤラッチの駆動回路を構成し、クロック信号制御伝送回路１１を介して上下段への信号の伝送を制御し、ＮＡＮＤラッチ回路１２によって信号をラッチする。よって、ＣＯＭＳの製造工程に適用することができ、低消費電力と広いノイズマージンを達成することができる。

ここで特筆すべきは、この発明に開示する駆動パルスが優先的にゲート駆動パルスであることである。

以上をまとめると、この発明のＮＡＮＤラッチ駆動回路は、クロック信号制御伝送回路を介してクロック信号の第１パルスによって前１段の駆動パルスをＮＡＮＤラッチ回路に伝送し、かつＮＡＮＤラッチ回路によってラッチする。さらにＮＡＮＤラッチ回路は第１クロック信号によって後続の第２クロック信号パルスを触発し、駆動パルスを出力する。よって、ＣＯＭＳの製造工程に適用することができ、低消費電力と広いノイズマージンを達成することができる。

以上はこの発明の好ましい実施の形態であって、この発明の実施の範囲を限定するものではない。凡そこの発明の明細書と添付の図面の内容を利用した均等の効果を有する構造、又はプロセスの変換、もしくは直接、間接的にその他関連技術に転用することは、等しく同一の理論にもとづくものであって、いずれもこの発明の特許請求の範囲に属するものとする。

１駆動回路
１０シフトレジスト回路
１１クロック制御伝送回路
１２ＮＡＮＤラッチ回路
１２１第１インバータ
１２２第１ＮＡＮＤゲート
１２３第２ＮＡＮＤゲート
１２４第３ＮＡＮＤゲート
１２５第２インバータ
２０シフトレジスタ回路
２１クロック制御伝送回路
２２ＮＡＮＤラッチ回路
２２１第１インバータ
２２２第１ＮＡＮＤゲート
２２３第２ＮＡＮＤゲート
２２４第３ＮＡＮＤゲート
２２５第２インバータ
ＣＫクロック信号
Ｇｎ駆動パルス
Ｇｎ-１駆動パルス
Ｇｎ＋１駆動パルス
ＸＣＫクロック信号

Claims

カスケード接続して設ける複数のＮＡＮＤラッチのシフトレジスタ回路を含み、それぞれの該シフトレジスタ回路はクロック制御伝送回路とＮＡＮＤラッチ回路とを含み、該クロック制御伝送回路がクロック信号の第１クロックパルスを触発することによって、前１段の駆動パルスを該ＮＡＮＤラッチ回路に伝送し、かつ該ＮＡＮＤラッチ回路によってラッチし、
該ＮＡＮＤラッチ回路は、さらに第１クロック信号の後続である第２クロックパルスを触発して駆動パルスを出力し、該クロック制御伝送回路と該ＮＡＮＤラッチ回路とが、それぞれ立ち上がりエッジをなして触発し、
該ＮＡＮＤラッチ回路が、少なくとも第１インバータと、第１ＮＡＮＤゲートと、第２ＮＡＮＤゲートと、第３ＮＡＮＤゲートとを含み、該第１インバータは入力端が該クロック制御伝送回路の出力端に接続し、該第１ＮＡＮＤゲートは第１入力端が該第１インバータ出力端に接続し、かつ第２入力端が該第２ＮＡＮＤゲートの出力端に接続し、該第２ＮＡＮＤゲートは第１入力端が該第１インバータの入力端に接続し、かつ第２入力端が該第１ＮＡＮＤゲートの出力端に接続するとともに、該第２ＮＡＮＤゲートの出力端が、さらに該第３ＮＡＮＤゲートの第１入力端に接続し、該第３ＮＡＮＤゲートの第２入力端にクロック信号が入力することを特徴とするＮＡＮＤラッチの駆動回路。
前記クロック制御伝送回路が駆動パルスを伝送する過程において該駆動パルスに極性反転を行なうことを特徴とする請求項１に記載のＮＡＮＤラッチの駆動回路。
前記ＮＡＮＤラッチ回路が、さらに第３ＮＡＮＤゲートの出力端に接続する複数段のインバータ回路を含むことを特徴とする請求項１に記載のＮＡＮＤラッチの駆動回路。
前記複数段のインバータ回路が、直列して設ける複数の第２インバータを含むことを特徴とする請求項３に記載のＮＡＮＤラッチの駆動回路。
前記第２インバータの数が３つであることを特徴とする請求項４に記載のＮＡＮＤラッチの駆動回路。
前記複数のシフトレジスタ回路は、それぞれ隣り合うシフトレジスタ回路のクロック信号が互いに逆相であることを特徴とする請求項１に記載のＮＡＮＤラッチの駆動回路。
カスケード接続して設ける複数のＮＡＮＤラッチのシフトレジスト回路を含み、かつそれぞれの該シフトレジスタ回路がクロック制御伝送回路とＮＡＮＤラッチ回路とを含み、該クロック制御伝送回路がクロック信号の第１クロックパルスを触発することによって前１段の駆動パルスを該ＮＡＮＤラッチ回路に伝送し、かつ該ＮＡＮＤラッチ回路によってラッチし、該ＮＡＮＤラッチ回路が、さらに第１クロック信号の後続である第２クロックパルスを触発して駆動パルスを出力することを特徴とするＮＡＮＤラッチの駆動回路。
前記クロック制御伝送回路とＮＡＮＤラッチ回路とが、それぞれ立ち上がりエッジをなして触発することを特徴とする請求項７に記載のＮＡＮＤラッチの駆動回路。
該ＮＡＮＤラッチ回路が、少なくとも第１インバータと、第１ＮＡＮＤゲートと、第２ＮＡＮＤゲートと、第３ＮＡＮＤゲートとを含み、該第１インバータは入力端が該クロック制御伝送回路の出力端に接続し、該第１ＮＡＮＤゲートは第１入力端が該第１インバータ出力端に接続し、かつ第２入力端が該第２ＮＡＮＤゲートの出力端に接続し、該第２ＮＡＮＤゲートは第１入力端が該第１インバータの入力端に接続し、かつ第２入力端が該第１ＮＡＮＤゲートの出力端に接続するとともに、該第２ＮＡＮＤゲートの出力端が、さらに該第３ＮＡＮＤゲートの第１入力端に接続し、該第３ＮＡＮＤゲートの第２入力端にクロック信号が入力することを特徴とする請求項７に記載のＮＡＮＤラッチの駆動回路。
前記クロック制御伝送回路が駆動パルスを伝送する過程において該駆動パルスに極性反転を行なうことを特徴とする請求項９に記載のＮＡＮＤラッチの駆動回路。
前記ＮＡＮＤラッチ回路が、さらに第３ＮＡＮＤゲートの出力端に接続する複数段のインバータ回路を含むことを特徴とする請求項９に記載のＮＡＮＤラッチの駆動回路。
前記複数段のインバータ回路が、直列して設ける複数の第２インバータを含むことを特徴とする請求項１１に記載のＮＡＮＤラッチの駆動回路。
前記第２インバータの数が３つであることを特徴とする請求項１２に記載のＮＡＮＤラッチの駆動回路。
前記複数のシフトレジスタ回路は、それぞれ隣り合うシフトレジスタ回路のクロック信号が互いに逆相であることを特徴とする請求項７に記載のＮＡＮＤラッチの駆動回路。
クロック制御伝送回路とＮＡＮＤラッチ回路とを含み、該ＮＡＮＤラッチ回路が少なくとも第１インバータと、第１ＮＡＮＤゲートと、第２ＮＡＮＤゲートと、第３ＮＡＮＤゲートとを含み、該第１インバータは入力端が該クロック制御伝送回路の出力端に接続し、該第１ＮＡＮＤゲートは第１入力端が該第１インバータ出力端に接続し、かつ第２入力端が該第２ＮＡＮＤゲートの出力端に接続し、該第２ＮＡＮＤゲートは第１入力端が該第１インバータの入力端に接続し、かつ第２入力端が該第１ＮＡＮＤゲートの出力端に接続するとともに、該第２ＮＡＮＤゲートの出力端が、さらに該第３ＮＡＮＤゲートの第１入力端にすることを特徴とするＮＡＮＤラッチのシフトレジスタ。
前記ＮＡＮＤラッチ回路が、さらに第３ＮＡＮＤゲートの出力端に接続する複数段のインバータ回路を含むことを特徴とする請求項１５に記載のＮＡＮＤラッチのシフトレジスタ。