JP2018101683A5 - - Google Patents
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Description
上記ｐＭＯＳトランジスタＰＴＲは、ｐ+ソース領域ＳＣと、ｐ+ドレイン領域ＤＣと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。ｐ+ソース領域ＳＣとｐ+ドレイン領域ＤＣとは、互いに間隔をあけて半導体基板ＳＵＢの主表面ＭＳに配置されている。ゲート電極ＧＥは、ｐ+ソース領域ＳＣとｐ+ドレイン領域ＤＣとに挟まれる半導体基板ＳＵＢの主表面ＭＳ上にゲート絶縁膜ＧＩを介在して配置されている。
図５に示されるように、ｎ型不純物領域ＮＨは、たとえば１×１０17ｃｍ-3〜６×１０17ｃｍ-3のｎ型不純物濃度ＣＡを有している。一方、ｎ - ウエル領域ＨＷＬは、たとえば５×１０15ｃｍ-3のｎ型不純物濃度ＣＢを有している。ｎ型不純物領域ＮＨとｎ - ウエル領域ＨＷＬとの境界は、たとえば１×１０16ｃｍ-3のｎ型不純物濃度を有する部分である。
図４に示されるように、ソース領域ＳＣからドレイン領域ＤＣへ向かう方向（ソース−ドレイン方向）における分離溝ＴＮＣの長さはＬｄである。凹部ＨＬは、分離溝ＴＮＣのソース領域ＳＣ側の端部ＴＮＣＳから、上記長さＬｄの３分の１の寸法の範囲内に位置している。
またｎ型不純物領域ＮＨも、分離溝ＴＮＣのソース領域ＳＣ側の端部ＴＮＣＳから、分離溝ＴＮＣの長さＬｄの３分の１の寸法の範囲内に位置している。
図１４に示されるように、上記エッチング除去により導電膜ＧＥ１の表面が露出する。また上記エッチング除去により絶縁膜ＩＬは貫通孔ＴＨ内にのみ残存される。この貫通孔ＴＨ内に残存する絶縁膜ＩＬと絶縁膜ＢＩとにより分離絶縁膜ＳＩＳが形成される。
図１５に示されるように、ゲート電極ＧＥの側壁に側壁絶縁膜ＳＷが形成される。この後、イオン注入などにより半導体基板ＳＵＢの主表面ＭＳにｎ型不純物およびｐ型不純物が注入される。これにより半導体基板ＳＵＢの主表面ＭＳにｐ+ソース領域ＳＣ、ｐ+ドレイン領域ＤＣおよびｎ+コンタクト領域ＷＣが形成される。
また図２におけるｎＬＤＭＯＳトランジスタＬＮＴは、上記ｐＬＤＭＯＳトランジスタＬＰＴとは逆導電型の構成を有している。具体的には、ｎ+埋め込み領域ＢＬ上に、ｐ-ウエル領域ＨＷＬ（第１ウエル領域）が配置されている。そのｐ-ウエル領域ＨＷＬ上には、ｎ-ドリフト領域ＤＦＴとｐ型ウエル領域ＰＷＬ（第２ウエル領域）とが配置されている。ｐ型ウエル領域ＰＷＬ内の主表面ＭＳには、ｎ+ソース領域ＳＣと、ｐ+コンタクト領域ＷＣとが形成されている。ｎ-ドリフト領域ＤＦＴ内の主表面ＭＳには、ｎ+ドレイン領域ＤＣが形成されている。ｎ-ドリフト領域ＤＦＴの下側には、凹部ＨＬの真下に位置する部分を有するようにｐ型不純物領域ＰＨ（第１不純物領域）が配置されている。
図２０は本実施の形態と比較例との各々におけるオン抵抗Ｒｓｐとゲート電流Ｉｇとの関係を示し、図２１は本実施の形態と比較例との各々におけるオフ耐圧ＢＶｏｆｆとゲート電流Ｉｇとの関係を示している。図２０および図２１の結果から、本実施の形態においては比較例に比べて、オン抵抗Ｒｓｐが１〜２％増加しているものの、オフ耐圧ＢＶｏｆｆを維持したままゲート電流Ｉｇを低下できることがわかる。
また本実施の形態においては、ｎ型不純物領域ＮＨは、分離溝ＴＮＣのソース領域ＳＣ側の端部ＴＮＣＳから、分離溝ＴＮＣの長さＬｄの３分の１の寸法の範囲内に位置している。このような範囲内にｎ型不純物領域ＮＨが位置していることにより、上述したＲＥＳＵＲＦ効果による高耐圧を維持することができる。
またｎ型不純物領域ＮＨのソース領域ＳＣ側の端部ＮＨＳと分離溝ＴＮＣのソース領域ＳＣ側の端部ＴＮＣＳとの間の上記ソース−ドレイン方向の寸法が上記分離溝ＴＮＣの長さＬｄの３分の１以下である。これにより、ｎ型不純物領域ＮＨによって、ゲート電極ＧＥへのホットキャリアの注入を十分に抑制することができる。
Claims (1)
- 前記ソース領域から前記ドレイン領域へ向かう方向における前記分離溝の長さがＬｄであり、
前記第１不純物領域は、前記分離溝の前記ソース領域側の端部から前記長さＬｄの３分の１の寸法の範囲内に位置している、請求項１に記載の半導体装置。
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