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JP2018157211A - パワー半導体デバイス - Google Patents

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JP2018157211A
JP2018157211A JP2018051006A JP2018051006A JP2018157211A JP 2018157211 A JP2018157211 A JP 2018157211A JP 2018051006 A JP2018051006 A JP 2018051006A JP 2018051006 A JP2018051006 A JP 2018051006A JP 2018157211 A JP2018157211 A JP 2018157211A
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ダイネーゼ マッテオ
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シュルツェ ハンス−ヨアヒム
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Abstract

【課題】パワー半導体デバイスは、第1の負荷端子および第2の負荷端子に結合された半導体本体を含む。
【解決手段】半導体本体は、第1の負荷端子に電気的に接続された、第2の導電型の第1のドープ領域と、第2の負荷端子に電気的に接続された、第2の導電型のエミッタ領域と、第1のドープ領域とエミッタ領域との間に配置された、第1の導電型のドリフト領域と、を含む。ドリフト領域および第1のドープ領域によって、負荷端子間の負荷電流が順方向に沿って導通される導通状態、端子間に印加される順方向電圧が阻止される順方向阻止状態、および端子間に印加される逆方向電圧が阻止される逆方向阻止状態、において、パワー半導体デバイスを動作させることができる。半導体本体は、少なくとも第1のドープ領域内に配置された再結合領域をさらに含む。
【選択図】図23

Description

本発明は、パワー半導体デバイスの実施の形態、およびパワー半導体デバイスを処理する方法の実施の形態に関する。特に、本発明は、過電圧保護パワー半導体チップの態様、およびパワー半導体デバイススイッチの実施の形態、ならびに相応の処理方法の実施の形態に関する。
自動車用途、民生用途および工業用途における今日のデバイスの多くの機能、例えば電気的なエネルギの変換および電気モータまたは電気機械の駆動は、パワー半導体スイッチを基礎としている。例えば、少数の例を挙げるならば、絶縁ゲートバイポーラトランジスタ(IGBT)、金属酸化物半導体電界効果トランジスタ(MOSFET)およびダイオードが、限定を意図するものではないが、電源および電力変換器におけるスイッチを含む種々の用途に使用されている。
パワー半導体デバイスは、通常の場合、デバイスの2つの負荷端子間の負荷電流経路に沿って負荷電流を流すように構成された半導体本体を含む。さらに、ゲート電極と称されることもある、絶縁電極によって、負荷電流経路を制御することができる。例えば、相応の制御信号、例えばドライバユニットからの相応の制御信号の受信に基づいて、制御電極は、パワー半導体デバイスを導通状態および阻止状態のうちの一方に設定することができる。幾つかのケースでは、ゲート電極が、パワー半導体スイッチのトレンチに含まれる場合がある。トレンチは、例えば帯状の構成または針状の構成を示すと考えられる。
通常の場合、パワー半導体デバイスの損失、例えばスイッチング損失、導通状態の間のオン状態損失、および阻止状態の間のオフ状態損失を低く維持することが望ましい。
さらに、定格条件下で連続的に動作するように、パワー半導体デバイスを設計することができ、この定格条件に従えば、例えば、負荷電流は通常、所定の期間を過ぎても定格値を超えず、また2つの負荷端子間に印加される電圧は通常、所定の期間を過ぎても定格値を超えない。
通常の場合、遷移状態(例えば、スイッチング)の状況ならびに連続的な阻止状態の状況に関して設計されている定格阻止電圧よりも著しく大きい電圧がパワー半導体デバイスに印加されることを回避することが試みられる。このために、これまで幾つかの過電圧保護コンセプトが考案されており、そのうちの1つは、「クランピング」として一般的に公知である。例えば、いわゆる過渡電圧サプレッサダイオード(TVSダイオード)を使用して、トランジスタのスイッチング動作中に生じる可能性がある過渡過電圧を低減することができる。
本明細書において説明する態様は、各負荷端子に電気的に接続されているp型ドープされたセクションを備えたpnp構成を有している半導体構造に関する(ただしこの半導体構造に限定されるものではない)。負荷端子のうちの第1の負荷端子に電気的に接続されている、「第1のドープ領域」とも称するp型ドープされたセクションは、オプションとして再結合領域の少なくとも一部を含むことができる。例えば、第1のドープ領域は、アノード領域、例えば過電圧保護パワー半導体チップのアノード領域であってよい。または、第1のドープ領域は、本体領域、例えばパワー半導体スイッチの本体領域であってよい。
1つの実施の形態によれば、パワー半導体デバイスは、第1の負荷端子および第2の負荷端子に結合された半導体本体を含む。半導体本体は、第1の負荷端子に電気的に接続された、第2の導電型の第1のドープ領域と、第2の負荷端子に電気的に接続された、第2の導電型のエミッタ領域と、第1のドープ領域とエミッタ領域との間に配置された、第1の導電型のドリフト領域と、を含む。ドリフト領域および第1のドープ領域によって、負荷端子間の負荷電流が順方向に沿って導通される導通状態、端子間に印加される順方向電圧が阻止される順方向阻止状態、および端子間に印加される逆方向電圧が阻止される逆方向阻止状態、において、パワー半導体デバイスを動作させることができる。半導体本体は、少なくとも第1のドープ領域内に配置された再結合領域をさらに含む。
別の実施の形態によれば、パワー半導体デバイスを処理する方法が開示される。半導体デバイスは、第1の負荷端子および第2の負荷端子に結合された半導体本体を含む。半導体本体は、第1の負荷端子に電気的に接続された、第2の導電型の第1のドープ領域と、第2の負荷端子に電気的に接続された、第2の導電型のエミッタ領域と、第1のドープ領域とエミッタ領域との間に配置された、第1の導電型のドリフト領域と、を含む。ドリフト領域および第1のドープ領域によって、負荷端子間の負荷電流が順方向に沿って導通される導通状態、端子間に印加される順方向電圧が阻止される順方向阻止状態、および端子間に印加される逆方向電圧が阻止される逆方向阻止状態、において、パワー半導体デバイスを動作させることができる。方法は、半導体本体において、少なくとも第1のドープ領域内に配置された再結合領域を形成することを含む。
実施の形態の第1の例示的なサブグループにおいては、パワー半導体デバイスがパワー半導体スイッチとして実施されている。
実施の形態の第2の例示的なサブグループにおいては、パワー半導体デバイスが、過電圧保護パワー半導体チップとして、または集積パワー半導体モジュールとして実施されている。過電圧保護パワー半導体チップ、または集積パワー半導体モジュールに関して、それらのデバイスはオプションとして前述の再結合領域を含むことができると解されるべきである。しかしながら、本明細書に開示するものは、再結合領域を設ける必要がない、過電圧保護パワー半導体チップまたは集積パワー半導体モジュールの実施の形態でもある。
実施の形態のそれらの例示的な複合形態に関して、幾つかの例を下記に挙げる。
パワー半導体デバイスがパワー半導体スイッチとして実施されている、実施の形態の第1の例示的なサブグループの例、および対応する方法の例
例1
パワー半導体スイッチにおいて、
第1の負荷端子および第2の負荷端子に結合された半導体本体を含んでおり、かつ
第1の導電型のドーパントを有するドリフト領域と、第1の負荷端子に電気的に接続された、第1の導電型のドーパントを有するソース領域と、第2の導電型のドーパントを有し、かつソース領域をドリフト領域から離隔させる、本体領域として形成された第1のドープ領域と、を含んでおり、
−ドリフト領域、ソース領域および本体領域によって、端子間の負荷電流が順方向に沿って導通される導通状態、端子間に印加される順方向電圧が阻止される順方向阻止状態、および端子間に印加される逆方向電圧が阻止される逆方向阻止状態、において、パワー半導体スイッチを動作させることができ、
−パワー半導体スイッチは、少なくとも本体領域内に配置されたダメージ領域を含む、
パワー半導体スイッチ。
例2
再結合領域は、再結合領域内に存在する電荷担体の寿命および移動度のうちの少なくとも1つを低減するように構成されている、
例1のパワー半導体スイッチ。
例3
再結合領域は、横方向に構造化されている、
例1または2のパワー半導体スイッチ。
例4
パワー半導体スイッチは、複数のトランジスタセルを備えた活性領域をさらに含んでおり、
再結合領域は、
−所定の割合の複数のトランジスタセルの各々のみが再結合領域を含むように、かつ/または
−再結合領域が、複数のトランジスタセルのうちの少なくとも1つの水平方向の横断面内で構造化されているように、
横方向に構造化されている、
例3のパワー半導体スイッチ。
例5
パワー半導体スイッチは、導通状態の間の負荷電流の少なくとも一部の導通のために、本体領域内に導通チャネルを誘導するようにさらに構成されており、
誘導された導通チャネルと再結合領域とは、相互に空間的に離隔されている、
例1から4までのいずれか1つのパワー半導体スイッチ。
例6
再結合領域と誘導された導通チャネルとの間の最短距離は、少なくとも50nmである、
例5のパワー半導体スイッチ。
例7
再結合領域は、ソース領域内に広がっている、
例1から6までのいずれか1つのパワー半導体スイッチ。
例8
再結合領域は、ドリフト領域内には広がっていない、
例1から7までのいずれか1つのパワー半導体スイッチ。
例9
再結合領域は、ドリフト領域内の結晶欠陥濃度よりも少なくとも1,000倍高い結晶欠陥濃度を示す、
例8のパワー半導体スイッチ。
例10
本体領域は、半導体本体内で、再結合領域よりも深い位置まで広がっている、
例1から9までのいずれか1つのパワー半導体スイッチ。
例11
第1の負荷端子は、接触溝を含み、接触溝は、ソース領域および本体領域それぞれと相互作用し、
再結合領域は横方向において、接触溝と重なり合い、かつ接触溝の横方向の寸法の60%〜200%の範囲内の横方向の寸法を示す、
例1から10までのいずれか1つのパワー半導体スイッチ。
例12
前述の導通状態、前述の順方向阻止状態および前述の逆方向阻止状態において動作するようにそれぞれ構成された複数のトランジスタセルを備えた活性領域と、活性領域を包囲する不活性エッジ領域と、を含んでおり、
再結合領域は、不活性エッジ領域内には広がっていない、
例1から11までのいずれか1つのパワー半導体スイッチ。
例13
再結合領域は、順方向阻止状態の間の電界のピークの場所から空間的に離れている、
例1から12までのいずれか1つのパワー半導体スイッチ。
例14
再結合領域は、再結合領域内の複数の再結合中心を形成する結晶欠陥を示す、
例1から13までのいずれか1つのパワー半導体スイッチ。
例15
結晶欠陥は、少なくとも360℃の温度までは温度安定性を有する、
例14のパワー半導体スイッチ。
例16
再結合領域は、少なくとも横方向に沿って、少なくとも2倍変化する結晶欠陥濃度を示す、
例1から15までのいずれか1つのパワー半導体スイッチ。
例17
再結合領域は、少なくとも垂直方向に沿って、少なくとも2倍変化する結晶欠陥濃度を示す、
例1から16までのいずれか1つのパワー半導体スイッチ。
例18
本体領域は、第1のサブセクションおよび第2のサブセクションを示し、
第1のサブセクションは、第1の負荷端子と相互作用し、かつ第2のサブセクションよりも高いドーパント濃度を有しており、
第2のサブセクションは、ドリフト領域と相互作用し、
再結合領域は、第1のサブセクション内および第2のサブセクション内それぞれに広がっている、
例1から17までのいずれか1つのパワー半導体スイッチ。
例19
結晶欠陥濃度のピークは、第2のサブセクションの上側半分に配置されているか、または本体領域の第1のサブセクションの下側半分に配置されている、
例13および14のパワー半導体スイッチ。
例20
半導体本体は、第2の導電型のドーパントでドープされており、かつ第2の負荷端子に電気的に接続されているエミッタ領域を含み、
半導体本体は、専らエミッタ領域を介して、第2の負荷端子と相互作用する、
例1から19までのいずれか1つのパワー半導体スイッチ。
例21
半導体本体は、フィールドストップ領域をさらに含み、
フィールドストップ領域は、ドリフト領域を終端させ、かつドリフト領域のドーパント濃度よりも高い、第1の導電型のドーパントの、陽子照射誘導型のドーパント濃度を示す、
例1から20までのいずれか1つのパワー半導体スイッチ。
例22
逆方向阻止IGBTにおいて、少なくとも、逆方向阻止IGBTの本体領域として形成された第1のドープ領域内に形成された、横方向に構造化された再結合領域を含む、
逆方向阻止IGBT。
例23
パワー半導体スイッチを処理する方法において、
−第1の負荷端子および第2の負荷端子に結合されるべき半導体本体であって、第1の導電型のドーパントを有するドリフト領域と、第1の負荷端子に電気的に接続された、第1の導電型のドーパントを有するソース領域と、第2の導電型のドーパントを有し、かつソース領域をドリフト領域から離隔させる、本体領域として形成された第1のドープ領域と、を含む半導体本体を設けること、
−本体領域内に再結合領域を設けること、を含んでおり、
ドリフト領域、ソース領域および本体領域によって、端子間の負荷電流が順方向に沿って導通される導通状態、端子間に印加される順方向電圧が阻止される順方向阻止状態、および端子間に印加される逆方向電圧が阻止される逆方向阻止状態、において、パワー半導体スイッチを動作させることができる、
パワー半導体スイッチを処理する方法。
例24
再結合領域を設けることは、注入処理ステップおよび拡散処理ステップのうちの少なくとも1つによって、結晶欠陥を半導体本体内に導入することを含む、
例23の方法。
例25
再結合領域を設けることは、ソース領域および本体領域それぞれが第1の負荷端子によって接触されることになる溝を使用して、自己整合処理ステップを実行することを含む、
例23または24の方法。
パワー半導体デバイスが、過電圧保護パワー半導体チップとして、または集積パワー半導体モジュールとして実施されている、実施の形態の第2の例示的なサブグループの例、および対応する方法の例
上記において示唆したように、実施の形態の第2の例示的なサブグループに関して、再結合領域を設けるか、または設けないかは任意であってよい。
例1
過電圧保護パワー半導体チップにおいて、
過電圧保護パワー半導体チップは、チップの前面側に配置された第1の負荷端子およびチップの背面側に配置された第2の負荷端子に結合された半導体本体を含み、
半導体本体は、活性領域と、活性領域を包囲する不活性エッジ領域と、をそれぞれ含み、
活性領域は、複数のブレークスルーセルを含み、
各ブレークスルーセルは、
−第1の負荷端子が内部まで広がっており、かつ半導体本体と相互作用する凹部を有している、前面側に配置された絶縁構造と、
−第1の導電型のドーパントを有しているドリフト領域と、
−第2の導電型のドーパントを有しており、かつ第1の負荷端子に電気的に接続されている、アノード領域として形成された第1のドープ領域と、
−アノード領域よりも低いドーパント濃度の第2の導電型のドーパントを有しており、かつアノード領域および絶縁構造それぞれに接触して配置された第1のバリア領域と、
−ドリフト領域よりも高いドーパント濃度の第1の導電型のドーパントを有しており、かつアノード領域および第1のバリア領域の少なくとも一部それぞれをドリフト領域から離隔させる第2のバリア領域と、
−第2の負荷端子に接触して配置されたドープ接触領域と、を含み、
ドリフト領域は、第2のバリア領域とドープ接触領域との間に位置決めされている、
過電圧保護パワー半導体チップ。
例2
各ブレークスルーセルは、
−負荷端子間の電圧が定格チップ阻止電圧を下回る場合に非導通状態に留まるように、
−負荷端子間の電圧が定格チップ阻止電圧を上回る場合に導通ブレークスルー状態を取るように、構成されている、
例1のチップ。
例3
チップがパワー半導体トランジスタに結合されており、
各ブレークスルーセルが、トランジスタの定格阻止電圧に依存して定められた、定格チップ阻止電圧に関して構成されている、
例2のチップ。
例4
各ブレークスルーセルは、少なくとも第1のドープ領域内に広がっている再結合領域を含む、
例1から3までのいずれか1つのチップ。
例5
再結合領域は、局所的に低下した電荷担体寿命を提供する、
例4のチップ。
例6
アノード領域は、半導体本体内の、第1のバリア領域よりも深い位置まで広がっており、
深さレベルの差異に起因して形成された段部が、第2の半導体バリア領域によって覆われている、
例1から5までのいずれか1つのチップ。
例7
ブレークスルーセルの第1のバリア領域は、連続する半導体層を形成する、
例1から6までのいずれか1つのチップ。
例8
ブレークスルーセルは、六角形のテッセレーションパターンに従い、活性領域内に配置されている、
例1から7までのいずれか1つのチップ。
例9
各ブレークスルーセル内に、アノード領域、第1のバリア領域および第2のバリア領域が、各ブレークスルーセルを横断する仮想の垂直方向軸線に関して対称的に配置されている、
例1から8までのいずれか1つのチップ。
例10
アノード領域、第1のバリア領域および第2のバリア領域それぞれに存在するドーパントは、注入されたドーパントである、
例1から9までのいずれか1つのチップ。
例11
第2の負荷端子とドープ接触領域との間の移行部は、ショットキーコンタクトを形成する、
例1から10までのいずれか1つのチップ。
例12
ドープ接触領域は、第2の導電型のドーパントを有するエミッタと、第1の導電型のドーパントを有するフィールドストップ領域と、を含み、
エミッタは、第2の負荷端子に電気的に接続されており、
フィールドストップ領域は、ドリフト領域とエミッタとの間に配置されている、
例1から11までのいずれか1つのチップ。
例13
チップは、半導体本体の前面側かつ外部に配置されたダイオード装置をさらに含み、
ダイオード装置は、横方向において不活性エッジ領域と重なり合い、かつ第1の負荷端子および別の端子に接続されている、
例1から12までのいずれか1つのチップ。
例14
別の端子は、パワー半導体トランジスタのエミッタ端子に電気的に接続されている、
例13のチップ。
例15
不活性エッジ領域は、各ブレークスルーセルの降伏電圧よりも高い降伏電圧を示す、
例1から14までのいずれか1つのチップ。
例16
チップは、1つまたは複数の第1のタイプの補助セルをさらに含み、
1つまたは複数の第1のタイプの補助セルはそれぞれ、
−第1の負荷端子が内部まで広がっており、かつ半導体本体と相互作用する凹部を有している、前面側に配置された絶縁構造と、
−第1の導電型のドーパントを有しているドリフト領域と、
−第1の負荷端子に電気的に接続されており、かつ第2の導電型のドーパントを有しているアノード領域と、
−アノード領域および絶縁構造それぞれに接触して配置された、アノード領域よりも低いドーパント濃度の第2の導電型のドーパントを有している第1のバリア領域と、
−アノード領域および第1のバリア領域の少なくとも一部それぞれをドリフト領域から離隔させる、ドリフト領域よりも高いドーパント濃度の第1の導電型のドーパントを有している第2のバリア領域と、
−第2の負荷端子に接触して配置されたドープ接触領域と、を含み、
ドリフト領域は、第2のバリア領域とドープ接触領域との間に位置決めされ、
ドープ接触領域は、半導体本体の層厚の50%までにわたり半導体本体内に広がっている、
例1から15までのいずれか1つのチップ。
例17
チップは、1つまたは複数の第2のタイプの補助セルをさらに含み、
1つまたは複数の第2のタイプの補助セルはそれぞれ、
−第1の負荷端子が内部まで広がっており、かつ半導体本体と相互作用する、前面側に配置された絶縁構造と、
−第1の導電型のドーパントを有しているドリフト領域と、
−第1の負荷端子に電気的に接続されており、かつ第2の導電型のドーパントを有している第1のバリア領域と、
−第2の負荷端子に接触して配置されたドープ接触領域と、を含み、
ドリフト領域は、第1のバリア領域とドープ接触領域との間に位置決めされている、
例1から16までのいずれか1つのチップ。
例18
チップは、パワー半導体トランジスタに結合されており、
トランジスタは、複数のトランジスタセルを含んでおり、各トランジスタセルはチップに集積されている、
例1から17までのいずれか1つのチップ。
例19
各トランジスタセルは、
−エミッタ端子に電気的に接続されており、かつ第1の導電型のドーパントを有しているソース領域と、
−第1の導電型のドーパントを有しているドリフト領域と、
−エミッタ端子に電気的に接続されており、かつソース領域をドリフト領域から絶縁させる、第2の導電型のドーパントを有している本体領域と、
−トランジスタセルを制御するように構成された絶縁ゲート電極と、
−第2の負荷端子に電気的に接続された、第2の導電型のドーパントを有しているドープ接触領域と、を含む、
例18のチップ。
例20
ブレークスルーセルのドープ接触領域およびトランジスタセルのドープ接触領域は、半導体本体内にドープ接触層を形成する、
例18または19のチップ。
例21
パワー半導体トランジスタおよび過電圧保護パワー半導体チップを含む集積パワー半導体モジュールにおいて、
過電圧保護パワー半導体チップは、チップの前面側に配置された第1の負荷端子およびチップの背面側に配置された第2の負荷端子に結合された半導体本体を含み、
半導体本体は、活性領域と、活性領域を包囲する不活性エッジ領域と、をそれぞれ含み、
活性領域は、複数のブレークスルーセルを含み、
各ブレークスルーセルは、
−第1の負荷端子が内部まで広がっており、かつ半導体本体と相互作用する凹部を有している、前面側に配置された絶縁構造と、
−第1の導電型のドーパントを有しているドリフト領域と、
−第2の導電型のドーパントを有しており、かつ第1の負荷端子に電気的に接続されている、アノード領域として形成された第1のドープ領域と、
−アノード領域よりも低いドーパント濃度の第2の導電型のドーパントを有しており、かつアノード領域および絶縁構造それぞれに接触して配置された第1のバリア領域と、
−ドリフト領域よりも高いドーパント濃度の第1の導電型のドーパントを有しており、かつアノード領域および第1のバリア領域の少なくとも一部それぞれをドリフト領域から離隔させる第2のバリア領域と、
−第2の負荷端子に接触して配置されたドープ接触領域と、を含み、
ドリフト領域は、第2のバリア領域とドープ接触領域との間に位置決めされ、
トランジスタは、エミッタ端子、コレクタ端子およびゲート端子を含み、コレクタ端子は、チップの第2の負荷端子に電気的に接続されている、
集積パワー半導体モジュール。
例22
過電圧保護パワー半導体チップを処理する方法において、
−チップの前面側に配置されるべき第1の負荷端子およびチップの背面側に配置されるべき第2の負荷端子に結合されるべき半導体本体であって、活性領域と、活性領域を包囲する不活性エッジ領域と、をそれぞれ含む半導体本体を設けること、
−第1の負荷端子が内部まで広がっており、かつ半導体本体と相互作用する凹部を有している、前面側に配置された絶縁構造をそれぞれが含んでいる複数のブレークスルーセルを活性領域内に、形成すること、
−以下の領域、すなわち
−第1の導電型のドーパントを有しているドリフト領域と、
−第2の導電型のドーパントを有しており、かつ第1の負荷端子に電気的に接続されている、アノード領域として形成された第1のドープ領域と、
−アノード領域よりも低いドーパント濃度の第2の導電型のドーパントを有しており、かつアノード領域および絶縁構造それぞれに接触して配置された第1のバリア領域と、
−ドリフト領域よりも高いドーパント濃度の第1の導電型のドーパントを有しており、かつアノード領域および第1のバリア領域の少なくとも一部それぞれをドリフト領域から離隔させる第2のバリア領域と、
−第2の負荷端子に接触して配置されたドープ接触領域と、を形成すること、を含み、
ドリフト領域は、第2のバリア領域とドープ接触領域との間に位置決めされている、
方法。
例23
アノード領域を形成すること、第1のバリア領域を形成すること、および第2のバリア領域を形成することのうちの少なくとも1つは、注入処理ステップを少なくとも1回実行することを含む、
例22の方法。
例24
1回または複数回の注入処理ステップのうちの少なくとも1回を、少なくとも1.5MeVのイオンエネルギでもって実行する、
例23の方法。
例25
絶縁構造をマスクとして使用する自動調整プロセスを実行することによって、少なくともアノード領域内まで広がる再結合領域を形成することをさらに含む、
例22から24までのいずれか1つの方法。
当業者であれば、以下の詳細な説明を読み、また添付の図面を見ることによって、付加的な特徴および利点を理解するであろう。
図面における各部分は、必ずしも縮尺通りではなく、その代わりに、本発明の原理を説明することに重点を置いて強調されている。さらに、図面において、同様の参照番号は対応する部分を表している。
1つまたは複数の実施の形態によるパワー半導体デバイスの平面図を概略的かつ例示的に示す。 1つの実施の形態によるパワー半導体デバイスの縦断面図を概略的かつ例示的に示す。 1つの実施の形態によるパワー半導体デバイスの縦断面図を概略的かつ例示的に示す。 1つまたは複数の実施の形態によるパワー半導体デバイスの縦断面図を概略的かつ例示的に示す。 1つまたは複数の実施の形態によるパワー半導体デバイスにおけるドーパント濃度の経過および電界の経過それぞれを概略的かつ例示的に示す。 1つまたは複数の実施の形態によるパワー半導体デバイスの平面図を概略的かつ例示的に示す。 1つまたは複数の実施の形態によるパワー半導体デバイスおよびパワー半導体トランジスタを含むパワー半導体モジュールの等価回路を概略的かつ例示的に示す。 1つまたは複数の実施の形態によるパワー半導体デバイスおよびパワー半導体トランジスタを含むパワー半導体モジュールの動作範囲を概略的かつ例示的に示す。 1つまたは複数の実施の形態によるパワー半導体デバイスの不活性エッジ領域の縦断面図を概略的かつ例示的に示す。 1つまたは複数の実施の形態によるパワー半導体デバイスの平面図を概略的かつ例示的に示す。 1つの実施の形態によるパワー半導体デバイスの縦断面図を概略的かつ例示的に示す。 1つの実施の形態によるパワー半導体デバイスの縦断面図を概略的かつ例示的に示す。 1つまたは複数の実施の形態によるパワー半導体デバイスの平面図を概略的かつ例示的に示す。 1つまたは複数の実施の形態によるパワー半導体トランジスタのトランジスタセルの縦断面図を概略的かつ例示的に示す。 1つまたは複数の実施の形態によるトランジスタセルを含むパワー半導体デバイスの縦断面図を概略的かつ例示的に示す。 1つの実施の形態によるパワー半導体デバイスおよびパワー半導体トランジスタを含む集積パワー半導体モジュールの一部を概略的かつ例示的に示す。 1つの実施の形態によるパワー半導体デバイスおよびパワー半導体トランジスタを含む集積パワー半導体モジュールの一部を概略的かつ例示的に示す。 1つまたは複数の実施の形態によるパワー半導体デバイスを処理する方法のステップを概略的かつ例示的に示す。 1つの実施の形態によるパワー半導体デバイスの縦断面図を概略的かつ例示的に示す。 1つの実施の形態によるパワー半導体デバイスの縦断面図を概略的かつ例示的に示す。 1つの実施の形態によるパワー半導体デバイスの縦断面図を概略的かつ例示的に示す。 1つの実施の形態によるパワー半導体デバイスの縦断面図を概略的かつ例示的に示す。 1つまたは複数の実施の形態によるパワー半導体デバイスの縦断面図を概略的かつ例示的に示す。 1つまたは複数の実施の形態によるパワー半導体デバイスの第1のドープ領域(例えば、本体領域)内での垂直方向に沿った結晶欠陥濃度の経過を概略的かつ例示的に示す。 1つまたは複数の実施の形態によるパワー半導体デバイスの半導体本体内での垂直方向に沿ったドーパント濃度の経過および電界の経過を概略的かつ例示的に示す。 1つまたは複数の実施の形態によるパワー半導体デバイスの第1のドープ領域(例えば、本体領域)内での垂直方向に沿った結晶欠陥濃度の経過を概略的かつ例示的に示す。 1つまたは複数の実施の形態によるパワー半導体デバイスの平面図を概略的かつ例示的に示す。 1つまたは複数の実施の形態による方法を概略的かつ例示的に示す。 1つまたは複数の実施の形態による、パワー半導体デバイスの縦断面図を、電気的な等価回路図と共に、概略的かつ例示的に示す。 1つまたは複数の実施の形態によるパワー半導体デバイスの縦断面図を概略的かつ例示的に示す。 1つまたは複数の実施の形態によるパワー半導体デバイスの半導体本体内での垂直方向に沿ったドーパント濃度の経過および電界の経過を概略的かつ例示的に示す。 1つまたは複数の実施の形態によるパワー半導体デバイスの第1のドープ領域(例えば、本体領域)内での垂直方向に沿った結晶欠陥濃度の経過を概略的かつ例示的に示す。
以下の詳細な説明においては、本願の一部を成し、かつ本発明を実施することができる特定の実施の形態が図示を目的として示されている添付の図面を参照する。
これに関して、方向を表す用語、例えば「上部」、「下部」、「下」、「前」、「奥」、「後ろ」、「前方」、「後方」、「上方」などは、説明される図面の向きに関して使用されていると考えられる。実施の形態の各部分を、種々異なる向きで位置決めすることができるので、方向を表す用語は、図示を目的として使用されているのであって、いずれの限定も意図していない。本発明の範囲から逸脱することなく、他の実施の形態を使用することができ、また構造的または論理的な変更を成すことができると解されるべきである。したがって、以下の詳細な説明は、限定的な意味で理解されるべきではなく、本発明の範囲は、添付の特許請求の範囲によって定義される。
次に、図面に図示した種々の実施の形態、1つまたは複数の実施例を詳細に参照する。各実施例は、説明を目的として提供されており、本発明の限定を意図するものではない。例えば、1つの実施の形態の一部として図示または説明されている特徴を、他の実施の形態において、または他の実施の形態と組み合わせて使用して、別の実施の形態を創作することができる。本発明は、そのような修正および変更を含むことが意図されている。実施例を、添付の特許請求の範囲を限定するものと解されるべきではない特定の言語を用いて説明する。図面は縮尺通りではなく、単に図示を目的としている。分かり易くするために、別個の記載がない限り、同一の構成要素または製造ステップは異なる図面においても同一の参照番号によって表されている。
本明細書において使用されているような「水平」という用語は、半導体基板または半導体構造の水平な表面に実質的に平行な向きを表すことが意図されている。この水平な表面は、例えば、半導体ウェハまたはダイまたはチップの表面であってよい。例えば、下記において言及する第1の横方向Xおよび第2の横方向Yはいずれも水平な方向であると考えられ、この場合、第1の横方向Xおよび第2の横方向Yは、相互に直交していると考えられる。
本明細書において使用されている「垂直」という用語は、水平な表面に対して実質的に直角に、すなわち半導体ウェハ/チップ/ダイの表面の法線方向に実質的に平行に整列されている向きを表すことが意図されている。例えば、下記において言及する伸張方向Zは、第1の横方向Xおよび第2の横方向Yのいずれに対しても垂直な伸張方向であると考えられる。伸張方向Zは、本明細書において、「垂直方向Z」とも称する。
本明細書において、n型ドープとは「第1の導電型」を表し、それに対し、p型ドープとは「第2の導電型」を表す。択一的に、逆のドーピングの関係を使用することもできる。つまり、第1の導電型をp型ドープにして、第2の導電型をn型ドープにすることができる。
本明細書のコンテキストにおいて、用語「オーミック接触されている」、「電気的に接触されている」、「オーミック接続されている」および「電気的に接続されている」とは、半導体デバイスの2つの領域、セクション、ゾーン、区画または部分間、もしくは1つまたは複数のデバイスの異なる端子間、もしくは端子または金属化部または電極と、半導体デバイスの一区画または一部との間に、低抵抗の電気的な接続部または低抵抗の電流経路が存在することを表すことが意図されている。さらに、本明細書のコンテキストにおいて、用語「接触している」は、各半導体デバイスの2つの構成要素間の直接的で物理的な接続が存在することを表すことが意図されている。つまり例えば、相互に接触している2つの構成要素間の移行部が、介在する別の構成要素などを含むことはない。
さらに、本明細書のコンテキストにおいて、用語「電気的な絶縁」は、別個の記載がない限り、その一般的に有効な理解のコンテキストにおいて使用されており、したがって2つまたはそれ以上の構成要素が相互に離隔されて配置されており、かつそれらの構成要素を接続するオーミック接続は存在しないことを表すことが意図されている。しかしながらそれにもかかわらず、相互に電気的に絶縁されている構成要素を、相互に結合させることができ、例えば機械的に結合させることができる、かつ/または容量性に結合させることができる、かつ/または誘導性に結合させることができる。一例を挙げると、キャパシタの2つの電極を、相互に電気的に絶縁させることができ、またそれと同時に、機械的かつ容量性に、例えば絶縁体、例えば誘電体によって相互に結合させることができる。
本明細書において説明する特定の実施の形態は、帯状のセルまたはセルラ状のセルの構成を示すパワー半導体スイッチ、例えば電力変換器または電源において使用することができるパワー半導体デバイスに属するが、これに限定されるわけではない。したがって、1つの実施の形態においては、負荷に供給されるべき負荷電流、および/または電源から供給される負荷電流を流すように、そのようなデバイスを構成することができる。例えば、パワー半導体デバイスは、1つまたは複数のアクティブな電力半導体セル、例えばモノリシックに集積されたダイオードセル、例えばモノリシックに集積された、逆直列に接続された2つのダイオードから成るセル、モノリシックに集積されたトランジスタセル、例えばモノリシックに集積されたIGBTセルおよび/またはそれらの派生物を含むことができる。そのようなダイオード/トランジスタセルを、パワー半導体モジュールに集積することができる。そのような複数のセルは、パワー半導体デバイスの活性領域も一緒に配置されるセルフィールドを構成することができる。
本明細書において使用されているような「パワー半導体デバイス」という用語は、高電圧阻止能力および/または大電流通電能力を備えた単一のチップにおける半導体デバイスを表すことが意図されている。換言すれば、そのようなパワー半導体デバイスは、典型的には、例えば数10〜数100アンペアまでのアンペア範囲の大電流のために、かつ/または典型的には15Vを上回る、より典型的には100V以上、例えば少なくとも400Vまで、さらには例えば少なくとも3kVまでの高電圧のために使用されることが意図されている。
例えば、下記に説明するパワー半導体デバイスは、帯状のセル構成またはセルラ状(柱状)のセル構成を示す半導体デバイスであってよく、また低電圧、中電圧および/または高電圧の用途におけるパワーコンポーネントとして使用されるように構成することができる。
例えば、本明細書において使用されているような「パワー半導体デバイス」という用語は、例えばデータの記憶、データの計算、かつ/または他のタイプの半導体ベースのデータ処理に使用されるロジック半導体デバイスを指すものではない。
図23は、幾つかの実施の形態によるパワー半導体デバイス1を、電気的な等価回路図と共に、概略的かつ例示的に示す。パワー半導体デバイス1を、例えば、(図17A〜図22に関連させて例示的に説明するような)パワー半導体スイッチとして、または(図1〜図16に関連させて例示的に説明するような)過電圧保護パワー半導体チップとして実施することができる。
したがって、以下において図23に関連させて説明するすべての事項は、別の図面に関連させて説明するすべての実施の形態に等しく適用されると解されるべきである。
パワー半導体デバイス1は、第1の負荷端子11(例えば、エミッタ端子、アノード端子またはソース端子)および第2の負荷端子12(例えば、コレクタ端子またはドレイン端子)に結合された半導体本体10を含む。半導体本体10は、
−第1の負荷端子11に電気的に接続された、第2の導電型の第1のドープ領域102(本明細書においては、本体領域102またはアノード領域102とも称する)と、
−第2の負荷端子12に電気的に接続された、第2の導電型のエミッタ領域1091と、
−第1のドープ領域102とエミッタ領域1091との間に配置された、第1の導電型のドリフト領域100と、を含み、
ここで、ドリフト領域100および第1のドープ領域102によって、
−負荷端子11、12間の負荷電流が順方向に沿って導通される導通状態、
−端子11、12間に印加された順方向電圧が阻止される順方向阻止状態、および
−端子11、12間に印加された逆方向電圧が阻止される逆方向阻止状態、においてパワー半導体デバイスを動作させることができる。
半導体本体10は、オプションとして、少なくとも第1のドープ領域102内に配置された再結合領域159をさらに含むことができる。
例えば、等価回路図に図示したように、第1のドープ領域102からドリフト領域100への移行部は、第1のダイオード51を形成しており、またエミッタ領域1091からドリフト領域100への移行部は、第2のダイオード52を形成している。第1のダイオード51および第2のダイオード52は、相互に逆直列に接続されている。
例えば、第1のダイオード51は第1のブレークスルー電圧を示し、また第2のダイオード52は第2のブレークスルー電圧を示し、ここで第1のブレークスルー電圧は、第2のブレークスルー電圧よりも少なくとも5倍高い。この倍率は、それどころか5より大きくてよく、例えば、少なくとも10、または100、またはそれどころか1,000を上回ってもよい。例えば、第2のブレークスルー電圧は、10Vより高くてよい、または50Vより高くてよい、例えば10Vより高く、かつ100V未満であってよい。例えば、第1のブレークスルー電圧は、第2のブレークスルー電圧よりも約80倍高く、したがって、例えば上述の値に基づき、800Vから8kVの範囲内にある。典型的な例は、第2のブレークスルー電圧に関しては20Vであり、また第1のブレークスルー電圧に関しては1,600Vである。
例えば、第1の負荷端子11、第1のドープ領域102、再結合領域159、ドリフト領域100、エミッタ領域1091および第2の負荷端子12はそれぞれ、例えば第1の横方向Xに沿って、例えば少なくとも500nmの、または少なくとも2,000nmの、またはそれどころか6,000nmを上回る、共通の横方向の広がり範囲を示す。
さらに、再結合領域159内に存在する電荷担体の寿命および移動度のうちの少なくとも1つを低減するように、再結合領域159を構成することができる。
下記においてより詳細に説明するように、再結合領域159を横方向に構造化することができる。
また下記においてより詳細に説明するように、導通状態の間の負荷電流の少なくとも一部の導通のために、第1のドープ領域102内に導通チャネル103を誘導するように、パワー半導体デバイス1を構成することができ、この場合、誘導された導通チャネル103と再結合領域159とは、相互に空間的に離隔されている。例えば、再結合領域と誘導された導通チャネルとの間の最短距離は、少なくとも50nmである。
さらに、再結合領域159がドリフト領域100内に広がらないように、再結合領域159を配置することができる。
1つの実施の形態においては、再結合領域159が、ドリフト領域100内の結晶欠陥濃度よりも少なくとも1,000倍高い結晶欠陥濃度を示す。
1つの実施の形態においては、第1のドープ領域102が、半導体本体10内で、再結合領域159よりも深い位置まで広がっている。
下記のさらなる説明からより明らかになるように、第1の負荷端子11は、接触溝(図2における参照番号161および図19Aにおける参照番号111を参照されたい)を含むことができ、この接触溝は、第1のドープ領域102と相互作用し、この場合、再結合領域159は横方向において、接触溝と重なり合っており、かつ接触溝の横方向の寸法の60%〜200%の範囲内の横方向の寸法を示す。
さらに、パワー半導体デバイス1は、複数のセル(例えば、トランジスタセル(図12および図13の参照番号14を参照されたい))を含むことができ、各セルは、前述の導通状態、前述の順方向阻止状態および前述の逆方向阻止状態において動作するように構成されている。
再結合領域159は、順方向阻止状態の間の電界のピークの場所から空間的に離れているように、再結合領域159を設計することができる。
1つの実施の形態においては、再結合領域159が、その再結合領域159内で複数の再結合中心を形成する結晶欠陥を示すことができる。例えば、結晶欠陥は、少なくとも360℃の温度までは温度安定性を有している。再結合領域の結晶欠陥濃度を、少なくとも第1の横方向Xに沿って、少なくとも2倍変化させることができる。
図19Aの説明からより明らかになるように、第1のドープ領域102は、第1のサブセクション(図19Aの参照番号1023を参照されたい)および第2のサブセクション(図19Aの参照番号1022を参照されたい)を示すことができ、第1のサブセクションは、第1の負荷端子11と相互作用し、かつ第2のサブセクションよりも高いドーパント濃度を有しており、また第2のサブセクションは、ドリフト領域100と相互作用し、再結合領域159は、第1のサブセクション内および第2のサブセクション内それぞれに広がっている。さらに、結晶欠陥濃度のピークを、第2のサブセクションの上側半分に配置することができるか、または第1のドープ領域102の第1のサブセクションの下側半分に配置することができる。
1つの実施の形態においては、半導体本体10が、専らエミッタ領域1091を介して、第2の負荷端子12と相互作用する。
下記の説明からより明らかになるように、半導体本体10は、フィールドストップ領域1092をさらに含むことができ(図17B、図18B参照)、このフィールドストップ領域1092は、ドリフト領域100を終端させ、かつドリフト領域のドーパント濃度よりも高い、第1の導電型のドーパントの、陽子照射誘導型のドーパント濃度を示す。
パワー半導体デバイス1は、パワー半導体スイッチであってよく、また上記において示唆したように、第1の負荷端子11に電気的に接続された、第1の導電型のソース領域(図17Aにおける参照番号101を参照されたい)を含むことができ、この場合、第1のドープ領域102によって、ソース領域101がドリフト領域100から離隔される。例えば、再結合領域159が、ソース領域101内に広がっている。
1つの実施の形態においては、パワー半導体デバイス1が、活性領域(図1における参照番号1−1)と、その活性領域1−1を包囲する不活性エッジ領域1−2と、を含む。例えば、再結合領域159は、不活性エッジ領域1−2内には広がらない。
さらに、1つの例においては、活性領域1−1が、複数のセル(例えば、トランジスタセル14)を含むことができ、この場合、再結合領域159は、以下のように横方向に構造化されている。つまり、所定の割合の複数のセル(例えば、トランジスタセル14)の各々のみが再結合領域159を含むように、かつ/または再結合領域159が複数のセル(例えば、トランジスタセル)のうちの少なくとも1つの水平方向の横断面内で構造化されているように、構造化されている。
下記の説明からより明らかになるように、パワー半導体デバイス1は、第1のドープ領域102および絶縁構造16、142の両方に接触して配置された、第1のドープ領域102よりも低いドーパント濃度の第2の導電型の第1のバリア領域152(図2Aを参照されたい)と、第1のドープ領域102および第1のバリア領域152の少なくとも一部の両方をドリフト領域100から離隔させる、ドリフト領域100よりも高いドーパント濃度の第1の導電型の第2のバリア領域153と、をさらに含むことができる。例えば、第1のバリア領域152および第2のバリア領域153のうちの少なくとも1つは、活性領域1−1内の連続する半導体層を形成する(図24を参照されたい)。
本明細書においては、パワー半導体デバイスを処理する方法も開示される。半導体デバイスは、第1の負荷端子および第2の負荷端子に結合された半導体本体を含む。半導体本体は、第1の負荷端子に電気的に接続された、第2の導電型の第1のドープ領域と、第2の負荷端子に電気的に接続された、第2の導電型のエミッタ領域と、第1のドープ領域とエミッタ領域との間に配置された、第1の導電型のドリフト領域と、を含む。ドリフト領域および第1のドープ領域によって、負荷端子間の負荷電流が順方向に沿って導通される導通状態、端子間に印加される順方向電圧が阻止される順方向阻止状態、および端子間に印加される逆方向電圧が阻止される逆方向阻止状態、において、パワー半導体デバイスを動作させることができる。方法は、半導体本体において、少なくとも第1のドープ領域内に配置された再結合領域を形成することを含む。
方法の実施例は、上記において説明したデバイスの実施例に対応すると考えられる。方法のさらなるオプションとしての態様を、下記においてより詳細に説明する。
冒頭で説明したように、本明細書において説明するパワー半導体デバイス1、例えば上記において図23に関連させて説明したパワー半導体デバイス1を、例えば、パワー半導体スイッチとして、または過電圧保護パワー半導体チップとして実施することができる。
図1〜図16の下記の説明ならびに図24、図25Aおよび図25Bの下記の説明は、主に、パワー半導体デバイス1が過電圧保護パワー半導体チップ(冒頭で言及した「実施の形態の第1の例示的なサブグループ」)として実施されている場合に関し、また図17A〜図22の下記の説明は、パワー半導体デバイス1がパワー半導体スイッチ(冒頭で言及した「実施の形態の第2の例示的なサブグループ」)として実施されている場合に関する。
図1〜図22、図24、図25Aおよび図25Bの説明においては、パワー半導体デバイス1の構成要素のオプションとしての特徴を、特に第1のドープ領域102のオプションとしての特徴を説明する。それらのオプションとしての特徴は、(a)各デバイスがパワー半導体スイッチとして実施されているか、または過電圧保護パワー半導体チップとして実施されているかに関係なく、図1〜図22、図24、図25Aおよび図25Bに等しく適用することができ、(b)上記において説明した図23によるデバイスに等しく適用することができる、と解されるべきである。
パワー半導体スイッチ
以下の説明は、パワー半導体デバイス1がパワー半導体スイッチとして実施されている、上記において言及した実施の形態の第1の例示的なサブグループの例、および対応する方法の例に関する。
図21は、1つまたは複数の実施の形態によるパワー半導体スイッチ1の平面図を概略的かつ例示的に示す。図17A〜図18Bそれぞれは、1つまたは複数の実施の形態によるパワー半導体スイッチ1の実施の形態の縦断面図を概略的かつ例示的に示す。以下では、図21および図17A〜図18Bそれぞれを参照する。
例えば、パワー半導体スイッチ1は、第1の負荷端子11(例えば、エミッタ端子11)および第2の端子(例えば、コレクタ端子12)に結合された半導体本体10を含む。
本明細書に開示する図17A〜図22のすべての実施の形態に関して、パワー半導体スイッチ1は、逆方向阻止(RB:reverse blocking)IGBTであってよい。例えば、図17A〜図22それぞれは、RB IGBTを実現するように実施することができるパワー半導体スイッチの態様を示す。
半導体本体10は、第1の導電型のドーパントを有するドリフト領域100を含むことができる。例えば、伸張方向Zに沿ったドリフト領域100の広がりおよびドリフト領域100のドーパント濃度が、設計されるべきパワー半導体スイッチ1のための定格阻止電圧に依存して、例えば当業者には公知であるようなやり方で選択される。
さらに、エミッタ端子11を、パワー半導体スイッチ1の前面側に配置することができ、また前面側金属化部を含むことができる。コレクタ端子12を、パワー半導体スイッチ1の前面側とは反対側、例えば背面側に配置することができ、また例えば、背面側金属化部を含むことができる。したがって、パワー半導体スイッチ1は、垂直方向の構成を示すことができ、この場合、負荷電流は、垂直方向に実質的に平行な方向に流れる。別の実施の形態においては、エミッタ端子11およびコレクタ端子12の両方を、パワー半導体スイッチ1の共通の側に配置することができ、例えば両方の端子をパワー半導体スイッチ1の前面に配置することができる。
パワー半導体スイッチ1は、活性領域1−1、不活性エッジ領域1−2(本明細書においては「終端構造」または「不活性終端構造」とも称する)、およびチップエッジ1−21(図21を参照されたい)をさらに含むことができる。半導体本体10は、活性領域1−1および不活性エッジ領域1−2それぞれの一部を形成することができ、この場合、チップエッジ1−21は、横方向において半導体本体10を終端させることができる。チップエッジ1−21を、例えばウェハダイシングによって形成することができ、また垂直方向Zに沿って広げることができる。図21に図示したように、不活性エッジ領域1−21を、活性領域1−1とチップエッジ1−2との間に配置することができる。
本明細書において、用語「活性領域」および「不活性エッジ領域/(不活性)終端構造」は、共通して用いられる。つまり、活性領域1−1および不活性エッジ領域1−2を、一般的にそれらに関連付けられた技術的な機能原理を提供するように構成することができる。例えば、パワー半導体スイッチ1の活性領域1−1を、端子11、12間で負荷電流が導通されるように構成することができ、それに対して、不活性エッジ領域1−2を、負荷電流は導通させないが、しかしながら電界の方向に関する機能を満たすように構成することができ、これによって、実施の形態に応じて、阻止能力の保証、活性領域1−1の安全な終端、などを実現することができる。例えば、図21に図示したように、不活性エッジ領域1−2は、活性領域1−1全体を包囲することができる。
1つの実施の形態においては、活性領域1−1および不活性エッジ領域1−2それぞれが、下記においてより詳細に説明するように、パワー半導体スイッチの逆方向阻止能力を提供するように構成されている。
活性領域1−1は、少なくとも1つのトランジスタセル14(図21を参照されたい)を含むことができる。1つの実施の形態においては、そのようなトランジスタセル14が活性領域1−1内に複数含まれている。トランジスタセル14の数は、100より多くてよく、または1,000より多くてよい、またはそれどころか10,000より多くてよい。トランジスタセル14は、それぞれ同一の構成を示すことができる。したがって、1つの実施の形態においては、各トランジスタセル14が、例えば図17A〜図19Aに図示したように、パワーユニットセルの構成を示すことができる。以下では、特定のトランジスタセル14の例示的な構成に関して説明する場合(例えば、「トランジスタセル14は・・・を含む」または「トランジスタセル14の構成要素は・・・である/を有する」など)、この説明は、別個の記載がない限り、パワー半導体スイッチ1に含めることができるすべてのトランジスタセル14に等しく適用できると考えられる。
各トランジスタセル14は、図21に概略的に図示したように、帯状の構成を示すことができ、この場合、各トランジスタセル14およびその構成要素の一方の横方向における、例えば第2の横方向Yに沿った全体の横方向の広がりは、他方の横方向における、例えば第1の横方向Xに沿った全体の横方向の広がりよりも遙かに大きいと考えられる。例えば、図21に図示したように、各帯状のトランジスタセル14の第2の横方向Yにおける、より長い全体の横方向の広がりは、この横方向に沿った活性領域1−1の全体の広がりにほぼ一致すると考えられる。
別の実施の形態においては、各トランジスタセル14が、セルラ状の構成を示すことができ、この場合、各トランジスタセル14の横方向の広がりは、活性領域1−1の全体の横方向の広がりよりも遙かに短いと考えられる。
本明細書に開示するすべての実施の形態に関して、各トランジスタセル14は、帯状の構成を示すことができ、またRB IGBT機能を提供するように、各トランジスタセル14を構成することができる。
各トランジスタセル14は、エミッタ端子11に電気的に接続された、第1の導電型のドーパントを有するソース領域101を含むことができる。ソース領域101において示されるドーパント濃度は、ドリフト領域100のドーパント濃度よりも遙かに高くてよい。
各トランジスタセル14は、第2の導電型のドーパントを有する半導体スイッチ本体領域102(「チャネル領域」とも称するが、しかしながら本明細書においては、用語「チャネル領域」は異なるように用いられる、下記参照)として実施された第1のドープ領域102をさらに含むことができ、この場合、第1のドープ領域102は、ソース領域101をドリフト領域100から離隔させることができ、例えば、第1のドープ領域102は、ソース領域101をドリフト領域100から絶縁させることができる。第1のドープ領域102も、エミッタ端子11に電気的に接続することができる。第1のドープ領域102とドリフト領域100との間の移行部はpn接合部1021を形成することができる。
図17Aおよび図17Bに図示した実施の形態によれば、ドリフト領域100は、コレクタ端子12に電気的に接触して配置されたドープ接触領域109と相互作用するまで、垂直方向Zに沿って広がることができる。ドープ接触領域109を、パワー半導体スイッチ1の構成に応じて形成することができる。例えば、ドープ接触領域109は、第2の導電型のドーパントを有するエミッタ領域1091、例えばp型エミッタ領域1091を含むことができる。
1つの実施の形態においては、エミッタ領域1091は、コレクタ端子12とも電気的に接続された、第1の導電型のドーパントを有するセクションを含まない。したがって、例えば、本明細書において説明する実施の形態は、逆導通(RC:reverse conducting)IGBTに関するものではない。むしろ、半導体本体10は、1つの実施の形態によれば、専らエミッタ領域1091を介して、例えばp型エミッタ領域1091全体を介して、コレクタ端子12と相互作用する。
ドープ接触領域109は、図17Bおよび図18Bそれぞれに図示したように、フィールドストップ領域1092を含むこともできる。フィールドストップ領域1092は、ドリフト領域100をエミッタ領域1091に結合させることができる。例えば、フィールドストップ領域1092は、ドリフト領域100のドーパント濃度よりも遙かに高いドーパント濃度の第1の導電型のドーパントを含むことができる。さらに、フィールドストップ領域1092は、ドリフト領域100を終端させることができる。
1つの実施の形態においては、フィールドストップ領域1092が、ドリフト領域のドーパント濃度よりも高い、第1の導電型のドーパントの、陽子照射誘導型のドーパント濃度を示す。そのような陽子照射誘導型のフィールドストップを、30分〜5時間の範囲の期間にわたる370℃〜430℃の範囲の比較的低い温度での後続のアニーリングステップによる陽子放射でもって実現することができる。例えば、これによって薄いウェハの処理を、例えばウェハ寸法が大きい場合であっても、例えばウェハ寸法が8インチ以上であっても実現することができる。
各トランジスタセル14は、絶縁制御端子131、例えばゲート端子をさらに含むことができ、この絶縁制御端子131を(図17Aおよび図17Bに図示したように)平面電極として実施することができるか、または(図18Aおよび図18Bに図示したように)トレンチ電極として実施することができる。例えば、各トランジスタセル14は、少なくとも1つのトレンチ143を含むことができ、このトレンチ143は、半導体本体10内に広がっており、かつトレンチ電極として実施されており、かつ絶縁体142によって半導体本体10から絶縁された制御端子131を収容している。平面電極の場合、絶縁構造142は、制御端子131を半導体本体10から絶縁することができる。
1つの実施の形態においては、ドリフト領域100、ソース領域101および第1のドープ領域102によって、負荷端子11、12間の負荷電流が順方向(例えば、技術的な電流方向の意味において垂直方向Zとは反対方向)に沿って(半導体本体10内で)導通される導通状態、端子11、12間に印加される順方向電圧が阻止される順方向阻止状態、および端子11、12間に印加される逆方向電圧が阻止される逆方向阻止状態、において、パワー半導体スイッチ1を動作させることができる。
例えば、順方向電圧とは、コレクタ端子12の電位が、エミッタ端子11の電位よりも高いことを意味する。例えば、逆方向電圧とは、コレクタ端子12の電位が、エミッタ端子11の電位よりも低いことを意味する。
1つの実施の形態においては、負荷端子11、12間に印加される電圧がどの極性を示すかにかかわらず、パワー半導体スイッチ1が、半導体本体10における逆方向負荷電流の流れを許可しないように構成されている。したがって、例えば、ただ1つの導通状態、つまり順方向における負荷電流(すなわち、順方向負荷電流)が導通される順方向導通状態のみが存在する。しかしながらそれにもかかわらず、逆方向阻止電圧が存在し、かつ阻止される場合には、僅かな漏れ電流が逆方向(例えば、技術的な電流方向の意味において垂直方向Zに平行な方向)に流れる可能性がある。
例えば、制御端子131に制御信号を供給することによって、例えばエミッタ端子11と制御端子131との間に制御電圧を生成することによって、パワー半導体スイッチ1を、導通状態と順方向阻止状態との間で切り替えることができる。
例えば、端子11、12間に印加される逆方向電圧が阻止される逆方向阻止状態を、エミッタ端子11と制御端子131との間の制御電圧から独立して達成することができる。
例えば(図19Aを参照されたい)、導通状態の間に、(破線の矩形によって示唆されている)チャネル領域103を、第1のドープ領域102内に誘導させることができる。導通チャネル、例えば順方向における負荷電流の流れを許容する反転チャネルを、誘導されたチャネル領域103内に広げることができる。例えば、誘導されたチャネル領域103、例えば誘導された反転チャネルを、図19Aに図示したように、制御電極131を収容しているトレンチ143の側壁144に沿って広げることができる。
さらに、順方向阻止状態の間は、チャネル領域103の誘導を抑制することができる。むしろ、順方向阻止能力を提供するために、空間電荷領域が維持される。
1つの実施の形態においては、パワー半導体スイッチ1が、例えば各トランジスタセル14が、少なくとも第1のドープ領域102内に配置された再結合領域159を含む。再結合領域159内に存在する電荷の寿命および移動度のうちの少なくとも1つを低減するように、再結合領域159を構成することができる。例えば、再結合領域159は、この再結合領域159外の電荷担体再結合率よりも高い、再結合領域159内の電荷再結合率を提供するように構成されている。
例えば、再結合領域159は、結晶欠陥を含むことができ、例えば二重空格子点または空格子点酸素複合体、および/または再結合中心として機能する原子、例えば白金原子または金原子を含むことができる。
1つの実施の形態においては、再結合領域159が、横方向に、例えば第1の横方向Xおよび第2の横方向Yのうちの少なくとも1つに沿って構造化されている。例えば、各トランジスタセル14に関して、再結合領域159は、各トランジスタセル14の半導体本体10のセクションの水平方向の横断面内全体に広がっていないが、しかしながら各トランジスタセル14の水平方向の横断面内で横方向に構造化することができ、例えばトランジスタセル14内で局所的にのみ実施することができる。
例えば、1つの実施の形態においては、例えば図17A〜図19Aそれぞれに例示的に図示したように、再結合領域159が、ドリフト領域100内にまで広がらないように構造化されている。そのように再結合領域159がドリフト領域100内に広がらないことは、ドリフト領域100内の結晶欠陥濃度が、再結合領域159における結晶欠陥濃度の1/10の閾値レベルを下回ることを保証することによって実現することができる。換言すれば、再結合領域159は、ドリフト領域100内の結晶欠陥濃度よりも少なくとも10倍高い結晶欠陥濃度を示すことを特徴とすることができる。別の実施の形態においては、ドリフト領域100内の結晶欠陥濃度が再結合領域159内の結晶欠陥濃度を下回る倍率は、10より大きく、または例えば100より大きく、またはそれどころか1,000より大きい。例えば、再結合領域159は、ドリフト領域100内の結晶欠陥濃度よりも少なくとも1,000倍高い結晶欠陥濃度を示すことを特徴とすることができる。
別の実施の形態においては、すべてのトランジスタセル14が再結合領域159を含むものではないが、しかしながら例えば、特定の割合のトランジスタセル14のみが再結合領域159を含むように、再結合領域159が横方向に構造化されている。例えば、複数あるトランジスタセルの50%以下(例えば、2つに1つのトランジスタセル14)だけが、再結合領域159をそれぞれ含むか、または複数あるトランジスタセルの33.33%以下(例えば、3つに1つのトランジスタセル14)だけが、再結合領域159をそれぞれ含むか、または25%以下(例えば、4つに1つのトランジスタセル14)だけが、再結合領域159をそれぞれ含む。
さらに、再結合領域159内で示される可能性がある結晶欠陥の濃度は、第1の横方向Xおよび第2の横方向Yのうちの少なくとも一方に沿って、または第1の横方向Xおよび第2の横方向Yの線形の組み合わせに対応する方向に沿って変化してよい。別の実施の形態においては、再結合領域159内で示される可能性がある結晶欠陥の濃度は、横方向XおよびYに沿って実質的に一定であってよい。
1つの実施の形態においては、再結合領域159を、ソース領域101内に広げることができる。1つの実施の形態によれば、これによって、ソース領域によって放出される可能性がある電子を再結合領域159内で再結合することができるので、パワー半導体スイッチ1の不所望なラッチアップの危険を低減することができる。
さらに、誘導された導通チャネル、すなわち誘導された導通チャネルが広がることができるチャネル領域103、および再結合領域159を、相互に空間的に離隔させることができる。例えば、誘導されたチャネル領域103および再結合領域159は、相互に空間的に重なり合わない。これによって、スイッチ1のオン状態電圧の低下への負の影響を回避することができ、例えばオン状態電圧の低下が増大することを回避することができる。例えば、再結合領域159と(導通チャネル内に)誘導されたチャネル領域103との間の最短距離、例えば図19Aに示唆した横方向の距離ΔXは、少なくとも50nmである。この最短距離は、50nmよりも大きくてよい、または例えば100nmよりも大きくてよい、またはそれどころか200nmよりも大きくてよい。例えば、再結合領域159および誘導されたチャネル領域103は、第1の横方向Xに沿って、横方向において重なり合わない。例えば、制御電極131がトレンチ電極として実施されている場合には、再結合領域159および制御電極131は、第1の横方向Xに沿って重なり合わず、また制御電極131が平面電極として実施されている場合には、再結合領域159および制御電極131は垂直方向Zに沿って重なり合わない。
1つの実施の形態によれば、第1のドープ領域102が、半導体本体10内で、例えば垂直方向Zに沿って、再結合領域159よりも深い位置まで広がっている。例えば、pn接合部1021と再結合領域159の最深点との間の垂直方向Zに沿った距離は、例えば図17A〜図20Aそれぞれに示唆した距離ΔZは、少なくとも0.5μm、または少なくとも5μmである。1つの実施の形態においては、距離ΔZが、1μm〜3μmの範囲内である。例えば、距離ΔZによって、高い電界強度が再結合領域159内では発生しないこと、例えばパワー半導体スイッチ1の阻止状態のうちの一方または両方の間に発生しないことを保証することができる。
さらに、再結合領域159を、エミッタ端子11に接触させて配置することができるか、または垂直方向Zに沿ってエミッタ端子11から離して配置することができ、例えば30nm〜4,000nmの範囲内の距離だけ、または50nm〜2,000nmの範囲内の距離だけ、または100nm〜1,000nmの範囲の距離だけ離して配置することができる。
1つの実施の形態においては、垂直方向Zに沿った再結合領域159の全体の広がりが、トランジスタセル14間で変化してもよい。例えば、第1の割合のトランジスタセル14は、垂直方向Zに沿った第1の全体の広がりを有する再結合領域159をそれぞれ含み、第2の割合のトランジスタセル14は、垂直方向Zに沿った、第1の全体の広がりとは異なる第2の全体の広がりを有する再結合領域159をそれぞれ含み、また第3の割合のトランジスタセル14は、再結合領域159を含まない。
1つの実施の形態においては、エミッタ端子11が接触溝111を含み、この接触溝111は、ソース領域101および第1のドープ領域102それぞれと相互作用し、この場合、再結合領域159は横方向において、接触溝111(図19Aを参照されたい)と重なり合っており、かつ接触溝111の横方向の寸法の60%〜200%の範囲内の横方向の寸法、または80%〜120%の範囲内の横方向の寸法を示す。例えば、再結合領域159は、接触溝の第1の横方向Xにおける全体の横方向の広がりの実質的に100%になる、第1の横方向Xにおける全体の横方向の広がりを示す。処理(図22に示した方法200を参照されたい)に関して、接触溝111を絶縁構造142内に形成することができ、また再結合領域159を、注入処理ステップの実行によって生じさせることができる。
前述の接触溝111によって、自己整合処理ステップとしての注入処理ステップを実行することができる。例えば、1つの実施の形態によれば、再結合領域159を生じさせるために別個のマスクを設ける必要はない。後に、例えばソース領域101および第1のドープ領域102をエミッタ端子11に電気的に接続するために、接触溝111を、エミッタ端子11に接続されるべき導電性材料によって充填することができる。付加的または択一的に、再結合領域159をさらに横方向に構造化するために、例えばレジスト材料を堆積させることによって、またリソグラフィ処理ステップを実行することによって、またすべてのトランジスタセル14のうちの特定の割合のトランジスタセル14内にのみ、例えば上記において説明したように2つに1つ、または3つに1つ、または4つに1つのトランジスタセル14内にのみ再結合領域159を生じさせるために、例えば陽子、ヘリウム、アルゴン、シリコン、酸素、モリブデン、白金、金および/またはホウ素の注入を後に実行することによって、マスク(図示せず)を使用することができる。
1つの実施の形態においては、活性領域1−1が、上記において説明したように、複数のトランジスタセル14を含み、各トランジスタセル14を、前述の導通状態、前述の順方向阻止状態および前述の逆方向阻止状態において動作させるように構成することができる。さらに、再結合領域159は、活性領域1−1を包囲する不活性エッジ領域1−2内には広がらない。
次に、図19Aおよび図19Bをより詳細に参照すると、第1のドープ領域102は、第1のサブセクション1023および第2のサブセクション1022を示すことできる。第1のサブセクション1023は、エミッタ端子11(すなわち、第1の負荷端子)と相互作用することができ、また第2のサブセクション1022よりも高いドーパント濃度を有することができる。第2のサブセクション1022は、ドリフト領域100と相互作用することができ、また例えば、ドリフト領域100と共に前述のpn接合部1021を形成することができる。例えば、第1のドープ領域102を、それら2つのサブセクション1022および1023から形成することができ、この場合、それら2つのサブセクション1022および1023におけるそれぞれの最大ドーパント濃度間の倍率は、2より大きくてよく、または10より大きくてよく、またはそれどころか100より大きくてよく、また第2のサブセクション1022は、図19Aに図示したように、第1のドープ領域102の(空間に関して)主要部分を形成することができる。第1のサブセクション1023は、第1のドープ領域102のより高いドープ接触セクションを形成することができる。
例えば、再結合領域159は、第1のサブセクション1023内および第2のサブセクション1022内それぞれに、つまりより高いドーパントの第1のサブセクション1023内にも広がっている。
本明細書において説明するすべての実施の形態に関して、再結合領域159は、その再結合領域159内で複数の再結合中心を形成することができる結晶欠陥を示すことができる。
再結合領域159の結晶欠陥濃度を、少なくとも第1の横方向Xおよび/または第2の横方向Yに沿って、少なくとも2倍変化させることができる。例えば、第1のドープ領域102において示される再結合中心の濃度を、水平方向における特定のプロフィールを示すように設定することができる。
さらに、付加的または代替的に、再結合領域159の結晶欠陥濃度は、垂直方向Zに沿って少なくとも2倍変化してよい。前述の変化倍率(横方向/垂直方向)は、確実に2よりも大きくてよく、例えば5より大きくてよい、または10より大きくてよい、またはそれどころか100よりも大きくてよい。垂直方向Zに沿った結晶欠陥濃度の変化は、図19Bおよび図20Bそれぞれに概略的かつ例示的に示されており、結晶欠陥濃度は、再結合率Nrecombに比例すると考えられる。したがって、結晶欠陥濃度、または再結合率Nrecombは、最初に、垂直方向Zに沿ってピークまで上昇し、その後は低下すると考えられる。例えば、結晶欠陥濃度の低下は、図示されているように線形ではない。例えば、電荷担体寿命の低下は、再結合領域159の結晶欠陥濃度に起因して、垂直方向Zに沿って不均一である。
1つの実施の形態においては、再結合領域159の結晶欠陥濃度のピーク、または再結合率Nrecombのピークが、第2のサブセクション1022の上側半分に配置されているか、または第1のドープ領域102の第1のサブセクション1023の下側半分に配置されている。1つの実施の形態においては、図20Bを参照すると、再結合領域159の結晶欠陥濃度のピークが、順方向阻止状態の間の電界Eのピークから垂直方向Zに沿って離隔されており、例えば少なくとも100nmまたは少なくとも1μm離隔されている。例えば、電界のピークは再結合領域159内に広がらないことが保証される。このために、例えば上記において言及した前述の最短距離ΔZを、pn接合部1021と再結合領域159の最低点との間に維持することができる。
図20Aおよび図20Bを参照して、ドーパント濃度NA(アクセプタドーパント濃度/p型ドーパント濃度)およびND(ドナードーパント濃度/n型ドーパント濃度)の例示的な経過を、それぞれが垂直方向Zに沿った、再結合領域159の結晶欠陥濃度の例示的な経過および電界Eの例示的な経過と関連させて説明する。例えば、そのような経過は、図17A〜図19Aのうちの1つまたは複数による実施例において見て取ることができる。
IGBTにとって一般的であるように、ソース領域101において示されるドーパント濃度、例えばn型ドーパント濃度は比較的高いと考えられる。第1のドープ領域102のドーパント濃度プロフィール、例えばp型ドーパント濃度を、3つの部分に、すなわち、例えば前述の第1のサブセクション1023において示される、最も高いドーパント濃度を有する、例えばエミッタ端子11との低オーミックコンタクトを確立するための上側部分、中間のドーパント濃度を有する、例えば前述の第2のサブセクション1022に含まれる中間部分、より低い平均濃度を有するが、しかしながらオプションとして1つの極大値を有している下側部分に分割することができ、例えばその結果、第1のドープ領域102がフィールドストップ機能またはバリア機能、例えばp型バリア機能を提供する。第1のドープ領域102に隣接して、ドリフト領域100は、垂直方向に沿って広がっており、またより低いドーパント濃度、例えばn型ドーパント濃度を示す。フィールドストップ領域1092は、ドリフト領域100よりも遙かに高い、例えばn型のドーパント濃度を示す。上記において説明したように、フィールドストップ領域1092のドーパント濃度は、陽子誘導型のドーパント濃度であってよい。最後に、エミッタ領域1091、例えばp型エミッタは、比較的高いドーパント濃度を示す。
電界Eは、順方向阻止状態の間は、第1のドープ領域102の近くでピークを示すが、しかしながら、1つの実施の形態によれば、そのピークは、少なくとも第1のドープ領域102内で形成される再結合領域159内には広がらない。むしろ、再結合領域159は、1つの実施の形態によれば、順方向阻止状態の間の電界のピークの場所から空間的に離隔されている。
上記において示唆したように、再結合領域159は、前述の結晶欠陥を含むことができる。結晶欠陥を、第1のドープ領域102内へのイオンの注入によって形成することができる。例えば、注入されるイオンは、ヘリウム、アルゴン、シリコン、酸素、モリブデン、白金、金およびホウ素のうちの少なくとも1つを含む。別の実施の形態においては、陽子が注入される。
1つの実施の形態においては、結晶欠陥が少なくとも360℃の温度まで、または少なくとも390℃の温度まで、または少なくとも420℃の温度まで温度安定性を有する。さらに、結晶欠陥は、少なくとも1時間にわたり、または少なくとも2時間にわたり、またはそれどころか4時間を超える長さにわたり、そのような温度安定性を示すことができる。そのような温度範囲および時間範囲は、例えば薄いウェハの処理の間に生じると考えられる。例えば、イオンの場合には、それによって、前述のイオン注入によってもたらされたダメージ、例えば欠陥を、温度アニーリング処理ステップ後でさえも実質的に維持できることが保証される。
最後に、図22に概略的かつ例示的に示した方法200に関して、方法200を種々の実施の形態において実施することができ、例えば、前述の図面に関連させて説明したパワー半導体スイッチ1の実施例に対応する実施の形態において実施することができる。その点については、上記を参照されたい。
一般的に、方法200は、第1の負荷端子および第2の負荷端子に結合されるべき半導体本体を設ける第1のステップ2000を含むことができ、この半導体本体は、第1の導電型のドーパントを有する第1の導電型のドリフト領域と、第1の負荷端子に電気的に接続された、第1の導電型のドーパントを有するソース領域と、ソース領域をドリフト領域から離隔させる、第2の導電型のドーパントを有する第1のドープ領域と、を含む。ドリフト領域、ソース領域および第1のドープ領域によって、端子間の負荷電流が順方向に沿って導通される導通状態、端子間に印加される順方向電圧が阻止される順方向阻止状態、および端子間に印加される逆方向電圧が阻止される逆方向阻止状態、において、パワー半導体スイッチを動作させることができる。
方法200は、再結合領域を第1のドープ領域内に設けるステップ2200をさらに含むことができる。
例えば、(ステップ2200において)再結合領域を設けることは、注入処理ステップおよび拡散処理ステップのうちの少なくとも1つによって、結晶欠陥を半導体本体内に導入することを含むことができる。例えば、注入を1013〜1014原子/cm2の範囲内の注入量でもって実行することができる。注入に続いて、温度アニーリングステップを実行することができ、このステップにおいては、上記において示唆したように、結晶欠陥が少なくとも360℃の温度まで、または少なくとも390℃の温度まで、または少なくとも420℃の温度まで温度安定性を有するように、結晶欠陥を選択することができる。したがって、前述の温度は、温度アニーリングステップの最大温度であると考えられる。注入の代わりに、再結合領域を生じさせるために、制御された拡散を実行することができる。例えば、重金属、例えば白金、パラジウム、モリブデン、などを半導体本体に拡散させることができる。例えば、マスクを使用して拡散を制御および/または実行することができ、このマスクによって、例えば図19Bおよび図20Bに図示したように、横方向および垂直方向のうちの少なくとも一方において変化する結晶欠陥の濃度を生じさせることができる。さらに、再結合領域159がパワー半導体スイッチの終端構造内には設けられないように、例えば、前述の注入処理ステップも前述の拡散処理ステップも終端構造においては実行されないように、方法200を実行することができる。
さらに、(ステップ2200において)再結合領域を設けることは、図19Bに関連させて例示的に説明したように、ソース領域および第1のドープ領域それぞれが第1の負荷端子によって接触されることになる溝を使用して、自己整合処理ステップを実行することを含むことができる。
本明細書において説明するパワー半導体スイッチの実施の形態は、RB IGBTおよび対応する処理方法を構成することができる。RB IGBTは、活性領域内にあり、かつ第1のドープ領域(例えば、半導体スイッチ本体領域)において、例えばRB IGBTの前面側の近傍において形成された、前述の再結合領域を含むことができる。再結合領域を、少なくとも横方向において構造化することができる。さらに、結晶欠陥濃度を、第1の横方向、第2の横方向および垂直方向のうちの少なくとも1つに沿って変化させることができる。1つまたは複数の実施の形態によれば、そのような変化によって、RB IGBTの前面側の近傍における電荷担体寿命の低下を制御することができる。例えば、再結合領域によって、前面側の部分トランジスタ増幅率(αpnpとして公知である)を低く維持することができ、したがってそれと同時に逆方向漏れ電流を低く維持することができる。1つの実施の形態においては、そのようなRB IGBTを、マルチレベル電力変換器内で、例えば3レベル構成(例えば、NPC2またはT型構成)を示す電力変換器において、またはマトリクスインバータにおいて使用することができる。
過電圧保護パワー半導体チップ
以下の説明は、パワー半導体デバイス1が過電圧保護パワー半導体チップとして、または集積パワー半導体モジュールとして実施されている、上記において言及した実施の形態の第2の例示的なサブグループの例、および対応する方法の例に関する。
図17〜図22Aに関連させて上記において説明した実施例によれば、順方向負荷電流を導通させるように構成されたパワー半導体スイッチ(例えば、逆方向阻止IGBT)のトランジスタセル14には、第1のドープ領域102(すなわち、本体領域)が設けられており、この第1のドープ領域102は、再結合領域159を含む。そのようなコンテキストにおいては、提案されるpnp構造(102→100/1092→109)によって、上記において説明したように、前面側の部分トランジスタ増幅率(αpnpとして公知である)を低く維持することができ、またそれと同時に、逆方向漏れ電流も低く維持することができる。
図1〜図16に関連させて説明する以下の実施の形態のうちの一部によれば、第1のドープ領域102および再結合領域159(のセクション)を、別のコンテキストにおいて、すなわち負荷電流を運ぶために使用されるセルとは異なる半導体セルにおいて、例えば負荷端子11、12に印加される電圧が過電圧保護閾値を超えた場合にのみ導通状態にある、専用のブレークスルー半導体セルにおいて使用することができる。例えば、専用のブレークスルー半導体セルが、(定格)負荷電流を運ぶために使用されるパワー半導体デバイスとは別個の、専用の過電圧保護パワー半導体チップ内に集積される。
したがって、本発明は、パワー半導体ダイを過電圧から、例えばスイッチング動作の間に生じる可能性がある過渡過電圧から保護するための過電圧保護チップを基礎としたパワー半導体にも関する。本明細書において説明する過電圧保護チップは、パワー半導体デバイスを構成することもできる。何故ならば、この過電圧保護チップは、保護されるべきパワー半導体デバイスにおいて生じる過電圧を低減するために、例えば少なくとも1A〜30Aの、または例えば少なくとも2Aの、または例えば少なくとも5Aの、または少なくとも10Aの、またはそれどころか20Aの負荷電流を一時的に運ぶように構成することができ、また電圧を阻止する能力を示すことができるからである。
図1は、1つまたは複数の実施の形態による、過電圧保護パワー半導体チップ(以下では単に「チップ」とも記す)1の平面図を概略的かつ例示的に示す。
チップ1は、半導体本体10を有し、この半導体本体10は、チップ1の活性領域1−1および不活性エッジ領域1−2それぞれを含む。半導体本体10を、第1の負荷端子および第2の負荷端子(図1には図示せず;他の図、例えば図2Aおよび図2Bにおける参照番号11および12を参照されたい)それぞれに結合させることができ、第1の負荷端子を、チップ1の前面側に配置することができ、また第2の負荷端子を、チップ1の背面側に配置することができる。チップ前面およびチップ背面を相互に背中合わせに配置することができ、したがってチップ1は、垂直方向Zに沿って広がる垂直方向の構成を示すことができる。
不活性エッジ領域1−2は、例えばパワー半導体デバイスには一般的なやり方で、活性領域1−1を包囲することができる。不活性エッジ領域1−2を、エッジ1−21によって終端させることができ、このエッジ1−21を、例えばウェハダイシングによって形成するができる。
活性領域1−1は、複数のブレークスルーセル15を含むことができ、それらのブレークスルーセル15は、活性領域1−1のセルフィールドを構成することができる。ブレークスルーセル15を、数μmの範囲内、例えば10μm〜30μmの範囲内のピッチP(図24を参照されたい)で、第1の横方向Xに沿って配置することができる。
例えば、不活性エッジ領域1−2は、各ブレークスルーセル15の降伏電圧よりも高い降伏電圧を示す。したがって、1つの実施の形態によれば、例えば負荷端子において示される過電圧に起因する降伏が活性領域1−1内で発生し、不活性エッジ領域1−2内では発生しないことを保証するように、チップ1を構成することができる。この態様は、下記においてより詳細に明らかになるであろう。
図示したように、ブレークスルーセル15は、例えば円形の周縁を備えたセルラ状の構成を示すことができる。別の実施の形態においては、セル15が方形の周縁を示すことができ、また長円状の周縁または他の幾何学形状の横断面を示すことができる。
例えば、各ブレークスルーセル15が、セルラ状の構成を示し、かつブレークスルーセル15が、六角形のテッセレーションパターンに従い、活性領域1−1内に配置されている。
さらに別の実施の形態においては、セル15が、例えば活性領域1−1の横方向の広がりにほぼ対応する横方向の広がりを有している、帯状のセル構成を示すことができる。
図2Aおよび図2Bそれぞれは、1つまたは複数の実施の形態による過電圧保護パワー半導体チップ1の縦断面図を概略的かつ例示的に示す。上記において言及したように、チップ1は、活性領域1−1内に配置された、前述の複数のブレークスルーセル15を含むことができる。以下において参照する図2A、図2Bおよび図3は、そのようなブレークスルーセル15の例示的な構成を示す。
ブレークスルーセル15は、凹部161を有している、チップ前面に配置された絶縁構造16((例えば、図19Aに示したような)絶縁構造142および上記において言及したような接触溝111に対応する)を含むことができ、第1の負荷端子11は、この凹部161内に広がっており、かつ半導体本体10と相互作用する。既にこの時点において、凹部161は、図2Aおよび図2Bに図示したような深さを有している必要はないことを強調しておく。むしろ、絶縁構造16は、第1の負荷端子11と半導体本体10の1つのセクションとの間の電気的な絶縁を提供することができ、またそれと同時に、例えば前述の凹部161を用いて、第1の負荷端子11を半導体本体10の別のセクションと相互作用させることができる。
1つの実施の形態においては、凹部161が、第1の横方向に沿って、ピッチPの50%までの範囲内の幅を有することができる。例えば、凹部161の幅は、0.5μm〜12μmの値である。凹部161を形成する絶縁構造16の(垂直方向Zに沿った)厚さは、少なくとも数100ナノメートルであると考えられる。
ブレークスルーセル15は、さらに、例えば半導体本体10にそれぞれ形成される以下の領域、つまり、第1の導電型、例えばn型ドーパントのドリフト領域100と、第1の負荷端子11に電気的に接続された、第2の導電型、例えばp型ドーパントの第1のドープ領域102(例えばアノード領域102)と、第1のドープ領域102および絶縁構造16それぞれに接触して配置された、第1のドープ領域102よりも低いドーパント濃度の第2の導電型の第1のバリア領域152と、第1のドープ領域102および第1のバリア領域152の少なくとも一部の両方をドリフト領域100から離隔させる、ドリフト領域100よりも高いドーパント濃度の第1の導電型の第2のバリア領域153と、第2の負荷端子12に接触して配置されたドープ接触領域109と、を含むことができ、この場合、ドリフト領域100は、第2のバリア領域153とドープ接触領域109との間に位置決めされている。
機能に関して、負荷端子11、12間の電圧が、例えば第2の負荷端子12においてより高い電位が示されている状態で、定格チップ阻止電圧を下回る場合には、非導通状態(本明細書においては、順方向阻止状態とも称する)に留まるように、各ブレークスルーセル15を構成することができる。しかしながら、負荷端子11、12間の電圧が上昇して定格チップ阻止電圧を上回った場合には、ブレークスルーセル15は、例えば第2の負荷端子12においてより高い電位が示される状態で、導通ブレークスルー状態を取ることができる。例えば、非導通状態の間に、ブレークスルーセル15は、第1の負荷端子11と第2の負荷端子12との間に、負荷電流を導通させない。むしろ、負荷端子11、12間に印加される電圧は、例えば第2の負荷端子12においてより高い電位が示されている状態で阻止される。さらに、導通ブレークスルー状態の間に、例えば電圧の値を定格チップ阻止電圧の値以下に低下させるために、負荷電流を負荷端子11、12間に導通させることができる。
1つの実施の形態においては、さらに、例えば第1の負荷端子11が第2の負荷端子12よりも高い電位を示す場合には、非導通逆方向阻止状態に留まるように、各ブレークスルーセル15を構成することができる。
本明細書において説明するすべての実施の形態に関して、定格チップ阻止電圧は、600V以上であってよいか、または3,000Vを上回ってよいか、またはそれどころか8,000Vを上回ってよい。
例えば、チップ1がパワー半導体トランジスタに結合され、また各ブレークスルーセル15が、トランジスタ2(図6を参照されたい)の定格阻止電圧に依存して定められた、定格チップ阻止電圧に関して構成されている。したがって、負荷端子11、12間に印加される電圧は、チップ1によって過電圧から、例えば過渡過電圧から保護されるべきパワー半導体トランジスタに印加される実際の電圧に実質的に等しいと考えられる。例えば、第2の負荷端子12に印加される電位は、パワー半導体トランジスタのコレクタ(ドレイン)端子において示される電位に等しいと考えられ、また第1の負荷端子11に印加される電位は、パワー半導体トランジスタのゲート端子、例えば制御端子において示される電位に等しいと考えられる。この態様は、下記においてより詳細に明らかになるであろう。
以下では、半導体本体10の幾つかの領域の幾つかの例示的な構造的特徴、例えばドーパント濃度および空間的な寸法を説明する。
ドリフト領域100は、半導体本体10の主要部分を構成することができ、また5e12cm-3〜2e14cm-3の範囲内、または2e13cm-3〜1e14cm-3の範囲内、または3e13cm-3〜8e13cm-3の範囲内のドーパント濃度を示すことができる。例えば、ドリフト領域100は、伸張方向Zに沿って、少なくとも40μm、例えば40μm〜650μmの範囲、または60μm〜350μmの範囲、または100μm〜200μmの範囲にわたり広がることができる。ドリフト領域100の全体の広がり、ならびにそのドーパント濃度を、設計されるべきチップ1のための定格チップ阻止電圧に依存して選択することができる。
図3は、さらに、1つの実施の形態による過電圧保護パワー半導体チップ1の縦断面図を概略的かつ例示的に示すが、第2の負荷端子12に接触して配置されたドープ接触領域109は、エミッタ領域1091、例えば背面側エミッタと、オプションとしてのフィールドストップ領域1092と、を含むことができる。エミッタ領域1091は、例えば1e16cm-3〜1e20cm-3の範囲、または1e17cm-3〜1e19cm-3の範囲にある最大ドーパント濃度でもって、第2の導電型のドーパントを有することができる。フィールドストップ領域1092は、例えばドリフト領域100のドーパント濃度よりも高い最大ドーパント濃度でもって、例えば5e13cm-3〜1e16cm-3の範囲、または1e14cm-3〜2e15cm-3の範囲にある最大ドーパント濃度でもって、第1の導電型のドーパントを有することができる。例えば、エミッタ領域1091は、第2の負荷端子12に電気的に接続されており、またフィールドストップ領域1092は、ドリフト領域100とエミッタ1091との間に配置されている。ドープ接触領域109は、伸張方向Zに沿って、ドリフト領域100の全体の広がりに比べて遙かに小さい全体の広がりを示すことができる。1つの実施の形態においては、トランジスタ、例えばIGBTの半導体本体の背面構造に類似するやり方で、ドープ接触領域109を構成することができる。
1つの実施の形態によれば、第2の負荷端子12とドープ接触領域109との間の移行部は、ショットキーコンタクトを形成することができる。例えば、これによって逆方向低電圧阻止能力/構造を実現することができる。このために、さらに、ドープ接触領域109が、第2の負荷端子12との接合部において、1e19cm-3の値を超えないn型ドーパント濃度を示すことが適切であると考えられる。
次に、半導体本体10の前面の構造を参照すると、1つの実施の形態においては、半導体本体10の前面と第1の負荷端子11との間の電気的な接続は、第1のドープ領域102と第1の負荷端子11との間の移行部のみによって確立されている。例えば、第1のバリア領域152、第2のバリア領域153およびドリフト領域100のいずれも、第1の負荷端子11に接触して配置されていない。
さらに、第1のドープ領域102全体および第1のバリア領域152全体の両方をドリフト領域100から離隔させるように、第2のバリア領域153を配置することができる。
1つの実施の形態によれば、ブレークスルーセル15の第1のバリア領域152および第2のバリア領域153のうちの少なくとも1つが、連続する半導体層を形成している。したがって、活性領域1−1のすべてのブレークスルーセル15を、各ブレークスルーセル15のための第1のバリア領域152それぞれを形成している連続する半導体層によって相互に接続することができる。このオプションとしての態様は、図1に示したチップ1の1つの実施の形態の縦断面図を示す図24により詳細に、例示的かつ概略的に図示されている。したがって、チップの複数のブレークスルーセル15の一部、またはそれどころかすべてのブレークスルーセル15の一部を形成するために、第1のバリア領域152および第2のバリア領域153の両方を、活性領域1−1内に連続的に広げることができる。
絶縁構造16を過度に高い電界強度から保護するように、各第1のバリア領域152を配置することができる。
例えば、図24にも示唆したように、第1のドープ領域102を、半導体本体10内の、第1のバリア領域152よりも深い位置まで広げることができ、この場合、深さレベルの差異に起因して形成された段部154を、第2の半導体バリア領域153によって覆うことができる。換言すれば、第1のドープ領域102と第2のバリア領域153との間の移行部に段部154が形成されると考えられる。さらに、上記において言及したように、第1のドープ領域102のドーパント濃度は、第1のバリア領域152のドーパント濃度に比べて高くてよい。
例えば、段部154は、負荷端子11、12間に印加される電圧がチップ定格阻止電圧を超えた際の初期降伏の場所を規定する。この態様は、下記において図4を参照することによってより詳細に明らかになるであろう。
例えば、前述の段部154を、伸張方向Zに沿って、少なくとも1μmにわたり、または少なくとも3μmにわたり、またはそれどころか4μmを超える長さにわたり広げることができる。このプロセスに応じて、段部154は図示されたものとは僅かに異なる経過を示すことができると解されるべきである。段部154は、およそ、第1のドープ領域102の底部と第1のドープ領域102の側壁との間に形成された角に位置している。前述の角は、丸みを有する角であってよい。
例えば、絶縁構造16およびその複数の凹部161をマスクとして使用して、すなわち自動調整(自己整合)プロセスを使用して、注入処理ステップを実行することによって、第1のドープ領域102を形成するためのドーパントを供給することができる。
例えば、第1のドープ領域102、第1のバリア領域152および第2のバリア領域153それぞれに存在するドーパントは、注入されたドーパントであってよい。これによって、伸張方向Zに沿って、正確なドーパント濃度プロフィールを生じさせることができる。
図4は、次に、ドーパント注入量CCND、CCNAの各経過および電界Eの経過を(それぞれ任意単位(arb.un)で)概略的かつ例示的に示すが、過電圧保護パワー半導体チップ1の1つの実施の形態、例えば図3に例示的に図示したような実施の形態においては、中心位置において凹部161と交差する伸張方向Zに平行な軸線に沿って、以下の事項が該当すると考えられる。
第1のドープ領域102のドーパント注入量(CCNA)は、1e13cm-2〜5e14cm-2の範囲内、または5e14cm-2〜1e15cm-2の範囲内であってよい。いずれの場合にも、第1のドープ領域102のドーパント注入量は、第1のバリア領域152のドーパント濃度よりも大きくてよく、例えば少なくとも10倍大きくてよい、または少なくとも50倍大きくてよい、またはそれどころか100倍より大きくてよい。例えば、第1のドープ領域102は、伸張方向Zに沿って、少なくとも1μm、例えば1μm〜3μmの範囲、または3μm〜6μmの範囲にわたり広がることができる。
第1のバリア領域152(図4には図示せず)のドーパント注入量は、1e11cm-2〜1e14cm-2の範囲内、または5e11cm-2〜1e13cm-2の範囲内、または1e12cm-2〜8e12cm-2の範囲内であってよい。例えば、第1のバリア領域152は、伸張方向Zに沿って、少なくとも1μmにわたり広がることができる。
第1のドープ領域102に隣接して配置された第2のバリア領域153のドーパント注入量(CCND)は、1e12cm-2〜1e14cm-2の範囲内、または5e12cm-2〜5e13cm-2の範囲内、または1e12cm-2〜1e13cm-2の範囲内であってよい。いずれの場合にも、第2のバリア領域153のドーパント濃度は、ドリフト領域100のドーパント濃度よりも高くてよく、例えば少なくとも1.5倍高くてよい、または少なくとも4倍高くてよい、またはそれどころか6倍より高くてよい。例えば、第2のバリア領域153は、伸張方向Zに沿って、少なくとも3μmにわたり広がることができる。
上記において既に示唆したように、もし存在する場合には、エミッタ1091は、1e12cm-2〜1e14cm-2の範囲の積分ドーパント濃度(CCNA)を有することができ、またフィールドストップ領域1092は、5e13cm-3〜1e16cm-3の範囲、または1e14cm-3〜2e15cm-3の範囲の体積ピークドーパント濃度(CCND)を有することができる。
例えば、ブレークスルーセル15の非導通状態における電界の変化率が高まるように、第2のバリア領域153を構成することができる。図4に示唆したように、ブレークスルーセル15の非導通(すなわち阻止)状態の間に、電界Eは、第1のドープ領域102が第2のバリア領域153と相互作用する領域、例えば段部154において最大値を示すことができる。したがって、1つの実施の形態によれば、負荷端子11、12間に印加される電圧を超過している間の初期降伏は、この領域、例えば第1のドープ領域102と第2のバリア領域153との間の移行部に形成された段部154に位置することになる。したがって、1つの実施の形態においては、ブレークスルーセル15の提案される構造によって、チップ1における初期ブレークスルーの場所を正確に位置決めすることができる。
図5は、さらに、1つの実施の形態による、各ブレークスルーセル15の平面図を概略的かつ例示的に示すが、第1のドープ領域102、第1のバリア領域152および第2のバリア領域153を、各ブレークスルーセル15を横断する仮想の垂直方向軸線に関して対称的に配置することができる。仮想の垂直方向軸線を、伸張方向Zに平行に配置することができる。したがって、上記において言及したように、各ブレークスルーセル15は、例えば水平方向において円形の横断面を示すことができる。例えば、そのような構成は、ブレークスルーの場所の正確な位置決めに寄与することもでき、またさらに、ブレークスルーの移動を阻止することができる。
1つの実施の形態によれば、例えば図2Bおよび図24の両方に概略的かつ例示的に図示したように、ブレークスルーセル15は、少なくとも第1のドープ領域102内に広がる再結合領域159をさらに含むことができる。
例えば、再結合領域159は、局所的に低下した電荷担体寿命を提供する。例えば、それによって、再結合領域159内、すなわち第1のドープ領域102内の再結合率を高めることができる。
再結合領域159に起因して、ブレークスルーセル15は、少なくとも第1の負荷端子11の近傍において、伸張方向Zに沿って、不均一な電荷担体寿命を提供することができる。例えば、再結合領域159に起因して、第1のドープ領域102における電荷担体寿命は、伸張方向Zに沿って、少なくとも10倍、またはそれどころか少なくとも1つの100倍変化する。
1つの実施の形態においては、再結合領域159によって、例えば、増幅強化型の電荷担体生成に起因する、場合によっては生じる逆方向電流(「逆方向漏れ電流」とも称することができる)の温度依存性を低減することができるか、またはそれどころか排除することができる。そのような逆方向電流は、第1の負荷端子11の電位が第2の負荷端子12の電位よりも高くなった場合に、例えばブレークスルーセル15の逆方向阻止状態の間に生じる可能性がある。
さらに、上記において説明したように、エミッタ領域1091を含むことができるドープ接触領域109の増幅率(α)を調整するために、再結合領域159を、すなわち伸張方向Zに沿った再結合領域159の広がりおよび再結合領域159において示される電荷担体寿命を選択することができる。
1つの実施の形態(図示せず)によれば、第1のドープ領域102の下に配置されている第2のバリア領域153のセクション内に、またオプションとして、それどころか僅かにドリフト領域100内に、再結合領域159を広げることができる。
例えば、ダメージ注入(damage implantation)処理ステップを、例えば絶縁構造16およびその凹部161をマスクとして使用して実行することによって、再結合領域159を生じさせることができる。したがって、1つの実施の形態においては、例えば再結合領域159を正確に位置決めするために別個のマスクを必要としない自動調整(自己整合)プロセスを使用して、再結合領域159を生じさせることができる。所定の注入エネルギおよび所定の注入量および注入時間でもって注入処理ステップを実行することによって、伸張方向Zに沿った再結合領域159の全体の広がり、および再結合領域159において示される電荷担体寿命を正確に調整することができる。
1つの実施の形態においては、アルゴン(Ar)、シリコン(Si)、酸素(O)、ヘリウム(He)、モリブデン(Mo)およびホウ素(B)のうちの少なくとも1つが、再結合領域159を形成するための注入材料として使用される。別の実施の形態においては、陽子が、再結合領域159を形成するために注入される。
注入処理ステップを、例えば、5e13原子/cm2〜1e15原子/cm2の範囲内の注入量、および/または150keV〜1.5MeVの範囲内の注入エネルギでもって行うことができる。
注入処理ステップ後に、例えば注入によってもたらされたダメージを維持するために、高温アニーリング処理ステップを、例えば450℃を下回る温度で行うことができる。
別の実施の形態においては、再結合領域159が、拡散処理ステップを実行することによって生じる。例えば、伸張方向Zに沿って不均一な電荷担体寿命プロフィールを生じさせるために、白金(Pt)、パラジウム(Pd)および/またはモリブデン(Mo)のような重金属を使用することができる。
1つの実施の形態においては、電荷担体寿命が、伸張方向Zに沿ってのみ変化するのではなく、付加的または代替的に、横方向XおよびYのうちの少なくとも一方に沿っても変化する。
1つの実施の形態においては、再結合領域159を形成するために使用される材料、例えばダメージ材料の濃度は、伸張方向Zに沿った再結合領域159の中央の位置においてその最大値を示すことができる。さらに、電荷担体寿命は、上記の濃度に反比例すると考えられる。したがって、例えば、伸張方向Zに沿った再結合領域159の中央の位置においては(ここでは、上記の位置が第1のドープ領域102内に位置していると考えられる)、電荷担体寿命が最小値を示すと考えられる。
さらに、再結合領域159を形成するために使用される材料の濃度を、横方向XおよびYに沿って、またそれらの方向の任意の線形の組み合わせに沿って、例えば指数関数的に低下させることができる。
図25Aおよび図25Bを参照して、ドーパント濃度NA(アクセプタドーパント濃度/p型ドーパント濃度)およびND(ドナードーパント濃度/n型ドーパント濃度)の例示的な経過を、それぞれが垂直方向Zに沿った、再結合領域159の結晶欠陥濃度の例示的な経過および電界Eの例示的な経過と関連させて説明する。例えば、そのような経過を、図1〜図16のうちの1つまたは複数による実施の形態において見て取ることができ、ここで図25Aは、第2のバリア領域153に関する(第1のバリア領域152は存在する場合もあるし、存在しない場合もある。つまり例えば、図3を参照すると、凹部161を通る垂直方向Zに沿った横断面は、第1のバリア領域152とは交差しない)。
第1のドープ領域102のドーパント濃度プロフィール、例えばp型ドーパント濃度を、2つまたはそれ以上の部分に分割することができる。つまり例えば、最も高いドーパント濃度を有する、例えばエミッタ端子11との低オーミックコンタクトを確立するための上側部分、中間のドーパント濃度を有する中間部分、またオプションとしての、より低い平均濃度を有するが、しかしながら1つの極大値(図25Aには図示せず)を有している下側部分に分割することができ、例えばその結果、第1のドープ領域102がフィールドストップ機能またはバリア機能、例えばp型バリア機能を提供する。第1のドープ領域102に隣接して、または第1のドープ領域102に結合されて、ドリフト領域100は、垂直方向に沿って広がっており、またより低いドーパント濃度、例えばn型ドーパント濃度を示す。上記において説明したように、第2のバリア領域153を、第1のドープ領域102とドリフト領域100との間に形成することができ、この場合、第2のバリア領域153は、第1のドープ領域102と共にpn接合部1021を形成し、またドリフト領域100よりも著しく高いドーパント濃度を示す。フィールドストップ領域1092は、ドリフト領域100よりも遙かに高い、例えばn型のドーパント濃度を示す。上記において説明したように、フィールドストップ領域1092のドーパント濃度は、陽子誘導型のドーパント濃度であってよい。最後に、エミッタ領域1091、例えばp型エミッタは、比較的高いドーパント濃度を示す。
電界Eは、順方向阻止状態の間は、第1のドープ領域102の近くでピークを示すが、しかしながら、1つの実施の形態によれば、そのピークは、少なくとも第1のドープ領域102内で形成される再結合領域159内には広がらない。むしろ、再結合領域159は、1つの実施の形態によれば、順方向阻止状態の間の電界のピークの場所から空間的に離隔されている(距離ΔZを参照されたい)。例えば、pn接合部1021と再結合領域159の最深点との間の垂直方向Zに沿った距離は、例えば図25Aに示唆した距離ΔZは、少なくとも0.5μm、または少なくとも5μmである。1つの実施の形態においては、距離ΔZは、1μm〜3μmの範囲内である。
上記において示唆したように、再結合領域159は、前述の結晶欠陥を含むことができる。結晶欠陥を、第1のドープ領域102内へのイオンの注入によって形成することができる。例えば、注入されるイオンは、ヘリウム、アルゴン、シリコン、酸素、モリブデン、白金、金およびホウ素のうちの少なくとも1つを含む。別の実施の形態においては、陽子が注入される。
1つの実施の形態においては、結晶欠陥が少なくとも360℃の温度まで、または少なくとも390℃の温度まで、または少なくとも420℃の温度まで温度安定性を有する。さらに、結晶欠陥は、少なくとも1時間にわたり、または少なくとも2時間にわたり、またはそれどころか4時間を超える長さにわたり、そのような温度安定性を示すことができる。そのような温度範囲および時間範囲は、例えば薄いウェハの処理の間に生じると考えられる。例えば、イオンの場合には、それによって、前述のイオン注入によってもたらされたダメージ、例えば欠陥を、温度アニーリング処理ステップ後でさえも実質的に維持できることが保証される。
図25Aに示したような再結合領域159のさらなる態様、例えば再結合領域159の位置、再結合領域159の再結合中心などに関しては、上述のスイッチ1の説明、例えば図20Aおよび図20Bの説明を参照されたい。
図6は、パワー半導体トランジスタ2および過電圧保護パワー半導体チップ1の1つの実施の形態を含むパワー半導体モジュール3の等価回路を概略的かつ例示的に示す。過電圧保護パワー半導体チップ1は、前述の図面に関して上記において説明した構成のうちの1つを示すことができる。
したがって、等価回路においては、チップ1を相互に逆直列に接続された2つのダイオード(図23も参照されたい)として表すことができ、この場合、ダイオードの2つのカソード領域を、ドリフト領域100によって形成することができる。例えば、過電圧から保護されるべきパワー半導体トランジスタ2は、IGBTの構成を示すことができる。例えば、トランジスタ2は、エミッタ端子(ソース端子とも称する)21、コレクタ端子(ドレイン端子とも称する)22、および例えば制御端子を形成することができるゲート端子23を有する。
図6に図示したように、コレクタ端子22を、チップ1の第2の負荷端子12に電気的に接続することができ、またチップ1の第1の負荷端子11を、トランジスタ2の制御端子23に電気的に接続することができる。したがって、第1の負荷端子11およびゲート端子23の両端子は、同一の制御信号を「識別する」ことができる。別の実施の形態においては、チップ1の第1の負荷端子11が、ゲート端子とは異なる電位を示す別の端子に接続され、これによってチップ1をトランジスタ2から独立して制御することができる。例えば、トランジスタ2を通常のやり方で、例えば制御電圧をゲート端子23とエミッタ端子21との間に印加することによって、例えばトランジスタ2の制御スイッチング動作を制御するために、例えばトランジスタ2を導通状態および阻止状態のうちの一方に選択的に設定するために制御することができる。
図7は、図6に示したパワー半導体モジュール3の動作範囲を概略的かつ例示的に示す。例えば、コレクタ端子22とエミッタ端子21との間の電圧VCEが第1の閾値Vth,1を下回る場合、トランジスタ2は通常動作することができ、例えば降伏状況は生じない。電圧VCEが第3の閾値Vth,3を超えると、トランジスタ2は降伏する可能性があり、例えばVth,3を上回る電圧VCEが、図7において第2の閾値Vth,2によって示唆されているトランジスタ2の定格電圧を遙かに上回る電圧を成す可能性がある。電圧VCEが第1の閾値Vth,1および第3の閾値Vth,3によって定義される範囲内にある場合には、クランプ動作、例えば能動的なクランプ動作または条件付きの能動的なクランプ動作を実施することができる。1つの実施の形態においては、チップ1がそのようなクランプ動作中に使用されるように構成される。
例えば、第1の閾値Vth,1は、チップ1の定格チップ阻止電圧を表す。したがって、上記において説明したように、負荷端子12、11間の電圧が値Vth,1を超えると、チップ1のブレークスルーセル15は、導通ブレークスルー状態を取ることができる。第2の閾値Vth,2は、トランジスタ2が定格された、阻止電圧を示すことができる。例えば、Vth,1は約1,500Vであり、またVth,2は約1,600Vである。第3の閾値Vth,3は、トランジスタ2が降伏する電圧を示すことができる。例えば、第3の値Vth,3は約1,900Vであってよい。
例えば、Vth,1を下回るVCEの電圧範囲内でのトランジスタ2のスイッチング動作の間は、チップ1は完全に休止した状態に留まる。つまり、各ブレークスルーセル15は、非導通状態に留まる。VCEがVth,1を超えるスイッチング動作の間は、ブレークスルーセル15が導通ブレークスルー状態を取ることに起因して、この電圧VCEを低減するように、チップ1を構成することができる。
したがって、1つの例においては、過電圧がコレクタ端子22において生じると、チップ1のブレークスルーセル15は、導通ブレークスルー状態を取ることができ、この導通ブレークスルー状態は、トランジスタ2における再ターンオン動作をもたらすことができる。そのような再ターンオン動作は、コレクタ端子22とエミッタ端子21との間の電圧VCEを安全な値に、例えば1つの実施の形態によればVth,1とVth,3との間の値に低減する。トランジスタ2がオン状態で動作する場合、すなわち負荷電流が導通される場合、チップ1のブレークスルーセル15は、例えば前述の逆方向阻止状態が維持されることによって、休止状態に留まる。
以下では、別の例示的なオプションとしての態様を説明する。
図8は、過電圧保護パワー半導体チップ1の1つの実施の形態の不活性エッジ領域1−2の縦断面図を概略的かつ例示的に示す。チップ1は、半導体本体10の前面側かつ外部に配置されたダイオード装置17を含むことができ、このダイオード装置17は、横方向において不活性エッジ領域1−2と重なり合い、かつ第1の負荷端子11および別の端子18に接続されている。両方向において、例えば少なくとも20Vの大きさまで、電圧を阻止するように、ダイオード構造17を構成することができる。
例えば、別の端子18は、パワー半導体トランジスタ2のエミッタ端子21に電気的に接続されている。この場合、ゲート端子23を過度に高い電圧、例えばダイオード構造17の阻止能力を上回る電圧、例えば20Vの電圧から保護するように、ダイオード構造17を構成することができる。図6に概略的に図示した等価回路に関して、ダイオード構造17を端子11、21間に配置することができる。したがって、ダイオード構造17によって、チップ1は、トランジスタ2に拡張された保護を提供することができる。つまり、トランジスタは、1つの実施の形態によれば、VCEの過度に高い値から保護されるだけでなく、VGE(図6における端子21、11間の電圧)の過度に高い値からも保護される。
不活性エッジ領域1−2を、第2の負荷端子12に電気的に接続することができる、チャネルストッパリング121によって終端させることができる。ダイオード構造は、相互に直列に接続された1つまたは複数のダイオード171を含むことができる。例えば、ダイオード171は多結晶のダイオードであってよい。さらに、第1の負荷端子11をダイオード構造17のカソード部分に電気的に接続することができ、また別の端子18をダイオード構造17のアノード部分に電気的に接続することができる。
さらに、半導体本体10は、ドープされており、かつ横方向において第1の負荷端子11およびダイオード構造17それぞれと重なり合う半導体構造108を含むことができる。例えば、ドープされた半導体構造108は、VLD(横方向ドーピングの変化:variation of lateral doping)構成を示す。
図9は、過電圧保護パワー半導体チップ1の1つの実施の形態の平面図を概略的かつ例示的に示し、また図10および図11は、幾つかの実施の形態による、過電圧保護パワー半導体チップ1の縦断面図をそれぞれ概略的かつ例示的に示す。
例えば、チップ1は、ブレークスルーセル15を含むだけでなく、1つまたは複数の第1のタイプの補助セル191および/または1つまたは複数の第2のタイプの補助セル192も含むことができる。第1のタイプの補助セル191の一例は、図10に概略的に示されており、また第2のタイプの補助セル192の一例は、図11に概略的に示されている。
例えば、チップ1は、複数の第2のタイプの補助セル192を含むことができる。図9に概略的に示したように、例えば活性領域1−1を包囲するために、活性領域1−1と不活性エッジ領域1−2との間の移行部領域に、第2のタイプの補助セル192を配置することができる。さらに、第2のタイプの補助セル192を、活性領域1−1内に含めることもできる。例えば、活性領域1−1内に含まれる第2のタイプの補助セル192の数は、0からブレークスルーセル15の数までの範囲であってよい。例えば、活性領域1−1内では、ブレークスルーセル15の数は、第2のタイプの補助セル192の数よりも多い。
さらに、1つの実施の形態によれば、活性領域1−1内に1つまたは複数の第1のタイプの補助セル191を含ませることができる。
第1のタイプの補助セル191は、ブレークスルーセル15と類似する構成を示すことができるが、ドープされた接触領域(図10における参照番号109’)のオプションとしてのより大きい広がりを含む点で異なっている。図10に示した実施の形態によれば、第1のタイプの補助セル191は、第1の負荷端子11が内部まで広がっており、かつ半導体本体10と相互作用する凹部161’を有している、前面側に配置された絶縁構造16’と、第1の導電型のドーパントを有するドリフト領域100’と、第1の負荷端子11に電気的に接続されており、かつ第2の導電型のドーパントを有するアノード領域151’と、アノード領域151’および絶縁構造16’それぞれに接触して配置された、アノード領域151’よりも低いドーパント濃度の第2の導電型のドーパントを有する第1のバリア領域152’と、アノード領域151’および第1のバリア領域152’の少なくとも一部の両方をドリフト領域100’から離隔させる、ドリフト領域100’よりも高いドーパント濃度の第1の導電型のドーパントを有する第2のバリア領域153’と、第2の負荷端子12に接触して配置されたドープ接触領域109’と、を含むことができ、この場合、ドリフト領域100’は、第2のバリア領域153’とドープ接触領域109’との間に位置決めされており、またドープ接触領域109’は、半導体本体10の層厚の50%までにわたり、例えばその層厚の少なくとも20%にわたり半導体本体10内に広がる。例えば、ドープ接触領域109’のそのような大きい広がりを、図10に概略的に図示したように、拡張されたフィールドストップ領域1092’によって、実質的に形成することができる。
例えば、ブレークスルーセル15のフィールドストップ領域1092の広がりと比較した場合の、第1のタイプの補助セル191のフィールドストップ領域1092’の伸張方向Zにおけるさらなる広がりによって、上記において説明したように、第1の負荷端子11の電位が第2の負荷端子12の電位よりも高い場合に生じる可能性がある逆方向電流をより低くすることができる。
図11を次に参照して、第2のタイプの補助セル192の例示的な構成を説明する。1つまたは複数の第2のタイプの補助セル192それぞれは、第1の負荷端子11が内部まで広がっており、かつ半導体本体10と相互作用する凹部161’’を有している、前面側に配置された絶縁構造16’’と、第1の導電型のドーパントを有するドリフト領域100’’と、第1の負荷端子11に電気的に接続されており、かつ第2の導電型のドーパントを有するドリフト領域100’’と、第1の負荷端子11に電気的に接続されている、第2の導電型のドーパントを有する第1のバリア領域152’’と、第2の負荷端子12に接触して配置されたドープ接触領域109’’と、を含むことができ、この場合、ドリフト領域100は、第1のバリア領域152’’とドープ接触領域109’’との間に位置決めされている。
したがって、ブレークスルーセル15と比較すると、第2のタイプの補助セル192は、アノード領域も、第2のバリア領域も含まない。むしろ、第2のタイプの補助セル192の第1のバリア領域152’’は、第1の負荷端子11と直接的に相互作用し、つまり第1のバリア領域よりも高いドーパント濃度を有するアノード領域を介さずに相互作用する。他方、第2のタイプの補助セル192の第1のバリア領域152’’は、ドリフト領域100’’と直接的に相互作用し、つまりブレークスルーセル15に含まれているような第2のバリア領域を介さずに相互作用する。
1つの実施の形態によれば、電荷担体排出セルとして動作するように、1つまたは複数の第2のタイプの補助セル192それぞれを構成することができる。これによって、1つの実施の形態によれば、正孔を排出する、より低い逆方向電流を提供することができる。
1つの実施の形態においては、チップ1が、第2の負荷端子12の電位よりも高い、第1の負荷端子11における電位で動作する場合に、すなわち逆方向阻止状態の間に、そのような逆方向電流が生じると考えられる。
3つすべてのタイプのセル15、191、192に関して、それらのセルが共通のドリフト領域(100、100’、100’’)、共通のドープ接触領域(109、109’、109’’)および共通の第1のバリア領域(102、151’、151’’)を共有できることを言及しておく。
上記において既に説明したように、パワー半導体トランジスタ2を過電圧から、例えばトランジスタ2のスイッチング動作中に生じる可能性がある過渡過電圧から保護するために、例えば図6の等価回路を用いて概略的かつ例示的に説明したようにして、チップ1をパワー半導体トランジスタ2に結合させることができる。当業者には公知であるように、パワー半導体トランジスタは、1つの共通のダイに集積させることができる複数のトランジスタセルを含むことができる。
図12は、次に、過電圧保護パワー半導体チップ1の1つの実施の形態の平面図を概略的かつ例示的に示すが、例えば、トランジスタは、チップ1に集積させることができる複数のトランジスタセル14を含むことができる。
参照番号14が図12のチップ1のトランジスタセル14に対して使用されているにもかかわらず、(図13にも示したような)それらのトランジスタセル14は、典型的には、図17A〜図19Aに図示したように再結合領域159を含まない。しかしながらこのオプションは排他的ではなく、図12のチップ1の再結合領域159は、前述のブレークスルーセル15には含まれる。
図13に、パワー半導体トランジスタ2の1つの実施の形態のトランジスタセル14の縦断面図が概略的かつ例示的に示されている。したがって、各トランジスタセル14は、エミッタ端子21に電気的に接続されており、かつ第1の導電型のドーパントを有するソース領域101と、第1の導電型のドーパントを有するドリフト領域100’’’と、エミッタ端子21に電気的に接続されており、かつソース領域101をドリフト領域100から絶縁させる、第2の導電型のドーパントを有する本体領域1020と、トランジスタセル14を制御するように構成された絶縁ゲート電極131と、コレクタ端子22に電気的に接続された、第2の導電型のドーパントを有するドープ接触領域109’’’と、を含むことができる。トランジスタセル14のドープ接触領域109’’’は、例えば上記においてエミッタ領域1091およびフィールドストップ領域1092に関して例示的に説明したように構成された、コレクタ端子22に電気的に接続されたエミッタ(図示せず)およびフィールドストップ領域(図示せず)を含むことができる。
しかしながら、本発明は、トランジスタセル14の任意の特定の種類の構成に限定されるものではないと解されるべきである。例えば、図13においては、トランジスタセル14は、トレンチゲートIGBT構成を示し、このトレンチゲートIGBT構成では、ゲート電極131がトレンチに含まれ、かつトレンチ絶縁体142によって絶縁されるが、しかしながら別の実施の形態においては、トランジスタセル14が、例えば平面ゲート電極を示すこともできる。
図14は、例えば図12にも示したような、1つまたは複数のトランジスタセル14を含む過電圧保護パワー半導体チップ1の1つの実施の形態の縦断面図を概略的かつ例示的に示す。したがって、ブレークスルーセル15およびトランジスタセル14それぞれが、半導体本体10、例えばモノリシック半導体本体10を共有している。ブレークスルーセル15およびトランジスタセル14それぞれを、チップ1の活性領域1−1内に配置することができ、またさらに、不活性領域1−2は、定格チップ阻止電圧に比べて高いブレークスルー電圧を示すことができ、これによって、上記において既に説明したように、場合によっては生じるブレークスルーが活性領域1−1内で行われ、不活性領域1−2内では行われないことを保証することができる。
1つの実施の形態においては、ブレークスルーセル15の第1の負荷端子11およびエミッタ端子21を、例えば共通の前面側金属化部によって、相互に電気的に接続することができる。例えば、これによって直接的なクランプ機能を、例えばブレークスルーセル15によってコレクタ端子22をエミッタ端子21に一時的な短絡させることによって実現することができる。
さらに、チップ1の背面金属化部は、ブレークスルーセル15のための第2の負荷端子12およびトランジスタセル14のためのコレクタ端子22それぞれを形成することができる。前述のエミッタ1091および前述のフィールドストップ領域1092を含むことができるドープ接触領域109を、ブレークスルーセル15およびドープ接触領域109それぞれによって共有することができる。換言すれば、ブレークスルーセル15のドープ接触領域109およびトランジスタセル14のドープ接触領域109’’’は、半導体本体10内に連続する接触層を形成することができる。したがって、ブレークスルーセル15およびトランジスタセル14は、同様に構成された背面側構造を示すことができる。さらに、1つの実施の形態においては、ブレークスルーセル15のドリフト領域100およびトランジスタセル14のドリフト領域100’’’が、半導体本体10内に連続するドリフト層を形成することができる。図6に既に概略的に示したように、チップの前面側において、端子を相互に結合させることができる。したがって、エミッタ端子21および第1の負荷端子11を相互に電気的に絶縁させることができるか、または別の実施の形態においては、図8に関連させて説明したように、前述のダイオード構造17を設けることができる。しかしながら、第1の負荷端子11をチップ1のゲート端子に電気的に接続することができ、したがって、ゲート電極131に電気的に接続することができる。別の実施の形態においては、上記において既に説明したように、チップ1の第1の負荷端子11およびゲート電極131に電気的に接続されたゲート端子23を相互に離隔させて電気的に絶縁させることができる。したがって、ブレークスルーセル15のアノード領域102に電気的に接続された第1の負荷端子11は、ゲート端子(図6における参照番号23を参照されたい)に必ずしも電気的に接続または電気的に結合されている必要はないが、しかしながらその代わりに、1つの実施の形態によれば、別の電位に電気的に接続できることを再度強調しておく。
図15Aおよび図15Bは、パワー半導体トランジスタ2の1つの実施の形態および過電圧保護パワー半導体チップ1の1つの実施の形態を含む集積パワー半導体モジュール3の一部をそれぞれ概略的かつ例示的に示す。チップ1およびトランジスタ2の例示的な構成に関しては、上記を参照されたい。
図12および図14に概略的に図示した実施の形態とは異なり、図15Aおよび図15Bに図示した実施の形態によれば、トランジスタ2およびチップ1は、1つのモノリシックなダイに集積されておらず、少なくとも2つの別個のダイに集積されている。それにもかかわらず、チップ1およびトランジスタ2を、共有パッケージ35内に一緒にパッケージングすることができる。したがって、1つの実施の形態によれば、トランジスタ2およびチップ1を含む集積パワー半導体モジュール3を一体成形デバイスとして提供することができる。
共有パッケージ35内では、背面側負荷端子(図15Aおよび図15Bにおいては見て取れない)を設けることができ、この背面側負荷端子は、チップ1の第2の負荷端子12およびトランジスタ2のコレクタ端子22それぞれを形成することができる。したがって、それら2つの端子12および22は、同一の電位を示すことができる。さらに、パッケージ35は、前面側負荷端子31を含むことができ、この前面側負荷端子31を、トランジスタ2のエミッタ端子21に電気的に接続することができる。さらに、例えばゲート端子23に制御信号を供給するために、トランジスタ2のゲート端子23に電気的に接続されたパッケージ制御端子33を設けることができる。
図15Aに図示した実施の形態によれば、パッケージ制御端子33を、それと同時に、チップ1の第1の負荷端子11に電気的に接続することができる。つまり、ゲート端子23および第1の負荷端子11は、同一の電位を示すことができる。したがって、チップ1の第1の端子11は、トランジスタ2のゲート端子23と同一のゲート信号を「識別する」ことになる。
図15Bに概略的に図示した実施の形態によれば、それら2つの電位は短絡されないが、しかしながらパッケージ制御端子33は、トランジスタ2のゲート端子23にのみ電気的に接続され、また例えばチップ1の、すなわちチップ1に含まれるブレークスルーセル15の動作をトランジスタ2の制御から独立して制御するために、第1の負荷端子11に電気的に接続された別個のパッケージ端子36が設けられる。
モジュール3の1つの実施の形態においては、負荷端子11、12間の電圧が定格チップ阻止電圧を下回る場合に非導通状態に留まるように、また負荷端子11、12間の電圧が定格チップ阻止電圧を上回る場合に導通ブレークスルー状態を取るように、チップ1の各ブレークスルーセル15を構成することができ、この場合、定格チップ阻止電圧は、定格トランジスタ素子電圧よりも低くてよい。例えば、トランジスタ2のスイッチング動作中に、能動的なクランプ機能または条件付きの能動的なクランプ機能のうちの少なくとも1つを実施するように、チップ1を構成することができる。
本明細書において説明するすべての実施の形態に関して、定格チップ阻止電圧は、600V以上であってよいか、または3,000Vを上回ってよいか、またはそれどころか8,000Vを上回ってよい。
図16は、1つまたは複数の実施の形態による過電圧保護パワー半導体チップ1を処理する方法4のステップを概略的かつ例示的に示す。
例えば、方法4は、ステップ41において、チップ1の前面側に配置されるべき第1の負荷端子11およびチップ1の背面側に配置されるべき第2の負荷端子12に結合されるべき半導体本体10であって、活性領域1−1と、その活性領域1−1を包囲する不活性エッジ領域1−2と、をそれぞれ含む半導体本体10を設けること、を含む。
方法4は、ステップ42において、第1の負荷端子11が内部まで広がっており、かつ半導体本体10と相互作用する凹部161を有している、前面側に配置された絶縁構造16をそれぞれが含んでいる複数のブレークスルーセル15を活性領域1−1内に形成すること、をさらに含むことができる。
方法4は、第1の導電型のドーパントを有するドリフト領域100と、第1の負荷端子11に電気的に接続された、第2の導電型のドーパントを有する第1のドープ領域102と、第1のドープ領域102および絶縁構造16それぞれに接触して配置された、第1のドープ領域102よりも低いドーパント濃度の第2の導電型のドーパントを有する第1のバリア領域152と、第1のドープ領域102および第1のバリア領域152の少なくとも一部の両方をドリフト領域100から離隔させる、ドリフト領域100よりも高いドーパント濃度の第1の導電型のドーパントを有する第2のバリア領域153と、第2の負荷端子12に接触して配置されたドープ接触領域109と、を形成することをさらに含むことができ、この場合、ドリフト領域100は、第2のバリア領域153とドープ接触領域109との間に位置決めされている。
方法4の実施例は、上記において説明したチップ1の実施例に対応することができると解されるべきである。
例えば、第1のドープ領域102を形成すること、第1のバリア領域152を形成すること、および第2のバリア領域153を形成することのうちの少なくとも1つは、注入処理ステップを少なくとも1回実行することを含む。1つの実施の形態においては、第1のドープ領域102、第1のバリア領域152および第2のバリア領域153それぞれが、各注入処理ステップによって形成される。さらに、1回または複数回の注入処理ステップのうちの少なくとも1回を、少なくとも1.5MeVのイオンエネルギでもって実行することができる。
1つの別の実施の形態においては、方法4は、絶縁構造16をマスクとして使用する自動調整プロセスを実行することによって、少なくとも第1のドープ領域102内に広がる再結合領域159を形成することを含むことができる。この態様に関しては、例えば再結合領域159について、またそのような再結合領域159がどのように形成されるかも説明した図2に関連させて上記において記載した説明を参照されたい。
上記においては、パワー半導体スイッチおよび対応する処理方法に関する実施の形態を説明した。例えば、それらの半導体デバイスは、シリコン(Si)を基礎としている。したがって、単結晶の半導体領域または半導体層、例えば半導体本体10およびその領域/ゾーン、例えば複数の領域などは、単結晶のSi領域またはSi層であってよい。別の実施形態においては、多結晶シリコンまたは非晶質シリコンを使用することができる。
しかしながら、半導体本体10およびその領域/ゾーンを、半導体デバイスの製造に適したあらゆる半導体材料から形成できると解されるべきである。そのような材料の例には、一部を列挙すると、シリコン(Si)またはゲルマニウム(Ge)のような基本半導体材料、炭化シリコン(SiC)またはシリコンゲルマニウム(SiGe)のようなIV族化合物半導体材料、窒化ガリウム(GaN)、ヒ化ガリウム(GaAs)、リン化ガリウム(GaP)、リン化インジウム(InP)、リン化インジウムガリウム(InGaPa)、窒化アルミニウムガリウム(AlGaN)、窒化アルミニウムインジウム(AlInN)、窒化インジウムガリウム(InGaN)、窒化アルミニウムガリウムインジウム(AlGaInN)またはヒ化リン化インジウムガリウム(InGaAsP)のような2元、3元または4元のIII−V族半導体材料、およびテルル化カドミウム(CdTe)およびテルル化水銀カドミウム(HgCdTe)のような2元または3元のII−VI族半導体材料が含まれるが、材料はこれらに限定されるものではない。上述の半導体材料は、「ホモ接合型半導体材料」とも称される。2つの異なる半導体材料が組み合わされる場合、ヘテロ接合型半導体材料が形成される。ヘテロ接合型半導体材料の例には、窒化アルミニウムガリウム(AlGaN)−窒化アルミニウムガリウムインジウム(AlGaInN)、窒化インジウムガリウム(InGaN)−窒化アルミニウムガリウムインジウム(AlGaInN)、窒化インジウムガリウム(InGaN)−窒化ガリウム(GaN)、窒化アルミニウムガリウム(AlGaN)−窒化ガリウム(GaN)、窒化インジウムガリウム(InGaN)−窒化アルミニウムガリウム(AlGaN)、シリコン−炭化シリコン(SixC1−x)、およびシリコン−SiGeのヘテロ接合型半導体材料が含まれるが、材料はこれらに限定されるものではない。パワー半導体スイッチの用途に関しては、現在のところ、主にSi、SiC、GaAsおよびGaN材料が使用されている。
「下方に」、「下に」、「より低い」、「上方に」、「上に」などの位置関係に関する用語は、一方の要素に対する他方の要素の位置決めを説明するための記述をより容易にするために使用される。それらの用語は、各デバイスの種々の異なる向きを含み、さらには図面に示した向きとは異なる向きも含むことが意図されている。さらに「第1の」、「第2の」などの用語は、種々の要素、領域、区画などを表すためにも使用され、限定を意図したものではない。類似の用語は、明細書全体を通して類似の要素を表す。
本明細書において使用されているように、「有している」、「含んでいる」、「包含している」、「含有している」、「示している」などの用語はオープンエンドの用語であり、言及する要素または特徴の存在を示すが、付加的な要素または特徴を排除するものではない。
ヴァリエーションおよび用途の上述の範囲を考慮して、本発明は上記の説明によって限定されることもなければ、添付の図面によって限定されることもないと解されるべきである。その代わりに、本発明は、添付の特許請求の範囲およびそれらの法律上等価のものによってのみ限定される。

Claims (20)

  1. 第1の負荷端子(11)および第2の負荷端子(12)に結合された半導体本体(10)を含むパワー半導体デバイス(1)において、
    −前記第1の負荷端子(11)に電気的に接続された、第2の導電型の第1のドープ領域(102)と、
    −前記第2の負荷端子(12)に電気的に接続された、前記第2の導電型のエミッタ領域(1091)と、
    −前記第1のドープ領域(102)と前記エミッタ領域(1091)との間に配置された、第1の導電型のドリフト領域(100)と、
    −少なくとも前記第1のドープ領域(102)内に配置された再結合領域(159)と、
    を含み、
    前記ドリフト領域(100)および前記第1のドープ領域(102)によって、
    −前記負荷端子(11、12)間の負荷電流が順方向に沿って導通される導通状態、
    −前記端子(11、12)間に印加される順方向電圧が阻止される順方向阻止状態、および
    −前記端子(11、12)間に印加される逆方向電圧が阻止される逆方向阻止状態、
    において前記パワー半導体デバイス(1)を動作させることができる、
    パワー半導体デバイス(1)。
  2. −前記第1のドープ領域(102)から前記ドリフト領域(100)への移行部は、第1のダイオード(51)を形成しており、
    −前記エミッタ領域(1091)から前記ドリフト領域(100)への移行部は、第2のダイオード(52)を形成しており、
    −前記第1のダイオード(51)および前記第2のダイオード(52)は、相互に逆直列に接続されている、
    請求項1記載のパワー半導体デバイス(1)。
  3. −前記第1のダイオード(51)は、第1のブレークスルー電圧を示し、
    −前記第2のダイオード(52)は、第2のブレークスルー電圧を示し、
    −前記第1のブレークスルー電圧は、前記第2のブレークスルー電圧よりも少なくとも5倍高い、
    請求項2記載のパワー半導体デバイス(1)。
  4. 前記第1の負荷端子(11)、前記第1のドープ領域(102)、前記再結合領域(159)、前記ドリフト領域(100)、前記エミッタ領域(1091)および前記第2の負荷端子(12)それぞれが、共通の横方向の広がり範囲を示す、
    請求項1から3までのいずれか1項記載のパワー半導体デバイス(1)。
  5. 前記再結合領域(159)内に存在する電荷担体の寿命および移動度のうちの少なくとも1つを低減するように前記再結合領域(159)が構成されている、
    請求項1から4までのいずれか1項記載のパワー半導体デバイス(1)。
  6. 前記再結合領域(159)は、横方向に構造化されている、
    請求項1から5までのいずれか1項記載のパワー半導体デバイス(1)。
  7. 前記パワー半導体デバイス(1)は、前記導通状態の間の前記負荷電流の少なくとも一部の導通のために、前記第1のドープ領域(102)内に導通チャネル(103)を誘導するようにさらに構成されており、
    前記誘導された導通チャネル(103)と前記再結合領域(159)とは、相互に空間的に離隔されている、
    請求項1から6までのいずれか1項記載のパワー半導体デバイス(1)。
  8. 前記再結合領域(159)と前記誘導された導通チャネル(103)との間の最短距離は、少なくとも50nmである、
    請求項7記載のパワー半導体デバイス(1)。
  9. 前記再結合領域(159)は、前記ドリフト領域(100)内の結晶欠陥濃度よりも少なくとも1,000倍高い結晶欠陥濃度を示す、
    請求項1から8までのいずれか1項記載のパワー半導体デバイス(1)。
  10. 前記第1のドープ領域(102)は、前記半導体本体(10)内で、前記再結合領域(159)よりも深い位置まで広がっている、
    請求項1から9までのいずれか1項記載のパワー半導体デバイス(1)。
  11. 前記第1の負荷端子(11)は、接触溝(111、161)を含み、前記接触溝(111、161)は、前記第1のドープ領域(102)と相互作用し、
    前記再結合領域(159)は、横方向において、前記接触溝(111、161)と重なり合い、かつ前記接触溝(111、161)の横方向の寸法の60%〜200%の範囲内の横方向の寸法を示す、
    請求項1から10までのいずれか1項記載のパワー半導体デバイス(1)。
  12. 前記導通状態、前記順方向阻止状態および前記逆方向阻止状態において動作するようにそれぞれ構成された複数のセル(14、15)を含む、
    請求項1から11までのいずれか1項記載のパワー半導体デバイス(1)。
  13. 前記第1のドープ領域(102)は、第1のサブセクション(1023)および第2のサブセクション(1022)を示し、
    前記第1のサブセクション(1023)は、前記第1の負荷端子(11)と相互作用し、かつ前記第2のサブセクション(1022)よりも高いドーパント濃度を有しており、
    前記第2のサブセクション(1022)は、前記ドリフト領域(100)と相互作用し、
    前記再結合領域(159)は、前記第1のサブセクション(1023)内および前記第2のサブセクション(1022)内それぞれに広がっている、
    請求項1から12までのいずれか1項記載のパワー半導体デバイス(1)。
  14. 前記パワー半導体デバイス(1)は、パワー半導体スイッチであり、さらに、前記第1の負荷端子(11)に電気的に接続された、前記第1の導電型のソース領域(101)を含み、
    前記第1のドープ領域(102)は、前記ソース領域(101)を前記ドリフト領域(100)から離隔させ、
    前記再結合領域(159)は、ソース領域(101)内に広がっている、
    請求項1から13までのいずれか1項記載のパワー半導体デバイス(1)。
  15. 活性領域(1−1)と、前記活性領域(1−1)を包囲する不活性エッジ領域(1−2)と、を含む、
    請求項1から14までのいずれか1項記載のパワー半導体デバイス(1)。
  16. 前記活性領域(1−1)は、複数のセル(14、15)を含み、
    前記再結合領域(159)は、
    −所定の割合の前記複数のセル(14、15)の各々のみが前記再結合領域(159)を含むように、かつ/または
    −前記再結合領域(159)が、前記複数のセル(14、15)のうちの少なくとも1つの水平方向の横断面内で横方向に構造化されているように、
    横方向に構造化されている、
    請求項15記載のパワー半導体デバイス(1)。
  17. −前記第1のドープ領域(102)および絶縁構造(16、142)の両方に接触して配置された、前記第1のドープ領域(102)よりも低いドーパント濃度の前記第2の導電型の第1のバリア領域(152)と、
    −前記第1のドープ領域(102)および前記第1のバリア領域(152)の少なくとも一部の両方を前記ドリフト領域(100)から離隔させる、前記ドリフト領域(100)よりも高いドーパント濃度の前記第1の導電型の第2のバリア領域(153)と、
    をさらに含む、
    請求項1から16までのいずれか1項記載のパワー半導体デバイス(1)。
  18. 前記第1のバリア領域(152)および前記第2のバリア領域(153)のうちの少なくとも1つは、前記活性領域(1−1)内の連続する半導体層を形成する、
    請求項15を引用する請求項17記載のパワー半導体デバイス(1)。
  19. パワー半導体トランジスタ(2)および過電圧保護パワー半導体チップ(1)を含む集積パワー半導体モジュール(3)において、
    前記過電圧保護パワー半導体チップ(1)は、前記チップ(1)の前面側に配置された第1の負荷端子(11)および前記チップ(1)の背面側に配置された第2の負荷端子(12)に結合された半導体本体(10)を含み、
    前記半導体本体は、活性領域(1−1)と、前記活性領域(1−1)を包囲する不活性エッジ領域(1−2)と、をそれぞれ含み、
    前記活性領域(1−1)は、複数のブレークスルーセル(15)を含み、
    前記ブレークスルーセル(15)の各々は、
    −前記第1の負荷端子(11)が内部まで広がっており、かつ前記半導体本体(10)と相互作用する凹部(161)を有している、前記前面側に配置された絶縁構造(16)と、
    −第1の導電型のドーパントを有しているドリフト領域(100)と、
    −第2の導電型のドーパントを有しており、かつ前記第1の負荷端子(11)に電気的に接続されている、アノード領域として形成された第1のドープ領域(102)と、
    −前記アノード領域(102)よりも低いドーパント濃度の前記第2の導電型のドーパントを有しており、かつ前記アノード領域(102)および前記絶縁構造(16)それぞれに接触して配置された第1のバリア領域(152)と、
    −前記ドリフト領域(100)よりも高いドーパント濃度の前記第1の導電型のドーパントを有しており、かつ前記アノード領域(102)および前記第1のバリア領域(152)の少なくとも一部それぞれを前記ドリフト領域(100)から離隔させる第2のバリア領域(153)と、
    −前記第2の負荷端子(12)に接触して配置されたドープ接触領域(109)と、
    を含み、
    前記ドリフト領域(100)は、前記第2のバリア領域(153)と前記ドープ接触領域(109)との間に位置決めされ、
    前記トランジスタ(2)は、エミッタ端子(21)、コレクタ端子(22)およびゲート端子(23)を含み、前記コレクタ端子(22)は、前記チップの前記第2の負荷端子(12)に電気的に接続されている、
    集積パワー半導体モジュール(3)。
  20. 過電圧保護パワー半導体チップ(1)において、
    前記過電圧保護パワー半導体チップ(1)は、前記チップ(1)の前面側に配置された第1の負荷端子(11)および前記チップ(1)の背面側に配置された第2の負荷端子(12)に結合された半導体本体(10)を含み、
    前記半導体本体は、活性領域(1−1)と、前記活性領域(1−1)を包囲する不活性エッジ領域(1−2)と、をそれぞれ含み、
    前記活性領域(1−1)は、複数のブレークスルーセル(15)を含み、
    前記ブレークスルーセル(15)の各々は、
    −前記第1の負荷端子(11)が内部まで広がっており、かつ前記半導体本体(10)と相互作用する凹部(161)を有している、前記前面側に配置された絶縁構造(16)と、
    −第1の導電型のドーパントを有しているドリフト領域(100)と、
    −第2の導電型のドーパントを有しており、かつ前記第1の負荷端子(11)に電気的に接続されている、アノード領域として形成された第1のドープ領域(102)と、
    −前記アノード領域(102)よりも低いドーパント濃度の前記第2の導電型のドーパントを有しており、かつ前記アノード領域(102)および前記絶縁構造(16)それぞれに接触して配置された第1のバリア領域(152)と、
    −前記ドリフト領域(100)よりも高いドーパント濃度の前記第1の導電型のドーパントを有しており、かつ前記アノード領域(102)および前記第1のバリア領域(152)の少なくとも一部それぞれを前記ドリフト領域(100)から離隔させる第2のバリア領域(153)と、
    −前記第2の負荷端子(12)に接触して配置されたドープ接触領域(109)と、
    を含み、
    前記ドリフト領域(100)は、前記第2のバリア領域(153)と前記ドープ接触領域(109)との間に位置決めされ、
    前記ブレークスルーセル(15)の前記第1のバリア領域(152)は、連続する半導体層を形成する、
    過電圧保護パワー半導体チップ(1)。
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