JP2018157211A - パワー半導体デバイス - Google Patents
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Abstract
【解決手段】半導体本体は、第1の負荷端子に電気的に接続された、第2の導電型の第1のドープ領域と、第2の負荷端子に電気的に接続された、第2の導電型のエミッタ領域と、第1のドープ領域とエミッタ領域との間に配置された、第1の導電型のドリフト領域と、を含む。ドリフト領域および第1のドープ領域によって、負荷端子間の負荷電流が順方向に沿って導通される導通状態、端子間に印加される順方向電圧が阻止される順方向阻止状態、および端子間に印加される逆方向電圧が阻止される逆方向阻止状態、において、パワー半導体デバイスを動作させることができる。半導体本体は、少なくとも第1のドープ領域内に配置された再結合領域をさらに含む。
【選択図】図23
Description
例1
パワー半導体スイッチにおいて、
第1の負荷端子および第2の負荷端子に結合された半導体本体を含んでおり、かつ
第1の導電型のドーパントを有するドリフト領域と、第1の負荷端子に電気的に接続された、第1の導電型のドーパントを有するソース領域と、第2の導電型のドーパントを有し、かつソース領域をドリフト領域から離隔させる、本体領域として形成された第1のドープ領域と、を含んでおり、
−ドリフト領域、ソース領域および本体領域によって、端子間の負荷電流が順方向に沿って導通される導通状態、端子間に印加される順方向電圧が阻止される順方向阻止状態、および端子間に印加される逆方向電圧が阻止される逆方向阻止状態、において、パワー半導体スイッチを動作させることができ、
−パワー半導体スイッチは、少なくとも本体領域内に配置されたダメージ領域を含む、
パワー半導体スイッチ。
再結合領域は、再結合領域内に存在する電荷担体の寿命および移動度のうちの少なくとも1つを低減するように構成されている、
例1のパワー半導体スイッチ。
再結合領域は、横方向に構造化されている、
例1または2のパワー半導体スイッチ。
パワー半導体スイッチは、複数のトランジスタセルを備えた活性領域をさらに含んでおり、
再結合領域は、
−所定の割合の複数のトランジスタセルの各々のみが再結合領域を含むように、かつ/または
−再結合領域が、複数のトランジスタセルのうちの少なくとも1つの水平方向の横断面内で構造化されているように、
横方向に構造化されている、
例3のパワー半導体スイッチ。
パワー半導体スイッチは、導通状態の間の負荷電流の少なくとも一部の導通のために、本体領域内に導通チャネルを誘導するようにさらに構成されており、
誘導された導通チャネルと再結合領域とは、相互に空間的に離隔されている、
例1から4までのいずれか1つのパワー半導体スイッチ。
再結合領域と誘導された導通チャネルとの間の最短距離は、少なくとも50nmである、
例5のパワー半導体スイッチ。
再結合領域は、ソース領域内に広がっている、
例1から6までのいずれか1つのパワー半導体スイッチ。
再結合領域は、ドリフト領域内には広がっていない、
例1から7までのいずれか1つのパワー半導体スイッチ。
再結合領域は、ドリフト領域内の結晶欠陥濃度よりも少なくとも1,000倍高い結晶欠陥濃度を示す、
例8のパワー半導体スイッチ。
本体領域は、半導体本体内で、再結合領域よりも深い位置まで広がっている、
例1から9までのいずれか1つのパワー半導体スイッチ。
第1の負荷端子は、接触溝を含み、接触溝は、ソース領域および本体領域それぞれと相互作用し、
再結合領域は横方向において、接触溝と重なり合い、かつ接触溝の横方向の寸法の60%〜200%の範囲内の横方向の寸法を示す、
例1から10までのいずれか1つのパワー半導体スイッチ。
前述の導通状態、前述の順方向阻止状態および前述の逆方向阻止状態において動作するようにそれぞれ構成された複数のトランジスタセルを備えた活性領域と、活性領域を包囲する不活性エッジ領域と、を含んでおり、
再結合領域は、不活性エッジ領域内には広がっていない、
例1から11までのいずれか1つのパワー半導体スイッチ。
再結合領域は、順方向阻止状態の間の電界のピークの場所から空間的に離れている、
例1から12までのいずれか1つのパワー半導体スイッチ。
再結合領域は、再結合領域内の複数の再結合中心を形成する結晶欠陥を示す、
例1から13までのいずれか1つのパワー半導体スイッチ。
結晶欠陥は、少なくとも360℃の温度までは温度安定性を有する、
例14のパワー半導体スイッチ。
再結合領域は、少なくとも横方向に沿って、少なくとも2倍変化する結晶欠陥濃度を示す、
例1から15までのいずれか1つのパワー半導体スイッチ。
再結合領域は、少なくとも垂直方向に沿って、少なくとも2倍変化する結晶欠陥濃度を示す、
例1から16までのいずれか1つのパワー半導体スイッチ。
本体領域は、第1のサブセクションおよび第2のサブセクションを示し、
第1のサブセクションは、第1の負荷端子と相互作用し、かつ第2のサブセクションよりも高いドーパント濃度を有しており、
第2のサブセクションは、ドリフト領域と相互作用し、
再結合領域は、第1のサブセクション内および第2のサブセクション内それぞれに広がっている、
例1から17までのいずれか1つのパワー半導体スイッチ。
結晶欠陥濃度のピークは、第2のサブセクションの上側半分に配置されているか、または本体領域の第1のサブセクションの下側半分に配置されている、
例13および14のパワー半導体スイッチ。
半導体本体は、第2の導電型のドーパントでドープされており、かつ第2の負荷端子に電気的に接続されているエミッタ領域を含み、
半導体本体は、専らエミッタ領域を介して、第2の負荷端子と相互作用する、
例1から19までのいずれか1つのパワー半導体スイッチ。
半導体本体は、フィールドストップ領域をさらに含み、
フィールドストップ領域は、ドリフト領域を終端させ、かつドリフト領域のドーパント濃度よりも高い、第1の導電型のドーパントの、陽子照射誘導型のドーパント濃度を示す、
例1から20までのいずれか1つのパワー半導体スイッチ。
逆方向阻止IGBTにおいて、少なくとも、逆方向阻止IGBTの本体領域として形成された第1のドープ領域内に形成された、横方向に構造化された再結合領域を含む、
逆方向阻止IGBT。
パワー半導体スイッチを処理する方法において、
−第1の負荷端子および第2の負荷端子に結合されるべき半導体本体であって、第1の導電型のドーパントを有するドリフト領域と、第1の負荷端子に電気的に接続された、第1の導電型のドーパントを有するソース領域と、第2の導電型のドーパントを有し、かつソース領域をドリフト領域から離隔させる、本体領域として形成された第1のドープ領域と、を含む半導体本体を設けること、
−本体領域内に再結合領域を設けること、を含んでおり、
ドリフト領域、ソース領域および本体領域によって、端子間の負荷電流が順方向に沿って導通される導通状態、端子間に印加される順方向電圧が阻止される順方向阻止状態、および端子間に印加される逆方向電圧が阻止される逆方向阻止状態、において、パワー半導体スイッチを動作させることができる、
パワー半導体スイッチを処理する方法。
再結合領域を設けることは、注入処理ステップおよび拡散処理ステップのうちの少なくとも1つによって、結晶欠陥を半導体本体内に導入することを含む、
例23の方法。
再結合領域を設けることは、ソース領域および本体領域それぞれが第1の負荷端子によって接触されることになる溝を使用して、自己整合処理ステップを実行することを含む、
例23または24の方法。
上記において示唆したように、実施の形態の第2の例示的なサブグループに関して、再結合領域を設けるか、または設けないかは任意であってよい。
過電圧保護パワー半導体チップにおいて、
過電圧保護パワー半導体チップは、チップの前面側に配置された第1の負荷端子およびチップの背面側に配置された第2の負荷端子に結合された半導体本体を含み、
半導体本体は、活性領域と、活性領域を包囲する不活性エッジ領域と、をそれぞれ含み、
活性領域は、複数のブレークスルーセルを含み、
各ブレークスルーセルは、
−第1の負荷端子が内部まで広がっており、かつ半導体本体と相互作用する凹部を有している、前面側に配置された絶縁構造と、
−第1の導電型のドーパントを有しているドリフト領域と、
−第2の導電型のドーパントを有しており、かつ第1の負荷端子に電気的に接続されている、アノード領域として形成された第1のドープ領域と、
−アノード領域よりも低いドーパント濃度の第2の導電型のドーパントを有しており、かつアノード領域および絶縁構造それぞれに接触して配置された第1のバリア領域と、
−ドリフト領域よりも高いドーパント濃度の第1の導電型のドーパントを有しており、かつアノード領域および第1のバリア領域の少なくとも一部それぞれをドリフト領域から離隔させる第2のバリア領域と、
−第2の負荷端子に接触して配置されたドープ接触領域と、を含み、
ドリフト領域は、第2のバリア領域とドープ接触領域との間に位置決めされている、
過電圧保護パワー半導体チップ。
各ブレークスルーセルは、
−負荷端子間の電圧が定格チップ阻止電圧を下回る場合に非導通状態に留まるように、
−負荷端子間の電圧が定格チップ阻止電圧を上回る場合に導通ブレークスルー状態を取るように、構成されている、
例1のチップ。
チップがパワー半導体トランジスタに結合されており、
各ブレークスルーセルが、トランジスタの定格阻止電圧に依存して定められた、定格チップ阻止電圧に関して構成されている、
例2のチップ。
各ブレークスルーセルは、少なくとも第1のドープ領域内に広がっている再結合領域を含む、
例1から3までのいずれか1つのチップ。
再結合領域は、局所的に低下した電荷担体寿命を提供する、
例4のチップ。
アノード領域は、半導体本体内の、第1のバリア領域よりも深い位置まで広がっており、
深さレベルの差異に起因して形成された段部が、第2の半導体バリア領域によって覆われている、
例1から5までのいずれか1つのチップ。
ブレークスルーセルの第1のバリア領域は、連続する半導体層を形成する、
例1から6までのいずれか1つのチップ。
ブレークスルーセルは、六角形のテッセレーションパターンに従い、活性領域内に配置されている、
例1から7までのいずれか1つのチップ。
各ブレークスルーセル内に、アノード領域、第1のバリア領域および第2のバリア領域が、各ブレークスルーセルを横断する仮想の垂直方向軸線に関して対称的に配置されている、
例1から8までのいずれか1つのチップ。
アノード領域、第1のバリア領域および第2のバリア領域それぞれに存在するドーパントは、注入されたドーパントである、
例1から9までのいずれか1つのチップ。
第2の負荷端子とドープ接触領域との間の移行部は、ショットキーコンタクトを形成する、
例1から10までのいずれか1つのチップ。
ドープ接触領域は、第2の導電型のドーパントを有するエミッタと、第1の導電型のドーパントを有するフィールドストップ領域と、を含み、
エミッタは、第2の負荷端子に電気的に接続されており、
フィールドストップ領域は、ドリフト領域とエミッタとの間に配置されている、
例1から11までのいずれか1つのチップ。
チップは、半導体本体の前面側かつ外部に配置されたダイオード装置をさらに含み、
ダイオード装置は、横方向において不活性エッジ領域と重なり合い、かつ第1の負荷端子および別の端子に接続されている、
例1から12までのいずれか1つのチップ。
別の端子は、パワー半導体トランジスタのエミッタ端子に電気的に接続されている、
例13のチップ。
不活性エッジ領域は、各ブレークスルーセルの降伏電圧よりも高い降伏電圧を示す、
例1から14までのいずれか1つのチップ。
チップは、1つまたは複数の第1のタイプの補助セルをさらに含み、
1つまたは複数の第1のタイプの補助セルはそれぞれ、
−第1の負荷端子が内部まで広がっており、かつ半導体本体と相互作用する凹部を有している、前面側に配置された絶縁構造と、
−第1の導電型のドーパントを有しているドリフト領域と、
−第1の負荷端子に電気的に接続されており、かつ第2の導電型のドーパントを有しているアノード領域と、
−アノード領域および絶縁構造それぞれに接触して配置された、アノード領域よりも低いドーパント濃度の第2の導電型のドーパントを有している第1のバリア領域と、
−アノード領域および第1のバリア領域の少なくとも一部それぞれをドリフト領域から離隔させる、ドリフト領域よりも高いドーパント濃度の第1の導電型のドーパントを有している第2のバリア領域と、
−第2の負荷端子に接触して配置されたドープ接触領域と、を含み、
ドリフト領域は、第2のバリア領域とドープ接触領域との間に位置決めされ、
ドープ接触領域は、半導体本体の層厚の50%までにわたり半導体本体内に広がっている、
例1から15までのいずれか1つのチップ。
チップは、1つまたは複数の第2のタイプの補助セルをさらに含み、
1つまたは複数の第2のタイプの補助セルはそれぞれ、
−第1の負荷端子が内部まで広がっており、かつ半導体本体と相互作用する、前面側に配置された絶縁構造と、
−第1の導電型のドーパントを有しているドリフト領域と、
−第1の負荷端子に電気的に接続されており、かつ第2の導電型のドーパントを有している第1のバリア領域と、
−第2の負荷端子に接触して配置されたドープ接触領域と、を含み、
ドリフト領域は、第1のバリア領域とドープ接触領域との間に位置決めされている、
例1から16までのいずれか1つのチップ。
チップは、パワー半導体トランジスタに結合されており、
トランジスタは、複数のトランジスタセルを含んでおり、各トランジスタセルはチップに集積されている、
例1から17までのいずれか1つのチップ。
各トランジスタセルは、
−エミッタ端子に電気的に接続されており、かつ第1の導電型のドーパントを有しているソース領域と、
−第1の導電型のドーパントを有しているドリフト領域と、
−エミッタ端子に電気的に接続されており、かつソース領域をドリフト領域から絶縁させる、第2の導電型のドーパントを有している本体領域と、
−トランジスタセルを制御するように構成された絶縁ゲート電極と、
−第2の負荷端子に電気的に接続された、第2の導電型のドーパントを有しているドープ接触領域と、を含む、
例18のチップ。
ブレークスルーセルのドープ接触領域およびトランジスタセルのドープ接触領域は、半導体本体内にドープ接触層を形成する、
例18または19のチップ。
パワー半導体トランジスタおよび過電圧保護パワー半導体チップを含む集積パワー半導体モジュールにおいて、
過電圧保護パワー半導体チップは、チップの前面側に配置された第1の負荷端子およびチップの背面側に配置された第2の負荷端子に結合された半導体本体を含み、
半導体本体は、活性領域と、活性領域を包囲する不活性エッジ領域と、をそれぞれ含み、
活性領域は、複数のブレークスルーセルを含み、
各ブレークスルーセルは、
−第1の負荷端子が内部まで広がっており、かつ半導体本体と相互作用する凹部を有している、前面側に配置された絶縁構造と、
−第1の導電型のドーパントを有しているドリフト領域と、
−第2の導電型のドーパントを有しており、かつ第1の負荷端子に電気的に接続されている、アノード領域として形成された第1のドープ領域と、
−アノード領域よりも低いドーパント濃度の第2の導電型のドーパントを有しており、かつアノード領域および絶縁構造それぞれに接触して配置された第1のバリア領域と、
−ドリフト領域よりも高いドーパント濃度の第1の導電型のドーパントを有しており、かつアノード領域および第1のバリア領域の少なくとも一部それぞれをドリフト領域から離隔させる第2のバリア領域と、
−第2の負荷端子に接触して配置されたドープ接触領域と、を含み、
ドリフト領域は、第2のバリア領域とドープ接触領域との間に位置決めされ、
トランジスタは、エミッタ端子、コレクタ端子およびゲート端子を含み、コレクタ端子は、チップの第2の負荷端子に電気的に接続されている、
集積パワー半導体モジュール。
過電圧保護パワー半導体チップを処理する方法において、
−チップの前面側に配置されるべき第1の負荷端子およびチップの背面側に配置されるべき第2の負荷端子に結合されるべき半導体本体であって、活性領域と、活性領域を包囲する不活性エッジ領域と、をそれぞれ含む半導体本体を設けること、
−第1の負荷端子が内部まで広がっており、かつ半導体本体と相互作用する凹部を有している、前面側に配置された絶縁構造をそれぞれが含んでいる複数のブレークスルーセルを活性領域内に、形成すること、
−以下の領域、すなわち
−第1の導電型のドーパントを有しているドリフト領域と、
−第2の導電型のドーパントを有しており、かつ第1の負荷端子に電気的に接続されている、アノード領域として形成された第1のドープ領域と、
−アノード領域よりも低いドーパント濃度の第2の導電型のドーパントを有しており、かつアノード領域および絶縁構造それぞれに接触して配置された第1のバリア領域と、
−ドリフト領域よりも高いドーパント濃度の第1の導電型のドーパントを有しており、かつアノード領域および第1のバリア領域の少なくとも一部それぞれをドリフト領域から離隔させる第2のバリア領域と、
−第2の負荷端子に接触して配置されたドープ接触領域と、を形成すること、を含み、
ドリフト領域は、第2のバリア領域とドープ接触領域との間に位置決めされている、
方法。
アノード領域を形成すること、第1のバリア領域を形成すること、および第2のバリア領域を形成することのうちの少なくとも1つは、注入処理ステップを少なくとも1回実行することを含む、
例22の方法。
1回または複数回の注入処理ステップのうちの少なくとも1回を、少なくとも1.5MeVのイオンエネルギでもって実行する、
例23の方法。
絶縁構造をマスクとして使用する自動調整プロセスを実行することによって、少なくともアノード領域内まで広がる再結合領域を形成することをさらに含む、
例22から24までのいずれか1つの方法。
−第1の負荷端子11に電気的に接続された、第2の導電型の第1のドープ領域102(本明細書においては、本体領域102またはアノード領域102とも称する)と、
−第2の負荷端子12に電気的に接続された、第2の導電型のエミッタ領域1091と、
−第1のドープ領域102とエミッタ領域1091との間に配置された、第1の導電型のドリフト領域100と、を含み、
ここで、ドリフト領域100および第1のドープ領域102によって、
−負荷端子11、12間の負荷電流が順方向に沿って導通される導通状態、
−端子11、12間に印加された順方向電圧が阻止される順方向阻止状態、および
−端子11、12間に印加された逆方向電圧が阻止される逆方向阻止状態、においてパワー半導体デバイスを動作させることができる。
以下の説明は、パワー半導体デバイス1がパワー半導体スイッチとして実施されている、上記において言及した実施の形態の第1の例示的なサブグループの例、および対応する方法の例に関する。
以下の説明は、パワー半導体デバイス1が過電圧保護パワー半導体チップとして、または集積パワー半導体モジュールとして実施されている、上記において言及した実施の形態の第2の例示的なサブグループの例、および対応する方法の例に関する。
Claims (20)
- 第1の負荷端子(11)および第2の負荷端子(12)に結合された半導体本体(10)を含むパワー半導体デバイス(1)において、
−前記第1の負荷端子(11)に電気的に接続された、第2の導電型の第1のドープ領域(102)と、
−前記第2の負荷端子(12)に電気的に接続された、前記第2の導電型のエミッタ領域(1091)と、
−前記第1のドープ領域(102)と前記エミッタ領域(1091)との間に配置された、第1の導電型のドリフト領域(100)と、
−少なくとも前記第1のドープ領域(102)内に配置された再結合領域(159)と、
を含み、
前記ドリフト領域(100)および前記第1のドープ領域(102)によって、
−前記負荷端子(11、12)間の負荷電流が順方向に沿って導通される導通状態、
−前記端子(11、12)間に印加される順方向電圧が阻止される順方向阻止状態、および
−前記端子(11、12)間に印加される逆方向電圧が阻止される逆方向阻止状態、
において前記パワー半導体デバイス(1)を動作させることができる、
パワー半導体デバイス(1)。 - −前記第1のドープ領域(102)から前記ドリフト領域(100)への移行部は、第1のダイオード(51)を形成しており、
−前記エミッタ領域(1091)から前記ドリフト領域(100)への移行部は、第2のダイオード(52)を形成しており、
−前記第1のダイオード(51)および前記第2のダイオード(52)は、相互に逆直列に接続されている、
請求項1記載のパワー半導体デバイス(1)。 - −前記第1のダイオード(51)は、第1のブレークスルー電圧を示し、
−前記第2のダイオード(52)は、第2のブレークスルー電圧を示し、
−前記第1のブレークスルー電圧は、前記第2のブレークスルー電圧よりも少なくとも5倍高い、
請求項2記載のパワー半導体デバイス(1)。 - 前記第1の負荷端子(11)、前記第1のドープ領域(102)、前記再結合領域(159)、前記ドリフト領域(100)、前記エミッタ領域(1091)および前記第2の負荷端子(12)それぞれが、共通の横方向の広がり範囲を示す、
請求項1から3までのいずれか1項記載のパワー半導体デバイス(1)。 - 前記再結合領域(159)内に存在する電荷担体の寿命および移動度のうちの少なくとも1つを低減するように前記再結合領域(159)が構成されている、
請求項1から4までのいずれか1項記載のパワー半導体デバイス(1)。 - 前記再結合領域(159)は、横方向に構造化されている、
請求項1から5までのいずれか1項記載のパワー半導体デバイス(1)。 - 前記パワー半導体デバイス(1)は、前記導通状態の間の前記負荷電流の少なくとも一部の導通のために、前記第1のドープ領域(102)内に導通チャネル(103)を誘導するようにさらに構成されており、
前記誘導された導通チャネル(103)と前記再結合領域(159)とは、相互に空間的に離隔されている、
請求項1から6までのいずれか1項記載のパワー半導体デバイス(1)。 - 前記再結合領域(159)と前記誘導された導通チャネル(103)との間の最短距離は、少なくとも50nmである、
請求項7記載のパワー半導体デバイス(1)。 - 前記再結合領域(159)は、前記ドリフト領域(100)内の結晶欠陥濃度よりも少なくとも1,000倍高い結晶欠陥濃度を示す、
請求項1から8までのいずれか1項記載のパワー半導体デバイス(1)。 - 前記第1のドープ領域(102)は、前記半導体本体(10)内で、前記再結合領域(159)よりも深い位置まで広がっている、
請求項1から9までのいずれか1項記載のパワー半導体デバイス(1)。 - 前記第1の負荷端子(11)は、接触溝(111、161)を含み、前記接触溝(111、161)は、前記第1のドープ領域(102)と相互作用し、
前記再結合領域(159)は、横方向において、前記接触溝(111、161)と重なり合い、かつ前記接触溝(111、161)の横方向の寸法の60%〜200%の範囲内の横方向の寸法を示す、
請求項1から10までのいずれか1項記載のパワー半導体デバイス(1)。 - 前記導通状態、前記順方向阻止状態および前記逆方向阻止状態において動作するようにそれぞれ構成された複数のセル(14、15)を含む、
請求項1から11までのいずれか1項記載のパワー半導体デバイス(1)。 - 前記第1のドープ領域(102)は、第1のサブセクション(1023)および第2のサブセクション(1022)を示し、
前記第1のサブセクション(1023)は、前記第1の負荷端子(11)と相互作用し、かつ前記第2のサブセクション(1022)よりも高いドーパント濃度を有しており、
前記第2のサブセクション(1022)は、前記ドリフト領域(100)と相互作用し、
前記再結合領域(159)は、前記第1のサブセクション(1023)内および前記第2のサブセクション(1022)内それぞれに広がっている、
請求項1から12までのいずれか1項記載のパワー半導体デバイス(1)。 - 前記パワー半導体デバイス(1)は、パワー半導体スイッチであり、さらに、前記第1の負荷端子(11)に電気的に接続された、前記第1の導電型のソース領域(101)を含み、
前記第1のドープ領域(102)は、前記ソース領域(101)を前記ドリフト領域(100)から離隔させ、
前記再結合領域(159)は、ソース領域(101)内に広がっている、
請求項1から13までのいずれか1項記載のパワー半導体デバイス(1)。 - 活性領域(1−1)と、前記活性領域(1−1)を包囲する不活性エッジ領域(1−2)と、を含む、
請求項1から14までのいずれか1項記載のパワー半導体デバイス(1)。 - 前記活性領域(1−1)は、複数のセル(14、15)を含み、
前記再結合領域(159)は、
−所定の割合の前記複数のセル(14、15)の各々のみが前記再結合領域(159)を含むように、かつ/または
−前記再結合領域(159)が、前記複数のセル(14、15)のうちの少なくとも1つの水平方向の横断面内で横方向に構造化されているように、
横方向に構造化されている、
請求項15記載のパワー半導体デバイス(1)。 - −前記第1のドープ領域(102)および絶縁構造(16、142)の両方に接触して配置された、前記第1のドープ領域(102)よりも低いドーパント濃度の前記第2の導電型の第1のバリア領域(152)と、
−前記第1のドープ領域(102)および前記第1のバリア領域(152)の少なくとも一部の両方を前記ドリフト領域(100)から離隔させる、前記ドリフト領域(100)よりも高いドーパント濃度の前記第1の導電型の第2のバリア領域(153)と、
をさらに含む、
請求項1から16までのいずれか1項記載のパワー半導体デバイス(1)。 - 前記第1のバリア領域(152)および前記第2のバリア領域(153)のうちの少なくとも1つは、前記活性領域(1−1)内の連続する半導体層を形成する、
請求項15を引用する請求項17記載のパワー半導体デバイス(1)。 - パワー半導体トランジスタ(2)および過電圧保護パワー半導体チップ(1)を含む集積パワー半導体モジュール(3)において、
前記過電圧保護パワー半導体チップ(1)は、前記チップ(1)の前面側に配置された第1の負荷端子(11)および前記チップ(1)の背面側に配置された第2の負荷端子(12)に結合された半導体本体(10)を含み、
前記半導体本体は、活性領域(1−1)と、前記活性領域(1−1)を包囲する不活性エッジ領域(1−2)と、をそれぞれ含み、
前記活性領域(1−1)は、複数のブレークスルーセル(15)を含み、
前記ブレークスルーセル(15)の各々は、
−前記第1の負荷端子(11)が内部まで広がっており、かつ前記半導体本体(10)と相互作用する凹部(161)を有している、前記前面側に配置された絶縁構造(16)と、
−第1の導電型のドーパントを有しているドリフト領域(100)と、
−第2の導電型のドーパントを有しており、かつ前記第1の負荷端子(11)に電気的に接続されている、アノード領域として形成された第1のドープ領域(102)と、
−前記アノード領域(102)よりも低いドーパント濃度の前記第2の導電型のドーパントを有しており、かつ前記アノード領域(102)および前記絶縁構造(16)それぞれに接触して配置された第1のバリア領域(152)と、
−前記ドリフト領域(100)よりも高いドーパント濃度の前記第1の導電型のドーパントを有しており、かつ前記アノード領域(102)および前記第1のバリア領域(152)の少なくとも一部それぞれを前記ドリフト領域(100)から離隔させる第2のバリア領域(153)と、
−前記第2の負荷端子(12)に接触して配置されたドープ接触領域(109)と、
を含み、
前記ドリフト領域(100)は、前記第2のバリア領域(153)と前記ドープ接触領域(109)との間に位置決めされ、
前記トランジスタ(2)は、エミッタ端子(21)、コレクタ端子(22)およびゲート端子(23)を含み、前記コレクタ端子(22)は、前記チップの前記第2の負荷端子(12)に電気的に接続されている、
集積パワー半導体モジュール(3)。 - 過電圧保護パワー半導体チップ(1)において、
前記過電圧保護パワー半導体チップ(1)は、前記チップ(1)の前面側に配置された第1の負荷端子(11)および前記チップ(1)の背面側に配置された第2の負荷端子(12)に結合された半導体本体(10)を含み、
前記半導体本体は、活性領域(1−1)と、前記活性領域(1−1)を包囲する不活性エッジ領域(1−2)と、をそれぞれ含み、
前記活性領域(1−1)は、複数のブレークスルーセル(15)を含み、
前記ブレークスルーセル(15)の各々は、
−前記第1の負荷端子(11)が内部まで広がっており、かつ前記半導体本体(10)と相互作用する凹部(161)を有している、前記前面側に配置された絶縁構造(16)と、
−第1の導電型のドーパントを有しているドリフト領域(100)と、
−第2の導電型のドーパントを有しており、かつ前記第1の負荷端子(11)に電気的に接続されている、アノード領域として形成された第1のドープ領域(102)と、
−前記アノード領域(102)よりも低いドーパント濃度の前記第2の導電型のドーパントを有しており、かつ前記アノード領域(102)および前記絶縁構造(16)それぞれに接触して配置された第1のバリア領域(152)と、
−前記ドリフト領域(100)よりも高いドーパント濃度の前記第1の導電型のドーパントを有しており、かつ前記アノード領域(102)および前記第1のバリア領域(152)の少なくとも一部それぞれを前記ドリフト領域(100)から離隔させる第2のバリア領域(153)と、
−前記第2の負荷端子(12)に接触して配置されたドープ接触領域(109)と、
を含み、
前記ドリフト領域(100)は、前記第2のバリア領域(153)と前記ドープ接触領域(109)との間に位置決めされ、
前記ブレークスルーセル(15)の前記第1のバリア領域(152)は、連続する半導体層を形成する、
過電圧保護パワー半導体チップ(1)。
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