JP2018098476A - 半導体装置 - Google Patents

Abstract

【課題】トレンチ内に双方向ツェナーダイオードが形成された構造において、不所望な電流の増加を抑制できる半導体装置を提供する。【解決手段】半導体装置１は、ダイオードトレンチ４６が形成された主面を有するｎ型の半導体層２を含む。ダイオードトレンチ４６の内壁には、内壁絶縁膜４７が形成されている。内壁絶縁膜４７は、側壁絶縁膜４８と、側壁絶縁膜４８の厚さよりも大きい厚さを有する底壁絶縁膜４９とを含む。ダイオードトレンチ４６内において底壁絶縁膜４９の上には、双方向ツェナーダイオードＤが形成されている。双方向ツェナーダイオードＤは、一対のｎ＋型部５２および一対のｎ＋型部５２の間に形成された少なくとも一つのｐ型部５３を有している。【選択図】図５

Description

本発明は、トレンチが形成された半導体層を含み、当該トレンチ内に双方向ツェナーダイオードが形成された構造を有する半導体装置に関する。

特許文献１には、双方向ツェナーダイオードを含む半導体装置が開示されている。半導体装置は、ｎ^＋型の半導体基板を含む。半導体基板の上には、ｎ⁻型のエピタキシャル層が形成されている。エピタキシャル層の表層部には、トレンチが形成されている。トレンチの内壁には、ゲート酸化膜が形成されている。トレンチには、ｎ^＋型領域、ｐ型領域およびｎ^＋型領域を含む双方向ツェナーダイオードが形成されている。

特開２００１−２５７３４９号公報

特許文献１に係る半導体装置は、双方向ツェナーダイオードのｐ型領域が、ゲート酸化膜を挟んでｎ⁻型のエピタキシャル層と対向する構造を有している。したがって、ｐ型領域を挟み込む一対のｎ^＋型領域の間に電圧降下が生じると、ｐ型領域においてｎ⁻型のエピタキシャル層と対向する領域に電子が引き寄せられることがある。この場合、ｐ型がｎ型に反転した反転層がｐ型領域に形成される結果、不所望な電流の増加が引き起こされる虞がある。

そこで、本発明は、トレンチ内に双方向ツェナーダイオードが形成された構造において、不所望な電流の増加を抑制できる半導体装置を提供することを一つの目的とする。

本発明の一実施形態に係る半導体装置は、ダイオードトレンチが形成された主面を有する第１導電型の半導体層と、前記ダイオードトレンチの側壁に沿って形成された側壁絶縁膜、および、前記ダイオードトレンチの底壁に沿って形成され、かつ前記側壁絶縁膜の厚さよりも大きい厚さを有する底壁絶縁膜を含む内壁絶縁膜と、前記ダイオードトレンチ内において前記底壁絶縁膜の上に形成され、かつ、一対の第１導電型部および前記一対の第１導電型部の間に形成された少なくとも一つの第２導電型部を有する双方向ツェナーダイオードとを含む。

本発明の他の実施形態に係る半導体装置は、ダイオードトレンチが形成された主面を有する第１導電型の半導体層と、前記ダイオードトレンチの内壁に沿って形成された内壁絶縁膜と、前記ダイオードトレンチ内に形成され、かつ、一対の第１導電型部および前記一対の第１導電型部の間に形成された少なくとも一つの第２導電型部を有する双方向ツェナーダイオードと、前記半導体層において前記ダイオードトレンチの底壁に沿う領域に形成された第２導電型のフローティング領域とを含む。

本発明の一実施形態に係る半導体装置では、ダイオードトレンチの底壁および双方向ツェナーダイオードの間に底壁絶縁膜が介在している。この底壁絶縁膜によって、双方向ツェナーダイオードの第２導電型部の導電型が第１導電型に反転するのを抑制する反転抑制構造が形成されている。
これにより、一対の第１導電型部の間に電圧降下が生じたとしても、第２導電型部の導電型が第１導電型に反転するのを抑制することができる。よって、不所望な電流の増加を抑制できる半導体装置を提供できる。

本発明の他の実施形態に係る半導体装置では、ダイオードトレンチの底壁および双方向ツェナーダイオードの間に内壁絶縁膜が介在している。加えて、半導体層には、内壁絶縁膜を挟んで双方向ツェナーダイオードと対向する第２導電型のフローティング領域が形成されている。これら内壁絶縁膜およびフローティング領域によって、双方向ツェナーダイオードの第２導電型部の導電型が第１導電型に反転するのを抑制する反転抑制構造が形成されている。

これにより、一対の第１導電型部の間に電圧降下が生じたとしても、第２導電型部の導電型が第１導電型に反転するのを抑制することができる。よって、不所望な電流の増加を抑制できる半導体装置を提供できる。

図１は、本発明の第１実施形態に係る半導体装置を示す平面図である。 図２は、図１のII-II線に沿う断面図である。 図３は、トレンチゲート構造の要部を示す図である。 図４は、図１の二点鎖線IVにより取り囲まれた領域の拡大図である。 図５は、図４のV-V線に沿う断面図である。 図６は、トレンチダイオード構造の要部を示す図である。 図７は、電界緩和構造の要部を示す図である。 図８Ａは、図１の半導体装置の製造方法を説明するための断面図である。 図８Ｂは、図８Ａの後の工程を示す断面図である。 図８Ｃは、図８Ｂの後の工程を示す断面図である。 図８Ｄは、図８Ｃの後の工程を示す断面図である。 図８Ｅは、図８Ｄの後の工程を示す断面図である。 図８Ｆは、図８Ｅの後の工程を示す断面図である。 図８Ｇは、図８Ｆの後の工程を示す断面図である。 図８Ｈは、図８Ｇの後の工程を示す断面図である。 図８Ｉは、図８Ｈの後の工程を示す断面図である。 図８Ｊは、図８Ｉの後の工程を示す断面図である。 図８Ｋは、図８Ｊの後の工程を示す断面図である。 図８Ｌは、図８Ｋの後の工程を示す断面図である。 図８Ｍは、図８Ｌの後の工程を示す断面図である。 図９は、双方向ツェナーダイオードの動作を説明するための図である。 図１０は、双方向ツェナーダイオードの動作を説明するための図である。 図１１は、図５に対応する部分の断面図であって、本発明の第２実施形態に係る半導体装置を示す図である。 図１２は、図５に対応する部分の断面図であって、本発明の第３実施形態に係る半導体装置を示す図である。 図１３は、図４に対応する部分の断面図であって、双方向ツェナーダイオードの変形例を示す図である。 図１４は、表面電極の変形例を示す平面図である。 図１５は、参考発明の一実施形態に係る半導体装置の模式的な平面図である。 図１６は、図１５のXVI−XVI切断線における断面を示す図である。 図１７は、ゲート絶縁膜の要部を示す図である。 図１８は、図１５の破線XVIIIで囲まれた領域の拡大図である。 図１９は、図１８のXIX−XIX切断線における断面を示す図である。 図２０は、前記半導体装置の製造方法のフローを示す図である。 図２１Ａ〜図２１Ｄは、前記ゲート絶縁膜の形成に関連する工程を説明するための断面図である。 図２２は、ゲート−ソース間のブレークダウン波形を示す図である。 図２３は、第１形態に係る双方向ツェナーダイオードのブレークダウンのメカニズムを説明するための図である。 図２４は、第２形態に係る双方向ツェナーダイオードのブレークダウンのメカニズムを説明するための図である。 図２５は、アバランシェ設計とパンチスルー設計のブレークダウン波形を比較するための図である。 図２６は、双方向ツェナーダイオードのｐ⁻型層の設計寸法に対して、ゲート−ソース間のブレークダウン電圧ＢＶｇｓｓおよび静電破壊耐量がどのように変化するかを説明するための図である。 図２７は、アクティブ領域の面積と静電破壊耐量との関係を互いに構造が異なるトランジスタごとに示す図である。

以下では、本発明の実施形態を、添付図面を参照して詳細に説明する。
＜第１実施形態＞
図１は、本発明の第１実施形態に係る半導体装置１を示す平面図である。
本実施形態に係る半導体装置１は、絶縁ゲート型電界効果トランジスタＴｒ、および、双方向ツェナーダイオードＤを一体的に含む複合型の半導体装置である。双方向ツェナーダイオードＤは、たとえば過電圧や過電流から絶縁ゲート型電界効果トランジスタＴｒを保護する保護素子として形成されている。

図１を参照して、半導体装置１は、半導体層２を含む。半導体層２は、第１主面３と、第１主面３の反対側に位置する第２主面４と、第１主面３および第２主面４を接続する側面５とを含む。半導体層２は、第１主面３の法線方向から見た平面視（以下、単に「平面視」という。）において、四角形状のチップ状に形成されている。
半導体層２には、素子形成領域６と、当該素子形成領域６の外側の領域である外側領域７とが設定されている。素子形成領域６は、絶縁ゲート型電界効果トランジスタＴｒおよび双方向ツェナーダイオードＤが形成された領域である。

素子形成領域６は、本実施形態では、平面視において、半導体層２の各辺に平行な４辺を有する平面視四角形状に設定されている。素子形成領域６は、半導体層２の周縁から当該半導体層２の内側に間隔を空けて設定されている。外側領域７は、本実施形態では、素子形成領域６を取り囲むように、半導体層２の側壁および素子形成領域６の周縁の間の領域において、無端状（平面視四角環状）に設定されている。

半導体層２の第１主面３の上には、表面電極８が形成されている。表面電極８は、たとえば銅、銅を含む合金、アルミニウムまたはアルミニウムを含む合金の少なくとも一種を含んでいてもよい。表面電極８は、たとえばアルミニウム−銅合金（Ａｌ−Ｃｕ合金）を含んでいてもよいし、アルミニウム−シリコン−銅合金（Ａｌ−Ｓｉ−Ｃｕ合金）を含んでいてもよい。

表面電極８は、ゲートパッド９、ゲートフィンガー１０およびソースパッド１１を含む。ゲートパッド９およびゲートフィンガー１０は、絶縁ゲート型電界効果トランジスタＴｒのゲート電極を形成している。ソースパッド１１は、絶縁ゲート型電界効果トランジスタＴｒのソース電極を形成している。
ゲートパッド９は、平面視において半導体層２の２つの側面５を接続する一つの角部に沿って形成されている。ゲートパッド９は、平面視四角形状に形成されている。ゲートフィンガー１０は、ゲートフィンガー１０に一体的に形成されている。ゲートフィンガー１０は、外側領域７において、素子形成領域６の周囲に沿って形成されている。ゲートフィンガー１０は、素子形成領域６を取り囲む無端状（平面視四角環状）に形成されている。

ゲートパッド９およびゲートフィンガー１０によって取り囲まれた領域内には、絶縁領域１２が形成されている。絶縁領域１２は、ゲートパッド９の内縁およびゲートフィンガー１０の内縁に沿って延びており、ゲートパッド９およびソースパッド１１を電気的に分離している。ソースパッド１１は、絶縁領域１２によって取り囲まれた領域内において、平面視Ｌ字形状に形成されている。

図２は、図１のII-II線に沿う断面図である。
図２を参照して、半導体層２は、シリコン製のｎ^＋型半導体基板２１と、ｎ^＋型半導体基板２１の主面の上に形成されたｎ⁻型エピタキシャル層２２とを含む。ｎ⁻型エピタキシャル層２２によって、半導体層２の第１主面３が形成されており、ｎ^＋型半導体基板２１によって半導体層２の第２主面４が形成されている。

ｎ^＋型半導体基板２１のｎ型不純物濃度は、たとえば１．０×１０^１９ｃｍ^−３以上１．０×１０^２０ｃｍ^−３以下である。ｎ⁻型エピタキシャル層２２のｎ型不純物濃度は、たとえば１．０×１０^１５ｃｍ^−３以上１．０×１０^１７ｃｍ^−３以下である。
半導体層２の第２主面４には、ドレイン電極２３が接続されている。これにより、ｎ^＋型半導体基板２１がｎ^＋型ドレイン領域２４として形成されており、ｎ⁻型エピタキシャル層２２がｎ⁻型ドリフトドレイン領域２５として形成されている。ドレイン電極２３の電極材料としては、表面電極８の電極材料と同一のものを適用できる。

ソースパッド１１直下の素子形成領域６には、トレンチゲート構造２７が形成されている。トレンチゲート構造２７は、絶縁ゲート型電界効果トランジスタＴｒの単位セル２６を区画している。トレンチゲート構造２７は、ゲートトレンチ２８、第１内壁絶縁膜２９、および、埋め込みゲート電極３０を含む。トレンチゲート構造２７において、第１内壁絶縁膜２９はゲート絶縁膜として形成されている。

ゲートトレンチ２８は、半導体層２の第１主面３に形成されている。ゲートトレンチ２８は、平面視ストライプ状に形成されていてもよいし、平面視格子状に形成されていてもよい。隣り合うゲートトレンチ２８の間の距離で定義される単位セル２６のセルピッチＰは、たとえば１．０μｍ以上２．０μｍ以下である。ゲートトレンチ２８は、側壁および底壁を含む内壁を有している。

第１内壁絶縁膜２９は、ゲートトレンチ２８の内壁に沿って形成されている。埋め込みゲート電極３０は、第１内壁絶縁膜２９を挟んでゲートトレンチ２８に埋設されている。第１内壁絶縁膜２９は、酸化シリコン（ＳｉＯ_２）を含んでいてもよい。埋め込みゲート電極３０は、導電性を有するポリシリコンを含んでいてもよい。
図示は省略するが、トレンチゲート構造２７は、外側領域７においてゲートフィンガー１０に電気的に接続されている。このトレンチゲート構造２７により、単位セル２６に電力が供給される。

図３は、トレンチゲート構造２７の要部を示す図である。
図３を参照して、第１内壁絶縁膜２９は、第１側壁絶縁膜３１、第１底壁絶縁膜３２、および、第１接続絶縁膜３３を一体的に含む。第１側壁絶縁膜３１は、ゲートトレンチ２８の側壁に沿って形成されている。第１底壁絶縁膜３２は、ゲートトレンチ２８の底壁に沿って形成されている。第１接続絶縁膜３３は、ゲートトレンチ２８の側壁および底壁を接続する接続部に沿って形成されている。

第１底壁絶縁膜３２の厚さｔ１は、第１側壁絶縁膜３１の厚さｔ２よりも大きい（厚さｔ２＜厚さｔ１）。第１接続絶縁膜３３の厚さｔ３は、第１側壁絶縁膜３１の厚さｔ２以下である（厚さｔ３≦厚さｔ２＜厚さｔ１）。
ゲートトレンチ２８の深さＤｇに対する第１底壁絶縁膜３２の厚さｔ１の比ｔ１／Ｄｇは、たとえば０．０８以上０．３５以下である。第１底壁絶縁膜３２の厚さｔ１に対する第１側壁絶縁膜３１の厚さｔ２の比ｔ２／ｔ１は、たとえば０．１６以上０．６以下である。

ゲートトレンチ２８の深さＤｇは、たとえば９０００Å以上１２０００Å以下（本実施形態では１００００Å程度）である。第１底壁絶縁膜３２の厚さｔ１は、たとえば１０００Å以上３０００Å以下である。第１側壁絶縁膜３１の厚さｔ２は、たとえば５００Å以上６００Å以下である。第１接続絶縁膜３３の厚さｔ３は、たとえば４００Å以上６００Å以下である。

図２を再度参照して、トレンチゲート構造２７の側方において、半導体層２の第１主面３の表層部には、ｐ型ボディ領域３４が形成されている。ｐ型ボディ領域３４は、互いに隣り合うトレンチゲート構造２７によって共有されている。ｐ型ボディ領域３４は、本実施形態では、半導体層２の第１主面３のほぼ全域に亘って形成されている。ｐ型ボディ領域３４の不純物濃度は、たとえば、１．０×１０^１５ｃｍ^−３以上１．０×１０^１７ｃｍ^−３以下である。

トレンチゲート構造２７の側方において、ｐ型ボディ領域３４の表層部には、ｎ^＋型ソース領域３５が形成されている。ｎ^＋型ソース領域３５は、半導体層２の第１主面３から露出している。ｎ^＋型ソース領域３５のｎ型不純物濃度は、ｎ⁻型エピタキシャル層２２のｎ型不純物濃度よりも高く、たとえば１．０×１０^１９ｃｍ^−３以上１．０×１０^２０ｃｍ^−３以下である。

トレンチゲート構造２７の側方において、ｐ型ボディ領域３４の表層部には、ｐ^＋型ボディコンタクト領域３６が形成されている。ｐ^＋型ボディコンタクト領域３６は、半導体層２の第１主面３からｎ^＋型ソース領域３５を貫通しており、かつ、ｐ型ボディ領域３４に接続されている。ｐ^＋型ボディコンタクト領域３６のｐ型不純物濃度は、ｐ型ボディ領域３４のｐ型不純物濃度よりも高く、たとえば１．０×１０^１６ｃｍ^−３以上１．０×１０^１７ｃｍ^−３以下である。

トレンチゲート構造２７の側方には、半導体層２の第１主面３から第２主面４に向かって、ｎ^＋型ソース領域３５、ｐ型ボディ領域３４およびｎ⁻型エピタキシャル層２２（ｎ⁻型ドリフトドレイン領域２５）が順に形成されている。
埋め込みゲート電極３０は、第１側壁絶縁膜３１を挟んで、ｎ^＋型ソース領域３５、ｐ型ボディ領域３４およびｎ⁻型エピタキシャル層２２と対向している。ｐ型ボディ領域３４において、ｎ^＋型ソース領域３５およびｎ⁻型エピタキシャル層２２の間の領域が、絶縁ゲート型電界効果トランジスタＴｒのチャネルである。

半導体層２の第１主面３の上には、トレンチゲート構造２７を被覆する絶縁層４０が形成されている。絶縁層４０は、複数の絶縁膜が積層された積層構造を有していてもよいし、１つの絶縁膜だけを含む単層構造を有していてもよい。絶縁層４０は、たとえば酸化シリコン（ＳｉＯ_２）または窒化シリコン（ＳｉＮ）を含んでいてもよい。
絶縁層４０には、ソースコンタクト孔４１が形成されている。ソースコンタクト孔４１は、ｎ^＋型ソース領域３５およびｐ型ボディ領域３４を、絶縁層４０から露出させている。

前述のソースパッド１１は、絶縁層４０の上に形成されている。ソースパッド１１は、絶縁層４０の上からソースコンタクト孔４１に入り込んでいる。ソースパッド１１は、ソースコンタクト孔４１においてｎ^＋型ソース領域３５およびｐ^＋型ボディコンタクト領域３６に接続されている。
図４は、図１の二点鎖線IVにより取り囲まれた領域の拡大図である。図５は、図４のV-V線に沿う断面図である。図４では、説明の便宜上、ゲートパッド９およびソースパッド１１を破線で示し、半導体層２の第１主面３のレイアウトを実線で示している。

図４および図５を参照して、ゲートパッド９直下の素子形成領域６には、トレンチダイオード構造４５が形成されている。トレンチダイオード構造４５は、ダイオードトレンチ４６、第２内壁絶縁膜４７、および、双方向ツェナーダイオードＤを含む。
ダイオードトレンチ４６は、半導体層２の主面に形成されている。ダイオードトレンチ４６は、ゲートパッド９直下の領域から、ソースパッド１１直下の領域に引き出されている。ダイオードトレンチ４６は、本実施形態では、平面視矩形状に形成されている。

ダイオードトレンチ４６は、ゲートトレンチ２８の深さＤｇとほぼ等しい深さＤｄを有している。したがって、ダイオードトレンチ４６の深さＤｄは、たとえば９０００Å以上１２０００Å以下（本実施形態では１００００Å程度）である。
ダイオードトレンチ４６は、ゲートパッド９直下の領域に位置する一端部と、ソースパッド１１直下の領域に位置する他端部とを有している。ダイオードトレンチ４６は、側壁および底壁を含む内壁を有している。

第２内壁絶縁膜４７は、ダイオードトレンチ４６の内壁に沿って形成されている。双方向ツェナーダイオードＤは、第２内壁絶縁膜４７を挟んでダイオードトレンチ４６に埋設されている。
図６は、トレンチダイオード構造４５の要部を示す図である。
図６を参照して、第２内壁絶縁膜４７は、第１内壁絶縁膜２９とほぼ等しい構造を有している。より具体的には、第２内壁絶縁膜４７は、第２側壁絶縁膜４８、第２底壁絶縁膜４９、および、第２接続絶縁膜５０を一体的に含む。第２側壁絶縁膜４８は、ダイオードトレンチ４６の側壁に沿って形成されている。第２底壁絶縁膜４９は、ダイオードトレンチ４６の底壁に沿って形成されている。第２接続絶縁膜５０は、ダイオードトレンチ４６の側壁および底壁を接続する接続部に沿って形成されている。

第２底壁絶縁膜４９の厚さｔ４は、第２側壁絶縁膜４８の厚さｔ５よりも大きい（厚さｔ５＜厚さｔ４）。第２接続絶縁膜５０の厚さｔ６は、第２側壁絶縁膜４８の厚さｔ５以下である（厚さｔ６≦厚さｔ５＜厚さｔ４）。
ダイオードトレンチ４６の深さＤｄに対する第２底壁絶縁膜４９の厚さｔ４の比ｔ４／Ｄｄは、たとえば０．０８以上０．３５以下である。第２底壁絶縁膜４９の厚さｔ４に対する第２側壁絶縁膜４８の厚さｔ５の比ｔ５／ｔ４は、たとえば０．１６以上０．６以下である。

第２底壁絶縁膜４９の厚さｔ４は、本実施形態では、第１底壁絶縁膜３２の厚さｔ１とほぼ等しい（厚さｔ４＝厚さｔ１、または、厚さｔ４≒厚さｔ１）。第２側壁絶縁膜４８の厚さｔ５は、本実施形態では、第１側壁絶縁膜３１の厚さｔ２とほぼ等しい（厚さｔ５＝厚さｔ２、または、厚さｔ５≒厚さｔ２）。第２接続絶縁膜５０の厚さｔ６は、本実施形態では、第１接続絶縁膜３３の厚さｔ３とほぼ等しい（厚さｔ６＝厚さｔ３、または、厚さｔ６≒厚さｔ３）。

図４および図５を再度参照して、双方向ツェナーダイオードＤは、ダイオードトレンチ４６内において第２底壁絶縁膜４９の上に形成されている。双方向ツェナーダイオードＤは、本実施形態では、ダイオードトレンチ４６に沿って延びる平面視矩形状に形成されている。双方向ツェナーダイオードＤは、ゲートパッド９直下の領域に位置する一端部と、ソースパッド１１直下の領域に位置する他端部とを有している。

双方向ツェナーダイオードＤは、ダイオードトレンチ４６の開口に臨む平坦な上面５１を有している。双方向ツェナーダイオードＤの上面５１は、ダイオードトレンチ４６の底壁に対してほぼ平行に形成されている。
半導体層２の第１主面３の法線方向に関して、半導体層２の第１主面３およびダイオードトレンチ４６の底壁の間の距離は、双方向ツェナーダイオードＤの上面５１およびダイオードトレンチ４６の底壁の間の距離とほぼ等しい。したがって、双方向ツェナーダイオードＤの上面５１は、半導体層２の第１主面３と同一の平面上に形成されている。

双方向ツェナーダイオードＤは、ダイオードトレンチ４６の側壁から間隔を空けて形成されている。双方向ツェナーダイオードＤの側壁は、ダイオードトレンチ４６の側壁によって取り囲まれた領域内に形成されている。双方向ツェナーダイオードＤの側壁およびダイオードトレンチ４６の側壁の間の距離は、双方向ツェナーダイオードＤの厚さよりも大きい。

双方向ツェナーダイオードＤは、ｎ^＋型部５２（第１導電型部）およびｐ型部５３（第２導電型部）を含み、ｎ^＋型部５２およびｐ型部５３が交互に繰り返された構造を有している。ｎ^＋型部５２は、双方向ツェナーダイオードＤの一端部および他端部にそれぞれ形成されている。双方向ツェナーダイオードＤの両端部に形成された一対のｎ^＋型部５２の間の領域に、ｎ^＋型部５２およびｐ型部５３が交互に繰り返し形成されている。

ｎ^＋型部５２およびｐ型部５３は、本実施形態では、平面視において、ダイオードトレンチ４６が延びる方向に交差する交差方向に沿って延びる帯状に形成されている。これにより、ｎ^＋型部５２およびｐ型部５３は、交差方向に沿って延びるストライプ状に形成されている。交差方向は、ダイオードトレンチ４６が延びる方向に直交する直交方向であってもよい。

ｎ^＋型部５２およびｐ型部５３の間の領域には、ｐｎ接合部が形成されている。このｐｎ接合部により、ｎ^＋型部５２をカソードとし、ｐ型部５３をアノードとするツェナーダイオードＤＺ１，ＤＺ２が形成されている。
双方向ツェナーダイオードＤは、複数（本実施形態では４つ）の双方向ツェナーダイオード要素ＤＥを含む。双方向ツェナーダイオード要素ＤＥは、アノード（ｐ型部５３）を介して互いに電気的に接続された一対のツェナーダイオードＤＺ１，ＤＺ２を含む。

互いに隣り合う双方向ツェナーダイオード要素ＤＥは、カソード（ｎ^＋型部５２）を介して電気的に接続されている。本実施形態では、このような複数の双方向ツェナーダイオード要素ＤＥによって一つの双方向ツェナーダイオードＤが形成されている。
双方向ツェナーダイオードＤは、双方向ツェナーダイオード要素ＤＥを一つだけ含む構造を有していてもよい。したがって、双方向ツェナーダイオードＤは、一対のｎ^＋型部５２および一対のｎ^＋型部５２の間に形成された少なくとも一つのｐ型部５３を有していてもよい。

双方向ツェナーダイオードＤは、本実施形態では、ポリシリコン体５４を含む。ｎ^＋型部５２は、本実施形態では、ポリシリコン体５４にｎ型不純物を選択的に注入して形成したｎ^＋型不純物領域を含む。ｐ型部５３は、本実施形態では、ポリシリコン体５４にｐ型不純物を選択的に注入して形成したｐ型不純物領域を含む。
ｎ^＋型部５２は、ｎ^＋型ソース領域３５のｎ型不純物濃度とほぼ等しいｎ型不純物濃度を有していてもよい。ｐ型部５３は、ｐ型ボディ領域３４のｐ型不純物濃度とほぼ等しいｐ型不純物濃度を有していてもよい。

図５を参照して、半導体層２においてダイオードトレンチ４６の底壁に沿う領域には、ｐ型フローティング領域５５が形成されている。ｐ型フローティング領域５５は、ダイオードトレンチ４６の底壁に加えて、ダイオードトレンチ４６の側壁の一部に沿って形成されている。ｐ型フローティング領域５５は、ダイオードトレンチ４６の側壁および底壁を接続する角部も被覆している。ｐ型フローティング領域５５のｐ型不純物濃度は、たとえば１．０×１０^１５ｃｍ^−３以上１．０×１０^１７ｃｍ^−３以下である。

本実施形態では、ダイオードトレンチ４６の底壁および双方向ツェナーダイオードＤの間に第２底壁絶縁膜４９が介在している。加えて、半導体層２には、第２底壁絶縁膜４９を挟んで双方向ツェナーダイオードＤと対向するｐ型フローティング領域５５が形成されている。これら第２底壁絶縁膜４９およびｐ型フローティング領域５５によって、双方向ツェナーダイオードＤのｐ型部５３の導電型がｎ型に反転するのを抑制する反転抑制構造５６が形成されている。

図５を参照して、双方向ツェナーダイオードＤの側壁には、絶縁性の側壁保護膜５７が形成されている。側壁保護膜５７は、双方向ツェナーダイオードＤの側壁およびダイオードトレンチ４６の側壁の間の領域を埋めている。側壁保護膜５７によって、双方向ツェナーダイオードＤが側壁側から保護されている。また、側壁保護膜５７によって、半導体層２の第１主面３に平行な横方向に関して、双方向ツェナーダイオードＤおよび半導体層２の間の絶縁性が高められている。

図４および図５を参照して、素子形成領域６において、ダイオードトレンチ４６の周縁に沿う周囲領域には、当該周囲領域の電界を緩和する電界緩和構造６１が形成されている。本実施形態では、電界緩和構造６１は、ダイオードトレンチ４６から離れる方向に間隔を空けてこの順に形成された複数（本実施形態では４個）の電界緩和構造６１Ａ，６１Ｂ，６１Ｃ，６１Ｄを含む。

電界緩和構造６１Ａ，６１Ｂ，６１Ｃ，６１Ｄは、ダイオードトレンチ４６を取り囲むように形成されている。電界緩和構造６１Ａ，６１Ｂ，６１Ｃ，６１Ｄは、電界緩和トレンチ６２、第３内壁絶縁膜６３、埋め込み導電体６４、および、ｐ型フローティング領域６５を、それぞれ含む。
電界緩和トレンチ６２は、半導体層２の第１主面３に形成されている。電界緩和トレンチ６２は、本実施形態では、ダイオードトレンチ４６の周囲を取り囲む平面視無端状（平面視四角環状）に形成されている。

電界緩和トレンチ６２は、ゲートトレンチ２８の深さＤｇおよびダイオードトレンチ４６の深さとほぼ等しい深さＤｄを有している。したがって、電界緩和トレンチ６２の深さＤｅは、たとえば９０００Å以上１２０００Å以下（本実施形態では１００００Å程度）である。電界緩和トレンチ６２は、側壁および底壁を含む内壁を有している。
第３内壁絶縁膜６３は、電界緩和トレンチ６２の内壁に沿って形成されている。埋め込み導電体６４は、第３内壁絶縁膜６３を挟んで電界緩和トレンチ６２に埋設されている。第３内壁絶縁膜６３は、酸化シリコンを含んでいてもよい。埋め込み導電体６４は、導電性を有するポリシリコンを含んでいてもよい。

図７は、電界緩和構造６１の要部を示す図である。
第３内壁絶縁膜６３は、第１内壁絶縁膜２９および第２内壁絶縁膜４７とほぼ等しい構造を有している。より具体的には、第３内壁絶縁膜６３は、第３側壁絶縁膜６６、第３底壁絶縁膜６７および第３接続絶縁膜６８を一体的に含む。
第３側壁絶縁膜６６は、電界緩和トレンチ６２の側壁に沿って形成されている。第３底壁絶縁膜６７は、電界緩和トレンチ６２の底壁に沿って形成されている。第３接続絶縁膜６８は、電界緩和トレンチ６２の側壁および底壁を接続する接続部に沿って形成されている。

第３底壁絶縁膜６７の厚さｔ７は、第３側壁絶縁膜６６の厚さｔ８よりも大きい（厚さｔ７＜厚さｔ８）。第３接続絶縁膜６８の厚さｔ９は、第３側壁絶縁膜６６の厚さｔ８以下である（厚さｔ９≦厚さｔ８＜厚さｔ７）。
電界緩和トレンチ６２の深さＤｅに対する第３底壁絶縁膜６７の厚さｔ７の比ｔ７／Ｄｅは、たとえば０．０８以上０．３５以下である。第３底壁絶縁膜６７の厚さｔ７に対する第３側壁絶縁膜６６の厚さｔ８の比ｔ８／ｔ７は、たとえば０．１６以上０．６以下である。

第３底壁絶縁膜６７の厚さｔ７は、本実施形態では、第２底壁絶縁膜４９の厚さｔ４とほぼ等しい（厚さｔ７＝厚さｔ４、または、厚さｔ７≒厚さｔ４）。第３側壁絶縁膜６６の厚さｔ８は、本実施形態では、第２側壁絶縁膜４８の厚さｔ５とほぼ等しい（厚さｔ８＝厚さｔ５、または、厚さｔ８≒厚さｔ５）。第３接続絶縁膜６８の厚さｔ９は、本実施形態では、第２接続絶縁膜５０の厚さｔ６とほぼ等しい（厚さｔ９＝厚さｔ６、または、厚さｔ９≒厚さｔ６）。

図５を再度参照して、ｐ型フローティング領域６５は、半導体層２において電界緩和トレンチ６２の底壁に沿う領域に形成されている。ｐ型フローティング領域６５は、電界緩和トレンチ６２の底壁に加えて、電界緩和トレンチ６２の側壁の一部に沿って形成されている。したがって、ｐ型フローティング領域６５は、電界緩和トレンチ６２の側壁および底壁を接続する角部も被覆している。

ｐ型フローティング領域６５は、ダイオードトレンチ４６側のｐ型フローティング領域５５のｐ型不純物濃度とほぼ等しいp型不純物濃度を有していてもよい。また、ｐ型フローティング領域６５は、ｐ型フローティング領域５５の深さとほぼ等しい深さで形成されていてもよい。ｐ型フローティング領域６５により、電界緩和トレンチ６２の底部、とりわけ電界緩和トレンチ６２の角部の電界を緩和できる。

電界緩和構造６１の個数および形状は、緩和すべき電界に応じて適宜変更可能である。したがって、電界緩和構造６１が一つだけ形成された構造が採用されてもよいし、８個以上の電界緩和構造６１が形成された構造が採用されてもよい。また、ダイオードトレンチ４６の周縁を取り囲むように、ドット状またはライン状の断続的な電界緩和構造６１が形成されていてもよい。

トレンチダイオード構造４５および電界緩和構造６１は、前述の絶縁層４０によって被覆されている。トレンチダイオード構造４５に形成された側壁保護膜５７は、この絶縁層４０の一部によって形成されていてもよい。絶縁層４０には、第１コンタクト孔７１および第２コンタクト孔７２が形成されている。
第１コンタクト孔７１は、ゲートパッド９直下に位置する双方向ツェナーダイオードＤの一端部（ｎ^＋型部５２）を露出させている。第１コンタクト孔７１の底部は、双方向ツェナーダイオードＤの一端部内に位置していてもよい。

第２コンタクト孔７２は、ソースパッド１１直下に位置する双方向ツェナーダイオードＤの他端部（ｎ^＋型部５２）を露出させている。第２コンタクト孔７２の底部は、双方向ツェナーダイオードＤの他端部内に位置していてもよい。
第１コンタクト孔７１には、第１コンタクトプラグ７３が埋め込まれている。第１コンタクトプラグ７３は、ゲートパッド９および双方向ツェナーダイオードＤの一端部（ｎ^＋型部５２）に電気的に接続されている。第１コンタクトプラグ７３は、タングステン（Ｗ）を含んでいてもよい。

第２コンタクト孔７２には、第２コンタクトプラグ７４が埋め込まれている。第２コンタクトプラグ７４は、ソースパッド１１および双方向ツェナーダイオードＤの他端部（ｐ型部５３）に電気的に接続されている。第２コンタクトプラグ７４は、タングステン（Ｗ）を含んでいてもよい。
次に、半導体装置１の製造方法の一例について説明する。図８Ａ〜図８Ｍは、図１の半導体装置１の製造方法を説明するための断面図である。図８Ａ〜図８Ｍは、前述の図５に対応する部分の断面図である。図８Ａ〜図８Ｍでは、主にトレンチダイオード構造４５およびその周囲の構造に重点を置いて説明する。

まず、図８Ａを参照して、ｎ^＋型半導体基板２１が準備される。次に、ｎ型不純物が導入されながら、半導体基板２１の主面からシリコンがエピタキシャル成長される。これにより、ｎ^＋型半導体基板２１の主面の上にｎ⁻型エピタキシャル層２２が形成される。ｎ^＋型半導体基板２１およびｎ⁻型エピタキシャル層２２を含む積層構造により、半導体層２が形成される。半導体層２は、第１主面３および第２主面４を有している。

次に、図８Ｂを参照して、半導体層２の第１主面３にマスク８１が形成される。マスク８１は、半導体層２の第１主面３を選択的に酸化して形成したシリコン酸化膜であってもよい。マスク８１は、ゲートトレンチ２８、ダイオードトレンチ４６および電界緩和トレンチ６２を形成すべき領域を露出させる開口８２を選択的に有している。
次に、マスク８１を介するエッチングにより、半導体層２の不要な部分が選択的に除去される。これにより、半導体層２の第１主面３に、ゲートトレンチ２８、ダイオードトレンチ４６および電界緩和トレンチ６２が形成される。

次に、図８Ｃを参照して、ダイオードトレンチ４６および電界緩和トレンチ６２の底部から露出する半導体層２に対してｐ型不純物が導入される。ｐ型不純物は、たとえば図示しないイオン注入マスクを介して、半導体層２に注入される。これにより、ダイオードトレンチ４６の底部に沿うｐ型フローティング領域５５が形成され、電界緩和トレンチ６２の底部に沿うｐ型フローティング領域６５が形成される。

次に、図８Ｄを参照して、たとえばＣＶＤ（Chemical Vapor Deposition：化学気相成長）法によって、絶縁材料層８３が形成される。絶縁材料層８３は、ゲートトレンチ２８、ダイオードトレンチ４６および電界緩和トレンチ６２を埋めて、半導体層２の第１主面３のほぼ全域を被覆するように形成される。
次に、図８Ｅを参照して、エッチバックにより、ゲートトレンチ２８、ダイオードトレンチ４６および電界緩和トレンチ６２の深さ方向途中部まで、絶縁材料層８３の不要な部分が除去される。これにより、第１底壁絶縁膜３２、第２底壁絶縁膜４９および第３底壁絶縁膜６７が形成される。

次に、図８Ｆを参照して、たとえば熱酸化法またはウェット酸化法によって、ゲートトレンチ２８の側壁、ダイオードトレンチ４６の側壁および電界緩和トレンチ６２の側壁から露出する半導体層２が酸化される。これにより、第１側壁絶縁膜３１、第２側壁絶縁膜４８および第３側壁絶縁膜６６が形成される。また、これにより、第１接続絶縁膜３３、第２接続絶縁膜５０および第３接続絶縁膜６８が形成される。

次に、図８Ｇを参照して、たとえばＣＶＤ法によって、ポリシリコン層８４が形成される。ポリシリコン層８４は、ゲートトレンチ２８、ダイオードトレンチ４６および電界緩和トレンチ６２を埋めて、半導体層２の第１主面３のほぼ全域を被覆するように形成される。
次に、ポリシリコン層８４においてダイオードトレンチ４６内に位置する平坦領域８５を選択的に被覆するマスク８６が形成される。ダイオードトレンチ４６内に形成されたポリシリコン層８４と、半導体層２の第１主面３の上に形成されたポリシリコン層８４との間には、段部８７が形成されている。平坦領域８５とは、ダイオードトレンチ４６内に位置するポリシリコン層８４において、段部８７によって取り囲まれた平坦な領域のことをいう。

次に、図８Ｈを参照して、マスク８６を介するエッチバックにより、ポリシリコン層８４の不要な部分が除去される。これにより、第１底壁絶縁膜３２内に埋め込みゲート電極３０が形成される。また、ダイオードトレンチ４６内に双方向ツェナーダイオードＤの基になるポリシリコン体５４が形成される。また、電界緩和トレンチ６２内に、埋め込み導電体６４が形成される。

この工程では、ダイオードトレンチ４６の開口に臨む平坦な上面５１を有するポリシリコン体５４が形成される。半導体層２の第１主面３の法線方向に関して、半導体層２の第１主面３およびダイオードトレンチ４６の底壁の間の距離は、ポリシリコン体５４の上面５１およびダイオードトレンチ４６の底壁の間の距離とほぼ等しい。したがって、ポリシリコン体５４の上面５１は、半導体層２の第１主面３とほぼ同一の平面上に形成される。

また、この工程では、ポリシリコン体５４は、ダイオードトレンチ４６の側壁から間隔を空けてダイオードトレンチ４６内に形成される。ポリシリコン体５４の側壁は、ダイオードトレンチ４６の側壁によって取り囲まれた領域内に形成される。ポリシリコン体５４の側壁およびダイオードトレンチ４６の側壁の間の距離は、ポリシリコン体５４の厚さよりも大きく形成される。

これにより、半導体層２の第１主面３に形成されたポリシリコン層８４と、ダイオードトレンチ４６内に形成されたポリシリコン層８４との間に存在する段部８７を除去することができる。よって、前記段部８７が、ポリシリコン体５４の一部として残存することを抑制できるから、平坦な上面５１を有する双方向ツェナーダイオードＤを形成することができる。

次に、図８Ｉを参照して、半導体層２の第１主面３の上に、フォトマスク８８が形成される。フォトマスク８８は、ネガ型であってもよいし、ポジ型であってもよい。ここでは、ネガ型のフォトマスク８８を例にとって説明する。
次に、露光および現像により、ｐ型ボディ領域３４を形成すべき領域を露出させる開口８９、および、ポリシリコン体５４のｐ型部５３を形成すべき領域を露出させる開口９０が、フォトマスク８８に選択的に形成される。

次に、フォトマスク８８を介して、半導体層２の第１主面３の表層部、および、ポリシリコン体５４の全域にｐ型不純物が注入される。半導体層２の第１主面３の表層部に注入されたｐ型不純物は、ｐ型ボディ領域３４となる。ポリシリコン体５４に注入されたｐ型不純物は、後述の工程を経てｐ型部５３となる。ｐ型不純物が注入された後、フォトマスク８８は除去される。

ここで、フォトマスク８８において、ポリシリコン体５４の上面５１を被覆する部分と、半導体層２の第１主面３を被覆する部分との間に比較的大きい段差が存在している場合について考える。
このフォトマスク８８を露光する場合には、ポリシリコン体５４の上面５１を被覆する部分、および、半導体層２の第１主面３を被覆する部分に対して、それぞれ異なるフォーカスマージンを設定しなければならない。そのため、ポリシリコン体５４の上面５１を被覆する部分に対する露光と、半導体層２の第１主面３を被覆する部分に対する露光とを同一の工程で行うことは、およそ現実的ではなくなる。

フォーカスマージンとは、露光時において、フォトマスクに対する光の焦点が最適な焦点位置から上方または下方にずれた際に、当該フォトマスクが実用可能な状態で維持できる深度領域の幅のことである。
これに対して、本実施形態では、ポリシリコン体５４の上面５１が、半導体層２の第１主面３とほぼ同一の平面上に形成されている。したがって、フォトマスク８８において、ポリシリコン体５４の上面５１を被覆する部分と、半導体層２の第１主面３を被覆する部分との間に段差が形成されるのを抑制できる。しかも、ポリシリコン体５４の上面５１は平坦に形成されているので、当該ポリシリコン体５４の上面５１の上においてフォトマスク８８に段差が形成されることも抑制できる。

よって、フォトマスク８８を露光する場合には、ポリシリコン体５４の上面５１を被覆する部分、および、半導体層２の第１主面３を被覆する部分に対して、それぞれ等しいフォーカスマージンを設定することができる。
これにより、ｐ型ボディ領域３４の形成工程およびポリシリコン体５４のｐ型部５３の形成工程を共通化することができる。また、これと同時に、ダイオードトレンチ４６内に形成されたポリシリコン体５４に対するｐ型部５３の形成工程の簡素化を図ることができる。

次に、図８Ｊを参照して、半導体層２の第１主面３の上に、別のフォトマスク９１が形成される。フォトマスク９１は、ネガ型であってもよいし、ポジ型であってもよい。ここでは、ネガ型のフォトマスク９１を例にとって説明する。
次に、露光および現像により、ｎ^＋型ソース領域３５を形成すべき領域を露出させる開口（図示せず）、および、ポリシリコン体５４のｐ型部５３を形成すべき領域を露出させる開口９２が、フォトマスク９１に選択的に形成される。

次に、フォトマスク９１を介して、半導体層２の第１主面３の表層部、および、ポリシリコン体５４にｎ型不純物が注入される。半導体層２の第１主面３の表層部に注入されたｎ型不純物は、ｎ^＋型ソース領域３５となる。ポリシリコン体５４に注入されたｎ型不純物は、ｎ^＋型部５２となる。
この工程により、ｎ^＋型部５２およびｐ型部５３を含み、ｎ^＋型部５２およびｐ型部５３が交互に繰り返された構造の双方向ツェナーダイオードＤが、ダイオードトレンチ４６内に形成される。ｎ型不純物が注入された後、フォトマスク９１は除去される。

この工程では、フォトマスク９１において、ポリシリコン体５４の上面５１を被覆する部分と、半導体層２の第１主面３を被覆する部分との間に段差が形成されるのを抑制できる。しかも、ポリシリコン体５４の上面５１は平坦に形成されているので、当該ポリシリコン体５４の上面５１の上においてフォトマスク９１に段差が形成されることも抑制できる。

よって、フォトマスク９１を露光する場合には、ポリシリコン体５４の上面５１を被覆する部分、および、半導体層２の第１主面３を被覆する部分に対して、それぞれ等しいフォーカスマージンを設定することができる。
これにより、ｎ^＋型ソース領域３５の形成工程およびポリシリコン体５４のｎ^＋型部５２の形成工程を共通化することができる。また、これと同時に、ダイオードトレンチ４６内に形成されたポリシリコン体５４に対するｎ^＋型部５２の形成工程の簡素化を図ることができる。

次に、図８Ｋを参照して、たとえばＣＶＤ法によって、絶縁層４０が形成される。絶縁層４０は、ポリシリコン体５４の側壁およびダイオードトレンチ４６の側壁の間の領域を埋めて、半導体層２の第１主面３のほぼ全域を被覆するように形成される。絶縁層４０のうち、ポリシリコン体５４の側壁およびダイオードトレンチ４６の側壁の間の領域を埋めた部分が、ポリシリコン体５４の側壁を保護する側壁保護膜５７となる。

次に、図８Ｌを参照して、絶縁層４０の上に、マスク９３が形成される。マスク９３は、第１コンタクト孔７１および第２コンタクト孔７２を形成すべき領域を選択的に露出させる開口９４を有している。
次に、マスク９３を介するエッチングにより、絶縁層４０の不要な部分が除去される。これにより、ポリシリコン体５４の一端部を露出させる第１コンタクト孔７１と、ポリシリコン体５４の他端部を露出させる第２コンタクト孔７２とが、絶縁層４０に形成される。第１コンタクト孔７１および第２コンタクト孔７２が形成された後、マスク９３は除去される。

次に、図８Ｍを参照して、たとえばＣＶＤ法およびエッチバックにより、タングステンが第１コンタクト孔７１および第２コンタクト孔７２に埋め込まれる。これにより、第１コンタクト孔７１内に第１コンタクトプラグ７３が形成される。また、これにより、第２コンタクト孔７２に第２コンタクトプラグ７４が形成される。
次に、たとえばスパッタ法により、絶縁層４０の上に電極材料（たとえばアルミニウム）が堆積されて、電極材料層が形成される。次に、たとえばマスク（図示せず）を介するエッチングによって、電極材料層の不要な部分が除去される。これにより、ゲートパッド９、ゲートフィンガー１０およびソースパッド１１を含む表面電極８が形成される。その後、たとえばスパッタ法により、半導体層２の第２主面４にドレイン電極２３が形成される。以上の工程を経て、半導体装置１が得られる。

次に、双方向ツェナーダイオードＤの動作について説明する。ここでは、ｐ型部５３の幅Ｗｐを調整した二つの双方向ツェナーダイオードＤを用意し、それぞれの動作を調べた。
図９および図１０は、それぞれ、双方向ツェナーダイオードＤの動作を説明するための図である。図９および図１０は、それぞれ、アバランシェ降伏によって双方向ツェナーダイオードＤをブレークダウンさせた際の動作を示している。

図９の双方向ツェナーダイオードＤでは、ｐ型部５３の幅Ｗｐが、ｎ^＋型部５２およびｐ型部５３の間に形成されたｐｎ接合部から拡がる空乏層の幅Ｗｄよりも大きい値（幅Ｗｐ＞幅Ｗｄ）に設定されている。空乏層の幅Ｗｄとは、ゲートパッド９およびソースパッド１１間にブレークダウン電圧が印加された際に、ｐｎ接合部から拡がる空乏層の幅である。

図９を参照して、ゲートパッド９およびソースパッド１１間にブレークダウン電圧が印加されると、アバランシェ降伏によって双方向ツェナーダイオードＤが導通する。そして、ノイズ成分を含むゲート電流が、双方向ツェナーダイオードＤを介して、ゲートパッド９およびソースパッド１１間に流れる。
ｐ型部５３の幅Ｗｐは、空乏層の幅Ｗｄよりも大きい値（幅Ｗｐ＞幅Ｗｄ）に設定されている。したがって、ブレークダウン状態において、各ｐ型部５３は、空乏層で満たされず、ｐ型部５３の一部が一定の幅で残ることになる。

ｐ型部５３の残存部は、直列抵抗となるため、ゲート電流をグランド電位（ゲートパッド９）に逃がす際の妨げとなる。その結果、ゲート絶縁膜の破壊などの不都合が生じる。
一方、図１０の双方向ツェナーダイオードＤでは、ｐ型部５３の幅Ｗｐが、ｎ^＋型部５２およびｐ型部５３の間に形成されたｐｎ接合部から拡がる空乏層の幅Ｗｄ以下の値（幅Ｗｐ≦幅Ｗｄ）に設定されている。

したがって、ゲートパッド９およびソースパッド１１間にブレークダウン電圧を印加した際に、各ｐ型部５３の領域を空乏層で満たすことができる。これにより、パンチスルーによってソース側のｎ^＋型部５２およびゲート側のｎ^＋型部５２を導通させることができ、かつ、ｐ型部５３で形成される直列抵抗を低減することができる。
本実施形態では、双方向ツェナーダイオードＤの直下に第２底壁絶縁膜４９およびフローティング領域を含む反転抑制構造５６が形成されている（図５参照）。この反転抑制構造５６によって、双方向ツェナーダイオードＤのｐ型部５３の導電型がｎ型に反転するのが抑制されている。したがって、ゲートパッド９およびソースパッド１１間に不所望な電流経路が形成されるのを抑制できる。よって、双方向ツェナーダイオードＤによるオンオフ動作の安定性を高めることができる。

これにより、ゲート電流をグランド電位（ゲートパッド９）に良好に逃がすことができる。よって、ゲート絶縁膜の破壊などの不都合を抑制し、静電気破壊に対する耐量やアバランシェ耐量を向上させることができる。アバランシェ耐量とは、アバランシェ降伏した状態で、双方向ツェナーダイオードＤが破壊しない耐量のことである。
以上、本実施形態に係る半導体装置１では、ダイオードトレンチ４６の底壁および双方向ツェナーダイオードＤの間に第２底壁絶縁膜４９が介在している。この第２底壁絶縁膜４９の厚さｔ４は、第２側壁絶縁膜４８の厚さｔ５よりも大きい。

加えて、半導体層２には、第２底壁絶縁膜４９を挟んで双方向ツェナーダイオードＤと対向するｐ型フローティング領域５５が形成されている。これら第２底壁絶縁膜４９およびフローティング領域によって、双方向ツェナーダイオードＤのｐ型部５３の導電型がｎ型に反転するのを抑制する反転抑制構造５６が形成されている。
これにより、一対のｎ^＋型部５２の間に電圧降下が生じたとしても、ｐ型部５３の導電型がｎ型に反転するのを抑制することができる。したがって、双方向ツェナーダイオードＤにおいて、漏れ電流などの不所望な電流の増加を抑制することができる。よって、双方向ツェナーダイオードＤのオンオフ動作の安定性を高めることができるから、当該オンオフ動作の安定性を、静電気破壊に対する耐量の向上やアバランシェ耐量の向上に貢献させることができる。

また、本実施形態に係る半導体装置１では、双方向ツェナーダイオードＤが、ダイオードトレンチ４６の開口に臨む上面５１を有しており、当該双方向ツェナーダイオードＤの上面５１が、半導体層２の第１主面３と同一の平面上に形成されている。
これにより、ｐ型ボディ領域３４およびｐ型部５３を形成する工程の際に使用するフォトマスク８８において、ポリシリコン体５４の上面５１を被覆する部分と、半導体層２の第１主面３を被覆する部分との間に段差が形成されるのを抑制できる（図８Ｉ参照）。

しかも、ポリシリコン体５４の上面５１は、ダイオードトレンチ４６の底壁上において、平坦に形成されている。これにより、ポリシリコン体５４の上面５１の上においてフォトマスク８８に段差が形成されることも抑制できる。
よって、フォトマスク８８を露光する場合には、ポリシリコン体５４の上面５１を被覆する部分、および、半導体層２の第１主面３を被覆する部分に対して、それぞれ等しいフォーカスマージンを設定することができる。これにより、ｐ型ボディ領域３４の形成工程およびポリシリコン体５４のｐ型部５３の形成工程を共通化することができる。また、これと同時に、ダイオードトレンチ４６内に形成されたポリシリコン体５４に対するｐ型部５３の形成工程の簡素化を図ることができる。

また、ｎ^＋型ソース領域３５およびｎ^＋型部５２を形成する工程の際に使用するフォトマスク９１において、ポリシリコン体５４の上面５１を被覆する部分と、半導体層２の第１主面３を被覆する部分との間に段差が形成されるのを抑制できる（図８Ｊ参照）。
しかも、ポリシリコン体５４の上面５１は、ダイオードトレンチ４６の底壁上において、平坦に形成されている。これにより、ポリシリコン体５４の上面５１の上においてフォトマスク９１に段差が形成されることも抑制できる。

よって、フォトマスク９１を露光する場合には、ポリシリコン体５４の上面５１を被覆する部分、および、半導体層２の第１主面３を被覆する部分に対して、それぞれ等しいフォーカスマージンを設定することができる。これにより、ｎ^＋型ソース領域３５の形成工程およびポリシリコン体５４のｎ^＋型部５２の形成工程を共通化することができる。また、これと同時に、ダイオードトレンチ４６内に形成されたポリシリコン体５４に対するｎ^＋型部５２の形成工程の簡素化を図ることができる。

また、本実施形態に係る半導体装置１では、双方向ツェナーダイオードＤは、ダイオードトレンチ４６の側壁から間隔を空けてダイオードトレンチ４６内に形成されている。そして、双方向ツェナーダイオードＤの側壁およびダイオードトレンチ４６の側壁の間の距離は、双方向ツェナーダイオードＤの厚さよりも大きい。
この構成によれば、前述の図８Ｇ〜図８Ｈの工程において、半導体層２の第１主面３に形成されたポリシリコン層８４と、ダイオードトレンチ４６内に形成されたポリシリコン層８４との間に存在する段部８７を除去することができる。これにより、前記段部８７が、ポリシリコン体５４として残存することを抑制できるから、平坦な上面５１を有する双方向ツェナーダイオードＤを形成することができる。

また、本実施形態に係る半導体装置１は、ダイオードトレンチ４６の側壁および双方向ツェナーダイオードＤの側壁の間の領域に形成され、かつ、双方向ツェナーダイオードＤの側壁を保護する絶縁性の側壁保護膜５７を含む。この側壁保護膜５７は、ダイオードトレンチ４６の側壁および双方向ツェナーダイオードＤの側壁の間の領域を埋めている。
この構成によれば、側壁保護膜５７によって、双方向ツェナーダイオードＤを側壁側から保護することができる。また、側壁保護膜５７によって、半導体層２の第１主面３に平行な横方向に関して、双方向ツェナーダイオードＤおよび半導体層２の間の絶縁性を高めることができる。よって、双方向ツェナーダイオードＤが半導体層２に及ぼす電界の影響を低減することができる。

また、本実施形態に係る半導体装置１は、ダイオードトレンチ４６の周縁に沿う周囲領域において、半導体層２の主面の表層部に形成され、かつ、当該周囲領域の電界を緩和する電界緩和構造６１を含む。
この構成によれば、電界緩和構造６１により、ダイオードトレンチ４６の周縁に沿う周囲領域において電界が集中するのを抑制することができる。したがって、電界の集中に起因する静電気破壊に対する耐量の低下やアバランシェ耐量の低下を抑制することができる。

また、本実施形態に係る半導体装置１は、トレンチゲート構造２７、トレンチダイオード構造４５および電界緩和構造６１がほぼ同様の構成を有している。したがって、トレンチゲート構造２７、トレンチダイオード構造４５および電界緩和構造６１を、共通の工程によって半導体層２内に形成できる。よって、製造工程の簡略化および工数の削減を図ることができる。
＜第２実施形態＞
図１１は、図５に対応する部分の断面図であって、本発明の第２実施形態に係る半導体装置９５を示す図である。図１１において、前述の第１実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。

本実施形態に係る半導体装置９５は、ダイオードトレンチ４６の底壁に沿うｐ型フローティング領域５５を備えていない点を除いて、前述の第１実施形態に係る半導体装置１と同様の構成を有している。
本実施形態に係る半導体装置９５では、ダイオードトレンチ４６の底壁および双方向ツェナーダイオードＤの間に介在する第２底壁絶縁膜４９によって、双方向ツェナーダイオードＤのｐ型部５３の導電型がｎ型に反転するのを抑制する反転抑制構造５６が形成されている。

このような構成によっても、前述の第１実施形態において述べた作用効果と同様の作用効果を奏することができる。
＜第３実施形態＞
図１２は、図５に対応する部分の断面図であって、本発明の第３実施形態に係る半導体装置９７を示す図である。図１２において、前述の第１実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。

本実施形態に係る半導体装置９７は、第２底壁絶縁膜４９の厚さｔ４が、第２側壁絶縁膜４８の厚さｔ５とほぼ等しく形成されている点を除いて、前述の第１実施形態に係る半導体装置１と同様の構成を有している。
本実施形態に係る半導体装置９７では、ダイオードトレンチ４６の底壁および双方向ツェナーダイオードＤの間に介在する薄い第２底壁絶縁膜４９と、ｐ型フローティング領域５５とによって、双方向ツェナーダイオードＤのｐ型部５３の導電型がｎ型に反転するのを抑制する反転抑制構造５６が形成されている。

このような構成によっても、前述の第１実施形態において述べた作用効果と同様の作用効果を奏することができる。
以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
前述の第１実施形態では、双方向ツェナーダイオードＤにおいて、ｎ^＋型部５２およびｐ型部５３がストライプ状に形成された例について説明した。しかし、双方向ツェナーダイオードＤは、図１３に示されるような構造を有していてもよい。

図１３は、図４に対応する部分の断面図であって、双方向ツェナーダイオードＤの変形例を示す図である。図１３において、前述の第１実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。
本変形例に係る双方向ツェナーダイオードＤでは、一端部のｎ^＋型部５２がゲートパッド９の内方領域の中央に配置されている。そして、中央のｎ^＋型部５２を取り囲むように、残りのｐ型部５３およびｎ^＋型部５２が同心円状に配置されている。そして、中央に位置する一端部のｎ^＋型部５２に対して、第１コンタクトプラグ７３が接続されている。また、最外周に位置する他端部のｎ^＋型部５２に対して、第２コンタクトプラグ７４が接続されている。

このような構造によっても、一端部のｎ^＋型部５２から他端部のｎ^＋型部５２に向けて、ｎ^＋型部５２およびｐ型部５３が交互に繰り返された構造を有する双方向ツェナーダイオードＤを得ることができる。むろん、このような構造の双方向ツェナーダイオードＤは、第２実施形態および第３実施形態においても適用することができる。
前述の第１実施形態では、表面電極８が、半導体層２の角部に沿って形成されたゲートパッド９を含む例について説明した。しかし、これに代えて、図１４に示される構造の表面電極８が採用されてもよい。

図１４は、表面電極の変形例を示す平面図である。図１４において、前述の第１実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。図１４では、半導体層２が平面視長方形状のチップ状に形成されている例を示している。
本変形例に係る表面電極８では、ソースパッド１１が、半導体基板２１の長手方向に沿って延びる平面視長方形に形成されている。ソースパッド１１には、その長手方向の一端部から他端部に向かって延び、一端部が開放端で他端部が閉塞端である除去領域９９が形成されている。除去領域９９の閉塞端は、当該除去領域９９の他の区間よりも幅広なパッド領域１００とされている。

ゲートパッド９は、除去領域９９のパッド領域１００に配置されている。ゲートパッド９は、ゲートフィンガー１０との接続部を除いて、ソースパッド１１に取り囲まれている。ゲートフィンガー１０は、ゲートパッド９からソースパッド１１の除去領域９９の開放端に向かって延びている。ゲートフィンガー１０は、さらに、除去領域９９の開放端からさらに外側領域７（ソースパッド１１の外周）に引き回されている。ゲートフィンガー１０は、ソースパッド１１の全周を取り囲んでいてもよい。

このような構造によっても、ゲートパッド９の直下の領域において、ゲートパッド９およびソースパッド１１に跨るトレンチダイオード構造４５を形成することができる。むろん、このような構造の表面電極８は、第２実施形態および第３実施形態においても適用することができる。
前述の各実施形態では、トレンチゲート構造２７、トレンチダイオード構造４５および電界緩和構造６１がほぼ同様の構成を有している例について説明した。しかし、トレンチゲート構造２７、トレンチダイオード構造４５および電界緩和構造６１は、それぞれ異なる構造を有していてもよい。

たとえば、ゲートトレンチ２８、ダイオードトレンチ４６および電界緩和トレンチ６２を、それぞれ別々の工程で形成することによって、ゲートトレンチ２８、ダイオードトレンチ４６および電界緩和トレンチ６２を、それぞれ異なる深さで形成してもよい。
また、第１内壁絶縁膜２９、第２内壁絶縁膜４７および第３内壁絶縁膜６３を、それぞれ別々の工程で形成することによって、第１内壁絶縁膜２９、第２内壁絶縁膜４７および第３内壁絶縁膜６３を、それぞれ異なる厚さで形成してもよい。

また、第１内壁絶縁膜２９、第２内壁絶縁膜４７および第３内壁絶縁膜６３の内の少なくとも一つが、一様な厚さで形成されていてもよい。
また、第２内壁絶縁膜４７が、第２側壁絶縁膜４８、第２底壁絶縁膜４９および第２接続絶縁膜５０を一体的に含む一方で、第１内壁絶縁膜２９および第３内壁絶縁膜６３は一様な厚さで形成されていてもよい。

また、第３内壁絶縁膜６３が、第３側壁絶縁膜６６、第３底壁絶縁膜６７および第３接続絶縁膜６８を一体的に含む一方で、第１内壁絶縁膜２９は一様な厚さで形成されていてもよい。
また、前述の各実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。この明細書および図面から抽出される特徴の例を以下に示す。
項１：主面を有する第１導電型の半導体層と、前記半導体層の主面に形成されたダイオードトレンチと、前記ダイオードトレンチ内に形成され、かつ、一対の第１導電型部および前記一対の第１導電型部の間に形成された少なくとも一つの第２導電型部を有する双方向ツェナーダイオードと、前記双方向ツェナーダイオードおよび前記ダイオードトレンチの底壁の間に介在し、かつ前記ダイオードトレンチの深さに対する厚さの比が０．０８以上０．３５以下に設定された底壁絶縁膜とを含む、半導体装置。

項１に係る半導体装置では、ダイオードトレンチの底壁および双方向ツェナーダイオードの間に底壁絶縁膜が介在している。ダイオードトレンチの深さに対する底壁絶縁膜の厚さの比は、０．０８以上０．３５以下に設定されている。この底壁絶縁膜により、双方向ツェナーダイオードの第２導電型部の導電型が、第１導電型に反転するのを抑制する反転抑制構造が形成されている。

これにより、一対の第１導電型部の間に電圧降下が生じたとしても、第２導電型部の導電型が第１導電型に反転するのを抑制することができる。よって、不所望な電流の増加を抑制できる半導体装置を提供できる。
項２：前記底壁絶縁膜によって、前記双方向ツェナーダイオードの前記第２導電型部の導電型が第１導電型に反転するのを抑制する反転抑制構造が形成されている、項１に記載の半導体装置。

項３：前記ダイオードトレンチの深さが、９０００Å以上１２０００Å以下であり、前記底壁絶縁膜の厚さが、１０００Å以上３０００Å以下である、項１または２に記載の半導体装置。
項４：前記ダイオードトレンチの側壁に沿って形成され、かつ前記底壁絶縁膜の厚さよりも小さい厚さを有する側壁絶縁膜をさらに含む、項１〜３のいずれか一項に記載の半導体装置。

項５：前記底壁絶縁膜の厚さに対する前記側壁絶縁膜の厚さの比が、０．１６以上０．６以下である、項４に記載の半導体装置。
＜参考発明＞
前記「発明が解決しようとする課題」とは別の課題として、近年、たとえば車載市場や産業機械市場等において、低オン抵抗、低容量（高速スイッチング）を満たすトランジスタの要求が高まっている。たとえば、トランジスタのアクティブ領域の面積を小さくすることで、各ゲート電極の実効面積を縮小して入力容量Ｃｉｓｓ（＝Ｃｇｄ＋Ｃｇｓ）を低減する対策が講じられている。しかしながら、このようなトランジスタの低容量化は、背反として、トランジスタの静電破壊耐量の低下を招いてしまう。

静電破壊の対策としては、特許文献１のようにトランジスタに双方向ツェナーダイオードを内蔵させることが一般的である。
ところが、特許文献１のように双方向ツェナーダイオードをアバランシェ降伏させてノイズ電流を逃がすやり方では、ブレークダウン後も、たとえばｐ⁻型領域の一部が空乏化されずに一定の幅で残ることになる。このｐ⁻型領域の残存部は、ノイズ電流が双方向ツェナーダイオードを流れる際の直列抵抗となる。そのため、ノイズ電流が十分に吸収されず、ゲート絶縁膜の破壊に至り易い。

一方、ゲート絶縁膜を厚くしてゲート絶縁膜自体の破壊耐量を向上させるという対策を検討できるが、膜の破壊耐量の設計値に合わせてゲート絶縁膜の厚さを精度よく調整することは難しい。また、ゲート絶縁膜の厚さはトランジスタのスイッチング性能にも密接に関係するため、ゲート絶縁膜の厚さをむやみに変更することは好ましくない。
参考発明の目的は、低オン抵抗および低容量でありながら、高い静電破壊耐量を実現することができる半導体装置を提供することである。

参考発明の一実施形態に係る半導体装置は、第１導電型のソース領域、第２導電型のボディ領域および第１導電型のドレイン領域を有する半導体層と、ゲート絶縁膜を介して前記ボディ領域に対向するゲート電極と、前記ソース領域に接続されたソース電極と、両端部にある一対の第１導電型部および前記一対の第１導電型の間の少なくとも一つの第２導電型部を有し、前記一対の第１導電型部がそれぞれ前記ソース電極および前記ゲート電極に接続された双方向ツェナーダイオードとを含み、前記双方向ツェナーダイオードの前記第２導電型部は、前記ソース電極と前記ゲート電極との間に所定の電圧が印加されたときに前記第１導電型部と前記第２導電型部とのｐｎ接合部から広がる空乏層の幅よりも小さい幅を有している。

この構成によれば、ゲート−ソース間に所定の電圧が印加されたときに生じる空乏層の幅＞双方向ツェナーダイオードの第２導電型部の幅である。そのため、たとえば静電気放電に起因する電圧がゲート−ソース間に印加されたときに、双方向ツェナーダイオードの一端部の第１導電型部を、パンチスルーによって双方向ツェナーダイオードの他端部の第１導電型部と導通させることができる。これにより、双方向ツェナーダイオードをアバランシェ降伏させて導通させる構造に比べて、ブレークダウン後に電流が流れる際の直列抵抗を低減することができる。その結果、静電気放電によってノイズ電流が半導体装置内に進入してきても、当該ノイズ電流を、双方向ツェナーダイオードを介して良好に逃がすことができる。これにより、高い静電破壊耐量を実現することができるので、たとえば半導体装置の各部を微細化する等して低オン抵抗化および低容量化を図ることができる。

また、破壊耐量の向上のためにゲート絶縁膜を厚くする必要がないので、ゲート絶縁膜の厚さは、トランジスタのスイッチング性能に焦点を当てて設計することができる。したがって、トランジスタのスイッチング性能に与える影響も少なくて済む。
なお、参考発明の一実施形態に係る半導体装置において、「所定の電圧」とは、たとえば、流通する半導体装置に保証される「ゲート−ソース間定格電圧Ｖｇｓｓ」以上の電圧を含んでいてもよい。

参考発明の一実施形態に係る半導体装置は、前記半導体層に形成されたゲートトレンチと、前記ゲートトレンチの底部に埋め込まれた埋め込み絶縁膜とをさらに含んでいてもよい。その場合、前記ソース領域、前記ボディ領域および前記ドレイン領域は、前記ゲート絶縁膜の側面に沿って前記ゲートトレンチの深さ方向に並んでおり、前記ゲート絶縁膜は、前記埋め込み絶縁膜に連なって前記ゲートトレンチの側面に形成されていてもよい。そして、前記半導体装置は、前記ゲート絶縁膜と前記埋め込み絶縁膜との境界部に配置され、前記ゲート絶縁膜よりも薄い薄膜部を含んでいてもよい。

前述のように、参考発明の一実施形態に係る半導体装置は、高い静電破壊耐量を実現できるので、ゲートトレンチ内に薄膜部が配置された構造を有する半導体装置にも良好に適用することができる。
参考発明の一実施形態に係る半導体装置では、前記双方向ツェナーダイオードは、ポリシリコン層で構成されており、前記第１導電型部および前記第２導電型部は、それぞれ、前記ポリシリコン層に選択的に形成された第１導電型不純物領域および第２導電型不純物領域を含んでいてもよい。

前記双方向ツェナーダイオードの耐圧（ブレークダウン電圧）は、第２導電型部の幅で定義される。そのため、上記のように第２導電型部がポリシリコン層内の不純物領域であれば、ポリシリコン層に不純物を注入する際のマスクの幅によって、第２導電型部の幅を簡単に調整することができ、また、第２導電型部の幅を精度よく調整することもできる。
そして、前記双方向ツェナーダイオードがポリシリコン層で構成されている場合、具体的に、前記薄膜部が４００Å〜４５０Åの厚さを有し、前記第２不純物領域が、２．０×１０^１６ｃｍ^−３〜６．０×１０^１６ｃｍ^−３の不純物濃度および２．４μｍ〜２．６μｍの幅を有していてもよい。

参考発明の一実施形態に係る半導体装置において前記双方向ツェナーダイオードでは、一端部の前記第１導電型部が中央に配置され、残りの前記第２導電型部および前記第１導電型部が、当該中央の第１導電型部を取り囲むように同心円状に配置されていてもよい。
参考発明の一実施形態に係る半導体装置が、前記ゲート電極と接続され、前記半導体装置の最表面に露出するゲートパッドを含む場合、前記双方向ツェナーダイオードは、前記ゲートパッドの直下の領域に配置されていてもよい。

この構成によれば、ゲートパッドの直下の領域を有効に活用することによって、チップの外周領域に双方向ツェナーダイオードの配置スペースを確保しなくて済むので、半導体装置の微細化に貢献することができる。
参考発明の一実施形態に係る半導体装置では、前記半導体層は、シリコン基板を含んでいてもよい。

以下では、参考発明の実施の形態を、添付図面を参照して詳細に説明する。
図１５は、参考発明の一実施形態に係る半導体装置１０１の模式的な平面図である。
図１５を参照して、半導体装置１０１は、参考発明の半導体層の一例としての半導体基板１０２と、電極膜１０３と、表面保護膜１０４とを含む。表面保護膜１０４は、電極膜１０３を部分的に被覆しており、後述するソースパッド１１０およびゲートパッド１１１を選択的に露出させている。表面保護膜１０４としては、たとえば窒化シリコン（ＳｉＮ）等を使用できる。

半導体基板１０２は、半導体装置１０１の外形を定義しており、たとえば平面視長方形のチップ形状を有している。半導体基板１０２は、たとえばシリコン基板であってもよく、その他、パワーデバイスに使用され得る炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）等のワイドバンドギャップ半導体であってもよい。
電極膜１０３は、アルミニウム（Ａｌ）ベースの材料（たとえばＡｌＣｕ等）等の導電材料からなり、ソースメタル１０５と、ゲートメタル１０６とを含む。

ソースメタル１０５は、半導体基板１０２の長手方向に延びる平面視略長方形の外形を有している。ソースメタル１０５には、その長手方向一端から他端に向かって延び、一端が開放端で他端が閉塞端である除去領域１０７が形成されている。除去領域１０７の閉塞端は、当該除去領域１０７の他の区間よりも幅広なパッド領域１０８とされている。また、ソースメタル１０５の一部は、表面保護膜１０４のパッド開口１０９から、ソースパッド１１０として半導体装置１０１の最表面に露出している。

ゲートメタル１０６は、ゲートパッド１１１と、ゲートフィンガー１１２とを含む。
ゲートパッド１１１は、パッド領域１０８に配置され、表面保護膜１０４のパッド開口１１３から半導体装置１０１の最表面に露出している。ゲートパッド１１１は、ゲートフィンガー１１２との接続部を除いて、ソースメタル１０５に取り囲まれている。
一方、ゲートフィンガー１１２は、表面保護膜１０４に被覆されていてもよい（図１５では、明瞭化のために実線で記載）。ゲートフィンガー１１２は、ゲートパッド１１１からソースメタル１０５の除去領域１０７の開放端に向かって延び、当該開放端からさらに半導体基板１０２の周縁部に引き回され、ソースメタル１０５を取り囲んでいる。この実施形態では、ソースメタル１０５の全周がゲートフィンガー１１２に取り囲まれている。

図１６は、半導体装置１０１について、図１５のXVI−XVI切断線における断面を示す図である。図１７は、図１６のゲート絶縁膜１１５の要部を示す図である。
図１６を参照して、半導体装置１０１は、半導体基板１０２と、ゲートトレンチ１１４と、ゲート絶縁膜１１５と、ゲート電極１１６と、ｐ⁻型ボディ領域１１７と、ｎ^＋型ソース領域１１８と、ｎ⁻型ドレイン領域１１９と、ｐ^＋型ボディコンタクト領域１２０と、層間絶縁膜１２１と、ソースメタル１０５と、ドレイン電極１２２とを含む。

半導体基板１０２は、たとえばｎ^＋型シリコンのベース基板１２３上に、ｎ⁻型シリコンからなるエピタキシャル層１２４を結晶成長させることによって得られるエピタキシャル基板であってもよい。ｎ^＋型のベース基板１２３の不純物濃度は、たとえば、２．０×１０^１９ｃｍ^−３〜７．０×１０^１９ｃｍ^−３であり、ｎ⁻型のエピタキシャル層１２４の不純物濃度は、たとえば、８．０×１０^１５ｃｍ^−３〜２．０×１０^１６ｃｍ^−３であってもよい。

ゲートトレンチ１１４は、半導体基板１０２の表面部に所定のパターンで形成されている。ゲートトレンチ１１４のパターンは、たとえば、ストライプ状、格子状等、各種パターンであってもよい。ゲートトレンチ１１４のパターンに応じて、半導体基板１０２の表面部は複数の単位セル１２５に区画されている。また、隣り合うゲートトレンチ１１４の間隔（セルピッチ）は、たとえば、１．０μｍ〜２．０μｍ程度であってもよい。

ゲート絶縁膜１１５は、ゲートトレンチ１１４の内面に形成されているが、より詳しくは、図１７を参照して説明する。
図１７を参照して、ゲートトレンチ１１４の内部には、ゲート絶縁膜１１５の他に埋め込み絶縁膜１２６が配置されている。ゲート絶縁膜１１５および埋め込み絶縁膜１２６は、共に酸化シリコン（ＳｉＯ_２）等の絶縁材料からなっていてもよい。埋め込み絶縁膜１２６がゲートトレンチ１１４の最深部から一定の高さまで埋め込まれ、ゲート絶縁膜１１５は、当該埋め込み絶縁膜１２６に連なってゲートトレンチ１１４の側面に配置されている。埋め込み絶縁膜１２６のゲートトレンチ１１４の深さ方向における厚さｔ_１は、たとえば、１０００Å〜３０００Åであり、ゲート絶縁膜１１５の厚さｔ_２は、たとえば、５００Å〜６００Åであってもよい。

そして、ゲート絶縁膜１１５と埋め込み絶縁膜１２６によって取り囲まれた領域に、ゲート電極１１６が埋め込まれている。ゲート電極１１６は、たとえばポリシリコン等の導電材料からなっていてもよい。
また、この実施形態では、ゲート絶縁膜１１５と埋め込み絶縁膜１２６との境界部に、ゲート絶縁膜１１５の厚さｔ_２よりも薄い厚さｔ_３（たとえば、４００Å〜４５０Å）を有する薄膜部１２７が一体的に設けられている。つまり、ゲートトレンチ１１４内の絶縁膜では、ゲート電極１１６の底部に接する部分に薄膜部１２７が形成されている。薄膜部１２７は、ゲート絶縁膜１１５および埋め込み絶縁膜１２６と同じ酸化シリコン（ＳｉＯ_２）等の絶縁材料からなっていてもよい。

再び図１６を参照して、ｐ⁻型ボディ領域１１７は、各単位セル１２５において、エピタキシャル層１２４の表面部に形成されている。ｐ⁻型ボディ領域１１７の不純物濃度は、たとえば、１．０×１０^１６ｃｍ^−３〜３．５×１０^１６ｃｍ^−３であってもよい。
ｎ^＋型ソース領域１１８は、各単位セル１２５において、ｐ⁻型ボディ領域１１７の表面部に形成されている。ｎ^＋型ソース領域１１８の不純物濃度は、たとえば、１．０×１０^１９ｃｍ^−３〜１．０×１０^２０ｃｍ^−３であってもよい。

ｎ⁻型ドレイン領域１１９は、エピタキシャル層１２４において、ｐ⁻型ボディ領域１１７に対してｎ^＋型ソース領域１１８の反対側のｎ⁻型の部分であり、複数の単位セル１２５で共通の領域である。また、ｎ⁻型ドレイン領域１１９は、エピタキシャル層１２４の導電型が維持された領域である。したがって、ｎ⁻型ドレイン領域１１９の不純物濃度は、たとえば、２．０×１０^１６ｃｍ^−３〜６．０×１０^１６ｃｍ^−３（ｎ⁻型のエピタキシャル層１２４と同じ）であってもよい。なお、ｎ⁻型ドレイン領域１１９は、ｎ⁻型ドリフト領域と称してもよい。

ｐ^＋型ボディコンタクト領域１２０は、各単位セル１２５において、エピタキシャル層１２４の表面からｎ^＋型ソース領域１１８を貫通し、ｐ⁻型ボディ領域１１７に接するように形成されている。ｐ^＋型ボディコンタクト領域１２０の不純物濃度は、たとえば、１．０×１０^１６ｃｍ^−３〜３．５×１０^１６ｃｍ^−３であってもよい。
層間絶縁膜１２１は、たとえば酸化シリコン（ＳｉＯ_２）等の絶縁材料からなり、半導体基板１０２上に配置されている。層間絶縁膜１２１には、ｎ^＋型ソース領域１１８およびｐ^＋型ボディコンタクト領域１２０を露出させるコンタクト孔１２８が形成されている。ソースメタル１０５は、このコンタクト孔１２８を介して、ｎ^＋型ソース領域１１８およびｐ^＋型ボディコンタクト領域１２０に接続されている。

ドレイン電極１２２は、たとえばアルミニウム（Ａｌ）ベースの材料（たとえばＡｌＣｕ等）等の導電材料からなり、半導体基板１０２の裏面に形成されている。
図１８は、図１５の破線IVで囲まれた領域の拡大図である。図１９は、図４のXIX−XIX切断線における断面を示す図である。なお、図１８および図１９において、前述の図１５〜図１７に示した構成については同じ符号を付し、その説明を省略することがある。

図１８および図１９を参照して、ゲートパッド１１１の直下の領域には、双方向ツェナーダイオード１２９が配置されている。双方向ツェナーダイオード１２９は、絶縁膜１３０（たとえば、酸化シリコン）を介して半導体基板１０２上に形成されている。双方向ツェナーダイオード１２９は、参考発明の第１導電型部の一例としてのｎ^＋型部１３１および参考発明の第２導電型部の一例としてのｐ⁻型部１３２が交互に繰り返される構造を有しており、その繰り返し構造の両端部は、ｎ^＋型部１３１となっている。この実施形態では、図１８に示すように、双方向ツェナーダイオード１２９は、一端部のｎ^＋型部１３１がゲートパッド１１１の内方領域の中央に配置され、残りのｐ⁻型部１３２およびｎ^＋型部１３１が、当該中央のｎ^＋型部１３１を取り囲むように同心円状に配置されている。

また、この実施形態では、双方向ツェナーダイオード１２９は、ポリシリコン層で構成されている。そして、ｎ^＋型部１３１およびｐ⁻型部１３２は、ポリシリコン層に選択的に形成されたｎ型またはｐ型の不純物領域として構成されている。たとえば、ｎ^＋型部１３１およびｐ⁻型部１３２は、それぞれ、ｎ^＋型ソース領域１１８およびｐ⁻型ボディ領域１１７と同じ不純物濃度を有していてもよい。

層間絶縁膜１２１は、双方向ツェナーダイオード１２９を被覆している。層間絶縁膜１２１には、ゲートパッド１１１の内方領域において、一端部のｎ^＋型部１３１を露出させるゲート側コンタクト孔１３３が形成されている。
ゲート側コンタクト孔１３３は、たとえば、中央のｎ^＋型部１３１の周縁に沿う直線状に形成されている。この実施形態では、中央のｎ^＋型部１３１が平面視四角形状に形成されており、ゲート側コンタクト孔１３３は、当該中央のｎ^＋型部１３１の各周縁に一つずつ合計４つ形成されている。

ゲートパッド１１１は、各ゲート側コンタクト孔１３３に埋め込まれたコンタクトプラグ１３４（たとえば、タングステン（Ｗ）等の導電材料）を介して中央のｎ^＋型部１３１に接続されている。
また、層間絶縁膜１２１には、ゲートパッド１１１の後方（ゲートパッド１１１におけるゲートフィンガー１１２の接続位置の反対側）のソースパッド１１０の直下において、他端部のｎ^＋型部１３１を露出させるソース側コンタクト孔１３５が形成されている。

ソース側コンタクト孔１３５は、たとえば、最外周のｎ^＋型部１３１の一つの周縁に沿う直線状に形成されている。この実施形態では、最外周のｎ^＋型部１３１が平面視四角環状に形成されており、ソース側コンタクト孔１３５は、当該最外周のｎ^＋型部１３１の一つの周縁に沿って形成されている。
ソースパッド１１０は、ソース側コンタクト孔１３５に埋め込まれたコンタクトプラグ１３６（たとえば、タングステン（Ｗ）等の導電材料）を介して最外周のｎ^＋型部１３１に接続されている。

次に、半導体装置１の製造方法について説明する。図２０は、半導体装置１０１の製造方法のフローを示す図である。図２１Ａ〜図２１Ｄは、ゲート絶縁膜１１５の形成に関連する工程を説明するための断面図である。
半導体装置１０１を製造するには、たとえば、ｎ^＋型シリコンのベース基板１２３上に、エピタキシャル成長によって、ｎ⁻型シリコンからなるエピタキシャル層１２４が形成される（Ｓ１）。

次の工程は、ゲートトレンチ１１４およびゲート絶縁膜１１５の形成である。図２１Ａに示すように、たとえば反応性イオンエッチング（ＲＩＥ）等の方法によって、エピタキシャル層１２４にゲートトレンチ１１４が形成される（Ｓ２）。
次に、図２１Ｂに示すように、たとえばＣＶＤ法によって、エピタキシャル層１２４上に絶縁膜１３７が堆積される（Ｓ３）。絶縁膜１３７の堆積は、ゲートトレンチ１１４が埋め戻され、エピタキシャル層１２４の表面が絶縁材料で覆われまで続けられる。

次に、図２１Ｃに示すように、たとえばエッチバックによって、絶縁膜１３７の一部が除去される（Ｓ４）。これにより、ゲートトレンチ１１４の底部に残存する絶縁膜１３７からなる埋め込み絶縁膜１２６が得られる。
次に、図２１Ｄに示すように、たとえば熱酸化によって、ゲートトレンチ１１４の側面が酸化されてゲート絶縁膜１１５が形成される（Ｓ５）。

ここからは再び具体的な図示を省略するが、ゲート絶縁膜１１５の形成後、たとえばＣＶＤ法によって、ゲート電極１１６の材料であるポリシリコンが堆積され（Ｓ６）、堆積後、たとえばエッチバックによって不要部分が除去される（Ｓ７）。これにより、ゲートトレンチ１１４に埋め込まれたゲート電極１１６が得られる。
次に、たとえばＣＶＤ法によって、エピタキシャル層１２４上に、双方向ツェナーダイオード１２９の下地となる絶縁膜１３０が形成される（Ｓ８）。

次に、たとえばＣＶＤ法によって、双方向ツェナーダイオード１２９の材料であるポリシリコンが堆積され（Ｓ９）、堆積後、たとえばエッチバックによって不要部分が除去される（Ｓ１０）。これにより、絶縁膜１３０上にダイオード用ポリシリコン層が得られる。
次に、エピタキシャル層１２４上に、ｎ^＋型ソース領域１１８を形成すべき領域に選択的に開口を有するマスクを施し、当該マスクを介してｎ型不純物が注入される。この際、ダイオード用ポリシリコン層にも同時にｎ型不純物が注入される（Ｓ１１）。ダイオード用ポリシリコン層への注入は、マスクを施さない全面注入であってもよい。

次に、エピタキシャル層１２４上に、ｐ⁻型ボディ領域１１７を形成すべき領域に選択的に開口を有するマスクを施し、当該マスクを介してｐ型不純物が注入される。この際、ダイオード用ポリシリコン層にも同時にｐ型不純物が注入される（Ｓ１２）。ダイオード用ポリシリコン層への注入は、ｐ⁻型部１３２を形成しない領域にマスクを施して行えばよい。

次に、エピタキシャル層１２４上に、ｐ^＋型ボディコンタクト領域１２０を形成すべき領域に選択的に開口を有するマスクを施し、当該マスクを介してｐ型不純物が注入される（Ｓ１３）。
その後、Ｓ１１〜Ｓ１３で注入した不純物の拡散処理が行われることによって、ｐ⁻型ボディ領域１１７、ｎ^＋型ソース領域１１８、ｐ^＋型ボディコンタクト領域１２０、および双方向ツェナーダイオード１２９のｎ^＋型部１３１およびｐ⁻型部１３２が形成される。

次に、たとえばＣＶＤ法によって、エピタキシャル層１２４上に層間絶縁膜１２１が形成され（Ｓ１４）、この層間絶縁膜１２１に各コンタクト孔１２８，１３３，１３５が形成される（Ｓ１５）。
次に、ゲート側コンタクト孔１３３およびソース側コンタクト孔１３５にコンタクトプラグ１３４，１３６が埋め込まれた後、層間絶縁膜１２１上に、ソースメタル１０５およびゲートメタル１０６が形成される（Ｓ１６）。

次に、たとえばスパッタ法によって、半導体基板１０２の裏面にドレイン電極１２２が形成される。以上の工程を経て、半導体装置１が得られる。
半導体装置１０１は、たとえば、スイッチング素子として利用することができる。この場合、ソースメタル１０５とドレイン電極１２２との間（ソース−ドレイン間）にドレイン側が正となるドレイン電圧を印加した状態で、ゲートメタル１０６に所定の電圧（ゲート閾値電圧以上の電圧）を印加する。これにより、ｐ⁻型ボディ領域１１７におけるゲート絶縁膜１１５との近傍にゲートトレンチ１１４の深さ方向に沿ってチャネルが形成され、ゲートトレンチ１１４の深さ方向に電流が流れる。

そして、この半導体装置１０１によれば、図１８および図１９に示すように、ゲートメタル１０６とソースメタル１０５との間（ゲート−ソース間）に双方向ツェナーダイオード１２９が接続されている。そのため、静電気放電に起因するノイズ電流等が半導体装置１０１に進入してきても、当該ノイズ電流を双方向ツェナーダイオード１２９に優先的に流すことによって、外部（グランド電位）に逃がすことができる。

つまり、図２２に示すように、ゲート絶縁膜１１５（ここでいうゲート絶縁膜１１５は、薄膜部１２７を含む概念である）の破壊耐量が２５Ｖ付近である場合、双方向ツェナーダイオード１２９が内蔵されていない状態でゲート−ソース間に２５Ｖ程度の電圧が印加されると、２５Ｖ付近でゲート絶縁膜１１５が破壊してリーク電流が流れる。このリーク電流は、ゲート−ソース間電圧Ｖｇｓが大きいほど顕著であり、破壊耐量に相当する電圧値からほぼ比例的に増加する。

一方で、図２２の２つのダイオードのブレークダウン波形で示されるように、ゲート絶縁膜１１５の破壊耐量よりも低い電圧でブレークダウンを起こす双方向ツェナーダイオード１２９が内蔵されていれば、ノイズ電流等が進入しても、ゲート絶縁膜１１５よりも先に双方向ツェナーダイオード１２９をブレークダウンさせ、それにより当該ノイズ電流を双方向ツェナーダイオード１２９に優先的に流し、半導体装置１０１のＥＳＤ保護を達成できると考えられる。

しかしながら、図２２の第１形態のダイオードでは、ブレークダウン後の波形がゲート絶縁膜１１５の波形に比べてかなり緩やかであるため、４０Ｖ程度のゲート−ソース間電圧Ｖｇｓを境（ダイオード波形とゲート絶縁膜波形との交点Ａ）に、ゲート絶縁膜１１５にノイズ電流が流れ出し、ゲート絶縁膜１１５が破壊に至ってしまう。
これに対し、図２２の第２形態のダイオードのように、ブレークダウン後の波形が第１形態に比べて急峻であり、その傾きがゲート絶縁膜１１５の波形の傾きに近ければ、比較的高いゲート−ソース間電圧Ｖｇｓが印加されても、ノイズ電流を双方向ツェナーダイオード１２９に優先的に流し続けることができ、ゲート絶縁膜１１５の破壊を防ぐことができる。

次に、上記第１形態のダイオードおよび第２形態のダイオードのブレークダウンのメカニズムについて、図２３および図２４を参照して詳細に説明する。
まず、図２３は、第１形態に係る双方向ツェナーダイオード１２９のブレークダウンのメカニズムを説明するための図であって、アバランシェ降伏によって双方向ツェナーダイオード１２９をブレークダウンさせるものである（アバランシェ設計）。

図２３によれば、双方向ツェナーダイオード１２９の耐圧（ブレークダウン電圧）が、ｎ^＋型部１３１およびｐ⁻型部１３２の不純物濃度で規定されているため、ブレークダウン電圧に相当するゲート−ソース間電圧Ｖｇｓが印加されたときに、アバランシェ降伏によってソース側のｎ^＋型部１３１とゲート側のｎ^＋型部１３１とが導通する。そのため、ブレークダウン後も各ｐ⁻型部１３２が空乏層１３８で満たされず（図２３の下側）、ｐ⁻型部１３２の一部が一定の幅で残ることになる。このｐ⁻型部１３２の残存部は、ノイズ電流が双方向ツェナーダイオード１２９をソース側からゲート側へ流れる際の直列抵抗１３９となる。そのため、図２２および図２５に示すように、ブレークダウン後もノイズ電流（図２２および図２５の縦軸ｌｇｓ）が緩やかにしか増えず、ゲート絶縁膜１１５の破壊に至り易い。

これに対し、図２４は、第２形態に係る双方向ツェナーダイオード１２９のブレークダウンのメカニズムを説明するための図であって、パンチスルーによって双方向ツェナーダイオード１２９をブレークダウンさせるものである（パンチスルー設計）。
図２４によれば、双方向ツェナーダイオード１２９の耐圧（ブレークダウン電圧）が、ｐ⁻型部１３２の幅で規定されている。具体的には、ｐ⁻型部１３２の幅Ｗｐが、たとえばゲート−ソース間にブレークダウン電圧が印加されたときに広がる空乏層１３８の幅Ｗｄよりも小さい幅に規定されている（Ｗｐ≦Ｗｄ）。そのため、双方向ツェナーダイオード１２９のブレークダウン電圧に相当するゲート−ソース間電圧Ｖｇｓが印加されたときに、パンチスルーによってソース側のｎ^＋型部１３１とゲート側のｎ^＋型部１３１とを導通させることができる。そのため、ブレークダウン後は、各ｐ⁻型部１３２の領域が空乏層１３８で満たされるため（図２４の下側）、図２３のアバランシェ設計に比べて直列抵抗を低減することができる。これにより、図２２および図２５に示すように、ブレークダウン後のノイズ電流（図２２および図２５の縦軸ｌｇｓ）の増え方が図２３のアバランシェ設計に比べて急峻になるので、当該ノイズ電流を、双方向ツェナーダイオード１２９を介してグランド電位に良好に逃がすことができる。

図２６は、双方向ツェナーダイオード１２９のｐ⁻型部１３２の設計寸法に対して、ゲート−ソース間のブレークダウン電圧ＢＶｇｓｓおよび静電破壊耐量がどのように変化するかを説明するための図である。
図２６によると、２．６μｍの設計寸法を境界として、ｐ⁻型部１３２の幅がそれ以上であってもゲート−ソース間のブレークダウン電圧ＢＶｇｓｓは２７Ｖ程度で収束している。一方、静電破壊耐量については、２．６μｍ以上の領域で急激に低下している。つまり、この２．６μｍを境界にして、ｐ⁻型部１３２の幅がそれ以上の領域では、ｐ⁻型部１３２の幅に関係なくｐ⁻型部１３２の濃度で規定されるアバランシェ降伏によるブレークダウンが起きており、その結果、ゲート絶縁膜１１５が破壊し易くなっている（静電破壊耐量が低い）。

これに対し、ｐ⁻型部１３２の幅が２．６μｍ以下の領域では、ゲート−ソース間のブレークダウン電圧ＢＶｇｓｓがｐ⁻型部１３２の設計寸法に比例して増加していることから、ｐ⁻型部１３２の幅に関連するパンチスルーによるブレークダウンが起きていることが確認できる。そのため、ｐ⁻型部１３２の幅が２．６μｍ以下の領域では、図２４で示したメカニズムに従ってノイズ電流が良好に吸収されるため、高い静電破壊耐量が保持されている。

そこで、図２６に基づいて、たとえば、半導体装置１０１に保証される「ゲート−ソース間定格電圧Ｖｇｓｓ」が２０Ｖであれば、この定格電圧Ｖｇｓｓを超えるゲート−ソース間電圧の印加はゲート絶縁膜１１５の負担になるため、ばらつき０．１μｍを見越して、ｐ⁻型部１３２の設計寸法を２．５μｍ（±０．１μｍ）とする。そうすれば、２０Ｖを超えたところで双方向ツェナーダイオード１２９をパンチスルーによってブレークダウンさせてノイズ電流を十分逃がす一方で、ゲート絶縁膜１１５に流れる電流を抑制することができる。その結果、３０Ｖ程度の高い静電破壊耐量を維持することができる。

なお、上記の好ましい設計寸法は、半導体装置１０１の効果を実証するための一例に過ぎず、双方向ツェナーダイオード１０２９を構成するｐ⁻型部１３２の不純物濃度によって変動する。たとえば、ｐ⁻型部１３２の不純物濃度が２．０×１０^１６ｃｍ^−３〜６．０×１０^１６ｃｍ^−３の範囲であれば、上記の２．４μｍ〜２．６μｍの幅が好ましい。
以上のように、半導体装置１０１によれば、高い静電破壊耐量を実現することができる。

これは、さらに図２７によって証明できる。図２７は、半導体装置１０１のアクティブ領域の面積を小さくして微細化しても十分な静電破壊耐量を実現できることを示した図である。図２７において、第２形態および第１形態は、前述の図２２〜図２５に示した第２形態および第１形態に対応している。一方、従来例は、ゲートトレンチ１１４に埋め込み絶縁膜１２６および薄膜部１２７が形成されておらず、薄膜部１２７よりも厚いゲート絶縁膜がほぼ一様な厚さで形成されている点を除いて第１形態と同じ構成を有する半導体装置を示している。

つまり、図２７によれば、第２形態の半導体装置は、薄膜部１２７を有しているためゲートトレンチ１１４内の絶縁膜自体の破壊耐量が従来例に比べて低いにもかかわらず、半導体装置全体として高い静電破壊耐量を実現できている。
したがって、たとえば、ゲート絶縁膜１１５に比べて厚い埋め込み絶縁膜１２６を採用してゲート−ドレイン間の容量を下げたり、半導体装置１０１の各部を微細化したりして低オン抵抗化および低容量化を図ることができる。

また、破壊耐量の向上のためにゲート絶縁膜１１５を厚くする必要がないので、ゲート絶縁膜１１５の厚さは、トランジスタのスイッチング性能に焦点を当てて設計することができる。したがって、トランジスタのスイッチング性能に与える影響も少なくて済む。
以上、参考発明の一実施形態を説明したが、参考発明は、他の形態で実施することもできる。

たとえば、半導体装置１０１の各半導体部分の導電型を反転した構成が採用されてもよい。つまり、半導体装置１０１において、ｐ型の部分がｎ型であり、ｎ型の部分がｐ型であってもよい。

１ ：半導体装置
２ ：半導体層
２７ ：トレンチゲート構造
２８ ：ゲートトレンチ
２９ ：第１内壁絶縁膜（ゲート絶縁膜）
３０ ：埋め込みゲート電極
３４ ：ｐ型ボディ領域
３５ ：ｎ^＋型ソース領域
４６ ：ダイオードトレンチ
４７ ：第２内壁絶縁膜（内壁絶縁膜）
４８ ：第２側壁絶縁膜（側壁絶縁膜）
４９ ：第２底壁絶縁膜（底壁絶縁膜）
５１ ：双方向ツェナーダイオードの上面
５２ ：双方向ツェナーダイオードのｎ^＋型部
５３ ：双方向ツェナーダイオードのｐ型部
５４ ：ポリシリコン体
５５ ：ｐ型フローティング領域
５６ ：反転抑制構造
５７ ：側壁保護膜
６１ ：電界緩和構造
６２ ：電界緩和トレンチ
６３ ：第３内壁絶縁膜（電界緩和内壁絶縁膜）
６４ ：埋め込み導電体
９５ ：半導体装置
９６ ：反転抑制構造
９７ ：半導体装置
９８ ：反転抑制構造
Ｄ ：双方向ツェナーダイオード
Ｔｒ ：絶縁ゲート型電界効果トランジスタ
１０１ ：半導体装置
１０２ ：半導体基板
１０５ ：ソースメタル
１０６ ：ゲートメタル
１１１ ：ゲートパッド
１１４ ：ゲートトレンチ
１１５ ：ゲート絶縁膜
１１６ ：ゲート電極
１１７ ：ｐ⁻型ボディ領域
１１８ ：ｎ^＋型ソース領域
１１９ ：ｎ⁻型ドレイン領域
１２６ ：埋め込み絶縁膜
１２７ ：薄膜部
１２９ ：双方向ツェナーダイオード
１３１ ：ｎ^＋型部
１３２ ：ｐ⁻型部
１３８ ：空乏層

Claims (18)

1. ダイオードトレンチが形成された主面を有する第１導電型の半導体層と、
   前記ダイオードトレンチの側壁に沿って形成された側壁絶縁膜、および、前記ダイオードトレンチの底壁に沿って形成され、かつ前記側壁絶縁膜の厚さよりも大きい厚さを有する底壁絶縁膜を含む内壁絶縁膜と、
   前記ダイオードトレンチ内において前記底壁絶縁膜の上に形成され、かつ、一対の第１導電型部および前記一対の第１導電型部の間に形成された少なくとも一つの第２導電型部を有する双方向ツェナーダイオードとを含む、半導体装置。
2. 前記ダイオードトレンチの底壁および前記双方向ツェナーダイオードの間に介在する前記底壁絶縁膜によって、前記双方向ツェナーダイオードの前記第２導電型部の導電型が第１導電型に反転するのを抑制する反転抑制構造が形成されている、請求項１に記載の半導体装置。
3. ダイオードトレンチが形成された主面を有する第１導電型の半導体層と、
   前記ダイオードトレンチの内壁に沿って形成された内壁絶縁膜と、
   前記ダイオードトレンチ内に形成され、かつ、一対の第１導電型部および前記一対の第１導電型部の間に形成された少なくとも一つの第２導電型部を有する双方向ツェナーダイオードと、
   前記半導体層において前記ダイオードトレンチの底壁に沿う領域に形成された第２導電型のフローティング領域とを含む、半導体装置。
4. 前記ダイオードトレンチの底壁および前記双方向ツェナーダイオードの間に介在する前記内壁絶縁膜、および、前記内壁絶縁膜を挟んで前記双方向ツェナーダイオードと対向する前記フローティング領域によって、前記双方向ツェナーダイオードの前記第２導電型部の導電型が第１導電型に反転するのを抑制する反転抑制構造が形成されている、請求項３に記載の半導体装置。
5. 前記内壁絶縁膜は、前記ダイオードトレンチの側壁に沿って形成された側壁絶縁膜、および、前記ダイオードトレンチの底壁に沿って形成され、かつ前記側壁絶縁膜の厚さよりも大きい厚さを有する底壁絶縁膜を含み、
   前記ダイオードトレンチの底壁および前記双方向ツェナーダイオードの間に介在する前記底壁絶縁膜、および、前記底壁絶縁膜を挟んで前記双方向ツェナーダイオードと対向する前記フローティング領域によって、前記双方向ツェナーダイオードの前記第２導電型部の導電型が第１導電型に反転するのを抑制する反転抑制構造が形成されている、請求項３に記載の半導体装置。
6. 前記双方向ツェナーダイオードは、前記ダイオードトレンチの開口に臨む上面を有しており、
   前記双方向ツェナーダイオードの上面は、前記半導体層の主面と同一の平面上に形成されている、請求項１〜５のいずれか一項に記載の半導体装置。
7. 前記双方向ツェナーダイオードは、前記ダイオードトレンチの側壁から間隔を空けて前記ダイオードトレンチ内に形成されている、請求項１〜６のいずれか一項に記載の半導体装置。
8. 前記双方向ツェナーダイオードは、前記ダイオードトレンチの側壁から間隔を空けて前記ダイオードトレンチ内に形成されており、
   前記双方向ツェナーダイオードの側壁および前記ダイオードトレンチの側壁の間の距離は、前記双方向ツェナーダイオードの厚さよりも大きい、請求項１〜６のいずれか一項に記載の半導体装置。
9. 前記双方向ツェナーダイオードの側壁を保護する絶縁性の側壁保護膜をさらに含む、請求項７または８に記載の半導体装置。
10. 前記双方向ツェナーダイオードは、ポリシリコン体を含み、
    前記一対の第１導電型部は、前記ポリシリコン体に選択的に形成された第１導電型不純物領域を含み、
    前記第２導電型部は、前記ポリシリコン体に選択的に形成された第２導電型不純物領域を含む、請求項１〜９のいずれか一項に記載の半導体装置。
11. 前記半導体層の主面の表層部に形成された第２導電型のボディ領域、前記ボディ領域の表層部に形成された第１導電型のソース領域、ゲート絶縁膜を挟んで前記ボディ領域に対向するゲート電極、および、前記ソース領域に接続されたソース電極を含み、前記半導体層をドレイン領域とする絶縁ゲート型電界効果トランジスタをさらに含み、
    前記双方向ツェナーダイオードにおいて、前記一対の第１導電型部のうちの一方は、前記ゲート電極に電気的に接続され、前記一対のうちの第１導電型部の他方は、前記ソース電極に電気的に接続されている、請求項１〜１０のいずれか一項に記載の半導体装置。
12. 前記半導体層の主面には、ゲートトレンチがさらに形成されており、
    前記ゲート絶縁膜は、前記ゲートトレンチの内壁に沿って形成されており、
    前記ゲート電極は、前記ゲート絶縁膜を挟んで前記ゲートトレンチに埋め込まれ、かつ、前記ゲート絶縁膜を挟んで前記ソース領域、前記ボディ領域および前記ドレイン領域に対向している、請求項１１に記載の半導体装置。
13. 前記ゲートトレンチは、前記ダイオードトレンチの深さと同一の深さを有しており、
    前記ゲート絶縁膜は、前記内壁絶縁膜と同一の構造を有しており、
    前記ゲート電極は、前記双方向ツェナーダイオードと同一の導電材料を有している、請求項１２に記載の半導体装置。
14. 前記ダイオードトレンチの周縁に沿う周囲領域において、前記半導体層の主面の表層部に形成され、かつ、当該周囲領域の電界を緩和する電界緩和構造をさらに含む、請求項１〜１３のいずれか一項に記載の半導体装置。
15. 複数の前記電界緩和構造が、前記ダイオードトレンチから離れる方向に間隔を空けて形成されている、請求項１４に記載の半導体装置。
16. 前記電界緩和構造は、前記ダイオードトレンチを取り囲むように形成されている、請求項１４または１５に記載の半導体装置。
17. 前記半導体層の主面には、電界緩和トレンチがさらに形成されており、
    前記電界緩和構造は、
    前記電界緩和トレンチの内壁に沿って形成された電界緩和内壁絶縁膜と、
    前記電界緩和内壁絶縁膜を挟んで前記電界緩和トレンチに埋め込まれた埋め込み導電体とを含む、請求項１４〜１６のいずれか一項に記載の半導体装置。
18. 前記電界緩和トレンチは、前記ダイオードトレンチの深さと同一の深さを有しており、
    前記電界緩和内壁絶縁膜は、前記内壁絶縁膜と同一の構造を有しており、
    前記埋め込み導電体は、前記双方向ツェナーダイオードと同一の導電材料を有している、請求項１７に記載の半導体装置。

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