JP2017134145A - 表示装置 - Google Patents

Abstract

【課題】狭額縁化を実現可能な表示装置を提供すること。【解決手段】表示装置は、発光素子と、発光素子に接続された駆動トランジスタと、駆動トランジスタ及び主電源線に接続された第１スイッチング素子と、駆動トランジスタ及びリセット電源線に接続された第２スイッチング素子と、駆動トランジスタ及び信号線に接続された第３スイッチング素子と、第３スイッチング素子及び初期化電源線に接続された第４スイッチング素子と、駆動トランジスタ及び第３スイッチング素子に接続された容量素子と、を有し、第２スイッチング素子、第３スイッチング素子、及び第４スイッチング素子のそれぞれのゲート端子には２水平期間のオン信号が供給される。【選択図】図２

Description

本発明は、表示装置に関する。特に、表示装置の回路構成に関する。

近年、モバイル用途の発光表示装置において、高精細化や狭額縁化に対する要求が強くなってきている。モバイル用途の表示装置としては、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ；ＬＣＤ）や、表示部に有機ＥＬ素子（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ；ＯＬＥＤ）を利用した表示装置や、電子ペーパー等が採用されている。

上記のような有機ＥＬ素子を用いた表示装置は、液晶表示装置で必要であったバックライト光源や偏光板が不要であり、さらに光源である発光素子の駆動電圧が低いため、低消費電力かつ薄型発光表示装置として非常に注目を集めている。また、薄膜だけで表示装置を形成することができるため、折り曲げ可能（フレキシブル）な表示装置を実現することができる。さらに、ガラス基板を使用しないため、軽く、壊れにくい表示装置を実現することが可能であり、非常に注目を集めている。

有機ＥＬ素子は、素子に流れる電流によって発光輝度が変化する。有機ＥＬ素子に流れる電流は、アクティブマトリクスパネルに用いられる薄膜トランジスタ（ＴＦＴ）素子の特性の影響を受ける。有機ＥＬ表示装置では、電源線と有機ＥＬ素子との間に駆動トランジスタが直列接続されているため、有機ＥＬ素子に流れず電流は駆動トランジスタのしきい値電圧（ＶＴＨ）ばらつきの影響を受けてしまう。有機ＥＬ素子に流れる電流が画素毎に異なると、表示ムラとなって表示品位を低下させる要因となる。

そこで、駆動トランジスタの特性ばらつきが表示品位に与える影響を抑制するため、有機ＥＬ素子に流す電流を一定にするための定電流回路を設けて駆動トランジスタの特性ばらつきを抑えるための技術、いわゆるＶＴＨ補償回路が開発されている。

例えば、特許文献１に示すように、ＶＴＨ補償回路は駆動トランジスタのＶＴＨばらつきの影響を小さくすることができるため、入力された階調データで有機ＥＬ素子に供給される電流量を正確に制御することができる。したがって、駆動トランジスタ固有のＶＴＨばらつきを効果的に補償することができ、有機ＥＬ表示装置の表示品位を大幅に向上させることが可能である。

特開２００９−２７６７４４号公報

しかしながら、ＶＴＨ補償回路は複数のトランジスタを制御する必要があるため、複数のトランジスタのそれぞれに対して制御回路を設ける必要がある。この制御回路は表示装置の周辺領域に配置される。ＶＴＨ補償回路に設けられた複数のトランジスタに供給する信号が複雑化すると、ドライバ回路が大きくなるため、周辺領域が広くなってしまい、額縁が大きくなるという問題があった。

本発明は、上記実情に鑑み、狭額縁化を実現可能な表示装置を提供することを目的とする。

本発明の一実施形態による表示装置は、複数の画素が行列方向に配置された表示装置であって、複数の画素の各々は、発光素子と、ソース・ドレイン端子の一方が発光素子に接続された駆動トランジスタと、ソース・ドレイン端子の一方が駆動トランジスタのソース・ドレイン端子の他方に接続され、ソース・ドレイン端子の他方が主電源線に接続された第１スイッチング素子と、ソース・ドレイン端子の一方が駆動トランジスタのソース・ドレイン端子の一方に接続され、ソース・ドレイン端子の他方がリセット電源線に接続された第２スイッチング素子と、ソース・ドレイン端子の一方が駆動トランジスタのゲート端子に接続され、ソース・ドレイン端子の他方が信号線に接続された第３スイッチング素子と、ソース・ドレイン端子の一方が第３スイッチング素子のソース・ドレイン端子の一方に接続され、ソース・ドレイン端子の他方が初期化電源線に接続された第４スイッチング素子と、一方の電極が駆動トランジスタのソース・ドレイン端子の一方に接続され、他方の電極が第３スイッチング素子のソース・ドレイン端子の一方に接続された容量素子と、を有し、第２スイッチング素子、第３スイッチング素子、及び第４スイッチング素子のそれぞれのゲート端子には２水平期間のオン信号が供給される。

本発明の一実施形態による表示装置は、複数の画素が行列方向に配置された表示装置であって、複数の画素の各々は、発光素子と、ソース・ドレイン端子の一方が発光素子に接続された駆動トランジスタと、ソース・ドレイン端子の一方が駆動トランジスタのソース・ドレイン端子の他方に接続された第１スイッチング素子と、ソース・ドレイン端子の一方が第１スイッチング素子のソース・ドレイン端子の他方に接続され、ソース・ドレイン端子の他方が主電源線に接続された第２スイッチング素子と、ソース・ドレイン端子の一方が駆動トランジスタのゲート端子に接続され、ソース・ドレイン端子の他方が信号線に接続された第３スイッチング素子と、ソース・ドレイン端子の一方が第３スイッチング素子のソース・ドレイン端子の一方に接続され、ソース・ドレイン端子の他方が初期化電源線に接続された第４スイッチング素子と、一方の電極が駆動トランジスタのソース・ドレイン端子の一方に接続され、他方の電極が第３スイッチング素子のソース・ドレイン端子の一方に接続された容量素子と、を有し、第１スイッチング素子のソース・ドレイン端子の他方及び第２スイッチング素子のソース・ドレイン端子の一方は、第５スイッチング素子を介してリセット電源線に接続され、第３スイッチング素子、第４スイッチング素子、及び第５スイッチング素子のそれぞれのゲート端子には２水平期間のオン信号が供給される。

本発明の一実施形態に係る表示装置の回路構成の一例を示す概略図である。 本発明の一実施形態に係る画素回路の回路構成の一例を示す回路図である。 本発明の一実施形態に係る画素回路の駆動方法を示すタイミングチャートを示す図である。 本発明の一実施形態に係る周辺回路の回路構成の一例を示す回路図である。 本発明の一実施形態に係る複数行の画素回路の駆動方法を示すタイミングチャートを示す図である。 本発明の一実施形態に係る画素回路の回路構成の一例を示す回路図である。 本発明の一実施形態に係る画素回路の駆動方法を示すタイミングチャートを示す図である。 本発明の一実施形態に係る周辺回路の回路構成の一例を示す回路図である。 本発明の一実施形態に係る複数行の画素回路の駆動方法を示すタイミングチャートを示す図である。

以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

〈実施形態１〉
図１〜図５を用いて、本発明の一実施形態に係る表示装置の概要について説明する。実施形態１では、駆動トランジスタのしきい値補償回路が設けられた有機ＥＬ表示装置について説明する。

［表示装置１０の構成］
図１は、本発明の一実施形態に係る表示装置の回路構成の一例を示す概略図である。図１に示すように、表示装置１０は画素回路１００がｎ行ｍ列のマトリクス状に配置されており、各画素回路１００はロードライバ１１０、カラムドライバ１２０によって制御される。ここで、ｎ＝１，２，３，・・・、ｍ＝１，２，３，・・・であり、例えばｎ＝３であれば３行目に配置された画素回路群を指し、ｍ＝３であれば３列目に配置された画素回路群を指す。図１では３行３列の画素回路群を例示しているが、この形態に限定されず、ｎ及びｍの数は任意に決定することができる。

ロードライバ１１０は、データの書き込みを実行する行を選択する駆動回路である。後述するように、画素回路１００には複数のトランジスタが配置されており、ロードライバ１１０は当該複数のトランジスタを制御する。換言すると、ロードライバ１１０には複数の制御信号線１１２が接続されており、当該複数の制御信号線１１２は画素回路１００に配置された複数のトランジスタの各々のゲート電極（又は、ゲート端子）に接続されている。詳細は後述するが、実施形態１では、複数の制御信号線１１２として、出力制御信号線、画素制御信号線、リセット制御信号線、初期化制御信号線、及びリセット電源線を有している。これらの制御信号線１１２は、各行毎に所定の順番で順次排他的に選択される。

カラムドライバ１２０は、入力された画像データに基づいて階調を決定し、決定された階調に応じたデータ電圧を画素回路１００に供給する駆動回路である。カラムドライバ１２０には複数のデータ信号線１２２が接続されており、当該複数のデータ信号線１２２は画素回路１００に配置された複数のトランジスタの一部のソース・ドレイン電極（又は、ソース・ドレイン端子）の一方に接続されている。換言すると、上記の画像データはデータ信号線１２２を介して各列の画素回路１００に供給される。詳細は後述するが、実施形態１では、複数のデータ信号線１２２として、画素データ信号線を有している。また、データ信号線１２２と同じ方向に主電源線及び初期化電源線が延在している。なお、これらの電源線はデータ信号線１２２と同様にカラムドライバ１２０に接続されていてもよい。これらのデータ信号線１２２は、上記の制御信号線１１２によって選択された行の画素回路１００に画像データ又は所定の電位を供給する。

図２は、本発明の一実施形態に係る画素回路の回路構成の一例を示す回路図である。図２に示す画素回路１００を構成するトランジスタは全てｎチャネル型トランジスタである。図２に示すように、画素回路１００は、発光素子Ｄ１、駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、リセットトランジスタＲＳＴ、画素トランジスタＳＳＴ、初期化トランジスタＩＳＴ、保持容量Ｃｓ、及び補助容量Ｃａｄを含む。以下の説明において、トランジスタのソース・ドレイン端子の一方を第１端子といい、ソース・ドレイン端子の他方を第２端子という。また、容量素子の一方の端子を第１端子といい、容量素子の他方の端子を第２端子という。

駆動トランジスタＤＲＴの第１端子２１１は発光素子Ｄ１のアノード端子、保持容量Ｃｓの第１端子２６１、及び補助容量Ｃａｄの第１端子２７１に接続され、第２端子２１２は出力トランジスタＢＣＴの第１端子２２１に接続されている。出力トランジスタＢＣＴの第２端子２２２は第１主電源線１３０に接続されている。リセットトランジスタＲＳＴの第１端子２３１は駆動トランジスタＤＲＴの第１端子２１１、保持容量Ｃｓの第１端子２６１、発光素子Ｄ１のアノード端子、及び補助容量Ｃａｄの第１端子２７１に接続され、リセットトランジスタＲＳＴの第２端子２３２はリセット電源線１４２に接続されている。

画素トランジスタＳＳＴの第１端子２４１は駆動トランジスタＤＲＴのゲート端子２１３、初期化トランジスタＩＳＴの第１端子２５１、及び保持容量Ｃｓの第２端子２６２に接続され、画素トランジスタＳＳＴの第２端子２４２は画像データ信号線１４４に接続されている。初期化トランジスタＩＳＴの第２端子２５２は初期化電源線１４０に接続されている。補助容量Ｃａｄの第２端子２７２は初期化電源線１４０に接続されている。また、発光素子Ｄ１のカソード端子は第２主電源線１３２に接続されている。ここで、第１主電源線１３０と補助容量Ｃａｄの第２端子２７２が接続されてもよく、第２主電源線１３２と補助容量Ｃａｄの第２端子２７２が接続されてもよい。

ここで、第１主電源線１３０には第１主電源電圧ＰＶＤＤが供給され、第２主電源線１３２には第２主電源電圧ＰＶＳＳが供給される。第１主電源電圧ＰＶＤＤはアノードに印加される電圧に基づいた電圧に相当し、第２主電源電圧ＰＶＳＳはカソード電圧に相当する。また、初期化電源線１４０には初期化電源電圧Ｖｉｎｉが供給され、リセット電源線１４２にはリセット電源電圧Ｖｒｓｔが供給され、画像データ信号線１４４には画像データＶｓｉｇが供給される。

なお、出力トランジスタＢＣＴのゲート端子２２３は出力制御信号線１５０に接続されている。リセットトランジスタＲＳＴのゲート端子２３３はリセット制御信号線１５２に接続されている。画素トランジスタＳＳＴのゲート端子２４３は画素制御信号線１５４に接続されている。初期化トランジスタＩＳＴのゲート端子２５３は初期化制御信号線１５６に接続されている。なお、出力制御信号線１５０には出力制御信号ＢＧが供給され、リセット制御信号線１５２にはリセット制御信号ＲＧが供給され、画素制御信号線１５４には画素制御信号ＳＧが供給され、初期化制御信号線１５６には初期化制御信号ＩＧが供給される。

上記の構成を換言すると、保持容量Ｃｓの第１端子２６１は駆動トランジスタＤＲＴの第１端子２１１に接続され、保持容量Ｃｓの第２端子２６２は画素トランジスタＳＳＴの第１端子２４１に接続されている、ということもできる。また、実施形態１では、画素回路１００を構成するトランジスタが全てｎチャネル型トランジスタである構成を例示したが、この構成に限定されない。例えば、画素回路１００を構成する駆動トランジスタＤＲＴ以外のトランジスタは全てｐチャネル型トランジスタであってもよく、ｎチャネル型トランジスタ及びｐチャネル型トランジスタの両方が用いられてもよい。また、上記のトランジスタはオン状態とオフ状態とを切り替え可能なスイッチング素子であればよく、トランジスタ以外のスイッチング素子を用いてもよい。

出力制御信号線１５０、リセット制御信号線１５２、画素制御信号線１５４、初期化制御信号線１５６、及びリセット電源線１４２は図１の制御信号線１１２に含まれる。つまり、これらの制御信号線及び電源線は表示装置１０の行方向に延在している。一方、第１主電源線１３０、初期化電源線１４０、及び画像データ信号線１４４は図１のデータ信号線１２２に含まれる。つまり、これらの制御信号線及び電源線は表示装置１０の列方向に延在している。なお、第２主電源線１３２は基板全面に配置されている。

［表示装置１０の駆動方法］
図３は、本発明の一実施形態に係る画素回路の駆動方法を示すタイミングチャートを示す図である。なお、本実施形態では、画素回路を構成するトランジスタが全てｎチャネル型である場合を示しており、トランジスタのゲート端子に「ローレベル」の制御信号が供給されるとそのトランジスタはオフ状態（非導通状態）となる。一方、トランジスタのゲート端子に「ハイレベル」の制御信号が供給されるとそのトランジスタはオン状態（導通状態）となる。以下、図２の回路図及び図３のタイミングチャートを用いて、表示装置１０の駆動方法について説明する。なお、ここでは、ｎ行目の画素回路群に対して画像データを書き込む例について説明する。

図３に示すように、表示装置１０は（ａ）第１リセット期間、（ｂ）第２リセット期間、（ｃ）しきい値補償期間、（ｄ）第１書き込み期間、（ｅ）第２書き込み期間、及び（ｆ）発光期間を有する。以下、これらの期間について図２及び図３を参照しながら説明する。なお、点線で区切られた期間は１水平期間（１Ｈ）に相当する。１水平期間とは、ある１行の画素回路全てに画像データ信号を書き込む期間を意味する。

（ａ）第１リセット期間
第１リセット期間では、出力制御信号ＢＧがハイレベルからローレベルになり、出力トランジスタＢＣＴがオフ状態となる。したがって、駆動トランジスタＤＲＴの第２端子２１２は出力トランジスタＢＣＴによって第１主電源線１３０から遮断される。また、リセット制御信号ＲＧがローレベルからハイレベルになり、リセットトランジスタＲＳＴがオン状態となる。したがって、駆動トランジスタＤＲＴの第１端子２１１及び保持容量Ｃｓの第１端子２６１にはリセットトランジスタＲＳＴを介してリセット電源電圧Ｖｒｓｔが供給される。初期化制御信号ＩＧ及び画素制御信号ＳＧはローレベルが維持され、初期化トランジスタＩＳＴ及び画素トランジスタＳＳＴはオフ状態が維持される。つまり、駆動トランジスタＤＲＴのゲート端子２１３及び保持容量Ｃｓの第２端子２６２はフローティングとなる。

ここで、リセット電源電圧Ｖｒｓｔとしては、第２主電源電圧ＰＶＳＳよりも低い電圧が設定される。ただし、リセット電源電圧Ｖｒｓｔは必ずしも第２主電源電圧ＰＶＳＳより低い必要はなく、後で説明する第２リセット期間にて発光素子Ｄ１に電流が流れないような電圧であればよい。具体的には、リセット電源電圧Ｖｒｓｔは第２主電源電圧ＰＶＳＳよりも発光素子Ｄ１のしきい値電圧分だけ高い電圧以下であれば問題ない。リセット電源電圧Ｖｒｓｔは第２主電源電圧ＰＶＳＳと同一とすれば必要な電源電圧の種類が減るので狭額縁化やエネルギー消費削減につながる。また、駆動トランジスタＤＲＴがオン状態にならないように、駆動トランジスタＤＲＴのゲート端子２１３のフローティング電圧（つまり、ゲート端子２１３に供給される可能性がある電圧）よりも低い電圧になるように設定されてもよい。例えば、リセット電源電圧Ｖｒｓｔとして−３Ｖが供給される。上記の動作によって、発光素子Ｄ１への電流の供給を停止して非発光状態とする。また、この期間において、補助容量Ｃａｄに対して充放電を行い、保持される電荷量を安定させる。実施形態１では、補助容量Ｃａｄの第２端子２７２が初期化電源線１４０に接続されているため、第１リセット期間において補助容量Ｃａｄには初期化電源電圧Ｖｉｎｉとリセット電源電圧Ｖｒｓｔとの電位差に基づく電荷が保持される。一方、保持容量Ｃｓの第２端子２６２はフローティングなので、保持容量Ｃｓの充放電は行われず、第１端子２６１の電位の変化に応じて第２端子２６２の電位が変化する。

（ｂ）第２リセット期間
第２リセット期間では、初期化制御信号ＩＧがローレベルからハイレベルになり、初期化トランジスタＩＳＴがオン状態となる。したがって、駆動トランジスタＤＲＴのゲート端子２１３には初期化トランジスタＩＳＴを介して初期化電源電圧Ｖｉｎｉが供給される。リセット制御信号ＲＧはハイレベルが維持され、リセットトランジスタＲＳＴはオン状態が維持される。また、出力制御信号ＢＧ及び画素制御信号ＳＧはローレベルが維持され、出力トランジスタＢＣＴ及び画素トランジスタＳＳＴはオフ状態が維持される。つまり、駆動トランジスタＤＲＴの第１端子２１１及び保持容量Ｃｓの第１端子２６１にはリセット電源電圧Ｖｒｓｔが供給され、駆動トランジスタＤＲＴのゲート端子２１３及び保持容量Ｃｓの第２端子２６２には初期化電源電圧Ｖｉｎｉが供給される。

ここで、初期化電源電圧Ｖｉｎｉとしては、リセット電源電圧Ｖｒｓｔよりも高い電圧が設定される。例えば、初期化電源電圧Ｖｉｎｉとして＋１Ｖが供給される。したがって、駆動トランジスタＤＲＴでは、第１端子２１１の電位（Ｖｒｓｔ）に対するゲート端子２１３の電位（Ｖｉｎｉ）がハイレベルになるため、駆動トランジスタＤＲＴはオン状態となる。これは、駆動トランジスタＤＲＴのしきい値電圧のばらつきを考慮しても、十分に駆動トランジスタＤＲＴがオンできる程度のゲート、ソース間電圧が駆動トランジスタＤＲＴに印加されるからである。また、この期間において、保持容量Ｃｓにはリセット電源電圧Ｖｒｓｔと初期化電源電圧Ｖｉｎｉとの電位差に基づく電荷が保持される。

上記のように、第１リセット期間において補助容量Ｃａｄに対する充放電が行われ、第２リセット期間において保持容量Ｃｓに対する充放電が行われる。つまり、それぞれ異なるリセット期間において補助容量Ｃａｄ及び保持容量Ｃｓに対する充放電が行われる。

（ｃ）しきい値補償期間
しきい値補償期間では、出力制御信号ＢＧがローレベルからハイレベルになり、出力トランジスタＢＣＴがオン状態となる。したがって、駆動トランジスタＤＲＴの第２端子２１２には出力トランジスタＢＣＴを介して第１主電源電圧ＰＶＤＤが供給される。また、リセット制御信号ＲＧがハイレベルからローレベルになり、リセットトランジスタＲＳＴがオフ状態となる。したがって、駆動トランジスタＤＲＴの第１端子２１１はリセットトランジスタＲＳＴによってリセット電源線１４２から遮断される。初期化制御信号ＩＧはハイレベルが維持され、初期化トランジスタＩＳＴはオン状態が維持される。また、画素制御信号ＳＧはローレベルが維持され、画素トランジスタＳＳＴはオフ状態が維持される。

ここで、駆動トランジスタＤＲＴは上記の第２リセット期間でオン状態となっているため、駆動トランジスタＤＲＴの第２端子２１２に供給された第１主電源電圧ＰＶＤＤによって駆動トランジスタＤＲＴのチャネルを電流が流れ、第１端子２１１の電位が上昇する。そして、第１端子２１１の電位とゲート端子２１３の電位との差が駆動トランジスタＤＲＴのしきい値電圧（ＶＴＨ）に達すると、駆動トランジスタＤＲＴがオフ状態となる。

ここで、ゲート端子２１３にはＶｉｎｉが供給されているため、第１端子２１１の電位が（Ｖｉｎｉ−ＶＴＨ）に達すると、駆動トランジスタＤＲＴがオフ状態となる。このとき、保持容量Ｃｓの第２端子２６２にはＶｉｎｉが供給され、第１端子２６１には（Ｖｉｎｉ−ＶＴＨ）が供給されるため、保持容量ＣｓにはＶＴＨに基づく電荷が保持される。換言すると、しきい値補償期間において、保持容量Ｃｓには駆動トランジスタＤＲＴのＶＴＨに基づく情報が保存される、ということもできる。なお、しきい値補償期間における発光素子Ｄ１の発光を抑制するために、（Ｖｉｎｉ−ＶＴＨ）―ＰＶＳＳ＜発光素子のしきい値電圧となるようにＶｉｎｉを設定することが好ましい。

（ｄ）第１書き込み期間
第１書き込み期間では、出力制御信号ＢＧ及び初期化制御信号ＩＧがハイレベルからローレベルになり、出力トランジスタＢＣＴ及び初期化トランジスタＩＳＴがオフ状態となる。したがって、駆動トランジスタＤＲＴの第２端子２１２は出力トランジスタＢＣＴによって第１主電源線１３０から遮断され、駆動トランジスタＤＲＴのゲート端子２１３は初期化トランジスタＩＳＴによって初期化電源線１４０から遮断される。また、画素制御信号ＳＧがローレベルからハイレベルになり、画素トランジスタＳＳＴがオン状態となる。リセット制御信号ＲＧはローレベルが維持され、リセットトランジスタＲＳＴはオフ状態が維持される。このようにして、第１書き込み期間では、駆動トランジスタＤＲＴのゲート端子２１３に画像データＶｓｉｇを供給可能な状態になる。ここで、実施形態１では、第１書き込み期間において、画像データ信号線１４４には本行の画素１００に対応した画像データＶｓｉｇは供給されず、前行の画素１００に対応した画像データＶｓｉｇが基本的に供給される。

（ｅ）第２書き込み期間
第２書き込み期間では、画像データ信号線１４４に画像データＶｓｉｇとして階調データｄａｔａ（ｎ）が供給される。なお、第２書き込み期間の出力制御信号ＢＧ、リセット制御信号ＲＧ、初期化制御信号ＩＧ、及び画素制御信号ＳＧのレベル（ハイレベル又はローレベル）は第１書き込み期間と同じである。このようにして、駆動トランジスタＤＲＴのゲート端子２１３及び保持容量Ｃｓの第２端子２６２には画素トランジスタＳＳＴを介して階調データｄａｔａ（ｎ）が供給される。

ここで、保持容量Ｃｓの第２端子２６２の電位がＶｉｎｉ→Ｖｓｉｇに変化すると、第１端子２６１の電位は（Ｖｓｉｇ−Ｖｉｎｉ）に基づいて上昇する。具体的には、保持容量Ｃｓ及び補助容量Ｃａｄが直列接続されているため、これらの容量の中間に位置する第１端子２６１の電位（Ｖｓ）は以下の式（１）で表される。

したがって、第１端子２１１の電位とゲート端子２１３の電位との電位差（Ｖｇｓ）は以下の式（２）で表される。つまり、ゲート端子２１３に画像データＶｓｉｇを供給することで、保持容量Ｃｓに駆動トランジスタＤＲＴのＶＴＨ及び画像データＶｓｉｇに基づく電荷を保持させることができる。このようにして、駆動トランジスタＤＲＴは画像データＶｓｉｇに駆動トランジスタＤＲＴのＶＴＨが加算された電位差に基づいたオン状態となる。

（ｆ）発光期間
発光期間では、出力制御信号ＢＧがローレベルからハイレベルになり、出力トランジスタＢＣＴがオン状態となる。また、画素制御信号ＳＧがハイレベルからローレベルになり、画素トランジスタＳＳＴがオフ状態となる。リセット制御信号ＲＧ及び初期化制御信号ＩＧはローレベルが維持され、リセットトランジスタＲＳＴ及び初期化トランジスタＩＳＴはオフ状態が維持される。このようにして、駆動トランジスタＤＲＴは第２端子２１２に供給された第１主電源電圧ＰＶＤＤのうち、上記の式（２）に基づく電流を発光素子Ｄ１に提供する。

ここで、駆動トランジスタＤＲＴを流れる電流（Ｉｄ）は以下の式（３）で表される。式（３）に式（２）を代入することで、駆動トランジスタＤＲＴのＶＴＨ成分は式（３）から消去され、Ｉｄは以下の式（４）で表されるように、ＶＴＨに依存しない電流となる。

以上のようにして、発光期間において、駆動トランジスタＤＲＴのＶＴＨの影響が排除された電流を発光素子Ｄ１に供給することができる。つまり、駆動トランジスタＤＲＴのＶＴＨが補償された電流を発光素子Ｄ１に供給することができる。

図３に示すように、表示装置１０は第１リセット期間及び第２リセット期間の各々には１水平期間のハイレベルの信号が供給される。また、第１リセット期間及び第２リセット期間は連続しているため、リセット制御信号ＲＧには２水平期間のハイレベルの信号が供給される。つまり、リセットトランジスタＲＳＴのゲート端子２３３には２水平期間のオン信号が供給される。また、第１書き込み期間及び第２書き込み期間の各々には１水平期間のハイレベルの信号が供給される。また、第１書き込み期間及び第２書き込み期間は連続しているため、画素制御信号ＳＧには２水平期間のハイレベルの信号が供給される。つまり、画素トランジスタＳＳＴのゲート端子２４３には２水平期間のオン信号が供給される。

後述するが、上記の第１書き込み期間では、本行（ｎ行目）の駆動トランジスタＤＲＴには画像データの書き込みは行わず、前行（ｎ−１行目）の駆動トランジスタＤＲＴに画像データＶｓｉｇを書き込む。実施形態１では、第１書き込み期間においてｎ−１行目の駆動トランジスタＤＲＴに画像データを書き込む駆動方法を例示したが、この駆動方法に限定されず、ｎ−１行目以外の駆動トランジスタＤＲＴに画像データを書き込んでもよい。また、実施形態１では、第１書き込み期間では画像データ信号線１４４にｎ−１行目の画像データＶｓｉｇが供給され、第２書き込み期間でｎ行目の画像データＶｓｉｇとして階調データｄａｔａ（ｎ）が供給される駆動方法を例示したが、この駆動方法に限定されない。

［表示装置１０の周辺回路の回路構成］
図４は、本発明の一実施形態に係る周辺回路の回路構成の一例を示す回路図である。図４には、ｎ行目からｎ＋３行目までの周辺回路の一部を示した。図４に示すように、ｎ〜ｎ＋３行目の周辺回路３００、３０２、３０４、及び３０６にはシフトレジスタ３１０、３１２、３１４、及び３１６がそれぞれ配置されている。ｎ行目の周辺回路３００は、初期化制御信号線３２０、リセット制御信号線３３０、ＯＲ回路３４０、インバータ３５０、出力制御信号線３６０、及び画素制御信号線３７０を有している。なお、出力制御信号線３６０はＯＲ回路３４０及びインバータ３５０を介して、リセット制御信号線３３０及び画素制御信号線３７０に接続されている。

ｎ行目の周辺回路３００と同様に、ｎ＋１行目の周辺回路３０２は、初期化制御信号線３２２、リセット制御信号線３３２、ＯＲ回路３４２、インバータ３５２、出力制御信号線３６２、及び画素制御信号線３７２を有している。また、ｎ＋２行目の周辺回路３０４は、初期化制御信号線３２４、リセット制御信号線３３４、ＯＲ回路３４４、インバータ３５４、出力制御信号線３６４、及び画素制御信号線３７４を有している。また、ｎ＋３行目の周辺回路３０６は、初期化制御信号線３２６、リセット制御信号線３３６、ＯＲ回路３４６、インバータ３５６、出力制御信号線３６６、及び画素制御信号線３７６を有している。

上記のｎ行目の周辺回路３００における４つの制御信号線のうち、画素制御信号線３７０がシフトレジスタ３１０に接続されている。一方、初期化制御信号線３２０及びリセット制御信号線３３０は、ｎ行目以外のシフトレジスタに接続されている。また、シフトレジスタ３１０はｎ＋２行目の初期化制御信号線３２４、及びｎ＋３行目のリセット制御信号線３３６に接続されている。つまり、画素制御信号線３７０の画素制御信号ＳＧ（ｎ）、初期化制御信号線３２４の初期化制御信号ＩＧ（ｎ＋２）、及びリセット制御信号線３３６のリセット制御信号ＲＧ（ｎ＋３）には同じタイミング信号ＳＲ（ｎ）が供給される。

さらに図２及び図４を参照して説明すると、ｎ行目のシフトレジスタ３１０は、ｎ行目の画素制御信号線３７０を介してｎ行目の画素トランジスタＳＳＴを制御する。また、ｎ行目のシフトレジスタ３１０は、ｎ＋２行目の初期化制御信号線３２４を介してｎ＋２行目の初期化トランジスタＩＳＴを制御する。また、ｎ行目のシフトレジスタ３１０は、ｎ＋３行目のリセット制御信号線３３６を介してｎ＋３行目のリセットトランジスタＲＳＴを制御する。

ここで、図５を用いて、図４に示した複数のシフトレジスタを用いた表示装置１０の駆動方法について説明する。図５は、本発明の一実施形態に係る複数行の画素回路の駆動方法を示すタイミングチャートを示す図である。図５には、ｎ行目からｎ＋３行目までの画素回路に供給されるタイミング信号を示した。図４を参照すると、ｎ行目のシフトレジスタ３１０から供給されるタイミング信号ＳＲ（ｎ）はＳＧ（ｎ）、ＩＧ（ｎ＋２）、及びＲＧ（ｎ＋３）として供給される。つまり、図５に示すように、ＳＧ（ｎ）、ＩＧ（ｎ＋２）、及びＲＧ（ｎ＋３）には同じタイミング信号が供給される（図５中のＡ、Ｂ、及びＣを参照）。

図４を参照すると、ＢＧ（ｎ）は、ＳＧ（ｎ）及びＲＧ（ｎ）として供給されたタイミング信号がＯＲ回路３４０及びインバータ３５０を介して供給される。つまり、図５に示すように、ＢＧ（ｎ）にはＲＧ（ｎ）及びＳＧ（ｎ）が反転されたタイミング信号が供給される（図５中のＡ、Ｄ、及びＥを参照）。

上記のように、ＢＧ（ｎ）、ＲＧ（ｎ）、ＩＧ（ｎ）、及びＳＧ（ｎ）には全て２水平期間のタイミング信号が供給される。したがって、周辺回路には、２水平期間のタイミング信号を供給するシフトレジスタが配置されていればよい。つまり、１つの行に対して複数種類の期間を有するタイミング信号を供給する必要がないため、１つの行に対して１種類のシフトレジスタを配置させることで画素回路を駆動することができる。

また、図５に示すように、例えばｎ行目（本行）の第１書き込み期間（ｄ）は、その前行のｎ−１行目の第２書き込み期間（ｅ’）とオーバーラップしており、Ｖｓｉｇとしてｎ−１行目の階調データｄａｔａ（ｎ−１）が供給される。つまり、ｎ行目の第１書き込み期間（ｄ）において、ｎ−１行目の画素回路に階調データｄａｔａ（ｎ−１）が書き込まれる。そして、ｎ行目の第２書き込み期間（ｅ）において、ｎ行目の画素回路に階調データｄａｔａ（ｎ）が書き込まれる。このようにして、第１書き込み期間では前行の画素回路に書き込みを行い、第２書き込み期間では本行の画素回路に書き込みを行うことができる。

以上のように、実施形態１に係る表示装置１０によると、画素回路を駆動させるタイミング信号として、全て２水平期間のタイミング信号を用いることができる。これによって、周辺回路には２水平期間のタイミング信号を供給するシフトレジスタを配置するだけでよいため、周辺回路の専有面積を小さくすることができる。その結果、狭額縁化を実現可能な表示装置を提供することができる。

また、それぞれ異なるリセット期間において補助容量Ｃａｄ及び保持容量Ｃｓの各々に対する充放電が行われることで、補助容量Ｃａｄと保持容量Ｃｓとの間に接続されるリセット電源線１４２にかかる負荷をそれぞれのリセット期間に分散させることができる。これにより、行方向に隣接する画素回路における発光ばらつきを低減することができる。さらに、表示装置１０は第１書き込み期間及び第２書き込み期間を有するため、書き込みのための十分な時間を確保することができ、より正確な信号書き込みが可能となる。また、第１書き込み期間において、基本的には前行の信号電圧が印加されているため、第２書き込み期間に印加される信号電圧は階調電圧が前行から変動する電圧幅しか変動しない。したがって、不所望な大きな電位差を印加する必要がなくなる。

〈実施形態２〉
図６〜図９を用いて、本発明の一実施形態に係る表示装置の概要について説明する。実施形態２では、駆動トランジスタのしきい値補償回路が設けられた有機ＥＬ表示装置について説明する。

［表示装置１０Ａの構成］
表示装置１０Ａ全体の回路構成は図１に示した実施形態１の表示装置１０と同様であるので、ここでは説明を省略し、図１を参照して説明を行う。

図６は、本発明の一実施形態に係る画素回路の回路構成の一例を示す回路図である。図６に示す画素回路１００Ａを構成するトランジスタは全てｎチャネル型トランジスタである。図６に示すように、画素回路１００Ａは、発光素子Ｄ１、駆動トランジスタＤＲＴ、発光制御トランジスタＣＣＴ、出力トランジスタＢＣＴ、画素トランジスタＳＳＴ、初期化トランジスタＩＳＴ、保持容量Ｃｓ、及び補助容量Ｃａｄを含む。また、例えば周辺回路などの画素回路１００Ａ外に配置されたリセットトランジスタＲＳＴが画素回路１００Ａに接続されている。以下の説明において、トランジスタのソース・ドレイン端子の一方を第１端子といい、ソース・ドレイン端子の他方を第２端子という。また、容量素子の一方の端子を第１端子といい、容量素子の他方の端子を第２端子という。

駆動トランジスタＤＲＴの第１端子２１１Ａは発光素子Ｄ１のアノード端子、保持容量Ｃｓの第１端子２６１Ａ、及び補助容量Ｃａｄの第１端子２７１Ａに接続され、第２端子２１２Ａは発光制御トランジスタＣＣＴの第１端子２８１Ａに接続されている。発光制御トランジスタＣＣＴの第２端子２８２Ａは出力トランジスタＢＣＴの第１端子２２１Ａ及びリセットトランジスタＲＳＴの第１端子２３１Ａに接続されている。出力トランジスタＢＣＴの第２端子２２２Ａは第１主電源線１３０Ａに接続されている。

画素トランジスタＳＳＴの第１端子２４１Ａは駆動トランジスタＤＲＴのゲート端子２１３Ａ、初期化トランジスタＩＳＴの第１端子２５１Ａ、及び保持容量Ｃｓの第２端子２６２Ａに接続され、画素トランジスタＳＳＴの第２端子２４２Ａは画像データ信号線１４４Ａに接続されている。初期化トランジスタＩＳＴの第２端子２５２Ａは初期化電源線１４０Ａに接続されている。補助容量Ｃａｄの第２端子２７２Ａは初期化電源線１４０Ａに接続されている。また、発光素子Ｄ１のカソード端子は第２主電源線１３２Ａに接続されている。

画素回路１００Ａ外に配置されたリセットトランジスタＲＳＴの第１端子２３１Ａは前述のように発光制御トランジスタＣＣＴの第２端子２８２Ａ及び出力トランジスタＢＣＴの第１端子２２１Ａに接続され、第２端子２３２Ａはリセット電源線１４２Ａに接続されている。

ここで、第１主電源線１３０Ａには第１主電源電圧ＰＶＤＤが供給され、第２主電源線１３２Ａには第２主電源電圧ＰＶＳＳが供給される。第１主電源電圧ＰＶＤＤはアノード電圧を作りだすための電圧に相当し、第２主電源電圧ＰＶＳＳはカソード電圧に相当する。また、初期化電源線１４０Ａには初期化電源電圧Ｖｉｎｉが供給され、リセット電源線１４２Ａにはリセット電源電圧Ｖｒｓｔが供給され、画像データ信号線１４４Ａには画像データＶｓｉｇが供給される。

なお、発光制御トランジスタＣＣＴのゲート端子２８３Ａは発光制御信号線１５８Ａに接続されている。出力トランジスタＢＣＴのゲート端子２２３Ａは出力制御信号線１５０Ａに接続されている。画素トランジスタＳＳＴのゲート端子２４３Ａは画素制御信号線１５４Ａに接続されている。初期化トランジスタＩＳＴのゲート端子２５３Ａは初期化制御信号線１５６Ａに接続されている。なお、発光制御信号線１５８Ａには発光制御信号ＣＧが供給され、出力制御信号線１５０Ａには出力制御信号ＢＧが供給され、画素制御信号線１５４Ａには画素制御信号ＳＧが供給され、初期化制御信号線１５６Ａには初期化制御信号ＩＧが供給される。また、リセットトランジスタＲＳＴのゲート端子２３３Ａはリセット制御信号線１５２Ａに接続されており、リセット制御信号線１５２Ａにはリセット制御信号ＲＧが供給される。

上記の構成を換言すると、保持容量Ｃｓの第１端子２６１Ａは駆動トランジスタＤＲＴの第１端子２１１Ａに接続され、保持容量Ｃｓの第２端子２６２Ａは画素トランジスタＳＳＴの第１端子２４１Ａに接続されている、ということもできる。また、実施形態２では、画素回路１００Ａを構成するトランジスタが全てｎチャネル型トランジスタである構成を例示したが、この構成に限定されない。例えば、画素回路１００Ａを構成する駆動トランジスタＤＲＴ以外のトランジスタは全てｐチャネル型トランジスタであってもよく、ｎチャネル型トランジスタ及びｐチャネル型トランジスタの両方が用いられてもよい。

［表示装置１０Ａの駆動方法］
図７は、本発明の一実施形態に係る画素回路の駆動方法を示すタイミングチャートを示す図である。なお、本実施形態では、画素回路を構成するトランジスタが全てｎチャネル型である場合を示しており、トランジスタのゲート端子に「ローレベル」の制御信号が供給されるとそのトランジスタはオフ状態（非導通状態）となる。一方、トランジスタのゲート端子に「ハイレベル」の制御信号が供給されるとそのトランジスタはオン状態（導通状態）となる。以下、図６の回路図及び図７のタイミングチャートを用いて、表示装置１０Ａの駆動方法について説明する。なお、ここでは、ｎ行目の画素回路群に対して画像データを書き込む例について説明する。

図７に示すように、表示装置１０Ａは（ａ）第１リセット期間、（ｂ）第２リセット期間、（ｃ）しきい値補償期間、（ｄ）第１書き込み期間、（ｅ）第２書き込み期間、及び（ｆ）発光期間を有する。以下、これらの期間について図６及び図７を参照しながら説明する。なお、点線で区切られた期間は１水平期間（１Ｈ）に相当する。１水平期間とは、ある１行の画素回路全てに画像データ信号を書き込む期間を意味する。なお、上記の各期間における動作の概要は実施形態１と類似しているので、詳しい説明は省略する。

（ａ）第１リセット期間
第１リセット期間では、出力制御信号ＢＧがハイレベルからローレベルになり、リセット制御信号ＲＧがローレベルからハイレベルになる。発光制御信号ＣＧはハイレベルが維持され、初期化制御信号ＩＧ及び画素制御信号ＳＧはローレベルが維持される。つまり、発光制御トランジスタＣＣＴ及びリセットトランジスタＲＳＴがオン状態、出力トランジスタＢＣＴ、画素トランジスタＳＳＴ、及び初期化トランジスタＩＳＴがオフ状態となる。これによって、駆動トランジスタＤＲＴの第２端子２１２Ａにはリセット電源電圧Ｖｒｓｔが供給される。なお、リセット電源電圧Ｖｒｓｔは、駆動トランジスタＤＲＴが第１リセット期間にてオンできる程度の電圧とすればよい。第２主電源電圧ＰＶＳＳに駆動トランジスタＤＲＴのしきい値電圧ＶＴＨにマージンを持たせた電圧を加えた程度の電圧がリセット電源電圧Ｖｒｓｔとなればよい。

（ｂ）第２リセット期間
第２リセット期間では、初期化制御信号ＩＧがローレベルからハイレベルになる。出力制御信号ＢＧ及び画素制御信号ＳＧはローレベルが維持され、リセット制御信号ＲＧ及び発光制御信号ＣＧはハイレベルが維持される。つまり、リセットトランジスタＲＳＴ、発光制御トランジスタＣＣＴ、及び初期化トランジスタＩＳＴがオン状態、出力トランジスタＢＣＴ及び画素トランジスタＳＳＴがオフ状態となる。これによって、駆動トランジスタＤＲＴの第２端子２１２Ａにはリセット電源電圧Ｖｒｓｔが供給され、駆動トランジスタＤＲＴのゲート端子２１３Ａ及び保持容量Ｃｓの第２端子２６２Ａには初期化電源電圧Ｖｉｎｉが供給される。

ここで、リセット電源電圧Ｖｒｓｔ及び初期化電源電圧Ｖｉｎｉには、駆動トランジスタＤＲＴがオン状態になる電圧が供給される。したがって、駆動トランジスタＤＲＴを介して第１端子２１１Ａ及び保持容量Ｃｓの第１端子２６１Ａにリセット電源電圧Ｖｒｓｔが供給される。

（ｃ）しきい値補償期間
しきい値補償期間では、出力制御信号ＢＧがローレベルからハイレベルになり、リセット制御信号ＲＧがハイレベルからローレベルになる。発光制御信号ＣＧ及び初期化制御信号ＩＧはハイレベルが維持され、画素制御信号ＳＧはローレベルが維持される。つまり、出力トランジスタＢＣＴ、発光制御トランジスタＣＣＴ、及び初期化トランジスタＩＳＴがオン状態、リセットトランジスタＲＳＴ及び画素トランジスタＳＳＴがオフ状態となる。

ここで、駆動トランジスタＤＲＴは上記の第２リセット期間でオン状態となっているため、駆動トランジスタＤＲＴの第２端子２１２Ａに供給された第１主電源電圧ＰＶＤＤによって駆動トランジスタＤＲＴのチャネルを電流が流れ、第１端子２１１Ａの電位が上昇する。そして、第１端子２１１Ａの電位とゲート端子２１３Ａの電位との差が駆動トランジスタＤＲＴのしきい値電圧（ＶＴＨ）に達すると、駆動トランジスタＤＲＴがオフ状態となる。

ここで、ゲート端子２１３ＡにはＶｉｎｉが供給されているため、第１端子２１１Ａの電位が（Ｖｉｎｉ−ＶＴＨ）に達すると、駆動トランジスタＤＲＴがオフ状態となる。このとき、保持容量Ｃｓの第２端子２６２ＡにはＶｉｎｉが供給され、第１端子２６１Ａには（Ｖｉｎｉ−ＶＴＨ）が供給されるため、保持容量ＣｓにはＶＴＨに基づく電荷が保持される。換言すると、しきい値補償期間において、保持容量Ｃｓには駆動トランジスタＤＲＴのＶＴＨに基づく情報が保存される、ということもできる。

（ｄ）第１書き込み期間
第１書き込み期間では、出力制御信号ＢＧ、発光制御信号ＣＧ、及び初期化制御信号ＩＧがハイレベルからローレベルになり、画素制御信号ＳＧがローレベルからハイレベルになる。リセット制御信号ＲＧはローレベルが維持される。つまり、画素トランジスタＳＳＴがオン状態、出力トランジスタＢＣＴ、リセットトランジスタＲＳＴ、発光制御トランジスタＣＣＴ、及び初期化トランジスタＩＳＴがオフ状態となる。このようにして、第１書き込み期間では、駆動トランジスタＤＲＴのゲート端子２１３Ａに画像データＶｓｉｇを供給可能な状態になる。ここで、実施形態２では、第１書き込み期間において、画像データ信号線１４４Ａには本行の画素１００Ａに対応した画像データＶｓｉｇは供給されず、前行の画素１００Ａに対応した画像データＶｓｉｇが基本的に供給される。

（ｅ）第２書き込み期間
第２書き込み期間では、画像データ信号線１４４Ａに画像データＶｓｉｇとして階調データｄａｔａ（ｎ）が供給される。なお、第２書き込み期間の出力制御信号ＢＧ、リセット制御信号ＲＧ、発光制御信号ＣＧ、初期化制御信号ＩＧ、及び画素制御信号ＳＧのレベル（ハイレベル又はローレベル）は第１書き込み期間と同じである。このようにして、駆動トランジスタＤＲＴのゲート端子２１３Ａ及び保持容量Ｃｓの第２端子２６２Ａには画素トランジスタＳＳＴを介して階調データｄａｔａ（ｎ）が供給される。このとき、駆動トランジスタＤＲＴの第１端子２１１Ａの電位とゲート端子２１３Ａの電位との電位差（Ｖｇｓ）は上記の式（２）で表される。

（ｆ）発光期間
発光期間では、出力制御信号ＢＧ及び発光制御信号ＣＧがローレベルからハイレベルになり、画素制御信号ＳＧがハイレベルからローレベルになる。リセットトランジスタＲＳＴ及び初期化トランジスタＩＳＴはオフ状態が維持される。つまり、出力トランジスタＢＣＴ及び発光制御トランジスタＣＣＴがオン状態となり、リセットトランジスタＲＳＴ、初期化トランジスタＩＳＴ、及び画素トランジスタＳＳＴがオフ状態となる。このようにして、駆動トランジスタＤＲＴは第２端子２１２Ａに供給された第１主電源電圧ＰＶＤＤのうち、上記の式（２）に基づく電流を発光素子Ｄ１に提供する。

ここで、駆動トランジスタＤＲＴを流れる電流（Ｉｄ）は上記の式（４）で表される。つまり、ＩｄはＶＴＨに依存しない電流となる。

以上のようにして、発光期間において、駆動トランジスタＤＲＴのＶＴＨの影響が排除された電流を発光素子Ｄ１に供給することができる。つまり、駆動トランジスタＤＲＴのＶＴＨが補償された電流を発光素子Ｄ１に供給することができる。

図７に示すように、表示装置１０Ａは第１リセット期間及び第２リセット期間の各々には１水平期間のハイレベルの信号が供給される。また、第１リセット期間及び第２リセット期間は連続しているため、リセット制御信号ＲＧには２水平期間のハイレベルの信号が供給される。つまり、リセットトランジスタＲＳＴのゲート端子２３３Ａには２水平期間のオン信号が供給される。また、第１書き込み期間及び第２書き込み期間の各々には１水平期間のハイレベルの信号が供給される。また、第１書き込み期間及び第２書き込み期間は連続しているため、画素制御信号ＳＧには２水平期間のハイレベルの信号が供給される。つまり、画素トランジスタＳＳＴのゲート端子２４３Ａには２水平期間のオン信号が供給される。

後述するが、上記の第１書き込み期間では、本行（ｎ行目）の駆動トランジスタＤＲＴには画像データの書き込みは行わず、前行（ｎ−１行目）の駆動トランジスタＤＲＴに画像データＶｓｉｇを書き込む。ただし、第１書き込み期間において、ｎ−１行目以外の駆動トランジスタＤＲＴに画像データを書き込んでもよい。

［表示装置１０Ａの周辺回路の回路構成］
図８は、本発明の一実施形態に係る周辺回路の回路構成の一例を示す回路図である。図８には、ｎ行目からｎ＋３行目までの周辺回路の一部を示した。図８に示すように、ｎ〜ｎ＋３行目の周辺回路３００Ａ、３０２Ａ、３０４Ａ、及び３０６Ａにはシフトレジスタ３１０Ａ、３１２Ａ、３１４Ａ、及び３１６Ａがそれぞれ配置されている。ｎ行目の周辺回路３００Ａは、初期化制御信号線３２０Ａ、リセット制御信号線３３０Ａ、ＯＲ回路３４０Ａ、インバータ３５０Ａ、出力制御信号線３６０Ａ、画素制御信号線３７０Ａ、インバータ３８０Ａ、及び発光制御信号線３９０Ａを有している。なお、出力制御信号線３６０ＡはＯＲ回路３４０Ａ及びインバータ３５０Ａを介して、リセット制御信号線３３０Ａ及び画素制御信号線３７０Ａに接続されている。また、発光制御信号線３９０Ａはインバータ３８０Ａを介して画素制御信号線３７０Ａに接続されている。

ｎ行目の周辺回路３００Ａと同様に、ｎ＋１行目の周辺回路３０２Ａは、初期化制御信号線３２２Ａ、リセット制御信号線３３２Ａ、ＯＲ回路３４２Ａ、インバータ３５２Ａ、出力制御信号線３６２Ａ、画素制御信号線３７２Ａ、インバータ３８２Ａ、及び発光制御信号線３９２Ａを有している。また、ｎ＋２行目の周辺回路３０４Ａは、初期化制御信号線３２４Ａ、リセット制御信号線３３４Ａ、ＯＲ回路３４４Ａ、インバータ３５４Ａ、出力制御信号線３６４Ａ、画素制御信号線３７４Ａ、インバータ３８４Ａ、及び発光制御信号線３９４Ａを有している。また、ｎ＋３行目の周辺回路３０６Ａは、初期化制御信号線３２６Ａ、リセット制御信号線３３６Ａ、ＯＲ回路３４６Ａ、インバータ３５６Ａ、出力制御信号線３６６Ａ、画素制御信号線３７６Ａ、インバータ３８６Ａ、及び発光制御信号線３９６Ａを有している。

上記のｎ行目の周辺回路３００Ａにおける５つの制御信号線のうち、画素制御信号線３７０Ａ及び発光制御信号線３９０Ａがシフトレジスタ３１０Ａに接続されている。一方、初期化制御信号線３２０Ａ及びリセット制御信号線３３０Ａは、ｎ行目以外のシフトレジスタに接続されている。また、シフトレジスタ３１０Ａはｎ＋２行目の初期化制御信号線３２４Ａ、及びｎ＋３行目のリセット制御信号線３３６Ａに接続されている。つまり、画素制御信号線３７０Ａの画素制御信号ＳＧ（ｎ）、初期化制御信号線３２４Ａの初期化制御信号ＩＧ（ｎ＋２）、及びリセット制御信号線３３６Ａのリセット制御信号ＲＧ（ｎ＋３）には同じタイミング信号ＳＲ（ｎ）が供給される。

さらに図６及び図８を参照して説明すると、ｎ行目のシフトレジスタ３１０Ａは、ｎ行目の画素制御信号線３７０Ａを介してｎ行目の画素トランジスタＳＳＴを制御する。また、ｎ行目のシフトレジスタ３１０Ａは、ｎ＋２行目の初期化制御信号線３２４Ａを介してｎ＋２行目の初期化トランジスタＩＳＴを制御する。また、ｎ行目のシフトレジスタ３１０Ａは、ｎ＋３行目のリセット制御信号線３３６Ａを介してｎ＋３行目のリセットトランジスタＲＳＴを制御する。

ここで、図９を用いて、図８に示した複数のシフトレジスタを用いた表示装置１０Ａの駆動方法について説明する。図９は、本発明の一実施形態に係る複数行の画素回路の駆動方法を示すタイミングチャートを示す図である。図９には、ｎ行目からｎ＋３行目までの画素回路に供給されるタイミング信号を示した。図８を参照すると、ｎ行目のシフトレジスタ３１０Ａから供給されるタイミング信号ＳＲ（ｎ）はＳＧ（ｎ）、ＩＧ（ｎ＋２）、及びＲＧ（ｎ＋３）として供給される。つまり、図９に示すように、ＳＧ（ｎ）、ＩＧ（ｎ＋２）、及びＲＧ（ｎ＋３）には同じタイミング信号が供給される（図９中のＦ、Ｇ、及びＨを参照）。

図８を参照すると、ＣＧ（ｎ）は、ＳＧ（ｎ）として供給されたタイミング信号がインバータ３８０Ａを介して供給される。つまり、図９に示すように、ＣＧ（ｎ）にはＳＧ（ｎ）が反転されたタイミング信号が供給される（図９中のＦ及びＩを参照）。また、ＢＧ（ｎ）は、ＳＧ（ｎ）及びＲＧ（ｎ）として供給されたタイミング信号がＯＲ回路３４０Ａ及びインバータ３５０Ａを介して供給される。つまり、図９に示すように、ＢＧ（ｎ）にはＲＧ（ｎ）及びＳＧ（ｎ）が反転されたタイミング信号が供給される（図５中のＦ、Ｊ、及びＫを参照）。

上記のように、ＢＧ（ｎ）、ＲＧ（ｎ）、ＣＧ（ｎ）、ＩＧ（ｎ）、及びＳＧ（ｎ）には全て２水平期間のタイミング信号が供給される。したがって、周辺回路には、２水平期間のタイミング信号を供給するシフトレジスタが配置されていればよい。つまり、１つの行に対して複数種類の期間を有するタイミング信号を供給する必要がないため、１つの行に対して１種類のシフトレジスタを配置させることで画素回路を駆動することができる。

また、図９に示すように、例えばｎ行目（本行）の第１書き込み期間（ｄ）は、その前行のｎ−１行目の第２書き込み期間（ｅ’）とオーバーラップしており、Ｖｓｉｇとしてｎ−１行目の階調データｄａｔａ（ｎ−１）が供給される。つまり、ｎ行目の第１書き込み期間（ｄ）において、ｎ−１行目の画素回路に階調データｄａｔａ（ｎ−１）が書き込まれる。そして、ｎ行目の第２書き込み期間（ｅ）において、ｎ行目の画素回路に階調データｄａｔａ（ｎ）が書き込まれる。このようにして、第１書き込み期間では前行の画素回路に書き込みを行い、第２書き込み期間では本行の画素回路に書き込みを行うことができる。

以上のように、実施形態２に係る表示装置１０Ａによると、画素回路を駆動させるタイミング信号として、全て２水平期間のタイミング信号を用いることができる。これによって、周辺回路には２水平期間のタイミング信号を供給するシフトレジスタを配置するだけでよいため、周辺回路の専有面積を小さくすることができる。その結果、狭額縁化を実現可能な表示装置を提供することができる。

また、それぞれ異なるリセット期間において補助容量Ｃａｄ及び保持容量Ｃｓの各々に対する充放電が行われることで、補助容量Ｃａｄと保持容量Ｃｓとの間に接続されるリセット電源線１４２にかかる負荷をそれぞれのリセット期間に分散させることができる。これにより、行方向に隣接する画素回路における発光ばらつきを低減することができる。さらに、表示装置１０Ａは第１書き込み期間及び第２書き込み期間を有するため、書き込みのための十分な時間を保つことができ、より正確な信号書き込みが可能となる。また、第１書き込み期間において、基本的には前行の信号電圧が印加されているため、第２書き込み期間に印加される信号電圧は階調電圧が前行から変動する電圧幅しか変動しない。したがって、不所望な大きな電位差を印加する必要がなくなる。

なお、本発明は上記の実施形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１０：表示装置、 １００：画素回路、 １１０：ロードライバ、 １１２：制御信号線、 １２０：カラムドライバ、 １２２：データ信号線、 １３０：第１主電源線、 １３２：第２主電源線、 １４０：初期化電源線、 １４２：リセット電源線、 １４４：画像データ信号線、 １５０：出力制御信号線、 １５２：リセット制御信号線、 １５４：画素制御信号線、 １５６：初期化制御信号線、 １５８：発光制御信号線、 ２１１、２２１、２３１、２４１、２５１、２６１、２７１、２８１：第１端子、 ２１２、２２２、２３２、２４２、２５２、２６２、２７２、２８２：第２端子、 ２１３、２２３、２３３、２４３、２５３、２８３：ゲート端子、 ３００、３０２、３０４、３０６：周辺回路、 ３１０、３１２、３１４：シフトレジスタ、 ３２０、３２２、３２４、３２６：初期化制御信号線、 ３３０、３３２、３３４、３３６：リセット制御信号線、 ３４０、３４２、３４４、３４６：ＯＲ回路、 ３５０、３５２、３５４、３５６、３８０、３８２、３８４、３８６：インバータ、 ３６０、３６２、３６４、３６６：出力制御信号線、 ３７０、３７２、３７４、３７６：画素制御信号線、 ３９０、３９２、３９４、３９６：発光制御信号線、 ＢＣＴ：出力トランジスタ、 ＣＣＴ：発光制御トランジスタ、 Ｃａｄ：補助容量、 Ｃｓ：保持容量、 Ｄ１：発光素子、 ＤＲＴ：駆動トランジスタ、 ＩＳＴ：初期化トランジスタ、 ＲＳＴ：リセットトランジスタ、 ＳＳＴ：画素トランジスタ

Claims (8)

1. 行方向及び列方向に配列された複数の画素を有し、前記複数の画素の各々は、
   発光素子と、
   ソース・ドレイン端子の一方が前記発光素子に接続された駆動トランジスタと、
   ソース・ドレイン端子の一方が前記駆動トランジスタのソース・ドレイン端子の他方に接続され、ソース・ドレイン端子の他方が主電源線に接続された第１スイッチング素子と、
   ソース・ドレイン端子の一方が前記駆動トランジスタのソース・ドレイン端子の一方に接続され、ソース・ドレイン端子の他方がリセット電源線に接続された第２スイッチング素子と、
   ソース・ドレイン端子の一方が前記駆動トランジスタのゲート端子に接続され、ソース・ドレイン端子の他方が信号線に接続された第３スイッチング素子と、
   ソース・ドレイン端子の一方が前記第３スイッチング素子のソース・ドレイン端子の一方に接続され、ソース・ドレイン端子の他方が初期化電源線に接続された第４スイッチング素子と、
   一方の電極が前記駆動トランジスタのソース・ドレイン端子の一方に接続され、他方の電極が前記第３スイッチング素子のソース・ドレイン端子の一方に接続された容量素子と、
   を有し、
   前記第２スイッチング素子、前記第３スイッチング素子、及び前記第４スイッチング素子のそれぞれのゲート端子には２水平期間のオン信号が供給されることを特徴とする表示装置。
2. 各行に対して設けられた複数のシフトレジスタをさらに有し、
   ｎ行目の前記シフトレジスタは、
   ｎ行目の前記第３スイッチング素子と、
   ｎ＋２行目の前記第４スイッチング素子と、
   ｎ＋３行目の前記第２スイッチング素子と、
   を制御することを特徴とする請求項１に記載の表示装置。
3. 第１リセット期間、第２リセット期間、しきい値補償期間、及び書き込み期間を有し、
   前記第１リセット期間は、前記第１スイッチング素子がオフ状態、前記第２スイッチング素子がオン状態、前記第３スイッチング素子がオフ状態、及び前記第４スイッチング素子がオフ状態であり、
   前記第２リセット期間は、前記第１スイッチング素子がオフ状態、前記第２スイッチング素子がオン状態、前記第３スイッチング素子がオフ状態、及び前記第４スイッチング素子がオン状態であり、
   前記しきい値補償期間は、前記第１スイッチング素子がオン状態、前記第２スイッチング素子がオフ状態、前記第３スイッチング素子がオフ状態、及び前記第４スイッチング素子がオン状態であり、
   前記書き込み期間は、前記第１スイッチング素子がオフ状態、前記第２スイッチング素子がオフ状態、前記第３スイッチング素子がオン状態、及び前記第４スイッチング素子がオフ状態であることを特徴とする請求項１に記載の表示装置。
4. 前記駆動トランジスタのソース・ドレイン端子の一方に、前記リセット電源線に供給されたリセット電圧を供給する第１リセット期間と、
   前記駆動トランジスタのゲート端子に、前記初期化電源線に供給された初期化電圧を供給する第２リセット期間と、
   前記駆動トランジスタのソース・ドレイン端子の一方に供給された前記リセット電圧を遮断し、前記駆動トランジスタのソース・ドレイン端子の他方に、前記主電源線に供給された主電圧を供給することで、前記容量素子に前記駆動トランジスタのしきい値電圧に基づく電荷を保持させるしきい値補償期間と、
   前記駆動トランジスタのソース・ドレイン端子の他方に供給された前記主電圧、及び前記駆動トランジスタのゲート端子に供給された前記初期化電圧を遮断し、前記駆動トランジスタのゲート端子に、前記信号線に供給された信号電圧を供給することで、前記容量素子に前記しきい値電圧及び前記信号電圧に基づく電荷を保持させる書き込み期間と、
   を有することを特徴とする請求項１に記載の表示装置。
5. 行方向及び列方向に配列された複数の画素を有し、前記複数の画素の各々は、
   発光素子と、
   ソース・ドレイン端子の一方が前記発光素子に接続された駆動トランジスタと、
   ソース・ドレイン端子の一方が前記駆動トランジスタのソース・ドレイン端子の他方に接続された第１スイッチング素子と、
   ソース・ドレイン端子の一方が前記第１スイッチング素子のソース・ドレイン端子の他方に接続され、ソース・ドレイン端子の他方が主電源線に接続された第２スイッチング素子と、
   ソース・ドレイン端子の一方が前記駆動トランジスタのゲート端子に接続され、ソース・ドレイン端子の他方が信号線に接続された第３スイッチング素子と、
   ソース・ドレイン端子の一方が前記第３スイッチング素子のソース・ドレイン端子の一方に接続され、ソース・ドレイン端子の他方が初期化電源線に接続された第４スイッチング素子と、
   一方の電極が前記駆動トランジスタのソース・ドレイン端子の一方に接続され、他方の電極が前記第３スイッチング素子のソース・ドレイン端子の一方に接続された容量素子と、
   を有し、
   前記第１スイッチング素子のソース・ドレイン端子の他方及び前記第２スイッチング素子のソース・ドレイン端子の一方は、第５スイッチング素子を介してリセット電源線に接続され、
   前記第３スイッチング素子、前記第４スイッチング素子、及び前記第５スイッチング素子のそれぞれのゲート端子には２水平期間のオン信号が供給されることを特徴とする表示装置。
6. 各行に対して設けられた複数のシフトレジスタをさらに有し、
   ｎ行目の前記シフトレジスタは、
   ｎ行目の前記第３スイッチング素子と、
   ｎ＋２行目の前記第４スイッチング素子と、
   ｎ＋３行目の前記第５スイッチング素子と、
   を制御することを特徴とする請求項５に記載の表示装置。
7. 第１リセット期間、第２リセット期間、しきい値補償期間、及び書き込み期間を有し、
   前記第１リセット期間は、前記第１スイッチング素子がオン状態、前記第２スイッチング素子がオフ状態、前記第３スイッチング素子がオフ状態、前記第４スイッチング素子がオフ状態、及び第５スイッチング素子がオン状態であり、
   前記第２リセット期間は、前記第１スイッチング素子がオン状態、前記第２スイッチング素子がオフ状態、前記第３スイッチング素子がオフ状態、前記第４スイッチング素子がオン状態、及び第５スイッチング素子がオン状態であり、
   前記しきい値補償期間は、前記第１スイッチング素子がオン状態、前記第２スイッチング素子がオン状態、前記第３スイッチング素子がオフ状態、前記第４スイッチング素子がオン状態、及び第５スイッチング素子がオフ状態であり、
   前記書き込み期間は、前記第１スイッチング素子がオフ状態、前記第２スイッチング素子がオフ状態、前記第３スイッチング素子がオン状態、前記第４スイッチング素子がオフ状態、及び前記第５スイッチング素子がオフ状態であることを特徴とする請求項５に記載の表示装置。
8. 前記駆動トランジスタのソース・ドレイン端子の他方に、前記リセット電源線に供給されたリセット電圧を供給する第１リセット期間と、
   前記駆動トランジスタのゲート端子に、前記初期化電源線に供給された初期化電圧を供給する第２リセット期間と、
   前記駆動トランジスタのソース・ドレイン端子の他方に供給された前記リセット電圧を遮断し、前記駆動トランジスタのソース・ドレイン端子の他方に、前記主電源線に供給された主電圧を供給することで、前記容量素子に前記駆動トランジスタのしきい値電圧に基づく電荷を保持させるしきい値補償期間と、
   前記駆動トランジスタのソース・ドレイン端子の他方に供給された前記主電圧、及び前記駆動トランジスタのゲート端子に供給された前記初期化電圧を遮断し、前記駆動トランジスタのゲート端子に、前記信号線に供給された信号電圧を供給することで、前記容量素子に前記しきい値電圧及び前記信号電圧に基づく電荷を保持させる書き込み期間と、
   を有することを特徴とする請求項５に記載の表示装置。
   
   

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