JP2017038115A - 方向性結合器 - Google Patents

Abstract

【課題】広帯域で使用可能な方向性結合器を実現する。【解決手段】方向性結合器は、第１ないし第４のポートと、第１のポートと第２のポートを接続する主線路と、それぞれ主線路に対して電磁界結合する第１ないし第４の副線路部と、第１ないし第３の整合部と、積層体５０を備えている。第３のポートと第４のポートの間には、第１の副線路部、第１の整合部、第３の副線路部、第３の整合部、第４の副線路部、第２の整合部、第２の副線路部が、この順に設けられている。第１および第２の整合部は、それぞれ、その両側の２つの副線路部を接続するインダクタを含んでいる。インダクタを構成する導体層７２１，７２２は、他の要素との電気的接続のための２つの接続部分と、２つの接続部分を接続する線路部分を含んでいる。接続部分を除くインダクタの全体は、積層体５０の積層方向から見て互いに重なる複数の部分を含んでいない。【選択図】図４

Description

本発明は、広帯域で使用可能な方向性結合器に関する。

方向性結合器は、例えば、携帯電話機、無線ＬＡＮ通信機器等の無線通信機器の送受信回路において、送受信信号のレベルを検出するために用いられている。

従来の方向性結合器としては、以下のような構成のものが知られている。この方向性結合器は、入力ポートと、出力ポートと、結合ポートと、終端ポートと、主線路と、副線路を備えている。主線路の一端は入力ポートに接続され、主線路の他端は出力ポートに接続されている。副線路の一端は結合ポートに接続され、副線路の他端は終端ポートに接続されている。主線路と副線路は、電磁界結合する。終端ポートは、例えば５０Ωの抵抗値を有する終端抵抗を介して接地されている。入力ポートには高周波信号が入力され、この高周波信号は出力ポートから出力される。結合ポートからは、入力ポートに入力された高周波信号の電力に応じた電力を有する結合信号が出力される。

方向性結合器の特性を表す主要なパラメータとしては、結合度、アイソレーションおよび結合ポートの反射損失がある。以下、これらの定義について説明する。まず、入力ポートに電力Ｐ１の高周波信号が入力された場合に、結合ポートから出力される信号の電力をＰ３とする。また、出力ポートに電力Ｐ０２の高周波信号が入力された場合に、結合ポートから出力される信号の電力をＰ０３とする。また、結合ポートに電力Ｐ５の高周波信号が入力された場合に、結合ポートで反射される信号の電力をＰ６とする。また、結合度、アイソレーションおよび結合ポートの反射損失を、それぞれ記号Ｃ、Ｉ、ＲＬで表す。これらは、以下の式で定義される。

Ｃ＝１０ｌｏｇ（Ｐ３／Ｐ１）［ｄＢ］
Ｉ＝１０ｌｏｇ（Ｐ０３／Ｐ０２）［ｄＢ］
ＲＬ＝１０ｌｏｇ（Ｐ６／Ｐ５）［ｄＢ］

従来の方向性結合器では、入力ポートに入力される高周波信号の周波数が高くなるほど結合度が大きくなるため、結合度の周波数特性が平坦ではないという問題があった。結合度が大きくなるというのは、結合度を−ｃ（ｄＢ）と表したときに、ｃの値が小さくなることである。

特許文献１には、上記の問題を解決するための方向性結合器が記載されている。特許文献１に記載された方向性結合器では、副線路が第１の副線路と第２の副線路とに分けられている。第１の副線路の一端は、結合ポートに接続されている。第２の副線路の一端は、終端ポートに接続されている。第１の副線路の他端と第２の副線路の他端の間には、位相変換部が設けられている。位相変換部は、所定の周波数帯域において、周波数が高くなるに従って０度以上１８０度以下の範囲で単調増加する絶対値を有する位相のずれを通過信号に対して生じさせる。位相変換部は、具体的にはローパスフィルタである。

特開２０１３−５０７６号公報

近年、ＬＴＥ（Long Term Evolution）規格の移動体通信システムが実用化され、ＬＴＥ規格の発展規格であるＬＴＥ−Ａｄｖａｎｃｅｄ規格の移動体通信システムの実用化が検討されている。ＬＴＥ−Ａｄｖａｎｃｅｄ規格における主要技術の一つに、キャリアアグリゲーション（Carrier Aggregation、以下ＣＡとも記す。）がある。ＣＡは、コンポーネントキャリアと呼ばれる複数のキャリアを同時に用いて広帯域伝送を可能にする技術である。

ＣＡに対応した移動体通信機器では、複数の周波数帯域が同時に使用される。そのため、ＣＡに対応した移動体通信機器では、複数の周波数帯域の複数の信号について利用可能な方向性結合器、すなわち広帯域で使用可能な方向性結合器が求められている。

特許文献１に記載された方向性結合器では、ローパスフィルタの遮断周波数以上の周波数帯域において、アイソレーションが十分な大きさにならない。すなわち、アイソレーションを−ｉ（ｄＢ）と表したとき、特許文献１に記載された方向性結合器では、ローパスフィルタの遮断周波数以上の周波数帯域において、ｉの値が十分な大きさにならない。そのため、特許文献１に記載された方向性結合器は、ローパスフィルタの遮断周波数以上の周波数帯域では機能しない。

ここで、特許文献１に記載された方向性結合器では、ローパスフィルタの遮断周波数以上の周波数帯域において、上記のｉの値が十分な大きさにならない理由について説明する。この方向性結合器では、第１の副線路とローパスフィルタとの接続点とグランドとの間を第１のキャパシタのみを介して接続する経路と、第２の副線路とローパスフィルタとの接続点とグランドとの間を第２のキャパシタのみを介して接続する経路が形成される。そのため、ローパスフィルタの遮断周波数以上の周波数帯域においては、第１の副線路からローパスフィルタに向かう高周波信号の大部分は第１のキャパシタを経由してグランドに流れ、第２の副線路からローパスフィルタに向かう高周波信号の大部分は第２のキャパシタを経由してグランドに流れる。そのため、この方向性結合器では、ローパスフィルタの遮断周波数以上の周波数帯域において、高周波信号の大部分がローパスフィルタを通過しなくなる。

以上のことから、特許文献１に記載された方向性結合器では、使用可能な周波数帯域が、ローパスフィルタの遮断周波数よりも低い周波数帯域に制限される。そのため、特許文献１に記載された技術では、広帯域で使用可能な方向性結合器を実現することが困難である。

本発明はかかる問題点に鑑みてなされたもので、その目的は、広帯域で使用可能な方向性結合器を提供することにある。

本発明の方向性結合器は、第１のポートと、第２のポートと、第３のポートと、第４のポートと、第１のポートと第２のポートを接続する主線路と、それぞれ、主線路に対して電磁界結合する線路からなるＮ個の副線路部と、（Ｎ−１）個の整合部と、第１ないし第４のポート、主線路、Ｎ個の副線路部および（Ｎ−１）個の整合部を一体化するための積層体とを備えている。

Ｎは、２以上の整数である。Ｎ個の副線路部と（Ｎ−１）個の整合部は、Ｎ個の副線路部のうちの１つが第３のポートに接続され、Ｎ個の副線路部のうちの他の１つが第４のポートに接続され、回路構成上、副線路部と整合部が交互に並ぶように、第３のポートと第４のポートの間に直列に設けられている。（Ｎ−１）個の整合部の各々は、そこを通過する信号に対して位相の変化を生じさせる。

（Ｎ−１）個の整合部のうちの少なくとも１つは、その両側の２つの副線路部を接続する第１の経路と、第１の経路とグランドとを接続する第２の経路とを有している。第１の経路は、第１のインダクタを含んでいる。第２の経路は、直列に接続された第１のキャパシタと第２のインダクタとを含んでいる。

積層体は、積層された複数の誘電体層と複数の導体層とを含んでいる。複数の導体層には、第１のインダクタを構成する１つ以上の導体層である１つ以上のインダクタ構成層が含まれている。１つ以上のインダクタ構成層の各々は、それぞれ他の要素との電気的接続のための２つの接続部分と、２つの接続部分を接続する線路部分とを含んでいる。接続部分を除く第１のインダクタの全体は、複数の誘電体層および複数の導体層の積層方向から見て互いに重なる複数の部分を含まない。

本発明の方向性結合器において、積層体は、複数の誘電体層および複数の導体層の積層方向の両端に位置する上面と底面を有していてもよい。第１のインダクタは、第１のキャパシタ、第２のインダクタ、主線路およびＮ個の副線路部に比べて、積層体の上面により近い位置にあってもよい。この場合、第２のインダクタは、第１のキャパシタに比べて、積層体の底面により近い位置にあってもよい。

また、本発明の方向性結合器において、第１のインダクタは、渦巻き形状の１つのインダクタ構成層のみによって構成されていてもよい。あるいは、第１のインダクタは、複数のインダクタ構成層によって構成されていてもよい。この場合、複数のインダクタ構成層は、それらの線路部分同士が複数の誘電体層および複数の導体層の積層方向から見てオーバーラップしないように配置されている。また、第１のインダクタが複数のインダクタ構成層によって構成されている場合には、複数の誘電体層および複数の導体層の積層方向から見た第１のインダクタの全体の形状は、渦巻き形状であってもよい。

また、本発明の方向性結合器において、第１のインダクタは、互いに反対側に位置する第１の端部および第２の端部を有し、第２のインダクタは、回路構成上、第１の経路に最も近い第１の端部と、回路構成上、グランドに最も近い第２の端部とを有し、第１のキャパシタは、第１のインダクタの第１の端部と第２のインダクタの第１の端部との間に設けられていてもよい。この場合、第２の経路は、更に、第１のインダクタの第２の端部と第２のインダクタの第１の端部との間に設けられた第２のキャパシタを有していてもよい。

本発明の方向性結合器では、（Ｎ−１）個の整合部のうちの少なくとも１つは第１の経路と第２の経路とを有し、第１の経路は第１のインダクタを含み、第２の経路は、直列に接続された第１のキャパシタと第２のインダクタとを含んでいる。この構成の整合部は、ローパスフィルタに比べて広い周波数帯域において、高周波信号を通過させることができる。そのため、本発明によれば、広い周波数帯域において、周波数の変化に伴う結合度の変化を抑制することが可能になる。また、本発明では、第１のインダクタを構成する１つ以上のインダクタ構成層の各々は２つの接続部分と線路部分とを含み、接続部分を除く第１のインダクタの全体は、積層体の複数の誘電体層および複数の導体層の積層方向から見て互いに重なる複数の部分を含まない。これにより、第１のインダクタが大きな寄生容量を有することを防止でき、その結果、周波数の変化に伴う結合度の変化をより一層抑制することが可能になる。これらのことから、本発明によれば、広帯域で使用可能な方向性結合器を実現することができるという効果を奏する。

本発明の第１の実施の形態に係る方向性結合器の回路構成を示す回路図である。 本発明の第１の実施の形態に係る方向性結合器の使用例を示す回路図である。 本発明の第１の実施の形態に係る方向性結合器の斜視図である。 図３に示した方向性結合器の積層体の内部を示す斜視図である。 図３に示した方向性結合器の積層体の断面図である。 図３に示した方向性結合器の積層体における１層目ないし４層目の誘電体層の一面を示す説明図である。 図３に示した方向性結合器の積層体における５層目ないし８層目の誘電体層の一面を示す説明図である。 図３に示した方向性結合器の積層体における９層目ないし１２層目の誘電体層の一面を示す説明図である。 図３に示した方向性結合器の積層体における１３層目ないし１６層目の誘電体層の一面を示す説明図である。 図３に示した方向性結合器の積層体における１７層目ないし２０層目の誘電体層の一面を示す説明図である。 図３に示した方向性結合器の積層体における２１層目ないし２３層目の誘電体層の一面を示す説明図である。 本発明の第１の実施の形態における第１および第２の結合部の各々の単独の結合度の周波数特性を示す特性図である。 第１の比較例の整合部を示す回路図である。 本発明の第１の実施の形態における第１の整合部と第１の比較例の整合部の位相変化量の周波数特性を示す特性図である。 本発明の第１の実施の形態における第１の整合部と第１の比較例の整合部の反射損失の周波数特性を示す特性図である。 本発明の第１の実施の形態における第１の整合部と第１の比較例の整合部の挿入損失の周波数特性を示す特性図である。 本発明の第１の実施の形態における第３の整合部の位相変化量の周波数特性を示す特性図である。 本発明の第１の実施の形態に係る方向性結合器の一部である結合器部分の結合度の周波数特性を示す特性図である。 本発明の第１の実施の形態に係る方向性結合器と第１の比較例の方向性結合器の結合度の周波数特性を示す特性図である。 本発明の第１の実施の形態に係る方向性結合器と第１の比較例の方向性結合器のアイソレーションの周波数特性を示す特性図である。 本発明の第１の実施の形態に係る方向性結合器と第１の比較例の方向性結合器の結合ポートの反射損失の周波数特性を示す特性図である。 本発明の第２の実施の形態に係る方向性結合器の回路構成を示す回路図である。 本発明の第２の実施の形態に係る方向性結合器の斜視図である。 図２３に示した方向性結合器の積層体の内部を示す斜視図である。 図２３に示した方向性結合器の積層体の断面図である。 図２３に示した方向性結合器の積層体における１層目ないし４層目の誘電体層の一面を示す説明図である。 図２３に示した方向性結合器の積層体における５層目ないし８層目の誘電体層の一面を示す説明図である。 図２３に示した方向性結合器の積層体における９層目ないし１２層目の誘電体層の一面を示す説明図である。 図２３に示した方向性結合器の積層体における１３層目ないし１６層目の誘電体層の一面を示す説明図である。 図２３に示した方向性結合器の積層体における１７層目ないし２０層目の誘電体層の一面を示す説明図である。 図２３に示した方向性結合器の積層体における２１層目ないし２５層目の誘電体層の一面を示す説明図である。 本発明の第２の実施の形態における第１の整合部と第２の比較例の整合部の位相変化量の周波数特性を示す特性図である。 本発明の第２の実施の形態における第１の整合部と第２の比較例の整合部の反射損失の周波数特性を示す特性図である。 本発明の第２の実施の形態における第１の整合部と第２の比較例の整合部の挿入損失の周波数特性を示す特性図である。 本発明の第２の実施の形態に係る方向性結合器と第２の比較例の方向性結合器の結合度の周波数特性を示す特性図である。 本発明の第２の実施の形態に係る方向性結合器と第２の比較例の方向性結合器のアイソレーションの周波数特性を示す特性図である。 本発明の第２の実施の形態に係る方向性結合器と第２の比較例の方向性結合器の結合ポートの反射損失の周波数特性を示す特性図である。

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１を参照して、本発明の第１の実施の形態に係る方向性結合器の回路構成について説明する。図１に示したように、本実施の形態に係る方向性結合器１は、第１のポート１１と、第２のポート１２と、第３のポート１３と、第４のポート１４とを備えている。第３のポート１３と第４のポート１４の一方は、例えば５０Ωの抵抗値を有する終端抵抗を介して接地される。

方向性結合器１は、更に、第１のポート１１と第２のポート１２を接続する主線路１０と、それぞれ、主線路１０に対して電磁界結合する線路からなるＮ個の副線路部と、（Ｎ−１）個の整合部と、第１ないし第４のポート１１〜１４、主線路１０、Ｎ個の副線路部および（Ｎ−１）個の整合部を一体化するための積層体とを備えている。

Ｎは、２以上の整数である。本実施の形態では特に、Ｎは４である。すなわち、方向性結合器１は、第１の副線路部２０Ａ、第２の副線路部２０Ｂ、第３の副線路部２０Ｃ、第４の副線路部２０Ｄ、第１の整合部３０Ａ、第２の整合部３０Ｂおよび第３の整合部３０Ｃを備えている。

第１の副線路部２０Ａは、互いに反対側に位置する第１の端部２０Ａ１および第２の端部２０Ａ２を有している。第２の副線路部２０Ｂは、互いに反対側に位置する第１の端部２０Ｂ１および第２の端部２０Ｂ２を有している。第３の副線路部２０Ｃは、互いに反対側に位置する第１の端部２０Ｃ１および第２の端部２０Ｃ２を有している。第４の副線路部２０Ｄは、互いに反対側に位置する第１の端部２０Ｄ１および第２の端部２０Ｄ２を有している。第１の整合部３０Ａは、互いに反対側に位置する第１の端部３０Ａ１および第２の端部３０Ａ２を有している。第２の整合部３０Ｂは、互いに反対側に位置する第１の端部３０Ｂ１および第２の端部３０Ｂ２を有している。第３の整合部３０Ｃは、互いに反対側に位置する第１の端部３０Ｃ１および第２の端部３０Ｃ２を有している。

第１の副線路部２０Ａの第１の端部２０Ａ１は、第３のポート１３に接続されている。第１の整合部３０Ａは、第１の副線路部２０Ａの第２の端部２０Ａ２と第３の副線路部２０Ｃの第１の端部２０Ｃ１との間に設けられている。第１の整合部３０Ａの第１の端部３０Ａ１は、第１の副線路部２０Ａの第２の端部２０Ａ２に接続されている。第３の副線路部２０Ｃの第１の端部２０Ｃ１は、第１の整合部３０Ａの第２の端部３０Ａ２に接続されている。

第２の副線路部２０Ｂの第１の端部２０Ｂ１は、第４のポート１４に接続されている。第２の整合部３０Ｂは、第２の副線路部２０Ｂの第２の端部２０Ｂ２と第４の副線路部２０Ｄの第１の端部２０Ｄ１との間に設けられている。第２の整合部３０Ｂの第１の端部３０Ｂ１は、第２の副線路部２０Ｂの第２の端部２０Ｂ２に接続されている。第４の副線路部２０Ｄの第１の端部２０Ｄ１は、第２の整合部３０Ｂの第２の端部３０Ｂ２に接続されている。

第３の整合部３０Ｃは、第３の副線路部２０Ｃの第２の端部２０Ｃ２と第４の副線路部２０Ｄの第２の端部２０Ｄ２との間に設けられている。本実施の形態では、第３の整合部３０Ｃは、線路である。第３の整合部３０Ｃの第１の端部３０Ｃ１は、第３の副線路部２０Ｃの第２の端部２０Ｃ２に接続されている。第３の整合部３０Ｃの第２の端部３０Ｃ２は、第４の副線路部２０Ｄの第２の端部２０Ｄ２に接続されている。

第１の整合部３０Ａは、その第１の端部３０Ａ１と第２の端部３０Ａ２とを接続する第１の経路３１Ａと、第１の経路３１Ａとグランドとを接続する第２の経路３２Ａとを有している。第１の経路３１Ａは、第１のインダクタＬ１Ａを含んでいる。第１のインダクタＬ１Ａは、互いに反対側に位置する第１の端部Ｌ１Ａ１および第２の端部Ｌ１Ａ２を有している。ここでは、第１の副線路部２０Ａ側の第１のインダクタＬ１Ａの端部を第１の端部Ｌ１Ａ１とし、第３の副線路部２０Ｃ側の第１のインダクタＬ１Ａの端部を第２の端部Ｌ１Ａ２とする。

第２の経路３２Ａは、直列に接続された第１のキャパシタＣ１Ａと第２のインダクタＬ２Ａとを含んでいる。第２のインダクタＬ２Ａは、回路構成上、第１の経路３１Ａに最も近い第１の端部Ｌ２Ａ１と、回路構成上、グランドに最も近い第２の端部Ｌ２Ａ２とを有している。第１のキャパシタＣ１Ａは、第１のインダクタＬ１Ａの第１の端部Ｌ１Ａ１と第２のインダクタＬ２Ａの第１の端部Ｌ２Ａ１との間に設けられている。本実施の形態では、第２の経路３２Ａは、更に、第１のインダクタＬ１Ａの第２の端部Ｌ１Ａ２と第２のインダクタＬ２Ａの第１の端部Ｌ２Ａ１との間に設けられた第２のキャパシタＣ２Ａを有している。第２のインダクタＬ２Ａは、０．１ｎＨ以上のインダクタンスを有している。第２のインダクタＬ２Ａのインダクタンスは、７ｎＨ以下であることが好ましい。

第２の整合部３０Ｂの回路構成は、第１の整合部３０Ａと同様である。すなわち、第２の整合部３０Ｂは、その第１の端部３０Ｂ１と第２の端部３０Ｂ２とを接続する第１の経路３１Ｂと、第１の経路３１Ｂとグランドとを接続する第２の経路３２Ｂとを有している。第１の経路３１Ｂは、第１のインダクタＬ１Ｂを含んでいる。第１のインダクタＬ１Ｂは、互いに反対側に位置する第１の端部Ｌ１Ｂ１および第２の端部Ｌ１Ｂ２を有している。ここでは、第２の副線路部２０Ｂ側の第１のインダクタＬ１Ｂの端部を第１の端部Ｌ１Ｂ１とし、第４の副線路部２０Ｄ側の第１のインダクタＬ１Ｂの端部を第２の端部Ｌ１Ｂ２とする。

第２の経路３２Ｂは、直列に接続された第１のキャパシタＣ１Ｂと第２のインダクタＬ２Ｂとを含んでいる。第２のインダクタＬ２Ｂは、回路構成上、第１の経路３１Ｂに最も近い第１の端部Ｌ２Ｂ１と、回路構成上、グランドに最も近い第２の端部Ｌ２Ｂ２とを有している。第１のキャパシタＣ１Ｂは、第１のインダクタＬ１Ｂの第１の端部Ｌ１Ｂ１と第２のインダクタＬ２Ｂの第１の端部Ｌ２Ｂ１との間に設けられている。本実施の形態では、第２の経路３２Ｂは、更に、第１のインダクタＬ１Ｂの第２の端部Ｌ１Ｂ２と第２のインダクタＬ２Ｂの第１の端部Ｌ２Ｂ１との間に設けられた第２のキャパシタＣ２Ｂを有している。第２のインダクタＬ２Ｂは、０．１ｎＨ以上のインダクタンスを有している。第２のインダクタＬ２Ｂのインダクタンスは、７ｎＨ以下であることが好ましい。

ここで、主線路１０と第１の副線路部２０Ａの互いに結合する部分を第１の結合部４０Ａと言う。また、主線路１０と第２の副線路部２０Ｂの互いに結合する部分を第２の結合部４０Ｂと言う。また、主線路１０と第３の副線路部２０Ｃの互いに結合する部分を第３の結合部４０Ｃと言う。また、主線路１０と第４の副線路部２０Ｄの互いに結合する部分を第４の結合部４０Ｄと言う。

また、第１ないし第４の結合部４０Ａ，４０Ｂ，４０Ｃ，４０Ｄの結合の強さを、それぞれ以下のように定義する。第１の結合部４０Ａの結合の強さは、主線路１０に対する第１の副線路部２０Ａの結合の強さである。第１の結合部４０Ａの結合の強さは、第１の結合部４０Ａの単独の結合度で表すことができる。第１の結合部４０Ａの単独の結合度が大きいほど、第１の結合部４０Ａの結合の強さが大きい。

第２の結合部４０Ｂの結合の強さは、主線路１０に対する第２の副線路部２０Ｂの結合の強さである。第２の結合部４０Ｂの結合の強さは、第２の結合部４０Ｂの単独の結合度で表すことができる。第２の結合部４０Ｂの単独の結合度が大きいほど、第２の結合部４０Ｂの結合の強さが大きい。

第３の結合部４０Ｃの結合の強さは、主線路１０に対する第３の副線路部２０Ｃの結合の強さである。第３の結合部４０Ｃの結合の強さは、第３の結合部４０Ｃの単独の結合度で表すことができる。第３の結合部４０Ｃの単独の結合度が大きいほど、第３の結合部４０Ｃの結合の強さが大きい。

第４の結合部４０Ｄの結合の強さは、主線路１０に対する第４の副線路部２０Ｄの結合の強さである。第４の結合部４０Ｄの結合の強さは、第４の結合部４０Ｄの単独の結合度で表すことができる。第４の結合部４０Ｄの単独の結合度が大きいほど、第４の結合部４０Ｄの結合の強さが大きい。

本実施の形態では、第３および第４の副線路部２０Ｃ，２０Ｄは、第１および第２の副線路部２０Ａ，２０Ｂに比べて、主線路１０に対する結合の強さが大きい。すなわち、第３および第４の結合部４０Ｃ，４０Ｄの各々の結合の強さは、第１および第２の結合部４０Ａ，４０Ｂの各々の結合の強さよりも大きい。

第１ないし第３の整合部３０Ａ，３０Ｂ，３０Ｃは、第３のポート１３と第４のポート１４の一方が、負荷である終端抵抗を介して接地され、この終端抵抗の抵抗値（例えば５０Ω）と等しい出力インピーダンスを有する信号源が第３のポート１３と第４のポート１４の他方に接続された場合を想定して、信号源と負荷との間のインピーダンス整合を行う回路である。第１ないし第３の整合部３０Ａ，３０Ｂ，３０Ｃは、上記の場合を想定して、方向性結合器１の使用周波数帯域において、第３のポート１３と第４のポート１４の一方から他方側を見たときの反射係数の絶対値が０またはその近傍の値になるように設計される。第１ないし第３の整合部３０Ａ，３０Ｂ，３０Ｃの各々は、そこを通過する信号に対して位相の変化を生じさせる。本実施の形態では、第３の整合部３０Ｃは、第１および第２の整合部３０Ａ，３０Ｂに比べて、同じ周波数の信号に対して生じさせる位相の変化が小さい。

方向性結合器１の回路構成は、第３の整合部３０Ｃを中心として、素子定数も含めて対称であることが好ましい。ただし、方向性結合器１の回路構成は、完全に対称ではなくても、対称に近ければよい。

以下、方向性結合器１の回路構成が対称である場合について説明する。この場合、第２の結合部４０Ｂの結合の強さは、第１の結合部４０Ａの結合の強さと等しく、第４の結合部４０Ｄの結合の強さは、第３の結合部４０Ｃの結合の強さと等しい。また、第１および第２の整合部３０Ａ，３０Ｂは、第３の整合部３０Ｃを中心として、素子定数も含めて互いに対称な回路構成を有している。具体的に説明すると、対となる第１のインダクタＬ１Ａ，Ｌ１Ｂのインダクタンスは互いに実質的に等しく、対となる第２のインダクタＬ２Ａ，Ｌ２Ｂのインダクタンスは互いに実質的に等しく、対となる第１のキャパシタＣ１Ａ，Ｃ１Ｂのキャパシタンスは互いに実質的に等しく、対となる第２のキャパシタＣ２Ａ，Ｃ２Ｂのキャパシタンスは互いに実質的に等しい。第１および第２の整合部３０Ａ，３０Ｂは、同じ周波数の信号がそれらを通過する際に、その信号に対して同じ大きさの位相の変化を生じさせる。方向性結合器１は、第３の整合部３０Ｃを中心として対称な回路構成を有しているため、双方向性を有している。なお、対となる２つのインダクタのインダクタンスや、対となる２つのキャパシタのキャパシタンスが「互いに実質的に等しい」というのは、インダクタやキャパシタの製造上のばらつきによって生じるインダクタンスやキャパシタンスの誤差を許容するという意味である。

なお、図１に示した第１の整合部３０Ａでは、第１のキャパシタＣ１Ａが、第１のインダクタＬ１Ａの第１の端部Ｌ１Ａ１と第２のインダクタＬ２Ａの第１の端部Ｌ２Ａ１との間に設けられ、第２のキャパシタＣ２Ａが、第１のインダクタＬ１Ａの第２の端部Ｌ１Ａ２と第２のインダクタＬ２Ａの第１の端部Ｌ２Ａ１との間に設けられている。また、図１に示した第２の整合部３０Ｂでは、第１のキャパシタＣ１Ｂが、第１のインダクタＬ１Ｂの第１の端部Ｌ１Ｂ１と第２のインダクタＬ２Ｂの第１の端部Ｌ２Ｂ１との間に設けられ、第２のキャパシタＣ２Ｂが、第１のインダクタＬ１Ｂの第２の端部Ｌ１Ｂ２と第２のインダクタＬ２Ｂの第１の端部Ｌ２Ｂ１との間に設けられている。しかし、第１の整合部３０Ａにおける第１および第２のキャパシタＣ１Ａ，Ｃ２Ａの回路構成上の配置と、第２の整合部３０Ｂにおける第１および第２のキャパシタＣ１Ｂ，Ｃ２Ｂの回路構成上の配置は、それぞれ、図１に示した例とは逆になっていてもよい。すなわち、第１の整合部３０Ａでは、第１のキャパシタＣ１Ａが、第１のインダクタＬ１Ａの第２の端部Ｌ１Ａ２と第２のインダクタＬ２Ａの第１の端部Ｌ２Ａ１との間に設けられ、第２のキャパシタＣ２Ａが、第１のインダクタＬ１Ａの第１の端部Ｌ１Ａ１と第２のインダクタＬ２Ａの第１の端部Ｌ２Ａ１との間に設けられていてもよい。この場合、第２の整合部３０Ｂでは、第１のキャパシタＣ１Ｂが、第１のインダクタＬ１Ｂの第２の端部Ｌ１Ｂ２と第２のインダクタＬ２Ｂの第１の端部Ｌ２Ｂ１との間に設けられ、第２のキャパシタＣ２Ｂが、第１のインダクタＬ１Ｂの第１の端部Ｌ１Ｂ１と第２のインダクタＬ２Ｂの第１の端部Ｌ２Ｂ１との間に設けられる。

次に、本実施の形態に係る方向性結合器１の作用について説明する。方向性結合器１は、以下の第１および第２の使用態様で使用可能である。第１の使用態様では、第１のポート１１を入力ポートとし、第２のポート１２を出力ポートとし、第３のポート１３を結合ポートとし、第４のポート１４を終端ポートとする。第１の使用態様では、第４のポート１４が、例えば５０Ωの抵抗値を有する終端抵抗を介して接地される。第２の使用態様では、第２のポート１２を入力ポートとし、第１のポート１１を出力ポートとし、第４のポート１４を結合ポートとし、第３のポート１３を終端ポートとする。第２の使用態様では、第３のポート１３が、例えば５０Ωの抵抗値を有する終端抵抗を介して接地される。

第１の使用態様では、第１のポート１１に高周波信号が入力され、この高周波信号は第２のポート１２から出力される。第３のポート１３からは、第１のポート１１に入力された高周波信号の電力に応じた電力を有する結合信号が出力される。

第１の使用態様では、入力ポートとなる第１のポート１１と結合ポートとなる第３のポート１３の間には、第１の結合部４０Ａを経由する第１の信号経路と、第３の結合部４０Ｃおよび第１の整合部３０Ａを経由する第２の信号経路と、第４の結合部４０Ｄ、第３の整合部３０Ｃおよび第１の整合部３０Ａを経由する第３の信号経路と、第２の結合部４０Ｂ、第２の整合部３０Ｂ、第３の整合部３０Ｃおよび第１の整合部３０Ａを経由する第４の信号経路が形成される。第１のポート１１に高周波信号が入力されたとき、第３のポート１３から出力される結合信号は、それぞれ第１ないし第４の信号経路を通過した信号が合成されて得られる信号である。第１の使用態様における方向性結合器１の結合度は、第１ないし第４の結合部４０Ａ，４０Ｂ，４０Ｃ，４０Ｄのそれぞれの結合の強さと、それぞれ第１ないし第４の信号経路を通過した信号の位相の関係とに依存する。

第１の使用態様において、出力ポートとなる第２のポート１２と結合ポートとなる第３のポート１３の間には、第１の結合部４０Ａを経由する第５の信号経路と、第３の結合部４０Ｃおよび第１の整合部３０Ａを経由する第６の信号経路と、第４の結合部４０Ｄ、第３の整合部３０Ｃおよび第１の整合部３０Ａを経由する第７の信号経路と、第２の結合部４０Ｂ、第２の整合部３０Ｂ、第３の整合部３０Ｃおよび第１の整合部３０Ａを経由する第８の信号経路が形成される。第１の使用態様における方向性結合器１のアイソレーションは、第１ないし第４の結合部４０Ａ，４０Ｂ，４０Ｃ，４０Ｄのそれぞれの結合の強さと、それぞれ第５ないし第８の信号経路を通過した信号の位相の関係とに依存する。

第２の使用態様では、第２のポート１２に高周波信号が入力され、この高周波信号は第１のポート１１から出力される。第４のポート１４からは、第２のポート１２に入力された高周波信号の電力に応じた電力を有する結合信号が出力される。

第２の使用態様では、入力ポートとなる第２のポート１２と結合ポートとなる第４のポート１４の間には、第２の結合部４０Ｂを経由する第９の信号経路と、第４の結合部４０Ｄおよび第２の整合部３０Ｂを経由する第１０の信号経路と、第３の結合部４０Ｃ、第３の整合部３０Ｃおよび第２の整合部３０Ｂを経由する第１１の信号経路と、第１の結合部４０Ａ、第１の整合部３０Ａ、第３の整合部３０Ｃおよび第２の整合部３０Ｂを経由する第１２の信号経路が形成される。第２のポート１２に高周波信号が入力されたとき、第４のポート１４から出力される結合信号は、それぞれ第９ないし第１２の信号経路を通過した信号が合成されて得られる信号である。第２の使用態様における方向性結合器１の結合度は、第１ないし第４の結合部４０Ａ，４０Ｂ，４０Ｃ，４０Ｄのそれぞれの結合の強さと、それぞれ第９ないし第１２の信号経路を通過した信号の位相の関係とに依存する。

第２の使用態様において、出力ポートとなる第１のポート１１と結合ポートとなる第４のポート１４の間には、第２の結合部４０Ｂを経由する第１３の信号経路と、第４の結合部４０Ｄおよび第２の整合部３０Ｂを経由する第１４の信号経路と、第３の結合部４０Ｃ、第３の整合部３０Ｃおよび第２の整合部３０Ｂを経由する第１５の信号経路と、第１の結合部４０Ａ、第１の整合部３０Ａ、第３の整合部３０Ｃおよび第２の整合部３０Ｂを経由する第１６の信号経路が形成される。第２の使用態様における方向性結合器１のアイソレーションは、第１ないし第４の結合部４０Ａ，４０Ｂ，４０Ｃ，４０Ｄのそれぞれの結合の強さと、それぞれ第１３ないし第１６の信号経路を通過した信号の位相の関係とに依存する。

ここで、図２を参照して、第１および第２の使用態様で使用される場合の方向性結合器１の使用例について説明する。図２は、方向性結合器１の使用例を示す回路図である。図２は、方向性結合器１を含む送信系回路を示している。図２に示した送信系回路は、方向性結合器１の他に、電力増幅器２と、自動出力制御回路（以下、ＡＰＣ回路と言う。）３と、インピーダンス整合素子５とを備えている。

電力増幅器２は、入力端と出力端とゲイン制御端とを有している。電力増幅器２の入力端には、高周波信号である送信信号が入力されるようになっている。電力増幅器２の出力端は、方向性結合器１の第１のポート１１に接続されている。

ＡＰＣ回路３は、入力端と出力端とを有している。ＡＰＣ回路３の入力端は、方向性結合器１の第３のポート１３に接続されている。ＡＰＣ回路３の出力端は、電力増幅器２のゲイン制御端に接続されている。

方向性結合器１の第２のポート１２は、インピーダンス整合素子５を介してアンテナ４に接続されている。インピーダンス整合素子５は、送信信号がアンテナ４で反射して生じた反射波信号のレベルを十分に小さくするために、送信系回路とアンテナ４との間のインピーダンス整合を行う素子である。方向性結合器１の第４のポート１４は、終端抵抗１５を介して接地されている。

次に、図２に示した送信系回路における方向性結合器１の第１の使用態様について説明する。第１の使用態様では、電力増幅器２によって増幅された送信信号は、第１のポート１１に入力されて第２のポート１２から出力され、第３のポート１３からは、第１のポート１１に入力された送信信号の電力に応じた電力を有する結合信号が出力される。第２のポート１２から出力された送信信号は、インピーダンス整合素子５を経て、アンテナ４から発信される。第３のポート１３から出力された結合信号は、ＡＰＣ回路３に入力される。ＡＰＣ回路３は、第３のポート１３から出力される結合信号のレベルに応じて、電力増幅器２の出力信号のレベルがほぼ一定になるように、電力増幅器２のゲインを制御する。

次に、図２に示した送信系回路における方向性結合器１の第２の使用態様について説明する。第２の使用態様における方向性結合器１は、送信信号がアンテナ４で反射して生じた反射波信号のレベルを検出するために用いられる。第２の使用態様では、反射波信号が、方向性結合器１に入力される高周波信号である。反射波信号は、第２のポート１２に入力されて第１のポート１１から出力される。従って、第２の使用態様では、第２のポート１２が入力ポートとなり、第１のポート１１が出力ポートとなり、第４のポート１４が結合ポートとなり、第３のポート１３が終端ポートとなる。第２の使用態様では、第３のポート１３は、終端抵抗を介して接地される。第４のポート１４には、図示しない電力検出器が接続される。第４のポート１４からは、第２のポート１２に入力された反射波信号の電力に応じた電力を有する結合信号が出力される。そして、この結合信号のレベルが、図示しない電力検出器によって検出される。この結合信号のレベルの情報は、反射波信号のレベルが十分に小さくなるようにインピーダンス整合素子５の特性を調整するために利用される。

方向性結合器１に入力される反射波信号のレベルは、方向性結合器１に入力される送信信号のレベルに比べて小さい。そのため、第１および第２の使用態様で使用される方向性結合器１には、第１の使用態様のみならず、第２の使用態様においても、十分な大きさのアイソレーションが必要である。

本実施の形態に係る方向性結合器１は、前述のように、第３の整合部３０Ｃを中心として、対称または対称に近い回路構成を有し、その結果、双方向性を有している。従って、方向性結合器１は、第１および第２の使用態様で使用可能であると共に、第１の使用態様と第２の使用態様とで同様な特性が得られる。

次に、方向性結合器１の構造の一例について説明する。図３は、方向性結合器１の斜視図である。図３に示した方向性結合器１は、第１ないし第４のポート１１〜１４、主線路１０、第１ないし第４の副線路部２０Ａ，２０Ｂ，２０Ｃ，２０Ｄおよび第１ないし第３の整合部３０Ａ，３０Ｂ，３０Ｃを一体化するための積層体５０を備えている。後で詳しく説明するが、積層体５０は、積層された複数の誘電体層と複数の導体層とを含んでいる。そして、インダクタＬ１Ａ，Ｌ１Ｂの各々は、積層体５０の複数の導体層のうちの１つ以上の導体層である１つ以上のインダクタ構成層を用いて構成されている。また、インダクタＬ２Ａ，Ｌ２Ｂの各々は、積層体５０の複数の誘電体層に形成された複数のスルーホールを用いて構成されている。また、キャパシタＣ１Ａ，Ｃ２Ａ，Ｃ１Ｂ，Ｃ２Ｂの各々は、複数の導体層のうちの２つ以上の導体層を用いて構成されている。

積層体５０は、外周部を有する直方体形状をなしている。積層体５０の外周部は、上面５０Ａと、底面５０Ｂと、４つの側面５０Ｃ〜５０Ｆとを含んでいる。上面５０Ａと底面５０Ｂは互いに反対側を向き、側面５０Ｃ，５０Ｄも互いに反対側を向き、側面５０Ｅ，５０Ｆも互いに反対側を向いている。側面５０Ｃ〜５０Ｆは、上面５０Ａおよび底面５０Ｂに対して垂直になっている。積層体５０において、上面５０Ａおよび底面５０Ｂに垂直な方向が、複数の誘電体層および複数の導体層の積層方向である。図３では、この積層方向を、記号Ｔを付した矢印で示している。上面５０Ａと底面５０Ｂは、積層方向Ｔの両端に位置する。

図３に示した方向性結合器１は、第１の端子１１１と、第２の端子１１２と、第３の端子１１３と、第４の端子１１４と、２つのグランド端子１１５，１１６を備えている。第１ないし第４の端子１１１，１１２，１１３，１１４は、それぞれ、図１に示した第１ないし第４のポート１１，１２，１３，１４に対応している。グランド端子１１５，１１６は、グランドに接続される。端子１１１〜１１６は、積層体５０の底面５０Ｂに配置されている。

次に、図４ないし図１１を参照して、積層体５０について詳しく説明する。積層体５０は、積層された２３層の誘電体層を有している。以下、この２３層の誘電体層を、下から順に１層目ないし２３層目の誘電体層と呼ぶ。図４は、積層体５０の内部を示す斜視図である。図５は、積層体５０の断面図である。図６において（ａ）〜（ｄ）は、それぞれ、１層目ないし４層目の誘電体層のパターン形成面を示している。図７において（ａ）〜（ｄ）は、それぞれ、５層目ないし８層目の誘電体層のパターン形成面を示している。図８において（ａ）〜（ｄ）は、それぞれ、９層目ないし１２層目の誘電体層のパターン形成面を示している。図９において（ａ）〜（ｄ）は、それぞれ、１３層目ないし１６層目の誘電体層のパターン形成面を示している。図１０において（ａ）〜（ｄ）は、それぞれ、１７層目ないし２０層目の誘電体層のパターン形成面を示している。図１１において（ａ）〜（ｃ）は、それぞれ、２１層目ないし２３層目の誘電体層の上面を示している。

図６（ａ）に示したように、１層目の誘電体層５１のパターン形成面には、第１ないし第４の端子１１１，１１２，１１３，１１４と、グランド端子１１５，１１６とが形成されている。また、誘電体層５１には、それぞれ端子１１１，１１２，１１３，１１４，１１５，１１６に接続されたスルーホール５１Ｔ１，５１Ｔ２，５１Ｔ３，５１Ｔ４，５１Ｔ５，５１Ｔ６が形成されている。

図６（ｂ）に示したように、２層目の誘電体層５２のパターン形成面には、グランド用導体層５２１が形成されている。また、誘電体層５２には、スルーホール５２Ｔ１，５２Ｔ２，５２Ｔ３，５２Ｔ４，５２Ｔ５，５２Ｔ６，５２Ｔ１３，５２Ｔ１４，５２Ｔ１５，５２Ｔ１６，５２Ｔ１７，５２Ｔ１８，５２Ｔ１９が形成されている。スルーホール５２Ｔ１〜５２Ｔ４には、それぞれ図６（ａ）に示したスルーホール５１Ｔ１〜５１Ｔ４が接続されている。スルーホール５２Ｔ５，５２Ｔ６，５２Ｔ１３〜５２Ｔ１９と、図６（ａ）に示したスルーホール５１Ｔ５，５１Ｔ６は、導体層５２１に接続されている。

図６（ｃ）に示したように、３層目の誘電体層５３のパターン形成面には、グランド用導体層５３１が形成されている。また、誘電体層５３には、スルーホール５３Ｔ１，５３Ｔ２，５３Ｔ３，５３Ｔ４，５３Ｔ１３，５３Ｔ１４，５３Ｔ１５が形成されている。スルーホール５３Ｔ１〜５３Ｔ４には、それぞれ図６（ｂ）に示したスルーホール５２Ｔ１〜５２Ｔ４が接続されている。スルーホール５３Ｔ１３〜５３Ｔ１５と、図６（ｂ）に示したスルーホール５２Ｔ５，５２Ｔ６，５２Ｔ１３〜５２Ｔ１９は、導体層５３１に接続されている。

図６（ｄ）に示したように、４層目の誘電体層５４には、スルーホール５４Ｔ１，５４Ｔ２，５４Ｔ３，５４Ｔ４，５４Ｔ１３，５４Ｔ１４，５４Ｔ１５が形成されている。スルーホール５４Ｔ１〜５４Ｔ４，５４Ｔ１３〜５４Ｔ１５には、それぞれ図６（ｃ）に示したスルーホール５３Ｔ１〜５３Ｔ４，５３Ｔ１３〜５３Ｔ１５が接続されている。

図７（ａ）に示したように、５層目の誘電体層５５のパターン形成面には、第１の副線路部２０Ａを構成するために用いられる導体層５５１と、第２の副線路部２０Ｂを構成するために用いられる導体層５５２とが形成されている。導体層５５１，５５２の各々は、第１端と第２端を有している。また、誘電体層５５には、スルーホール５５Ｔ１，５５Ｔ２，５５Ｔ３，５５Ｔ４，５５Ｔ１３，５５Ｔ１４，５５Ｔ１５が形成されている。スルーホール５５Ｔ１，５５Ｔ２，５５Ｔ１３〜５５Ｔ１５には、それぞれ図６（ｄ）に示したスルーホール５４Ｔ１，５４Ｔ２，５４Ｔ１３〜５４Ｔ１５が接続されている。スルーホール５５Ｔ３は、導体層５５１における第１端の近傍部分に接続されている。スルーホール５５Ｔ４は、導体層５５２における第１端の近傍部分に接続されている。図６（ｄ）に示したスルーホール５４Ｔ３は、導体層５５１における第２端の近傍部分に接続されている。図６（ｄ）に示したスルーホール５４Ｔ４は、導体層５５２における第２端の近傍部分に接続されている。

図７（ｂ）に示したように、６層目の誘電体層５６には、スルーホール５６Ｔ１，５６Ｔ２，５６Ｔ３，５６Ｔ４，５６Ｔ１３，５６Ｔ１４，５６Ｔ１５が形成されている。スルーホール５６Ｔ１〜５６Ｔ４，５６Ｔ１３〜５６Ｔ１５には、それぞれ図７（ａ）に示したスルーホール５５Ｔ１〜５５Ｔ４，５５Ｔ１３〜５５Ｔ１５が接続されている。

図７（ｃ）に示したように、７層目の誘電体層５７には、スルーホール５７Ｔ１，５７Ｔ２，５７Ｔ３，５７Ｔ４，５７Ｔ１３，５７Ｔ１４，５７Ｔ１５が形成されている。スルーホール５７Ｔ１〜５７Ｔ４，５７Ｔ１３〜５７Ｔ１５には、それぞれ図７（ｂ）に示したスルーホール５６Ｔ１〜５６Ｔ４，５６Ｔ１３〜５６Ｔ１５が接続されている。

図７（ｄ）に示したように、８層目の誘電体層５８のパターン形成面には、主線路１０を構成するために用いられる導体層５８１が形成されている。導体層５８１は、第１端と第２端を有している。また、誘電体層５８には、スルーホール５８Ｔ３，５８Ｔ４，５８Ｔ１３，５８Ｔ１４，５８Ｔ１５が形成されている。スルーホール５８Ｔ３，５８Ｔ４，５８Ｔ１３〜５８Ｔ１５には、それぞれ図７（ｃ）に示したスルーホール５７Ｔ３，５７Ｔ４，５７Ｔ１３〜５７Ｔ１５が接続されている。図７（ｃ）に示したスルーホール５７Ｔ１は、導体層５８１における第１端の近傍部分に接続されている。図７（ｃ）に示したスルーホール５７Ｔ２は、導体層５８１における第２端の近傍部分に接続されている。

図８（ａ）に示したように、９層目の誘電体層５９には、スルーホール５９Ｔ３，５９Ｔ４，５９Ｔ１３，５９Ｔ１４，５９Ｔ１５が形成されている。スルーホール５９Ｔ３，５９Ｔ４，５９Ｔ１３〜５９Ｔ１５には、それぞれ図７（ｄ）に示したスルーホール５８Ｔ３，５８Ｔ４，５８Ｔ１３〜５８Ｔ１５が接続されている。

図８（ｂ）に示したように、１０層目の誘電体層６０には、スルーホール６０Ｔ３，６０Ｔ４，６０Ｔ１３，６０Ｔ１４，６０Ｔ１５が形成されている。スルーホール６０Ｔ３，６０Ｔ４，６０Ｔ１３〜６０Ｔ１５には、それぞれ図８（ａ）に示したスルーホール５９Ｔ３，５９Ｔ４，５９Ｔ１３〜５９Ｔ１５が接続されている。

図８（ｃ）に示したように、１１層目の誘電体層６１のパターン形成面には、第３の副線路部２０Ｃを構成するために用いられる導体層６１１と、第４の副線路部２０Ｄを構成するために用いられる導体層６１２とが形成されている。導体層６１１，６１２の各々は、第１端と第２端を有している。また、誘電体層６１には、スルーホール６１Ｔ３，６１Ｔ４，６１Ｔ７，６１Ｔ８，６１Ｔ９，６１Ｔ１０，６１Ｔ１３，６１Ｔ１４，６１Ｔ１５が形成されている。スルーホール６１Ｔ３，６１Ｔ４，６１Ｔ１３〜６１Ｔ１５には、それぞれ図８（ｂ）に示したスルーホール６０Ｔ３，６０Ｔ４，６０Ｔ１３〜６０Ｔ１５が接続されている。スルーホール６１Ｔ７は、導体層６１１における第１端の近傍部分に接続されている。スルーホール６１Ｔ８は、導体層６１２における第１端の近傍部分に接続されている。スルーホール６１Ｔ９は、導体層６１１における第２端の近傍部分に接続されている。スルーホール６１Ｔ１０は、導体層６１２における第２端の近傍部分に接続されている。

図８（ｄ）に示したように、１２層目の誘電体層６２には、スルーホール６２Ｔ３，６２Ｔ４，６２Ｔ７，６２Ｔ８，６２Ｔ９，６２Ｔ１０，６２Ｔ１３，６２Ｔ１４，６２Ｔ１５が形成されている。スルーホール６２Ｔ３，６２Ｔ４，６２Ｔ７〜６２Ｔ１０，６２Ｔ１３〜６２Ｔ１５には、それぞれ図８（ｃ）に示したスルーホール６１Ｔ３，６１Ｔ４，６１Ｔ７〜６１Ｔ１０，６１Ｔ１３〜６１Ｔ１５が接続されている。

図９（ａ）に示したように、１３層目の誘電体層６３には、スルーホール６３Ｔ３，６３Ｔ４，６３Ｔ７，６３Ｔ８，６３Ｔ９，６３Ｔ１０，６３Ｔ１３，６３Ｔ１４，６３Ｔ１５が形成されている。スルーホール６３Ｔ３，６３Ｔ４，６３Ｔ７〜６３Ｔ１０，６３Ｔ１３〜６３Ｔ１５には、それぞれ図８（ｄ）に示したスルーホール６２Ｔ３，６２Ｔ４，６２Ｔ７〜６２Ｔ１０，６２Ｔ１３〜６２Ｔ１５が接続されている。

図９（ｂ）に示したように、１４層目の誘電体層６４のパターン形成面には、グランド用導体層６４１と、導体層６４２，６４３とが形成されている。導体層６４２，６４３の各々は、第１端と第２端を有している。また、誘電体層６４には、スルーホール６４Ｔ３，６４Ｔ４，６４Ｔ７，６４Ｔ８，６４Ｔ９，６４Ｔ１０と、インダクタＬ２Ａを構成するために用いられるスルーホール６４Ｔ１１と、インダクタＬ２Ｂを構成するために用いられるスルーホール６４Ｔ１２とが形成されている。スルーホール６４Ｔ３，６４Ｔ４，６４Ｔ７，６４Ｔ８には、それぞれ図９（ａ）に示したスルーホール６３Ｔ３，６３Ｔ４，６３Ｔ７，６３Ｔ８が接続されている。スルーホール６４Ｔ９は、導体層６４２における第１端の近傍部分に接続されている。スルーホール６４Ｔ１０は、導体層６４３における第１端の近傍部分に接続されている。スルーホール６４Ｔ１１，６４Ｔ１２と、図９（ａ）に示したスルーホール６３Ｔ１３〜６３Ｔ１５は、導体層６４１に接続されている。図９（ａ）に示したスルーホール６３Ｔ９は、導体層６４２における第２端の近傍部分に接続されている。図９（ａ）に示したスルーホール６３Ｔ１０は、導体層６４３における第２端の近傍部分に接続されている。

図９（ｃ）に示したように、１５層目の誘電体層６５には、スルーホール６５Ｔ３，６５Ｔ４，６５Ｔ７，６５Ｔ８，６５Ｔ９，６５Ｔ１０と、インダクタＬ２Ａを構成するために用いられるスルーホール６５Ｔ１１と、インダクタＬ２Ｂを構成するために用いられるスルーホール６５Ｔ１２とが形成されている。スルーホール６５Ｔ３，６５Ｔ４，６５Ｔ７〜６５Ｔ１２には、それぞれ図９（ｂ）に示したスルーホール６４Ｔ３，６４Ｔ４，６４Ｔ７〜６４Ｔ１２が接続されている。

図９（ｄ）に示したように、１６層目の誘電体層６６のパターン形成面には、キャパシタＣ２Ａを構成するために用いられる導体層６６１と、キャパシタＣ２Ｂを構成するために用いられる導体層６６２とが形成されている。また、誘電体層６６には、スルーホール６６Ｔ３，６６Ｔ４，６６Ｔ７，６６Ｔ８，６６Ｔ９，６６Ｔ１０と、インダクタＬ２Ａを構成するために用いられるスルーホール６６Ｔ１１と、インダクタＬ２Ｂを構成するために用いられるスルーホール６６Ｔ１２とが形成されている。スルーホール６６Ｔ３，６６Ｔ４，６６Ｔ９〜６６Ｔ１２には、それぞれ図９（ｃ）に示したスルーホール６５Ｔ３，６５Ｔ４，６５Ｔ９〜６５Ｔ１２が接続されている。スルーホール６６Ｔ７は、導体層６６１と図９（ｃ）に示したスルーホール６５Ｔ７に接続されている。スルーホール６６Ｔ８は、導体層６６２と図９（ｃ）に示したスルーホール６５Ｔ８に接続されている。

図１０（ａ）に示したように、１７層目の誘電体層６７のパターン形成面には、キャパシタＣ１Ａ，Ｃ２Ａを構成するために用いられる導体層６７１と、キャパシタＣ１Ｂ，Ｃ２Ｂを構成するために用いられる導体層６７２とが形成されている。また、誘電体層６７には、スルーホール６７Ｔ３，６７Ｔ４，６７Ｔ７，６７Ｔ８，６７Ｔ９，６７Ｔ１０が形成されている。スルーホール６７Ｔ３，６７Ｔ４，６７Ｔ７〜６７Ｔ１０には、それぞれ図９（ｄ）に示したスルーホール６６Ｔ３，６６Ｔ４，６６Ｔ７〜６６Ｔ１０が接続されている。図９（ｄ）に示したスルーホール６６Ｔ１１は、導体層６７１に接続されている。図９（ｄ）に示したスルーホール６６Ｔ１２は、導体層６７２に接続されている。

図１０（ｂ）に示したように、１８層目の誘電体層６８のパターン形成面には、キャパシタＣ１Ａを構成するために用いられる導体層６８１と、キャパシタＣ１Ｂを構成するために用いられる導体層６８２とが形成されている。また、誘電体層６８には、スルーホール６８Ｔ３，６８Ｔ４，６８Ｔ７，６８Ｔ８，６８Ｔ９，６８Ｔ１０が形成されている。スルーホール６８Ｔ３と、図１０（ａ）に示したスルーホール６７Ｔ３は、導体層６８１に接続されている。スルーホール６８Ｔ４と、図１０（ａ）に示したスルーホール６７Ｔ４は、導体層６８２に接続されている。スルーホール６８Ｔ７〜６８Ｔ１０には、それぞれ図１０（ａ）に示したスルーホール６７Ｔ７〜６７Ｔ１０が接続されている。

図１０（ｃ）に示したように、１９層目の誘電体層６９には、スルーホール６９Ｔ３，６９Ｔ４，６９Ｔ７，６９Ｔ８，６９Ｔ９，６９Ｔ１０が形成されている。スルーホール６９Ｔ３，６９Ｔ４，６９Ｔ７〜６９Ｔ１０には、それぞれ図１０（ｂ）に示したスルーホール６８Ｔ３，６８Ｔ４，６８Ｔ７〜６８Ｔ１０が接続されている。

図１０（ｄ）に示したように、２０層目の誘電体層７０には、スルーホール７０Ｔ３，７０Ｔ４，７０Ｔ７，７０Ｔ８，７０Ｔ９，７０Ｔ１が形成されている。スルーホール７０Ｔ３，７０Ｔ４，７０Ｔ７〜７０Ｔ１０には、それぞれ図１０（ｃ）に示したスルーホール６９Ｔ３，６９Ｔ４，６９Ｔ７〜６９Ｔ１０が接続されている。

図１１（ａ）に示したように、２１層目の誘電体層７１には、スルーホール７１Ｔ３，７１Ｔ４，７１Ｔ７，７１Ｔ８，７１Ｔ９，７１Ｔ１０が形成されている。スルーホール７１Ｔ３，７１Ｔ４，７１Ｔ７〜７１Ｔ１０には、それぞれ図１０（ｄ）に示したスルーホール７０Ｔ３，７０Ｔ４，７０Ｔ７〜７０Ｔ１０が接続されている。

図１１（ｂ）に示したように、２２層目の誘電体層７２のパターン形成面には、インダクタＬ１Ａを構成するために用いられる導体層であるインダクタ構成層７２１と、インダクタＬ１Ｂを構成するために用いられる導体層であるインダクタ構成層７２２と、第３の整合部３０Ｃを構成するために用いられる導体層７２３とが形成されている。導体層７２３は、第１端と第２端を有している。

ここで、インダクタ構成層７２１，７２２について詳しく説明する。インダクタ構成層７２１，７２２の各々は、それぞれ他の要素との電気的接続部分のための２つの接続部分と、２つの接続部分を接続する線路部分とを含んでいる。以下、インダクタ構成層７２１の２つの接続部分を符号７２１ｓ，７２１ｅで表し、インダクタ構成層７２１の線路部分を符号７２１Ｌで表す。また、インダクタ構成層７２２の２つの接続部分を符号７２２ｓ，７２２ｅで表し、インダクタ構成層７２２の線路部分を符号７２２Ｌで表す。インダクタ構成層７２１，７２２は、それぞれ、渦巻き形状を有している。

図１１（ａ）に示したスルーホール７１Ｔ３は、インダクタ構成層７２１の接続部分７２１ｓに接続されている。図１１（ａ）に示したスルーホール７１Ｔ４は、インダクタ構成層７２２の接続部分７２２ｓに接続されている。図１１（ａ）に示したスルーホール７１Ｔ７は、インダクタ構成層７２１の接続部分７２１ｅに接続されている。図１１（ａ）に示したスルーホール７１Ｔ８は、インダクタ構成層７２２の接続部分７２２ｅに接続されている。図１１（ａ）に示したスルーホール７１Ｔ９は、導体層７２３における第１端の近傍部分に接続されている。図１１（ａ）に示したスルーホール７１Ｔ１０は、導体層７２３における第２端の近傍部分に接続されている。

図１１（ｃ）に示したように、２３層目の誘電体層７３のパターン形成面には、マーク７３１が形成されている。

図３に示した積層体５０は、１層目の誘電体層５１の素子形成面が積層体５０の底面５０Ｂになるように、１層目ないし２３層目の誘電体層５１〜７３が積層されて構成される。

図４は、積層体５０の内部を示している。図５は、側面５０Ｄ側から見た積層体５０の断面を示している。

以下、図１に示した方向性結合器１の回路の構成要素と、図６ないし図１１に示した積層体５０の内部の構成要素との対応関係について説明する。主線路１０は、図７（ｄ）に示した導体層５８１によって構成されている。導体層５８１は、誘電体層５８の素子形成面と同じ方向に向いた第１の面と、第１の面とは反対側の第２の面とを有している。導体層５８１の第１の面は、第１の部分と第２の部分とを含んでいる。導体層５８１の第２の面は、第３の部分と第４の部分とを含んでいる。

図７（ａ）に示した導体層５５１の一部は、誘電体層５５〜５７を介して、導体層５８１の第１の面の第１の部分に対向している。図７（ａ）に示した導体層５５２の一部は、誘電体層５５〜５７を介して、導体層５８１の第１の面の第２の部分に対向している。第１の副線路部２０Ａは、上記の導体層５５１の一部によって構成されている。第２の副線路部２０Ｂは、上記の導体層５５２の一部によって構成されている。

図８（ｃ）に示した導体層６１１の一部は、誘電体層５８〜６０を介して、導体層５８１の第２の面の第３の部分に対向している。図８（ｃ）に示した導体層６１２の一部は、誘電体層５８〜６０を介して、導体層５８１の第２の面の第３の部分に対向している。第３の副線路部２０Ｃは、上記の導体層６１１の一部によって構成されている。第４の副線路部２０Ｄは、上記の導体層６１２の一部によって構成されている。

第１の整合部３０ＡのインダクタＬ１Ａは、図１１（ｂ）に示したインダクタ構成層７２１のみによって構成されている。インダクタ構成層７２１の接続部分７２１ｓは、スルーホール５５Ｔ３，５６Ｔ３，５７Ｔ３，５８Ｔ３，５９Ｔ３，６０Ｔ３，６１Ｔ３，６２Ｔ３，６３Ｔ３，６４Ｔ３，６５Ｔ３，６６Ｔ３，６７Ｔ３、導体層６８１およびスルーホール６８Ｔ３，６９Ｔ３，７０Ｔ３，７１Ｔ３を介して、第１の副線路部２０Ａを構成する導体層５５１に接続されている。インダクタ構成層７２１の接続部分７２１ｅは、スルーホール６１Ｔ７，６２Ｔ７，６３Ｔ７，６４Ｔ７，６５Ｔ７，６６Ｔ７，６７Ｔ７，６８Ｔ７，６９Ｔ７，７０Ｔ７，７１Ｔ７を介して、第３の副線路部２０Ｃを構成する導体層６１１に接続されている。

第１の整合部３０ＡのキャパシタＣ１Ａは、図１０（ａ），（ｂ）に示した導体層６７１，６８１と、導体層６７１，６８１の間の誘電体層６７とによって構成されている。導体層６８１は、スルーホール５５Ｔ３，５６Ｔ３，５７Ｔ３，５８Ｔ３，５９Ｔ３，６０Ｔ３，６１Ｔ３，６２Ｔ３，６３Ｔ３，６４Ｔ３，６５Ｔ３，６６Ｔ３，６７Ｔ３を介して、第１の副線路部２０Ａを構成する導体層５５１に接続されている。

第１の整合部３０ＡのキャパシタＣ２Ａは、図９（ｄ）および図１０（ａ）に示した導体層６６１，６７１と、導体層６６１，６７１の間の誘電体層６６とによって構成されている。導体層６６１は、スルーホール６１Ｔ７，６２Ｔ７，６３Ｔ７，６４Ｔ７，６５Ｔ７を介して、第３の副線路部２０Ｃを構成する導体層６１１に接続されている。

第１の整合部３０ＡのインダクタＬ２Ａは、図９（ｂ）〜（ｄ）に示したスルーホール６４Ｔ１１，６５Ｔ１１，６６Ｔ１１によって構成されている。スルーホール６６Ｔ１１は、図１０（ａ）に示した導体層６７１に接続されている。スルーホール６４Ｔ１１は、グランド用導体層６４１に接続されている。

第２の整合部３０ＢのインダクタＬ１Ｂは、図１１（ｂ）に示したインダクタ構成層７２２のみによって構成されている。インダクタ構成層７２２の接続部分７２２ｓは、スルーホール５５Ｔ４，５６Ｔ４，５７Ｔ４，５８Ｔ４，５９Ｔ４，６０Ｔ４，６１Ｔ４，６２Ｔ４，６３Ｔ４，６４Ｔ４，６５Ｔ４，６６Ｔ４，６７Ｔ４、導体層６８２およびスルーホール６８Ｔ４，６９Ｔ４，７０Ｔ４，７１Ｔ４を介して、第２の副線路部２０Ｂを構成する導体層５５２に接続されている。インダクタ構成層７２２の接続部分７２２ｅは、スルーホール６１Ｔ８，６２Ｔ８，６３Ｔ８，６４Ｔ８，６５Ｔ８，６６Ｔ８，６７Ｔ８，６８Ｔ８，６９Ｔ８，７０Ｔ８，７１Ｔ８を介して、第４の副線路部２０Ｄを構成する導体層６１２に接続されている。

第２の整合部３０ＢのキャパシタＣ１Ｂは、図１０（ａ），（ｂ）に示した導体層６７２，６８２と、導体層６７２，６８２の間の誘電体層６７とによって構成されている。導体層６８２は、スルーホール５５Ｔ４，５６Ｔ４，５７Ｔ４，５８Ｔ４，５９Ｔ４，６０Ｔ４，６１Ｔ４，６２Ｔ４，６３Ｔ４，６４Ｔ４，６５Ｔ４，６６Ｔ４，６７Ｔ４を介して、第２の副線路部２０Ｂを構成する導体層５５２に接続されている。

第２の整合部３０ＢのキャパシタＣ２Ｂは、図９（ｄ）および図１０（ａ）に示した導体層６６２，６７２と、導体層６６２，６７２の間の誘電体層６６とによって構成されている。導体層６６２は、スルーホール６１Ｔ８，６２Ｔ８，６３Ｔ８，６４Ｔ８，６５Ｔ８を介して、第４の副線路部２０Ｄを構成する導体層６１２に接続されている。

第２の整合部３０ＢのインダクタＬ２Ｂは、図９（ｂ）〜（ｄ）に示したスルーホール６４Ｔ１２，６５Ｔ１２，６６Ｔ１２によって構成されている。スルーホール６６Ｔ１２は、図１０（ａ）に示した導体層６７２に接続されている。スルーホール６４Ｔ１２は、グランド用導体層６４１に接続されている。

第３の整合部３０Ｃは、図１１（ｂ）に示した導体層７２３によって構成されている。導体層７２３における第１端の近傍部分は、スルーホール６１Ｔ９，６２Ｔ９，６３Ｔ９、導体層６４２およびスルーホール６４Ｔ９，６５Ｔ９，６６Ｔ９，６７Ｔ９，６８Ｔ９，６９Ｔ９，７０Ｔ９，７１Ｔ９を介して、第３の副線路部２０Ｃを構成する導体層６１１に接続されている。導体層７２３における第２端の近傍部分は、スルーホール６１Ｔ１０，６２Ｔ１０，６３Ｔ１０、導体層６４３およびスルーホール６４Ｔ１０，６５Ｔ１０，６６Ｔ１０，６７Ｔ１０，６８Ｔ１０，６９Ｔ１０，７０Ｔ１０，７１Ｔ１０を介して、第４の副線路部２０Ｄを構成する導体層６１２に接続されている。

積層体５０において、第１ないし第３の整合部３０Ａ，３０Ｂ，３０Ｃを構成する複数の導体層と、主線路１０を構成する導体層６８１の間には、グランドに接続されたグランド用導体層６４１が介在している。そのため、第１ないし第３の整合部３０Ａ，３０Ｂ，３０Ｃは、主線路１０に対して電磁界結合しない。

図６（ｃ）に示したグランド用導体層５３１は、第１および第２の副線路部２０Ａ，２０Ｂのインピーダンスを所望の値に調整する作用を有する。図９（ｂ）に示したグランド用導体層６４１は、第３および第４の副線路部２０Ｃ，２０Ｄのインピーダンスを所望の値に調整する作用を有する。

以下、積層体５０における第１および第２の整合部３０Ａ，３０Ｂの構造上の特徴について説明する。積層体５０の複数の導体層には、第１の整合部３０Ａの第１のインダクタＬ１Ａを構成する１つ以上の導体層である１つ以上のインダクタ構成層と、第２の整合部３０Ｂの第１のインダクタＬ１Ｂを構成する１つ以上の導体層である１つ以上のインダクタ構成層が含まれている。本実施の形態では特に、第１のインダクタＬ１Ａは、渦巻き形状の１つのインダクタ構成層７２１のみによって構成され、第１のインダクタＬ１Ｂは、渦巻き形状の１つのインダクタ構成層７２２のみによって構成されている。

インダクタ構成層７２１は、それぞれ他の要素との電気的接続のための２つの接続部分７２１ｓ，７２１ｅと、２つの接続部分７２１ｓ，７２１ｅを接続する線路部分７２１Ｌとを含んでいる。同様に、インダクタ構成層７２２は、それぞれ他の要素との電気的接続のための２つの接続部分７２２ｓ，７２２ｅと、２つの接続部分７２２ｓ，７２２ｅを接続する線路部分７２２Ｌとを含んでいる。

接続部分７２１ｓ，７２１ｅを除く第１のインダクタＬ１Ａの全体は、積層方向Ｔから見て互いに重なる複数の部分を含んでいない。同様に、接続部分７２２ｓ，７２２ｅを除く第１のインダクタＬ１Ｂの全体は、積層方向Ｔから見て互いに重なる複数の部分を含んでいない。

また、第１のインダクタＬ１Ａは、第１および第２のキャパシタＣ１Ａ，Ｃ２Ａ、第２のインダクタＬ２Ａ、主線路１０および副線路部２０Ａ，２０Ｂ，２０Ｃ，２０Ｄに比べて、上面５０Ａにより近い位置にある。第２のインダクタＬ２Ａは、第１および第２のキャパシタＣ１Ａ，Ｃ２Ａに比べて、底面５０Ｂにより近い位置にある。

同様に、第１のインダクタＬ１Ｂは、第１および第２のキャパシタＣ１Ｂ，Ｃ２Ｂ、第２のインダクタＬ２Ｂ、主線路１０および副線路部２０Ａ，２０Ｂ，２０Ｃ，２０Ｄに比べて、上面５０Ａにより近い位置にある。第２のインダクタＬ２Ｂは、第１および第２のキャパシタＣ１Ｂ，Ｃ２Ｂに比べて、底面５０Ｂにより近い位置にある。

本実施の形態に係る方向性結合器１によれば、広い周波数帯域において、周波数の変化に伴う結合度の変化を抑制することが可能になる。以下、これについて詳しく説明する。

方向性結合器１のうち、第３の結合部４０Ｃ、第４の結合部４０Ｄおよび第３の整合部３０Ｃからなる部分は、２つの結合部と１つの整合部からなる方向性結合器を構成していると言える。以下の説明では、第３の結合部４０Ｃ、第４の結合部４０Ｄおよび第３の整合部３０Ｃからなる部分を、結合器部分と言う。方向性結合器１は、大きく分けて、結合器部分と、第１および第２の結合部４０Ａ，４０Ｂと、第１および第２の整合部３０Ａ，３０Ｂを備えていると言える。以下、これらの特性について説明する。

図１２は、第１および第２の結合部４０Ａ，４０Ｂの各々の単独の結合度の周波数特性を示している。図１２において、横軸は周波数、縦軸は結合度である。図１２に示したように、第１および第２の結合部４０Ａ，４０Ｂの各々の単独の結合度は、周波数が高くなるほど大きくなる。図示しないが、第３および第４の結合部４０Ｃ，４０Ｄの各々の単独の結合度も、周波数が高くなるほど大きくなる。第３および第４の結合部４０Ｃ，４０Ｄの各々の単独の結合度は、第１および第２の結合部４０Ａ，４０Ｂの各々の単独の結合度よりも大きい。周波数２０００ＭＨｚにおいて、第３および第４の結合部４０Ｃ，４０Ｄの各々の単独の結合度は、第１および第２の結合部４０Ａ，４０Ｂの各々の単独の結合度よりも、５ｄＢ以上大きいことが好ましい。

ここで、整合部３０Ａ，３０Ｂ，３０Ｃの各々が、そこを通過する信号に対して生じさせる位相の変化量を、位相変化量と言う。整合部３０Ａ，３０Ｂ，３０Ｃは、いずれも、そこを通過する信号の位相を遅らせるため、位相変化量は負の値で表される。整合部３０Ａ，３０Ｂ，３０Ｃの各々において、位相変化量の絶対値が大きいほど、そこを通過する信号に対して生じさせる位相の変化が大きいと言える。

第１および第２の整合部３０Ａ，３０Ｂの各々は、第１および第２のインダクタと、第１および第２のキャパシタを用いて構成されている。この第１および第２の整合部３０Ａ，３０Ｂは、ローパスフィルタに比べて広い周波数帯域において、高周波信号を通過させることができる。

ここで、第１のインダクタが寄生容量を有する場合について考える。積層体を用いてインダクタを構成する方法としては、特許文献１に記載されているように、積層方向の異なる位置にある複数の導体層を、１つ以上のスルーホールを介して直列に接続して、インダクタを構成する方法がある。この方法でインダクタを構成する場合、一般的には、複数の導体層は、積層方向から見てオーバーラップするように配置される。この場合、複数の導体層間に容量が生じ、その結果、インダクタは大きな寄生容量を有することになる。また、インダクタを構成する１つ以上の導体層の近くに、比較的大きな他の導体層が存在する場合にも、インダクタは大きな寄生容量を有することになる。

第１および第２の整合部３０Ａ，３０Ｂの各々において、第１のインダクタが寄生容量を有すると、第１および第２の整合部３０Ａ，３０Ｂの各々の特性が、所望の特性と異なってしまう。このことを、図１３ないし図１６を参照して説明する。

図１３は、第１の比較例の整合部を示している。第１の比較例の整合部は、第１の整合部３０Ａに、第１のインダクタＬ１Ａの寄生容量Ｃ１１Ａを付加した構成である。寄生容量Ｃ１１Ａは、第１のインダクタＬ１Ａに並列に接続されている。

図１４は、第１の整合部３０Ａと第１の比較例の整合部の位相変化量の周波数特性を示している。図１４において、横軸は周波数、縦軸は位相変化量である。また、図１４において、実線は第１の整合部３０Ａの特性を示し、破線は第１の比較例の整合部の特性を示している。

図１５は、第１の整合部３０Ａと第１の比較例の整合部の反射損失の周波数特性を示している。図１５において、横軸は周波数、縦軸は反射損失である。また、図１５において、実線は第１の整合部３０Ａの特性を示し、破線は第１の比較例の整合部の特性を示している。

図１６は、第１の整合部３０Ａと第１の比較例の整合部の挿入損失の周波数特性を示している。図１６において、横軸は周波数、縦軸は挿入損失である。また、図１６において、実線は第１の整合部３０Ａの特性を示し、破線は第１の比較例の整合部の特性を示している。

第１のインダクタＬ１Ａが寄生容量Ｃ１１Ａを有すると、第１の整合部３０Ａの特性が、図１４ないし図１６において実線で示した所望の特性から、図１４ないし図１６において破線で示した第１の比較例の整合部の特性に変化してしまう。第１のインダクタＬ１Ａが寄生容量Ｃ１１Ａを有することによって特に問題となるのは、第１の整合部３０Ａの位相変化量の周波数特性が以下のように変化してしまうことである。図１４に示したように、第１のインダクタＬ１Ａが寄生容量Ｃ１１Ａを有すると、位相変化量の絶対値が１８０度になる周波数よりも低い周波数領域では、位相変化量の絶対値が所望の値よりも小さくなり、位相変化量の絶対値が１８０度になる周波数よりも高い周波数領域では、位相変化量の絶対値が所望の値よりも大きくなる。

第２の整合部３０Ｂの特性は、第１の整合部３０Ａの特性と同じかほぼ同じである。第１の整合部３０Ａと同様に、第２の整合部３０Ｂでも、第１のインダクタＬ１Ｂが寄生容量を有すると、第２の整合部３０Ｂの特性が、所望の特性から第１の比較例の整合部の特性に変化してしまう。後で示すが、第１および第２の整合部３０Ａ，３０Ｂの各々において、第１のインダクタが寄生容量を有すると、周波数の変化に伴う結合度の変化を抑制できるという方向性結合器１の効果が低減する。

図１７は、第３の整合部３０Ｃの位相変化量の周波数特性を示している。図１７において、横軸は周波数、縦軸は位相変化量である。図１４および図１７に示したように、第３の整合部３０Ｃは、第１および第２の整合部３０Ａ，３０Ｂに比べて、同じ周波数の信号に対して生じさせる位相の変化が小さい。言い換えると、第３の整合部３０Ｃは、第１および第２の整合部３０Ａ，３０Ｂに比べて、位相変化量の絶対値が１８０度になる周波数が高い。図１４に示した例では、第１および第２の整合部３０Ａ，３０Ｂの各々の位相変化量の絶対値が１８０度になる周波数は、約３８００ＭＨｚである。図１４に示した例では、第３の整合部３０Ｃの位相変化量の絶対値が１８０度になる周波数は、５０００ＭＨｚを超えている。周波数２０００ＭＨｚにおいて、第１および第２の整合部３０Ａ，３０Ｂの各々の位相変化量の絶対値と第３の整合部３０Ｃの位相変化量の絶対値との差は、１０度以上であることが好ましい。

図１８は、第３の結合部４０Ｃ、第４の結合部４０Ｄおよび第３の整合部３０Ｃからなる前述の結合器部分の結合度の周波数特性を示している。図１８において、横軸は周波数、縦軸は結合度である。第１の使用態様において、結合器部分では、入力ポートとなる第１のポート１１と結合ポートとなる第３の副線路部２０Ｃの第１の端部２０Ｃ１の間には、第３の結合部４０Ｃを経由する信号経路と、第４の結合部４０Ｄおよび第３の整合部３０Ｃを経由する信号経路とが形成される。

図１８に示したように、結合器部分の結合度は、約３０００ＭＨｚまでは周波数が高くなるほど大きくなるが、約３０００ＭＨｚから５０００ＭＨｚまでの範囲では周波数が高くなるほど小さくなっている。これは、図１８の横軸に示した周波数範囲において、周波数が高くなるほど、第３および第４の結合部４０Ｃ，４０Ｄの各々の単独の結合度は大きくなるが、第３の整合部３０Ｃの位相変化量の絶対値が１８０度に近づくためである。第３の整合部３０Ｃの位相変化量の絶対値が１８０度に近づくほど、第３の結合部４０Ｃを経由する信号経路を通過した信号と、第４の結合部４０Ｄおよび第３の整合部３０Ｃを経由する信号経路を通過した信号が打ち消し合う度合いが大きくなる。このようにして、周波数の変化に伴う結合器部分の結合度の変化が抑制される。

ここで、方向性結合器１における第１および第２の整合部３０Ａ，３０Ｂの各々において第１のインダクタの寄生容量を付加した構成の方向性結合器を、第１の比較例の方向性結合器と言う。

図１９ないし図２１に、本実施の形態に係る方向性結合器１と第１の比較例の方向性結合器の特性の一例を示す。図１９ないし図２１に示した例では、方向性結合器１の使用周波数帯域を７００〜３８００ＭＨｚとしている。図１９において、この使用周波数帯域の下限と上限を２本の点線で示している。図１９ないし図２１に示した特性は、シミュレーションによって求めたものである。図１９ないし図２１において、実線は第１の使用態様で使用した場合の方向性結合器１の特性を示し、破線は第１の使用態様で使用した場合の第１の比較例の方向性結合器の特性を示している。シミュレーションでは、第２の使用態様で使用した場合の方向性結合器１の特性は、第１の使用態様で使用した場合の方向性結合器１の特性と同じであり、第２の使用態様で使用した場合の第１の比較例の方向性結合器の特性は、第１の使用態様で使用した場合の第１の比較例の方向性結合器の特性と同じである。

図１９は、方向性結合器１および第１の比較例の方向性結合器の結合度の周波数特性を示している。図１９において、横軸は周波数、縦軸は結合度である。結合度を−ｃ（ｄＢ）と表すと、方向性結合器１では、使用周波数帯域において、ｃの値は、２０以上の十分な大きさである。

図２０は、方向性結合器１および第１の比較例の方向性結合器のアイソレーションの周波数特性を示している。図２０において、横軸は周波数、縦軸はアイソレーションである。アイソレーションを−ｉ（ｄＢ）と表すと、方向性結合器１では、使用周波数帯域において、ｉの値は、４５以上の十分な大きさである。

図２１は、方向性結合器１および第１の比較例の方向性結合器の結合ポートの反射損失の周波数特性を示している。図２１において、横軸は周波数、縦軸は結合ポートの反射損失である。結合ポートの反射損失を−ｒ（ｄＢ）と表すと、方向性結合器１では、使用周波数帯域において、ｒの値は、２０以上の十分な大きさである。これは、使用周波数帯域において、第３のポート１３と第４のポート１４の一方から他方側を見たときの反射係数の絶対値が０またはその近傍の値になっていることを意味している。

図１９において実線で示したように、方向性結合器１の結合度の周波数特性では、広い周波数範囲において、周波数の変化に伴う結合度の変化が抑制されている。これに対し、図１９において破線で示した第１の比較例の方向性結合器の結合度の周波数特性では、方向性結合器１の結合度の周波数特性に比べて、周波数の変化に伴う結合度の変化が大きくなっている。その原因は、第１および第２の整合部３０Ａ，３０Ｂの各々において、第１のインダクタが寄生容量を有することである。

以下、本実施の形態に係る方向性結合器１によれば、広い周波数範囲において、周波数の変化に伴う結合度の変化を抑制できる理由について、概念的に説明する。方向性結合器１では、前述のように、第３および第４の結合部４０Ｃ，４０Ｄの各々の単独の結合度は、第１および第２の結合部４０Ａ，４０Ｂの各々の単独の結合度よりも大きい。そのため、方向性結合器１の結合度の周波数特性は、図１８に示した結合器部分の結合度の周波数特性に大きく依存する。

方向性結合器１では、結合器部分を経由した信号に対して、第１の結合部４０Ａを経由した信号と第２の結合部４０Ｂを経由した信号が、それぞれ第１の整合部３０Ａと第２の整合部３０Ｂで決まる位相の関係の下で合成されて、結合信号が形成される。第１および第２の整合部３０Ａ，３０Ｂの各々の位相変化量の絶対値が１８０度に近づくほど、第１の結合部４０Ａを経由した信号と第２の結合部４０Ｂを経由した信号が、結合器部分を経由した信号を打ち消す合う度合いが大きくなる。このような作用により、方向性結合器１の結合度の周波数特性は、図１８に示した結合器部分の結合度の周波数特性に比べて、周波数の変化に伴う結合度の変化が抑制されたものとなる。

また、第３の整合部３０Ｃは、第１および第２の整合部３０Ａ，３０Ｂに比べて、位相変化量の絶対値が１８０度になる周波数が高い。これにより、図１８に示したように、結合器部分の結合度の周波数特性として、第１および第２の整合部３０Ａ，３０Ｂの各々の位相変化量の絶対値が１８０度となる周波数を超えた周波数範囲において周波数の変化に伴う結合度の変化が抑えられた特性が得られる。その結果、方向性結合器１によれば、第１および第２の整合部３０Ａ，３０Ｂの各々の位相変化量の絶対値が１８０度となる周波数を超えた周波数範囲においても、周波数の変化に伴う結合度の変化を抑制することができる。このような作用により、方向性結合器１によれば、広い周波数範囲において、周波数の変化に伴う結合度の変化を抑制することができる。

ここで、第１および第２の整合部３０Ａ，３０Ｂの各々において、第１のインダクタが寄生容量を有すると、図１４に示したように、第１および第２の整合部３０Ａ，３０Ｂの各々の位相変化量の絶対値は、位相変化量の絶対値が１８０度になる周波数よりも低い周波数領域と高い周波数領域の両方において、所望の値に比べて、１８０度から遠ざかる。これは、第１の結合部４０Ａを経由した信号と第２の結合部４０Ｂを経由した信号が、結合器部分を経由した信号を打ち消す合う度合いが小さくなることを意味する。その結果、図１９において破線で示したように、周波数の変化に伴う結合度の変化が大きくなってしまう。

前述のように、積層体を用いてインダクタを構成する場合にインダクタが大きな寄生容量を有する場合としては、インダクタを構成する複数の導体層が積層方向から見てオーバーラップするように配置される場合や、インダクタを構成する１つ以上の導体層の近くに比較的大きな他の導体層が存在する場合がある。

本実施の形態では、接続部分７２１ｓ，７２１ｅを除く第１のインダクタＬ１Ａの全体は、積層方向Ｔから見て互いに重なる複数の部分を含んでいない。同様に、接続部分７２２ｓ，７２２ｅを除く第１のインダクタＬ１Ｂの全体は、積層方向Ｔから見て互いに重なる複数の部分を含んでいない。これらのことから、本実施の形態によれば、第１のインダクタＬ１Ａ，Ｌ１Ｂが大きな寄生容量を有することを防止することができる。

また、本実施の形態では、第１のインダクタＬ１Ａは、第１および第２のキャパシタＣ１Ａ，Ｃ２Ａ、第２のインダクタＬ２Ａ、主線路１０および副線路部２０Ａ，２０Ｂ，２０Ｃ，２０Ｄに比べて、上面５０Ａにより近い位置にある。同様に、第１のインダクタＬ１Ｂは、第１および第２のキャパシタＣ１Ｂ，Ｃ２Ｂ、第２のインダクタＬ２Ｂ、主線路１０および副線路部２０Ａ，２０Ｂ，２０Ｃ，２０Ｄに比べて、上面５０Ａにより近い位置にある。言い換えると、第１のインダクタＬ１Ａ，Ｌ１Ｂの上方には、方向性結合器１を構成するために用いられる導体層は存在しない。これによっても、本実施の形態によれば、第１のインダクタＬ１Ａ，Ｌ１Ｂが大きな寄生容量を有することを防止することができる。

また、本実施の形態では、第２のインダクタＬ２Ａは、第１および第２のキャパシタＣ１Ａ，Ｃ２Ａに比べて、底面５０Ｂにより近い位置にある。同様に、第２のインダクタＬ２Ｂは、第１および第２のキャパシタＣ１Ｂ，Ｃ２Ｂに比べて、底面５０Ｂにより近い位置にある。これらのことから、本実施の形態によれば、第１のインダクタＬ１Ａと第２のインダクタＬ２Ａとの間の距離と、第１のインダクタＬ１Ｂと第２のインダクタＬ２Ｂとの間の距離を、それぞれ大きくすることができる。これによっても、本実施の形態によれば、第１のインダクタＬ１Ａ，Ｌ１Ｂが大きな寄生容量を有することを防止することができる。

このように、本実施の形態によれば、第１のインダクタＬ１Ａ，Ｌ１Ｂが大きな寄生容量を有することを防止でき、その結果、周波数の変化に伴う方向性結合器１の結合度の変化をより一層抑制することが可能になる。

以上のことから、本実施の形態によれば、広帯域で使用可能な方向性結合器１を実現することができる。本実施の形態に係る方向性結合器１は、例えば、ＣＡで用いられる複数の周波数帯域の複数の信号について利用することが可能である。

また、前述のように、方向性結合器１は、対称または対称に近い回路構成にすることができる。これにより、本実施の形態によれば、双方向性を有する方向性結合器１を実現することができる。

また、本実施の形態では、第３の整合部３０Ｃは、第１および第２の整合部３０Ａ，３０Ｂに比べて、同じ周波数の信号に対して生じさせる位相の変化が小さい。そのため、第３の整合部３０Ｃは、比較的短い線路によって簡単に構成することができる。これにより、第３の整合部３０Ｃを、第１および第２の整合部３０Ａ，３０Ｂのように複数のインダクタおよび複数のキャパシタを用いて構成する場合に比べて、方向性結合器１の構成を簡単にすることができる。

また、本実施の形態では、第１のインダクタＬ１Ａ，Ｌ１Ｂの上方には、第１のインダクタＬ１Ａ，Ｌ１Ｂが発生する磁束の通過を妨げるような導体層は存在しない。そのため、第１のインダクタＬ１Ａ，Ｌ１Ｂは、サイズが小さくても十分な大きさのインダクタンスを有することが可能である。これにより、方向性結合器１の小型化が可能になる。

なお、第１の整合部３０Ａ内の第２のインダクタＬ２Ａと第２の整合部３０Ｂ内の第２のインダクタＬ２Ｂは、いずれも、前述のように、０．１ｎＨ以上のインダクタンスを有している。一般的に、積層された複数の誘電体層と複数の導体層とを含み、電子部品を構成するために用いられる積層体において、グランドに接続される導体層が有する寄生インダクタンスは、０．１ｎＨ未満である。従って、第２のインダクタＬ２Ａ，Ｌ２Ｂが有する０．１ｎＨ以上のインダクタンスは、寄生インダクタンスとは明らかに区別される。

本実施の形態では、方向性結合器１の回路構成は、完全に対称ではなくても、対称に近ければよい。この場合にも、広帯域で使用可能であると共に双方向性を有する方向性結合器１を実現することができる。方向性結合器１の回路構成が対称に近いという要件を満たすために必要な要件および好ましい要件は、具体的には、例えば以下の通りである。

周波数２０００ＭＨｚにおける第１の結合部４０Ａと第２の結合部４０Ｂの結合度の差は、２ｄＢ以下である必要があり、１ｄＢ以下であることが好ましい。周波数２０００ＭＨｚにおける第１の整合部３０Ａと第２の整合部３０Ｂの位相変化量の差は、２０度以下である必要があり、１０度以下であることが好ましく、５度以下であることがより好ましい。また、周波数２０００ＭＨｚにおける第３の結合部４０Ｃと第４の結合部４０Ｄの結合度の差は、２ｄＢ以下である必要があり、１ｄＢ以下であることが好ましい。

［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。始めに、図２２を参照して、本実施の形態に係る方向性結合器の回路構成について説明する。図２２に示したように、本実施の形態に係る方向性結合器１０１は、第１のポート１１と、第２のポート１２と、第３のポート１３と、第４のポート１４とを備えている。第３のポート１３と第４のポート１４の一方は、例えば５０Ωの抵抗値を有する終端抵抗を介して接地される。

方向性結合器１０１は、更に、第１のポート１１と第２のポート１２を接続する主線路１１０と、それぞれ、主線路１１０に対して電磁界結合する線路からなるＮ個の副線路部と、（Ｎ−１）個の整合部と、第１ないし第４のポート１１〜１４、主線路１１０、Ｎ個の副線路部および（Ｎ−１）個の整合部を一体化するための積層体とを備えている。

Ｎは、２以上の整数である。本実施の形態では特に、Ｎは３である。すなわち、方向性結合器１０１は、第１の副線路部１２０Ａ、第２の副線路部１２０Ｂ、第３の副線路部１２０Ｃ、第１の整合部１３０Ａおよび第２の整合部１３０Ｂを備えている。

第１の副線路部１２０Ａは、互いに反対側に位置する第１の端部１２０Ａ１および第２の端部１２０Ａ２を有している。第２の副線路部１２０Ｂは、互いに反対側に位置する第１の端部１２０Ｂ１および第２の端部１２０Ｂ２を有している。第３の副線路部１２０Ｃは、互いに反対側に位置する第１の端部１２０Ｃ１および第２の端部１２０Ｃ２を有している。第１の整合部１３０Ａは、互いに反対側に位置する第１の端部１３０Ａ１および第２の端部１３０Ａ２を有している。第２の整合部１３０Ｂは、互いに反対側に位置する第１の端部１３０Ｂ１および第２の端部１３０Ｂ２を有している。

第１の副線路部１２０Ａの第１の端部１２０Ａ１は、第３のポート１３に接続されている。第１の整合部１３０Ａは、第１の副線路部１２０Ａの第２の端部１２０Ａ２と第３の副線路部１２０Ｃの第１の端部１２０Ｃ１との間に設けられている。第１の整合部１３０Ａの第１の端部１３０Ａ１は、第１の副線路部１２０Ａの第２の端部１２０Ａ２に接続されている。第３の副線路部１２０Ｃの第１の端部１２０Ｃ１は、第１の整合部１３０Ａの第２の端部１３０Ａ２に接続されている。

第２の副線路部１２０Ｂの第１の端部１２０Ｂ１は、第４のポート１４に接続されている。第２の整合部１３０Ｂは、第２の副線路部１２０Ｂの第２の端部１２０Ｂ２と第３の副線路部１２０Ｃの第２の端部１２０Ｃ２との間に設けられている。第２の整合部１３０Ｂの第１の端部１３０Ｂ１は、第２の副線路部１２０Ｂの第２の端部１２０Ｂ２に接続されている。第３の副線路部１２０Ｃの第２の端部１２０Ｃ１は、第２の整合部１３０Ｂの第２の端部１３０Ｂ２に接続されている。

第１の整合部１３０Ａは、その第１の端部１３０Ａ１と第２の端部１３０Ａ２とを接続する第１の経路１３１Ａと、第１の経路１３１Ａとグランドとを接続する第２の経路１３２Ａとを有している。第１の経路１３１Ａは、第１のインダクタＬ１０１Ａを含んでいる。第１のインダクタＬ１０１Ａは、互いに反対側に位置する第１の端部Ｌ１０１Ａ１および第２の端部Ｌ１０１Ａ２を有している。ここでは、第１の副線路部１２０Ａ側の第１のインダクタＬ１０１Ａの端部を第１の端部Ｌ１０１Ａ１とし、第３の副線路部１２０Ｃ側の第１のインダクタＬ１０１Ａの端部を第２の端部Ｌ１０１Ａ２とする。

第２の経路１３２Ａは、直列に接続された第１のキャパシタＣ１０１Ａと第２のインダクタＬ１０２Ａとを含んでいる。第２のインダクタＬ１０２Ａは、回路構成上、第１の経路１３１Ａに最も近い第１の端部Ｌ１０２Ａ１と、回路構成上、グランドに最も近い第２の端部Ｌ１０２Ａ２とを有している。第１のキャパシタＣ１０１Ａは、第１のインダクタＬ１０１Ａの第１の端部Ｌ１０１Ａ１と第２のインダクタＬ１０２Ａの第１の端部Ｌ１０２Ａ１との間に設けられている。本実施の形態では、第２の経路１３２Ａは、更に、第１のインダクタＬ１０１Ａの第２の端部Ｌ１０１Ａ２と第２のインダクタＬ１０２Ａの第１の端部Ｌ１０２Ａ１との間に設けられた第２のキャパシタＣ１０２Ａを有している。第２のインダクタＬ１０２Ａは、０．１ｎＨ以上のインダクタンスを有している。第２のインダクタＬ１０２Ａのインダクタンスは、７ｎＨ以下であることが好ましい。

第２の整合部１３０Ｂの回路構成は、第１の整合部１３０Ａと同様である。すなわち、第２の整合部１３０Ｂは、その第１の端部１３０Ｂ１と第２の端部１３０Ｂ２とを接続する第１の経路１３１Ｂと、第１の経路１３１Ｂとグランドとを接続する第２の経路１３２Ｂとを有している。第１の経路１３１Ｂは、第１のインダクタＬ１０１Ｂを含んでいる。第１のインダクタＬ１０１Ｂは、互いに反対側に位置する第１の端部Ｌ１０１Ｂ１および第２の端部Ｌ１０１Ｂ２を有している。ここでは、第２の副線路部１２０Ｂ側の第１のインダクタＬ１０１Ｂの端部を第１の端部Ｌ１０１Ｂ１とし、第３の副線路部１２０Ｃ側の第１のインダクタＬ１０１Ｂの端部を第２の端部Ｌ１０１Ｂ２とする。

第２の経路１３２Ｂは、直列に接続された第１のキャパシタＣ１０１Ｂと第２のインダクタＬ１０２Ｂとを含んでいる。第２のインダクタＬ１０２Ｂは、回路構成上、第１の経路１３１Ｂに最も近い第１の端部Ｌ１０２Ｂ１と、回路構成上、グランドに最も近い第２の端部Ｌ１０２Ｂ２とを有している。第１のキャパシタＣ１０１Ｂは、第１のインダクタＬ１０１Ｂの第１の端部Ｌ１０１Ｂ１と第２のインダクタＬ１０２Ｂの第１の端部Ｌ１０２Ｂ１との間に設けられている。本実施の形態では、第２の経路１３２Ｂは、更に、第１のインダクタＬ１０１Ｂの第２の端部Ｌ１０１Ｂ２と第２のインダクタＬ１０２Ｂの第１の端部Ｌ１０２Ｂ１との間に設けられた第２のキャパシタＣ１０２Ｂを有している。第２のインダクタＬ１０２Ｂは、０．１ｎＨ以上のインダクタンスを有している。第２のインダクタＬ１０２Ｂのインダクタンスは、７ｎＨ以下であることが好ましい。

ここで、主線路１１０と第１の副線路部１２０Ａの互いに結合する部分を第１の結合部１４０Ａと言う。また、主線路１１０と第２の副線路部１２０Ｂの互いに結合する部分を第２の結合部１４０Ｂと言う。また、主線路１１０と第３の副線路部１２０Ｃの互いに結合する部分を第３の結合部１４０Ｃと言う。

また、第１ないし第３の結合部１４０Ａ，１４０Ｂ，１４０Ｃの結合の強さを、それぞれ以下のように定義する。第１の結合部１４０Ａの結合の強さは、主線路１１０に対する第１の副線路部１２０Ａの結合の強さである。第１の結合部１４０Ａの結合の強さは、第１の結合部１４０Ａの単独の結合度で表すことができる。第１の結合部１４０Ａの単独の結合度が大きいほど、第１の結合部１４０Ａの結合の強さが大きい。

第２の結合部１４０Ｂの結合の強さは、主線路１１０に対する第２の副線路部１２０Ｂの結合の強さである。第２の結合部１４０Ｂの結合の強さは、第２の結合部１４０Ｂの単独の結合度で表すことができる。第２の結合部１４０Ｂの単独の結合度が大きいほど、第２の結合部１４０Ｂの結合の強さが大きい。

第３の結合部１４０Ｃの結合の強さは、主線路１１０に対する第３の副線路部１２０Ｃの結合の強さである。第３の結合部１４０Ｃの結合の強さは、第３の結合部１４０Ｃの単独の結合度で表すことができる。第３の結合部１４０Ｃの単独の結合度が大きいほど、第３の結合部１４０Ｃの結合の強さが大きい。

本実施の形態では、第３の副線路部１２０Ｃは、第１および第２の副線路部１２０Ａ，１２０Ｂに比べて、主線路１１０に対する結合の強さが大きい。すなわち、第３の結合部１４０Ｃの結合の強さは、第１および第２の結合部１４０Ａ，１４０Ｂの各々の結合の強さよりも大きい。

第１および第２の整合部１３０Ａ，１３０Ｂは、第３のポート１３と第４のポート１４の一方が、負荷である終端抵抗を介して接地され、この終端抵抗の抵抗値（例えば５０Ω）と等しい出力インピーダンスを有する信号源が第３のポート１３と第４のポート１４の他方に接続された場合を想定して、信号源と負荷との間のインピーダンス整合を行う回路である。第１および第２の整合部１３０Ａ，１３０Ｂは、上記の場合を想定して、方向性結合器１０１の使用周波数帯域において、第３のポート１３と第４のポート１４の一方から他方側を見たときの反射係数の絶対値が０またはその近傍の値になるように設計される。第１および第２の整合部１３０Ａ，１３０Ｂの各々は、そこを通過する信号に対して位相の変化を生じさせる。

方向性結合器１０１の回路構成は、第３の結合部１４０Ｃを中心として、素子定数も含めて対称であることが好ましい。ただし、方向性結合器１０１の回路構成は、完全に対称ではなくても、対称に近ければよい。

以下、方向性結合器１０１の回路構成が対称である場合について説明する。この場合、第２の結合部１４０Ｂの結合の強さは、第１の結合部１４０Ａの結合の強さと等しい。また、第１および第２の整合部１３０Ａ，１３０Ｂは、第３の結合部１４０Ｃを中心として、素子定数も含めて互いに対称な回路構成を有している。具体的に説明すると、対となる第１のインダクタＬ１０１Ａ，Ｌ１０１Ｂのインダクタンスは互いに実質的に等しく、対となる第２のインダクタＬ１０２Ａ，Ｌ１０２Ｂのインダクタンスは互いに実質的に等しく、対となる第１のキャパシタＣ１０１Ａ，Ｃ１０１Ｂのキャパシタンスは互いに実質的に等しく、対となる第２のキャパシタＣ１０２Ａ，Ｃ１０２Ｂのキャパシタンスは互いに実質的に等しい。第１および第２の整合部１３０Ａ，１３０Ｂは、同じ周波数の信号がそれらを通過する際に、その信号に対して同じ大きさの位相の変化を生じさせる。方向性結合器１０１は、第３の結合部１４０Ｃを中心として対称な回路構成を有しているため、双方向性を有している。

なお、図２２に示した第１の整合部１３０Ａでは、第１のキャパシタＣ１０１Ａが、第１のインダクタＬ１０１Ａの第１の端部Ｌ１０１Ａ１と第２のインダクタＬ１０２Ａの第１の端部Ｌ１０２Ａ１との間に設けられ、第２のキャパシタＣ１０２Ａが、第１のインダクタＬ１０１Ａの第２の端部Ｌ１０１Ａ２と第２のインダクタＬ１０２Ａの第１の端部Ｌ１０２Ａ１との間に設けられている。また、図２２に示した第２の整合部１３０Ｂでは、第１のキャパシタＣ１０１Ｂが、第１のインダクタＬ１０１Ｂの第１の端部Ｌ１０１Ｂ１と第２のインダクタＬ１０２Ｂの第１の端部Ｌ１０２Ｂ１との間に設けられ、第２のキャパシタＣ１０２Ｂが、第１のインダクタＬ１０１Ｂの第２の端部Ｌ１０１Ｂ２と第２のインダクタＬ１０２Ｂの第１の端部Ｌ１０２Ｂ１との間に設けられている。しかし、第１の整合部１３０Ａにおける第１および第２のキャパシタＣ１０１Ａ，Ｃ１０２Ａの回路構成上の配置と、第２の整合部１３０Ｂにおける第１および第２のキャパシタＣ１０１Ｂ，Ｃ１０２Ｂの回路構成上の配置は、それぞれ、図２２に示した例とは逆になっていてもよい。すなわち、第１の整合部１３０Ａでは、第１のキャパシタＣ１０１Ａが、第１のインダクタＬ１０１Ａの第２の端部Ｌ１０１Ａ２と第２のインダクタＬ１０２Ａの第１の端部Ｌ１０２Ａ１との間に設けられ、第２のキャパシタＣ１０２Ａが、第１のインダクタＬ１０１Ａの第１の端部Ｌ１０１Ａ１と第２のインダクタＬ１０２Ａの第１の端部Ｌ１０２Ａ１との間に設けられていてもよい。この場合、第２の整合部１３０Ｂでは、第１のキャパシタＣ１０１Ｂが、第１のインダクタＬ１０１Ｂの第２の端部Ｌ１０１Ｂ２と第２のインダクタＬ１０２Ｂの第１の端部Ｌ１０２Ｂ１との間に設けられ、第２のキャパシタＣ１０２Ｂが、第１のインダクタＬ１０１Ｂの第１の端部Ｌ１０１Ｂ１と第２のインダクタＬ１０２Ｂの第１の端部Ｌ１０２Ｂ１との間に設けられる。

次に、本実施の形態に係る方向性結合器１０１の作用について説明する。方向性結合器１０１は、第１の実施の形態で説明した第１および第２の使用態様で使用可能である。

第１の使用態様では、第１のポート１１に高周波信号が入力され、この高周波信号は第２のポート１２から出力される。第３のポート１３からは、第１のポート１１に入力された高周波信号の電力に応じた電力を有する結合信号が出力される。

第１の使用態様では、入力ポートとなる第１のポート１１と結合ポートとなる第３のポート１３の間には、第１の結合部１４０Ａを経由する第１の信号経路と、第３の結合部１４０Ｃおよび第１の整合部１３０Ａを経由する第２の信号経路と、第２の結合部１４０Ｂ、第２の整合部１３０Ｂおよび第１の整合部１３０Ａを経由する第３の信号経路とが形成される。第１のポート１１に高周波信号が入力されたとき、第３のポート１３から出力される結合信号は、それぞれ第１ないし第３の信号経路を通過した信号が合成されて得られる信号である。第１の使用態様における方向性結合器１０１の結合度は、第１ないし第３の結合部１４０Ａ，１４０Ｂ，１４０Ｃのそれぞれの結合の強さと、それぞれ第１ないし第３の信号経路を通過した信号の位相の関係とに依存する。

第１の使用態様において、出力ポートとなる第２のポート１２と結合ポートとなる第３のポート１３の間には、第１の結合部１４０Ａを経由する第４の信号経路と、第３の結合部１４０Ｃおよび第１の整合部１３０Ａを経由する第５の信号経路と、第２の結合部１４０Ｂ、第２の整合部１３０Ｂおよび第１の整合部１３０Ａを経由する第６の信号経路とが形成される。第１の使用態様における方向性結合器１０１のアイソレーションは、第１ないし第３の結合部１４０Ａ，１４０Ｂ，１４０Ｃのそれぞれの結合の強さと、それぞれ第４ないし第６の信号経路を通過した信号の位相の関係とに依存する。

第２の使用態様では、第２のポート１２に高周波信号が入力され、この高周波信号は第１のポート１１から出力される。第４のポート１４からは、第２のポート１２に入力された高周波信号の電力に応じた電力を有する結合信号が出力される。

第２の使用態様では、入力ポートとなる第２のポート１２と結合ポートとなる第４のポート１４の間には、第２の結合部１４０Ｂを経由する第７の信号経路と、第３の結合部１４０Ｃおよび第２の整合部１３０Ｂを経由する第８の信号経路と、第１の結合部１４０Ａ、第１の整合部１３０Ａおよび第２の整合部１３０Ｂを経由する第９の信号経路とが形成される。第２のポート１２に高周波信号が入力されたとき、第４のポート１４から出力される結合信号は、それぞれ第７ないし第９の信号経路を通過した信号が合成されて得られる信号である。第２の使用態様における方向性結合器１０１の結合度は、第１ないし第３の結合部１４０Ａ，１４０Ｂ，１４０Ｃのそれぞれの結合の強さと、それぞれ第７ないし第９の信号経路を通過した信号の位相の関係とに依存する。

第２の使用態様において、出力ポートとなる第１のポート１１と結合ポートとなる第４のポート１４の間には、第２の結合部１４０Ｂを経由する第１０の信号経路と、第３の結合部１４０Ｃおよび第２の整合部１３０Ｂを経由する第１１の信号経路と、第１の結合部１４０Ａ、第１の整合部１３０Ａおよび第２の整合部１３０Ｂを経由する第１２の信号経路とが形成される。第２の使用態様における方向性結合器１０１のアイソレーションは、第１ないし第３の結合部１４０Ａ，１４０Ｂ，１４０Ｃのそれぞれの結合の強さと、それぞれ第１０ないし第１２の信号経路を通過した信号の位相の関係とに依存する。

次に、方向性結合器１０１の構造の一例について説明する。図２３は、方向性結合器１０１の斜視図である。図２３に示した方向性結合器１０１は、第１ないし第４のポート１１〜１４、主線路１１０、第１ないし第３の副線路部１２０Ａ，１２０Ｂ，１２０Ｃおよび第１および第２の整合部１３０Ａ，１３０Ｂを一体化するための積層体１５０を備えている。後で詳しく説明するが、積層体１５０は、積層された複数の誘電体層と複数の導体層とを含んでいる。そして、インダクタＬ１０１Ａ，Ｌ１０２Ａ，Ｌ１０１Ｂ，Ｌ１０２Ｂの各々は、積層体１５０の複数の導体層のうちの１つ以上の導体層である１つ以上のインダクタ構成層を用いて構成されている。また、キャパシタＣ１０１Ａ，Ｃ１０２Ａ，Ｃ１０１Ｂ，Ｃ１０２Ｂの各々は、複数の導体層のうちの２つ以上の導体層を用いて構成されている。

積層体１５０の形状は、第１の実施の形態における積層体５０の形状と同様である。すなわち、積層体１５０は、外周部を有する直方体形状をなしている。積層体１５０の外周部は、上面１５０Ａと、底面１５０Ｂと、４つの側面１５０Ｃ〜１５０Ｆとを含んでいる。上面１５０Ａと底面１５０Ｂは互いに反対側を向き、側面１５０Ｃ，１５０Ｄも互いに反対側を向き、側面１５０Ｅ，１５０Ｆも互いに反対側を向いている。側面１５０Ｃ〜１５０Ｆは、上面１５０Ａおよび底面１５０Ｂに対して垂直になっている。積層体１５０において、上面１５０Ａおよび底面１５０Ｂに垂直な方向が、複数の誘電体層および複数の導体層の積層方向である。図２３では、この積層方向を、記号Ｔを付した矢印で示している。上面１５０Ａと底面１５０Ｂは、積層方向Ｔの両端に位置する。

図２３に示した方向性結合器１０１は、第１の実施の形態における図３に示した方向性結合器１と同様に、第１の端子１１１と、第２の端子１１２と、第３の端子１１３と、第４の端子１１４と、２つのグランド端子１１５，１１６を備えている。第１ないし第４の端子１１１，１１２，１１３，１１４は、それぞれ、図２２に示した第１ないし第４のポート１１，１２，１３，１４に対応している。グランド端子１１５，１１６は、グランドに接続される。本実施の形態では、端子１１１〜１１６は、積層体１５０の外周部に配置されている。端子１１１，１１２，１１５は、上面１５０Ａから側面１５０Ｃを経由して底面１５０Ｂにかけて配置されている。また、端子１１３，１１４，１１６は、上面１５０Ａから側面１５０Ｄを経由して底面１５０Ｂにかけて配置されている。

次に、図２４ないし図３１を参照して、積層体１５０について詳しく説明する。積層体１５０は、積層された２５層の誘電体層を有している。以下、この２５層の誘電体層を、上から順に１層目ないし２５層目の誘電体層と呼ぶ。図２４は、積層体１５０の内部を示す斜視図である。図２５は、積層体１５０の断面図である。図２６において（ａ）〜（ｄ）は、それぞれ、１層目ないし４層目の誘電体層のパターン形成面を示している。図２７において（ａ）〜（ｄ）は、それぞれ、５層目ないし８層目の誘電体層のパターン形成面を示している。図２８において（ａ）〜（ｄ）は、それぞれ、９層目ないし１２層目の誘電体層のパターン形成面を示している。図２９において（ａ）〜（ｄ）は、それぞれ、１３層目ないし１６層目の誘電体層のパターン形成面を示している。図３０において（ａ）〜（ｄ）は、それぞれ、１７層目ないし２０層目の誘電体層のパターン形成面を示している。図３１において（ａ）〜（ｅ）は、それぞれ、２１層目ないし２５層目の誘電体層のパターン形成面を示している。

図２６（ａ）に示したように、１層目の誘電体層１５１のパターン形成面には、マーク１５１１が形成されている。図２６（ｂ）に示したように、２層目の誘電体層１５２のパターン形成面には、インダクタＬ１０１Ａを構成するために用いられる導体層であるインダクタ構成層１５２１と、インダクタＬ１０１Ｂを構成するために用いられる導体層であるインダクタ構成層１５２２とが形成されている。

ここで、インダクタ構成層１５２１，１５２２について詳しく説明する。インダクタ構成層１５２１，１５２２の各々は、それぞれ他の要素との電気的接続部分のための２つの接続部分と、２つの接続部分を接続する線路部分とを含んでいる。以下、インダクタ構成層１５２１の２つの接続部分を符号１５２１ｓ，１５２１ｅで表し、インダクタ構成層１５２１の線路部分を符号１５２１Ｌで表す。また、インダクタ構成層１５２２の２つの接続部分を符号１５２２ｓ，１５２２ｅで表し、インダクタ構成層１５２２の線路部分を符号１５２２Ｌで表す。

また、誘電体層１５２には、スルーホール１５２Ｔ３，１５２Ｔ４，１５２Ｔ５，１５２Ｔ６が形成されている。スルーホール１５２Ｔ３は、インダクタ構成層１５２１の接続部分１５２１ｓに接続されている。スルーホール１５２Ｔ４は、インダクタ構成層１５２２の接続部分１５２２ｓに接続されている。スルーホール１５２Ｔ５は、インダクタ構成層１５２１の接続部分１５２１ｅに接続されている。スルーホール１５２Ｔ６は、インダクタ構成層１５２２の接続部分１５２２ｅに接続されている。

図２６（ｃ）に示したように、３層目の誘電体層１５３のパターン形成面には、インダクタＬ１０１Ａを構成するために用いられる導体層であるインダクタ構成層１５３１と、インダクタＬ１０１Ｂを構成するために用いられる導体層であるインダクタ構成層１５３２とが形成されている。インダクタ構成層１５３１，１５３２の各々は、インダクタ構成層１５２１，１５２２と同様に、２つの接続部分と線路部分とを含んでいる。以下、インダクタ構成層１５３１の２つの接続部分を符号１５３１ｓ，１５３１ｅで表し、インダクタ構成層１５３１の線路部分を符号１５３１Ｌで表す。また、インダクタ構成層１５３２の２つの接続部分を符号１５３２ｓ，１５３２ｅで表し、インダクタ構成層１５３２の線路部分を符号１５３２Ｌで表す。

また、誘電体層１５３には、スルーホール１５３Ｔ３，１５３Ｔ４，１５３Ｔ５，１５３Ｔ６が形成されている。スルーホール１５３Ｔ３は、インダクタ構成層１５３１の接続部分１５３１ｓに接続されている。スルーホール１５３Ｔ４は、インダクタ構成層１５３２の接続部分１５３２ｓに接続されている。スルーホール１５３Ｔ５，１５３Ｔ６には、それぞれ図２６（ｂ）に示したスルーホール１５２Ｔ５，１５２Ｔ６が接続されている。図２６（ｂ）に示したスルーホール１５２Ｔ３は、インダクタ構成層１５３１の接続部分１５３１ｅに接続されている。図２６（ｂ）に示したスルーホール１５２Ｔ４は、インダクタ構成層１５３２の接続部分１５３２ｅに接続されている。

図２６（ｄ）に示したように、４層目の誘電体層１５４のパターン形成面には、インダクタＬ１０１Ａを構成するために用いられる導体層であるインダクタ構成層１５４１と、インダクタＬ１０１Ｂを構成するために用いられる導体層であるインダクタ構成層１５４２とが形成されている。インダクタ構成層１５４１，１５４２の各々は、インダクタ構成層１５２１，１５２２と同様に、２つの接続部分と線路部分とを含んでいる。以下、インダクタ構成層１５４１の２つの接続部分を符号１５４１ｓ，１５４１ｅで表し、インダクタ構成層１５４１の線路部分を符号１５４１Ｌで表す。また、インダクタ構成層１５４２の２つの接続部分を符号１５４２ｓ，１５４２ｅで表し、インダクタ構成層１５４２の線路部分を符号１５４２Ｌで表す。

また、誘電体層１５４には、スルーホール１５４Ｔ３，１５４Ｔ４，１５４Ｔ５，１５４Ｔ６が形成されている。スルーホール１５４Ｔ３は、インダクタ構成層１５４１の接続部分１５４１ｓに接続されている。スルーホール１５４Ｔ４は、インダクタ構成層１５４２の接続部分１５４２ｓに接続されている。スルーホール１５４Ｔ５，１５４Ｔ６には、それぞれ図２６（ｃ）に示したスルーホール１５３Ｔ５，１５３Ｔ６が接続されている。図２６（ｃ）に示したスルーホール１５３Ｔ３は、インダクタ構成層１５４１の接続部分１５４１ｅに接続されている。図２６（ｃ）に示したスルーホール１５３Ｔ４は、インダクタ構成層１５４２の接続部分１５４２ｅに接続されている。

図２７（ａ）に示したように、５層目の誘電体層１５５には、スルーホール１５５Ｔ３，１５５Ｔ４，１５５Ｔ５，１５５Ｔ６が形成されている。スルーホール１５５Ｔ３〜１５５Ｔ６には、それぞれ図２６（ｄ）に示したスルーホール１５４Ｔ３〜１５４Ｔ６が接続されている。

図２７（ｂ）に示したように、６層目の誘電体層１５６のパターン形成面には、キャパシタＣ１０２Ａを構成するために用いられる導体層１５６１と、キャパシタＣ１０２Ｂを構成するために用いられる導体層１５６２とが形成されている。また、誘電体層１５６には、スルーホール１５６Ｔ３，１５６Ｔ４，１５６Ｔ５，１５６Ｔ６，１５６Ｔ７，１５６Ｔ８が形成されている。スルーホール１５６Ｔ３〜１５６Ｔ６には、それぞれ図２７（ａ）に示したスルーホール１５５Ｔ３〜１５５Ｔ６が接続されている。スルーホール１５６Ｔ７は、導体層１５６１に接続されている。スルーホール１５６Ｔ８は、導体層１５６２に接続されている。

図２７（ｃ）に示したように、７層目の誘電体層１５７のパターン形成面には、キャパシタＣ１０２Ａを構成するために用いられる導体層１５７１と、キャパシタＣ１０２Ｂを構成するために用いられる導体層１５７２とが形成されている。また、誘電体層１５７には、スルーホール１５７Ｔ３，１５７Ｔ４，１５７Ｔ５，１５７Ｔ６，１５７Ｔ７，１５７Ｔ８が形成されている。スルーホール１５７Ｔ３，１５７Ｔ４，１５７Ｔ７，１５７Ｔ８には、それぞれ図２７（ｂ）に示したスルーホール１５６Ｔ３，１５６Ｔ４，１５６Ｔ７，１５６Ｔ８が接続されている。スルーホール１５７Ｔ５は、導体層１５７１に接続されている。スルーホール１５７Ｔ６は、導体層１５７２に接続されている。

図２７（ｄ）に示したように、８層目の誘電体層１５８のパターン形成面には、キャパシタＣ１０１Ａ，Ｃ１０２Ａを構成するために用いられる導体層１５８１と、キャパシタＣ１０１Ｂ，Ｃ１０２Ｂを構成するために用いられる導体層１５８２とが形成されている。また、誘電体層１５８には、スルーホール１５８Ｔ３，１５８Ｔ４，１５８Ｔ５，１５８Ｔ６，１５８Ｔ７，１５８Ｔ８が形成されている。スルーホール１５８Ｔ３〜１５８Ｔ６には、それぞれ図２７（ｃ）に示したスルーホール１５７Ｔ３〜１５７Ｔ６が接続されている。スルーホール１５８Ｔ７は、導体層１５８１と図２７（ｃ）に示したスルーホール１５７Ｔ７に接続されている。スルーホール１５８Ｔ８は、導体層１５８２と図２７（ｃ）に示したスルーホール１５７Ｔ８に接続されている。

図２８（ａ）に示したように、９層目の誘電体層１５９のパターン形成面には、キャパシタＣ１０１Ａを構成するために用いられる導体層１５９１と、キャパシタＣ１０１Ｂを構成するために用いられる導体層１５９２とが形成されている。また、誘電体層１５９には、スルーホール１５９Ｔ３，１５９Ｔ４，１５９Ｔ５，１５９Ｔ６，１５９Ｔ７，１５９Ｔ８が形成されている。スルーホール１５９Ｔ３は、導体層１５９１と図２７（ｄ）に示したスルーホール１５８Ｔ３に接続されている。スルーホール１５９Ｔ４は、導体層１５９２と図２７（ｄ）に示したスルーホール１５８Ｔ４に接続されている。スルーホール１５９Ｔ５〜１５９Ｔ８には、それぞれ図２７（ｄ）に示したスルーホール１５８Ｔ５〜１５８Ｔ８が接続されている。

図２８（ｂ）に示したように、１０層目の誘電体層１６０のパターン形成面には、キャパシタＣ１０１Ａを構成するために用いられる導体層１６０１と、キャパシタＣ１０１Ｂを構成するために用いられる導体層１６０２とが形成されている。また、誘電体層１６０には、スルーホール１６０Ｔ３，１６０Ｔ４，１６０Ｔ５，１６０Ｔ６，１６０Ｔ７，１６０Ｔ８が形成されている。スルーホール１６０Ｔ３〜１６０Ｔ６には、それぞれ図２８（ａ）に示したスルーホール１５９Ｔ３〜１５９Ｔ６が接続されている。スルーホール１６０Ｔ７と、図２８（ａ）に示したスルーホール１５９Ｔ７は、導体層１６０１に接続されている。スルーホール１６０Ｔ８と、図２８（ａ）に示したスルーホール１５９Ｔ８は、導体層１６０２に接続されている。

図２８（ｃ）に示したように、１１層目の誘電体層１６１には、スルーホール１６１Ｔ３，１６１Ｔ４，１６１Ｔ５，１６１Ｔ６，１６１Ｔ７，１６１Ｔ８が形成されている。スルーホール１６１Ｔ３〜１６１Ｔ８には、それぞれ図２８（ｂ）に示したスルーホール１６０Ｔ３〜１６０Ｔ８が接続されている。

図２８（ｄ）に示したように、１２層目の誘電体層１６２のパターン形成面には、導体層１６２１が形成されている。導体層１６２１は、インダクタＬ１０２Ａを構成する線路部分１６２１Ａと、インダクタＬ１０２Ｂを構成する線路部分１６２１Ｂと、線路部分１６２１Ａ，１６２１Ｂを接続する接続部分１６２１Ｃとを有している。線路部分１６２１Ａ，１６２１Ｂの各々は、第１端と第２端を有している。線路部分１６２１Ａの第１端と線路部分１６２１Ｂの第１端は、接続部分１６２１Ｃに接続されている。また、誘電体層１６２には、スルーホール１６２Ｔ３，１６２Ｔ４，１６２Ｔ５，１６２Ｔ６，１６２Ｔ９が形成されている。スルーホール１６２Ｔ３〜１６１Ｔ６には、それぞれ図２８（ｃ）に示したスルーホール１６１Ｔ３〜１６１Ｔ６が接続されている。スルーホール１６２Ｔ９は、導体層１６２１の接続部分１６２１Ｃに接続されている。図２８（ｃ）に示したスルーホール１６１Ｔ７は、線路部分１６２１Ａにおける第２端の近傍部分に接続されている。図２８（ｃ）に示したスルーホール１６１Ｔ８は、線路部分１６２１Ｂにおける第２端の近傍部分に接続されている。

図２９（ａ）に示したように、１３層目の誘電体層１６３のパターン形成面には、グランド用導体層１６３１が形成されている。導体層１６３１は、図２３に示したグランド端子１１５，１１６に接続されている。また、誘電体層１６３には、スルーホール１６３Ｔ３，１６３Ｔ４，１６３Ｔ５，１６３Ｔ６が形成されている。スルーホール１６３Ｔ３〜１６３Ｔ６には、それぞれ図２８（ｄ）に示したスルーホール１６２Ｔ３〜１６２Ｔ６が接続されている。図２８（ｄ）に示したスルーホール１６２Ｔ９は、導体層１６３１に接続されている。

図２９（ｂ）に示したように、１４層目の誘電体層１６４には、スルーホール１６４Ｔ３，１６４Ｔ４，１６４Ｔ５，１６４Ｔ６が形成されている。スルーホール１６４Ｔ３〜１６４Ｔ６には、それぞれ図２９（ａ）に示したスルーホール１６３Ｔ３〜１６３Ｔ６が接続されている。

図２９（ｃ）に示したように、１５層目の誘電体層１６５には、スルーホール１６５Ｔ３，１６５Ｔ４，１６５Ｔ５，１６５Ｔ６が形成されている。スルーホール１６５Ｔ３〜１６５Ｔ６には、それぞれ図２９（ｂ）に示したスルーホール１６４Ｔ３〜１６４Ｔ６が接続されている。

図２９（ｄ）に示したように、１６層目の誘電体層１６６には、スルーホール１６６Ｔ３，１６６Ｔ４，１６６Ｔ５，１６６Ｔ６が形成されている。スルーホール１６６Ｔ３〜１６６Ｔ６には、それぞれ図２９（ｃ）に示したスルーホール１６５Ｔ３〜１６５Ｔ６が接続されている。

図３０（ａ）に示したように、１７層目の誘電体層１６７のパターン形成面には、第３の副線路部１２０Ｃを構成するために用いられる導体層１６７１，１６７２が形成されている。導体層１６７１，１６７２の各々は、第１端と第２端を有している。また、誘電体層１６７には、スルーホール１６７Ｔ３，１６７Ｔ４，１６７Ｔ５，１６７Ｔ６が形成されている。スルーホール１６７Ｔ３，１６７Ｔ４には、それぞれ図２９（ｄ）に示したスルーホール１６６Ｔ３，１６６Ｔ４が接続されている。スルーホール１６７Ｔ５は、導体層１６７１における第１端の近傍部分に接続されている。スルーホール１６７Ｔ６は、導体層１６７２における第１端の近傍部分に接続されている。図２９（ｄ）に示したスルーホール１６６Ｔ５は、導体層１６７１における第２端の近傍部分に接続されている。図２９（ｄ）に示したスルーホール１６６Ｔ６は、導体層１６７２における第２端の近傍部分に接続されている。

図３０（ｂ）に示したように、１８層目の誘電体層１６８のパターン形成面には、導体層１６８１，１６８２が形成されている。導体層１６８１は、図２３に示した第１の端子１１１に接続されている。導体層１６８２は、図２３に示した第２の端子１１２に接続されている。また、誘電体層１６８には、スルーホール１６８Ｔ１，１６８Ｔ２，１６８Ｔ３，１６８Ｔ４，１６８Ｔ５，１６８Ｔ６が形成されている。スルーホール１６８Ｔ１は、導体層１６８１に接続されている。スルーホール１６８Ｔ２は、導体層１６８２に接続されている。スルーホール１６８Ｔ３〜１６８Ｔ６には、それぞれ図３０（ａ）に示したスルーホール１６７Ｔ３〜１６７Ｔ６が接続されている。

図３０（ｃ）に示したように、１９層目の誘電体層１６９のパターン形成面には、主線路１１０を構成するために用いられる導体層１６９１が形成されている。導体層１６９１は、第１端と第２端を有している。また、誘電体層１６９には、スルーホール１６９Ｔ３，１６９Ｔ４，１６９Ｔ５，１６９Ｔ６が形成されている。スルーホール１６９Ｔ３〜１６９Ｔ６には、それぞれ図３０（ｂ）に示したスルーホール１６８Ｔ３〜１６８Ｔ６が接続されている。図３０（ｂ）に示したスルーホール１６８Ｔ１は、導体層１６９１における第１端の近傍部分に接続されている。図３０（ｂ）に示したスルーホール１６８Ｔ２は、導体層１６９１における第２端の近傍部分に接続されている。

図３０（ｄ）に示したように、２０層目の誘電体層１７０には、スルーホール１７０Ｔ３，１７０Ｔ４，１７０Ｔ５，１７０Ｔ６が形成されている。スルーホール１７０Ｔ３〜１７０Ｔ６には、それぞれ図３０（ｃ）に示したスルーホール１６９Ｔ３〜１６９Ｔ６が接続されている。

図３１（ａ）に示したように、２１層目の誘電体層１７１のパターン形成面には、第３の副線路部１２０Ｃを構成するために用いられる導体層１７１１が形成されている。導体層１７１１は、第１端と第２端を有している。また、誘電体層１７１には、スルーホール１７１Ｔ３，１７１Ｔ４が形成されている。スルーホール１７１Ｔ３，１７１Ｔ４には、それぞれ図３０（ｄ）に示したスルーホール１７０Ｔ３，１７０Ｔ４が接続されている。図３０（ｄ）に示したスルーホール１７０Ｔ５は、導体層１７１１における第１端の近傍部分に接続されている。図３０（ｄ）に示したスルーホール１７０Ｔ６は、導体層１７１１における第２端の近傍部分に接続されている。

図３１（ｂ）に示したように、２２層目の誘電体層１７２のパターン形成面には、第１の副線路部１２０Ａを構成するために用いられる導体層１７２１と、第２の副線路部１２０Ｂを構成するために用いられる導体層１７２２とが形成されている。導体層１７２１，１７２２の各々は、第１端と第２端を有している。また、誘電体層１７２には、導体層１７２１における第１端の近傍部分に接続されたスルーホール１７２Ｔ３と、導体層１７２２における第１端の近傍部分に接続されたスルーホール１７２Ｔ４とが形成されている。図３１（ａ）に示したスルーホール１７１Ｔ３は、導体層１７２１における第２端の近傍部分に接続されている。図３１（ａ）に示したスルーホール１７１Ｔ４は、導体層１７２２における第２端の近傍部分に接続されている。

図３１（ｃ）に示したように、２３層目の誘電体層１７３のパターン形成面には、導体層１７３１，１７３２が形成されている。導体層１７３１は、図２３に示した第３の端子１１３に接続されている。導体層１７３２は、図２３に示した第４の端子１１４に接続されている。図３１（ｂ）に示したスルーホール１７２Ｔ３は、導体層１７３１に接続されている。図３１（ｂ）に示したスルーホール１７２Ｔ４は、導体層１７３２に接続されている。

図３１（ｄ）に示したように、２４層目の誘電体層１７４のパターン形成面には、導体層は形成されていない。図３１（ｅ）に示したように、２５層目の誘電体層１７５のパターン形成面には、グランド用導体層１７５１が形成されている。導体層１７５１は、図２３に示したグランド端子１１５，１１６に接続されている。

図２３に示した積層体１５０は、１層目の誘電体層１５１のパターン形成面が積層体１５０の上面１５０Ａになるように、１層目ないし２５層目の誘電体層１５１〜１７５が積層されて構成される。そして、この積層体１５０の外周部に対して端子１１１〜１１６が形成されて、図２３に示した方向性結合器１０１が完成する。

図２４は、積層体１５０の内部を示している。図２５は、側面１５０Ｃ側から見た積層体１５０の断面を示している。

以下、図２２に示した方向性結合器１０１の回路の構成要素と、図２６ないし図３１に示した積層体１５０の内部の構成要素との対応関係について説明する。主線路１１０は、図３０（ｃ）に示した導体層１６９１によって構成されている。導体層１６９１は、誘電体層１６９の素子形成面と同じ方向に向いた第１の面と、第１の面とは反対側の第２の面とを有している。導体層１６９１の第１の面は、第１の部分と第２の部分とを含んでいる。導体層１６９１の第２の面は、第３の部分と第４の部分と第５の部分とを含んでいる。

図３１（ｂ）に示した導体層１７２１の一部は、誘電体層１６９，１７０，１７１を介して、導体層１６９１の第２の面の第３の部分に対向している。第１の副線路部１２０Ａは、上記の導体層１７２１の一部によって構成されている。

図３１（ｂ）に示した導体層１７２２の一部は、誘電体層１６９，１７０，１７１を介して、導体層１６９１の第２の面の第４の部分に対向している。第２の副線路部１２０Ｂは、上記の導体層１７２２の一部によって構成されている。

第３の副線路部１２０Ｃは、以下のように構成されている。図３０（ａ）に示した導体層１６７１における第１端の近傍部分は、スルーホール１６７Ｔ５，１６８Ｔ５，１６９Ｔ５，１７０Ｔ５を介して、図３１（ａ）に示した導体層１７１１における第１端の近傍部分に接続されている。図３０（ａ）に示した導体層１６７２における第１端の近傍部分は、スルーホール１６７Ｔ６，１６８Ｔ６，１６９Ｔ６，１７０Ｔ６を介して、導体層１７１１における第２端の近傍部分に接続されている。導体層１６７１の一部は、誘電体層１６７，１６８を介して、導体層１６９１の第１の面の第１の部分に対向している。導体層１６７２の一部は、誘電体層１６７，１６８を介して、導体層１６９１の第１の面の第２の部分に対向している。導体層１７１１の一部は、誘電体層１６９，１７０を介して、導体層１６９１の第２の面の第５の部分に対向している。第３の副線路部１２０Ｃは、上記の導体層１６７１の一部、導体層１６７２の一部および導体層１７１１の一部によって構成されている。

第１の整合部１３０ＡのインダクタＬ１０１Ａは、以下のように構成されている。図２６（ｂ）〜（ｄ）に示したインダクタ構成層１５２１，１５３１，１５４１は、スルーホール１５２Ｔ３，１５３Ｔ３を介して直列に接続されている。インダクタＬ１０１Ａは、これらのインダクタ構成層１５２１，１５３１，１５４１と、これらを接続する２つのスルーホール１５２Ｔ３，１５３Ｔ３とによって構成されている。インダクタ構成層１５４１は、スルーホール１５４Ｔ３，１５５Ｔ３，１５６Ｔ３，１５７Ｔ３，１５８Ｔ３，１５９Ｔ３，１６０Ｔ３，１６１Ｔ３，１６２Ｔ３，１６３Ｔ３，１６４Ｔ３，１６５Ｔ３，１６６Ｔ３，１６７Ｔ３，１６８Ｔ３，１６９Ｔ３，１７０Ｔ３，１７１Ｔ３を介して、第１の副線路部１２０Ａを構成する導体層１７２１に接続されている。インダクタ構成層１５２１は、スルーホール１５２Ｔ５，１５３Ｔ５，１５４Ｔ５，１５５Ｔ５，１５６Ｔ５，１５７Ｔ５，１５８Ｔ５，１５９Ｔ５，１６０Ｔ５，１６１Ｔ５，１６２Ｔ５，１６３Ｔ５，１６４Ｔ５，１６５Ｔ５，１６６Ｔ５を介して、第３の副線路部１２０Ｃを構成する導体層１６７１に接続されている。

第１の整合部１３０ＡのキャパシタＣ１０１Ａは、図２７（ｄ）および図２８（ａ），（ｂ）に示した導体層１５８１，１５９１，１６０１と、導体層１５８１，１５９１の間の誘電体層１５８と、導体層１５９１，１６０１の間の誘電体層１５９とによって構成されている。導体層１５９１は、スルーホール１５９Ｔ３，１６０Ｔ３，１６１Ｔ３，１６２Ｔ３，１６３Ｔ３，１６４Ｔ３，１６５Ｔ３，１６６Ｔ３，１６７Ｔ３，１６８Ｔ３，１６９Ｔ３，１７０Ｔ３，１７１Ｔ３を介して、第１の副線路部１２０Ａを構成する導体層１７２１に接続されている。

第１の整合部１３０ＡのキャパシタＣ１０２Ａは図２７（ｂ）〜（ｄ）に示した導体層１５６１，１５７１，１５８１と、導体層１５６１，１５７１の間の誘電体層１５６と、導体層１５７１，１５８１の間の誘電体層１５７とによって構成されている。導体層１５７１は、スルーホール１５７Ｔ５，１５８Ｔ５，１５９Ｔ５，１６０Ｔ５，１６１Ｔ５，１６２Ｔ５，１６３Ｔ５，１６４Ｔ５，１６５Ｔ５，１６６Ｔ５を介して、第３の副線路部１２０Ｃを構成する導体層１６７１に接続されている。

第１の整合部１３０ＡのインダクタＬ１０２Ａは、図２８（ｄ）に示した導体層１６２１の線路部分１６２１Ａによって構成されている。線路部分１６２１Ａにおける第１端は、接続部分１６２１Ｃとスルーホール１６２Ｔ９を介して、図２９（ａ）に示したグランド用導体層１６３１に接続されている。線路部分１６２１Ａにおける第２端の近傍部分は、スルーホール１６０Ｔ７，１６１Ｔ７を介して、図２８（ｂ）に示した導体層１６０１に接続されていると共に、スルーホール１５６Ｔ７，１５７Ｔ７，１５８Ｔ７，１５９Ｔ７、導体層１６０１およびスルーホール１６０Ｔ７，１６１Ｔ７を介して、図２７（ｂ），（ｄ）に示した導体層１５６１，１５８１に接続されている。

第２の整合部１３０ＢのインダクタＬ１０１Ｂは、以下のように構成されている。図２６（ｂ）〜（ｄ）に示したインダクタ構成層１５２２，１５３２，１５４２は、スルーホール１５２Ｔ４，１５３Ｔ４を介して直列に接続されている。インダクタＬ１０１Ｂは、これらのインダクタ構成層１５２２，１５３２，１５４２と、これらを接続する２つのスルーホール１５２Ｔ４，１５３Ｔ４とによって構成されている。インダクタ構成層１５４２は、スルーホール１５４Ｔ４，１５５Ｔ４，１５６Ｔ４，１５７Ｔ４，１５８Ｔ４，１５９Ｔ４，１６０Ｔ４，１６１Ｔ４，１６２Ｔ４，１６３Ｔ４，１６４Ｔ４，１６５Ｔ４，１６６Ｔ４，１６７Ｔ４，１６８Ｔ４，１６９Ｔ４，１７０Ｔ４，１７１Ｔ４を介して、第２の副線路部１２０Ｂを構成する導体層１７２２に接続されている。インダクタ構成層１５２２は、スルーホール１５２Ｔ６，１５３Ｔ６，１５４Ｔ６，１５５Ｔ６，１５６Ｔ６，１５７Ｔ６，１５８Ｔ６，１５９Ｔ６，１６０Ｔ６，１６１Ｔ６，１６２Ｔ６，１６３Ｔ６，１６４Ｔ６，１６５Ｔ６，１６６Ｔ６を介して、第３の副線路部１２０Ｃを構成する導体層１６７２に接続されている。

第２の整合部１３０ＢのキャパシタＣ１０１Ｂは、図２７（ｄ）および図２８（ａ），（ｂ）に示した導体層１５８２，１５９２，１６０２と、導体層１５８２，１５９２の間の誘電体層１５８と、導体層１５９２，１６０２の間の誘電体層１５９とによって構成されている。導体層１５９２は、スルーホール１５９Ｔ４，１６０Ｔ４，１６１Ｔ４，１６２Ｔ４，１６３Ｔ４，１６４Ｔ４，１６５Ｔ４，１６６Ｔ４，１６７Ｔ４，１６８Ｔ４，１６９Ｔ４，１７０Ｔ４，１７１Ｔ４を介して、第２の副線路部１２０Ｂを構成する導体層１７２２に接続されている。

第２の整合部１３０ＢのキャパシタＣ１０２Ｂは、図２７（ｂ）〜（ｄ）に示した導体層１５６２，１５７２，１５８２と、導体層１５６２，１５７２の間の誘電体層１５６と、導体層１５７２，１５８２の間の誘電体層１５７とによって構成されている。導体層１５７２は、スルーホール１５７Ｔ６，１５８Ｔ６，１５９Ｔ６，１６０Ｔ６，１６１Ｔ６，１６２Ｔ６，１６３Ｔ６，１６４Ｔ６，１６５Ｔ６，１６６Ｔ６を介して、第３の副線路部１２０Ｃを構成する導体層１６７２に接続されている。

第２の整合部１３０ＢのインダクタＬ１０２Ｂは、図２８（ｄ）に示した導体層１６２１の線路部分１６２１Ｂによって構成されている。線路部分１６２１Ｂにおける第１端は、接続部分１６２１Ｃとスルーホール１６２Ｔ９を介して、図２９（ａ）に示したグランド用導体層１６３１に接続されている。線路部分１６２１Ｂにおける第２端の近傍部分は、スルーホール１６０Ｔ８，１６１Ｔ８を介して、図２８（ｂ）に示した導体層１６０２に接続されていると共に、スルーホール１５６Ｔ８，１５７Ｔ８，１５８Ｔ８，１５９Ｔ８、導体層１６０２およびスルーホール１６０Ｔ８，１６１Ｔ８を介して、図２７（ｂ），（ｄ）に示した導体層１５６２，１５８２に接続されている。

積層体１５０において、第１および第２の整合部１３０Ａ，１３０Ｂを構成する複数の導体層と、主線路１１０を構成する導体層１６９１の間には、グランドに接続されたグランド用導体層１６３１が介在している。そのため、第１および第２の整合部１３０Ａ，１３０Ｂは、主線路１１０に対して電磁界結合しない。

図３１（ｅ）に示したグランド用導体層１７５１は、第１および第２の副線路部１２０Ａ，１２０Ｂのインピーダンスを所望の値に調整する作用を有する。

以下、積層体１５０における第１および第２の整合部１３０Ａ，１３０Ｂの構造上の特徴について説明する。積層体１５０の複数の導体層には、第１の整合部１３０Ａの第１のインダクタＬ１０１Ａを構成する複数の導体層である複数のインダクタ構成層と、第２の整合部１３０Ｂの第１のインダクタＬ１０１Ｂを構成する複数の導体層である複数のインダクタ構成層が含まれている。本実施の形態では特に、第１のインダクタＬ１０１Ａは、直列に接続された３つのインダクタ構成層１５２１，１５３１，１５４１によって構成され、第１のインダクタＬ１０１Ｂは、直列に接続された３つのインダクタ構成層１５２２，１５３２，１５４２によって構成されている。

インダクタ構成層１５２１，１５３１，１５４１の各々は、それぞれ他の要素との電気的接続のための２つの接続部分と、２つの接続部分を接続する線路部分とを含んでいる。同様に、インダクタ構成層１５２２，１５３２，１５４２の各々は、それぞれ他の要素との電気的接続のための２つの接続部分と、２つの接続部分を接続する線路部分とを含んでいる。

第１のインダクタＬ１０１Ａを構成するインダクタ構成層１５２１，１５３１，１５４１は、それらの線路部分同士が積層方向Ｔから見てオーバーラップしないように配置されている。従って、接続部分を除く第１のインダクタＬ１０１Ａの全体は、積層方向Ｔから見て互いに重なる複数の部分を含んでいない。積層方向Ｔから見た第１のインダクタＬ１０１Ａの全体の形状は、渦巻き形状である。立体的な第１のインダクタＬ１０１Ａの全体の形状は、四角錐台に似ている。

同様に、第１のインダクタＬ１０１Ｂを構成するインダクタ構成層１５２２，１５３２，１５４２は、それらの線路部分同士が積層方向Ｔから見てオーバーラップしないように配置されている。従って、接続部分を除く第１のインダクタＬ１０１Ｂの全体は、積層方向Ｔから見て互いに重なる複数の部分を含んでいない。積層方向Ｔから見た第１のインダクタＬ１０１Ｂの全体の形状は、渦巻き形状である。立体的な第１のインダクタＬ１０１Ｂの全体の形状は、四角錐台に似ている。

また、第１のインダクタＬ１０１Ａは、第１および第２のキャパシタＣ１０１Ａ，Ｃ１０２Ａ、第２のインダクタＬ１０２Ａ、主線路１１０および副線路部１２０Ａ，１２０Ｂ，１２０Ｃに比べて、上面１５０Ａにより近い位置にある。第２のインダクタＬ１０２Ａは、第１および第２のキャパシタＣ１０１Ａ，Ｃ１０２Ａに比べて、底面１５０Ｂにより近い位置にある。

同様に、第１のインダクタＬ１０１Ｂは、第１および第２のキャパシタＣ１０１Ｂ，Ｃ１０２Ｂ、第２のインダクタＬ１０２Ｂ、主線路１１０および副線路部１２０Ａ，１２０Ｂ，１２０Ｃに比べて、上面１５０Ａにより近い位置にある。第２のインダクタＬ１０２Ｂは、第１および第２のキャパシタＣ１０１Ｂ，Ｃ１０２Ｂに比べて、底面１５０Ｂにより近い位置にある。

本実施の形態に係る方向性結合器１０１によれば、広い周波数帯域において、周波数の変化に伴う結合度の変化を抑制することが可能になる。以下、これについて詳しく説明する。

第１ないし第３の結合部１４０Ａ，１４０Ｂ，１４０Ｃの各々の単独の結合度は、周波数が高くなるほど大きくなる。第３の結合部１４０Ｃの単独の結合度は、第１および第２の結合部１４０Ａ，１４０Ｂの各々の単独の結合度よりも大きい。

ここで、第１および第２の整合部１３０Ａ，１３０Ｂの各々が、そこを通過する信号に対して生じさせる位相の変化量を、位相変化量と言う。整合部１３０Ａ，１３０Ｂは、いずれも、そこを通過する信号の位相を遅らせるため、位相変化量は負の値で表される。整合部１３０Ａ，１３０Ｂの各々において、位相変化量の絶対値が大きいほど、そこを通過する信号に対して生じさせる位相の変化が大きいと言える。

整合部１３０Ａ，１３０Ｂの構成は、それぞれ第１の実施の形態における整合部３０Ａ，３０Ｂと同様である。ここで、第１の整合部１３０Ａに、第１のインダクタＬ１０１Ａの寄生容量を付加した構成の整合部を、第２の比較例の整合部と言う。寄生容量は、第１のインダクタＬ１０１Ａに並列に接続されている。

図３２は、第１の整合部１３０Ａと第２の比較例の整合部の位相変化量の周波数特性を示している。図３２において、横軸は周波数、縦軸は位相変化量である。また、図３２において、実線は第１の整合部１３０Ａの特性を示し、破線は第２の比較例の整合部の特性を示している。

図３３は、第１の整合部１３０Ａと第２の比較例の整合部の反射損失の周波数特性を示している。図３３において、横軸は周波数、縦軸は反射損失である。また、図３３において、実線は第１の整合部１３０Ａの特性を示し、破線は第２の比較例の整合部の特性を示している。

図３４は、第１の整合部１３０Ａと第２の比較例の整合部の挿入損失の周波数特性を示している。図３４において、横軸は周波数、縦軸は挿入損失である。また、図３４において、実線は第１の整合部１３０Ａの特性を示し、破線は第２の比較例の整合部の特性を示している。

第１のインダクタＬ１０１Ａが寄生容量を有すると、第１の整合部１３０Ａの特性が、図３２ないし図３４において実線で示した所望の特性から、図３２ないし図３４において破線で示した第２の比較例の整合部の特性に変化してしまう。第１のインダクタＬ１０１Ａが寄生容量を有することによって特に問題となるのは、第１の整合部１３０Ａの位相変化量の周波数特性が以下のように変化してしまうことである。図３２に示したように、第１のインダクタＬ１０１Ａが寄生容量を有すると、位相変化量の絶対値が１８０度になる周波数よりも低い周波数領域では、位相変化量の絶対値が所望の値よりも小さくなり、位相変化量の絶対値が１８０度になる周波数よりも高い周波数領域では、位相変化量の絶対値が所望の値よりも大きくなる。

第２の整合部１３０Ｂの特性は、第１の整合部１３０Ａの特性と同じかほぼ同じである。第１の整合部１３０Ａと同様に、第２の整合部１３０Ｂでも、第１のインダクタＬ１０１Ｂが寄生容量を有すると、第２の整合部１３０Ｂの特性が、所望の特性から第２の比較例の整合部の特性に変化してしまう。後で示すが、第１および第２の整合部１３０Ａ，１３０Ｂの各々において、第１のインダクタが寄生容量を有すると、周波数の変化に伴う結合度の変化を抑制できるという方向性結合器１０１の効果が低減する。

ここで、方向性結合器１０１における第１および第２の整合部１３０Ａ，１３０Ｂの各々において第１のインダクタの寄生容量を付加した構成の方向性結合器を第２の比較例の方向性結合器と言う。

図３５ないし図３７に、本実施の形態に係る方向性結合器１０１と第２の比較例の方向性結合器の特性の一例を示す。図３５ないし図３７に示した例では、方向性結合器１０１の使用周波数帯域を７００〜２７００ＭＨｚとしている。図３５において、この使用周波数帯域の下限と上限を２本の点線で示している。図３５ないし図３７に示した特性は、シミュレーションによって求めたものである。図３５ないし図３７において、実線は第１の使用態様で使用した場合の方向性結合器１０１の特性を示し、破線は第１の使用態様で使用した場合の第２の比較例の方向性結合器の特性を示している。シミュレーションでは、第２の使用態様で使用した場合の方向性結合器１０１の特性は、第１の使用態様で使用した場合の方向性結合器１０１の特性と同じであり、第２の使用態様で使用した場合の第２の比較例の方向性結合器の特性は、第１の使用態様で使用した場合の第２の比較例の方向性結合器の特性と同じである。

図３５は、方向性結合器１０１および第２の比較例の方向性結合器の結合度の周波数特性を示している。図３５において、横軸は周波数、縦軸は結合度である。結合度を−ｃ（ｄＢ）と表すと、方向性結合器１０１では、使用周波数帯域において、ｃの値は、２０以上の十分な大きさである。

図３６は、方向性結合器１０１および第２の比較例の方向性結合器のアイソレーションの周波数特性を示している。図３６において、横軸は周波数、縦軸はアイソレーションである。アイソレーションを−ｉ（ｄＢ）と表すと、方向性結合器１０１では、使用周波数帯域において、ｉの値は、４５以上の十分な大きさである。

図３７は、方向性結合器１０１および第２の比較例の方向性結合器の結合ポートの反射損失の周波数特性を示している。図３７において、横軸は周波数、縦軸は結合ポートの反射損失である。結合ポートの反射損失を−ｒ（ｄＢ）と表すと、方向性結合器１０１では、使用周波数帯域において、ｒの値は、２５以上の十分な大きさである。これは、使用周波数帯域において、第３のポート１３と第４のポート１４の一方から他方側を見たときの反射係数の絶対値が０またはその近傍の値になっていることを意味している。

図３５において実線で示したように、方向性結合器１０１の結合度の周波数特性では、広い周波数範囲において、周波数の変化に伴う結合度の変化が抑制されている。これに対し、図３５において破線で示した第２の比較例の方向性結合器の結合度の周波数特性では、方向性結合器１０１の結合度の周波数特性に比べて、周波数の変化に伴う結合度の変化が大きくなっている。その原因は、第１および第２の整合部１３０Ａ，１３０Ｂの各々において、第１のインダクタが寄生容量を有することである。

以下、本実施の形態に係る方向性結合器１０１によれば、広い周波数範囲において、周波数の変化に伴う結合度の変化を抑制できる理由について、概念的に説明する。方向性結合器１０１では、前述のように、第３の結合部１４０Ｃの単独の結合度は、第１および第２の結合部１４０Ａ，１４０Ｂの各々の単独の結合度よりも大きい。方向性結合器１０１では、第３の結合部１４０Ｃを経由した信号に対して、第１の結合部１４０Ａを経由した信号と第２の結合部１４０Ｂを経由した信号が、それぞれ第１の整合部１３０Ａと第２の整合部１３０Ｂで決まる位相の関係の下で合成されて、結合信号が形成される。第１および第２の整合部１３０Ａ，１３０Ｂの各々の位相変化量の絶対値が１８０度に近づくほど、第１の結合部１４０Ａを経由した信号と第２の結合部１４０Ｂを経由した信号が、第３の結合部１４０Ｃを経由した信号を打ち消す合う度合いが大きくなる。このような作用により、方向性結合器１０１の結合度の周波数特性は、第３の結合部１４０Ｃの単独の結合度の周波数特性に比べて、周波数の変化に伴う結合度の変化が抑制されたものとなる。

ここで、第１および第２の整合部１３０Ａ，１３０Ｂの各々において、第１のインダクタが寄生容量を有すると、図３２に示したように、第１および第２の整合部１３０Ａ，１３０Ｂの各々の位相変化量の絶対値は、位相変化量の絶対値が１８０度になる周波数よりも低い周波数領域と高い周波数領域の両方において、所望の値に比べて、１８０度から遠ざかる。これは、第１の結合部１４０Ａを経由した信号と第２の結合部１４０Ｂを経由した信号が、第３の結合部１４０Ｃを経由した信号を打ち消す合う度合いが小さくなることを意味する。その結果、図３５において破線で示したように、周波数の変化に伴う結合度の変化が大きくなってしまう。

本実施の形態では、接続部分を除く第１のインダクタＬ１０１Ａの全体は、積層方向Ｔから見て互いに重なる複数の部分を含んでいない。同様に、接続部分を除く第１のインダクタＬ１０１Ｂの全体は、積層方向Ｔから見て互いに重なる複数の部分を含んでいない。これらのことから、本実施の形態によれば、第１のインダクタＬ１０１Ａ，Ｌ１０１Ｂが大きな寄生容量を有することを防止することができる。

また、本実施の形態では、第１のインダクタＬ１０１Ａは、第１および第２のキャパシタＣ１０１Ａ，Ｃ１０２Ａ、第２のインダクタＬ１０２Ａ、主線路１１０および副線路部１２０Ａ，１２０Ｂ，１２０Ｃに比べて、上面１５０Ａにより近い位置にある。同様に、第１のインダクタＬ１０１Ｂは、第１および第２のキャパシタＣ１０１Ｂ，Ｃ１０２Ｂ、第２のインダクタＬ１０２Ｂ、主線路１１０および副線路部１２０Ａ，１２０Ｂ，１２０Ｃに比べて、上面１５０Ａにより近い位置にある。言い換えると、第１のインダクタＬ１０１Ａ，Ｌ１０１Ｂの上方には、方向性結合器１０１を構成するために用いられる導体層は存在しない。これによっても、本実施の形態によれば、第１のインダクタＬ１０１Ａ，Ｌ１０１Ｂが大きな寄生容量を有することを防止することができる。

また、本実施の形態では、第２のインダクタＬ１０２Ａは、第１および第２のキャパシタＣ１０１Ａ，Ｃ１０２Ａに比べて、底面１５０Ｂにより近い位置にある。同様に、第２のインダクタＬ１０２Ｂは、第１および第２のキャパシタＣ１０１Ｂ，Ｃ１０２Ｂに比べて、底面１５０Ｂにより近い位置にある。これらのことから、本実施の形態によれば、第１のインダクタＬ１０１Ａと第２のインダクタＬ１０２Ａとの間の距離と、第１のインダクタＬ１０１Ｂと第２のインダクタＬ１０２Ｂとの間の距離を、それぞれ大きくすることができる。これによっても、本実施の形態によれば、第１のインダクタＬ１０１Ａ，Ｌ１０１Ｂが大きな寄生容量を有することを防止することができる。

このように、本実施の形態によれば、第１のインダクタＬ１０１Ａ，Ｌ１０１Ｂが大きな寄生容量を有することを防止でき、その結果、周波数の変化に伴う方向性結合器１０１の結合度の変化をより一層抑制することが可能になる。

以上のことから、本実施の形態によれば、広帯域で使用可能な方向性結合器１０１を実現することができる。また、前述のように、方向性結合器１０１は、対称または対称に近い回路構成にすることができる。これにより、本実施の形態によれば、双方向性を有する方向性結合器１０１を実現することができる。

また、本実施の形態では、第１のインダクタＬ１０１Ａ，Ｌ１０１Ｂの上方には、第１のインダクタＬ１０１Ａ，Ｌ１０１Ｂが発生する磁束の通過を妨げるような導体層は存在しない。そのため、第１のインダクタＬ１０１Ａ，Ｌ１０１Ｂは、サイズが小さくても十分な大きさのインダクタンスを有することが可能である。これにより、方向性結合器１０１の小型化が可能になる。

本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。

なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、第１の実施の形態において、第３の整合部３０Ｃは、素子定数を除いて、第１および第２の整合部３０Ａ，３０Ｂと同様の構成であってもよい。

また、本発明において、副線路部の数であるＮは、２以上の整数であればよい。Ｎが２の場合には、方向性結合器は、第１の副線路部と、第２の副線路部と、１つの整合部とを備え、１つの整合部が、特許請求の範囲における（Ｎ−１）個の整合部のうちの少なくとも１つに関する要件を満たすように構成される。Ｎが３以上の場合には、少なくとも１つの整合部が、特許請求の範囲における（Ｎ−１）個の整合部のうちの少なくとも１つに関する要件を満たすように構成されていればよい。

また、本発明において、第２のインダクタは、第１のキャパシタ、主線路およびＮ個の副線路部に比べて、積層体の底面により近い位置に配置されていてもよい。

１…方向性結合器、１０…主線路、１１…第１のポート、１２…第２のポート、１３…第３のポート、１４…第４のポート、１５…終端抵抗、２０Ａ…第１の副線路部、２０Ｂ…第２の副線路部、２０Ｃ…第３の副線路部、２０Ｄ…第４の副線路部、３０Ａ…第１の整合部、３０Ｂ…第２の整合部、３０Ｃ…第３の整合部。

Claims (7)

1. 第１のポートと、
   第２のポートと、
   第３のポートと、
   第４のポートと、
   前記第１のポートと前記第２のポートを接続する主線路と、
   それぞれ、前記主線路に対して電磁界結合する線路からなるＮ個の副線路部と、
   （Ｎ−１）個の整合部と、
   前記第１ないし第４のポート、前記主線路、前記Ｎ個の副線路部および前記（Ｎ−１）個の整合部を一体化するための積層体とを備えた方向性結合器であって、
   前記Ｎは、２以上の整数であり、
   前記Ｎ個の副線路部と前記（Ｎ−１）個の整合部は、前記Ｎ個の副線路部のうちの１つが前記第３のポートに接続され、前記Ｎ個の副線路部のうちの他の１つが前記第４のポートに接続され、回路構成上、副線路部と整合部が交互に並ぶように、前記第３のポートと前記第４のポートの間に直列に設けられ、
   前記（Ｎ−１）個の整合部の各々は、そこを通過する信号に対して位相の変化を生じさせ、
   前記（Ｎ−１）個の整合部のうちの少なくとも１つは、その両側の２つの副線路部を接続する第１の経路と、前記第１の経路とグランドとを接続する第２の経路とを有し、
   前記第１の経路は、第１のインダクタを含み、
   前記第２の経路は、直列に接続された第１のキャパシタと第２のインダクタとを含み、
   前記積層体は、積層された複数の誘電体層と複数の導体層とを含み、
   前記複数の導体層には、前記第１のインダクタを構成する１つ以上の導体層である１つ以上のインダクタ構成層が含まれ、
   前記１つ以上のインダクタ構成層の各々は、それぞれ他の要素との電気的接続のための２つの接続部分と、前記２つの接続部分を接続する線路部分とを含み、
   前記接続部分を除く前記第１のインダクタの全体は、前記複数の誘電体層および複数の導体層の積層方向から見て互いに重なる複数の部分を含まないことを特徴とする方向性結合器。
2. 前記積層体は、前記複数の誘電体層および複数の導体層の積層方向の両端に位置する上面と底面を有し、
   前記第１のインダクタは、前記第１のキャパシタ、前記第２のインダクタ、前記主線路および前記Ｎ個の副線路部に比べて、前記上面により近い位置にあることを特徴とする請求項１記載の方向性結合器。
3. 前記第２のインダクタは、前記第１のキャパシタに比べて、前記底面により近い位置にあることを特徴とする請求項２記載の方向性結合器。
4. 前記第１のインダクタは、渦巻き形状の１つのインダクタ構成層のみによって構成されていることを特徴とする請求項１ないし３のいずれかに記載の方向性結合器。
5. 前記第１のインダクタは、複数のインダクタ構成層によって構成され、前記複数のインダクタ構成層は、それらの線路部分同士が前記複数の誘電体層および複数の導体層の積層方向から見てオーバーラップしないように配置されていることを特徴とする請求項１ないし３のいずれかに記載の方向性結合器。
6. 前記複数の誘電体層および複数の導体層の積層方向から見た前記第１のインダクタの全体の形状は、渦巻き形状であることを特徴とする請求項５記載の方向性結合器。
7. 前記第１のインダクタは、互いに反対側に位置する第１の端部および第２の端部を有し、
   前記第２のインダクタは、回路構成上、前記第１の経路に最も近い第１の端部と、回路構成上、グランドに最も近い第２の端部とを有し、
   前記第１のキャパシタは、前記第１のインダクタの第１の端部と前記第２のインダクタの第１の端部との間に設けられ、
   前記第２の経路は、更に、前記第１のインダクタの第２の端部と前記第２のインダクタの第１の端部との間に設けられた第２のキャパシタを有することを特徴とする請求項１ないし６のいずれかに記載の方向性結合器。

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