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JP2016127073A - 半導体装置 - Google Patents

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Abstract

【課題】オン抵抗の小さい半導体装置を提供する。
【解決手段】実施形態の半導体装置は、｛１１−２０｝面又は｛１−１００｝面に対し０度以上３０度以下傾斜したチャネル形成面を有する４Ｈ−ＳｉＣ構造のＳｉＣ層と、ゲート電極と、チャネル形成面とゲート電極との間に設けられるゲート絶縁膜と、ＳｉＣ層内に設けられるｎ型の第１のＳｉＣ領域と、ＳｉＣ層内に設けられるｎ型の第２のＳｉＣ領域と、チャネル形成面のＳｉＣ層側であって、第１のＳｉＣ領域と第２のＳｉＣ領域の間のＳｉＣ層内に設けられ、＜０００１＞方向又は＜０００−１＞方向に対し６０度以上９０度以下傾斜する方向を有するチャネル形成領域と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置に関する。
次世代の半導体デバイス用の材料としてＳｉＣ（炭化珪素）が期待されている。ＳｉＣはＳｉ（シリコン）と比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば低損失かつ高温動作可能な半導体デバイスを実現することができる。
ＳｉＣを用いてトランジスタを製造する場合、チャネルの移動度が面方位に依存することが知られている。このためトランジスタのオン抵抗も面方位に依存する。
Ｈ．Ｙａｎｏ ｅｔ ａｌ.，"Ｈｉｇｈ Ｃｈａｎｎｅｌ Ｍｏｂｉｌｉｔｙ ｉｎ Ｉｎｖｅｒｓｉｏｎ Ｌａｙｅｒｓ ｏｆ ４Ｈ−ＳｉＣ ＭＯＳＦＥＴ’ｓ ｂｙ Ｕｔｉｌｉｚｉｎｇ （１１−２０）Ｆａｃｅ"ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ．，ｖｏｌ．２０,ｎｏ．１２，ｐｐ．６１１−６３３，Ｄｅｃ．１９９９．
本発明が解決しようとする課題は、オン抵抗の小さい半導体装置を提供することにある。
実施形態の半導体装置は、｛１１−２０｝面又は｛１−１００｝面に対し０度以上３０度以下傾斜したチャネル形成面を有する４Ｈ−ＳｉＣ構造のＳｉＣ層と、ゲート電極と、前記チャネル形成面と前記ゲート電極との間に設けられるゲート絶縁膜と、前記ＳｉＣ層内に設けられるｎ型の第１のＳｉＣ領域と、前記ＳｉＣ層内に設けられるｎ型の第２のＳｉＣ領域と、前記チャネル形成面の前記ＳｉＣ層側であって、前記第１のＳｉＣ領域と前記第２のＳｉＣ領域の間の前記ＳｉＣ層内に設けられ、＜０００１＞方向又は＜０００−１＞方向に対し６０度以上９０度以下傾斜する方向を有するチャネル形成領域と、を備える。
第１の実施形態の半導体装置を示す模式断面図。 第１の実施形態のＳｉＣ半導体の結晶構造を示す図。 第１の実施形態のＳｉＣ半導体の結晶構造を示す図。 第１の実施形態のＳｉＣ半導体の結晶面と結晶方位との関係を示す図。 第１の実施形態の作用及び効果の説明図。 第１の実施形態の作用及び効果の説明図。 第２の実施形態の半導体装置を示す模式断面図。 第３の実施形態の半導体装置を示す模式断面図。 第４の実施形態の半導体装置を示す模式断面図。 第５の実施形態の半導体装置を示す模式断面図。 第６の実施形態の半導体装置を示す模式断面図。 第７の実施形態の半導体装置を示す模式断面図。 第８の実施形態の半導体装置を示す模式断面図。 第９の実施形態の半導体装置を示す模式斜視図。 第９の実施形態の半導体装置を示す模式断面図。 第９の実施形態の半導体装置を示す模式断面図。 第１０の実施形態の半導体装置を示す模式斜視図。 第１０の実施形態の半導体装置を示す模式断面図。 第１０の実施形態の半導体装置を示す模式断面図。 第１１の実施形態の半導体装置を示す模式斜視図。 第１１の実施形態の半導体装置を示す模式断面図。 第１１の実施形態の半導体装置を示す模式断面図。 第１２の実施形態の半導体装置を示す模式断面図。 第１３の実施形態の半導体装置を示す模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
また、以下の説明において、例えば、｛１１−２０｝面との表記は、（１１−２０）面と結晶学的に等価な面をすべて包含する概念とする。また、＜１１−２０＞方向との表記は、［１１−２０］方向と結晶学的に等価な方向をすべて包含する概念とする。
（第１の実施形態）
本実施形態の半導体装置は、｛１１−２０｝面又は｛１−１００｝面に対し０度以上３０度以下傾斜したチャネル形成面を有する４Ｈ−ＳｉＣ構造のＳｉＣ層と、ゲート電極と、チャネル形成面とゲート電極との間に設けられるゲート絶縁膜と、ＳｉＣ層内に設けられるｎ型の第１のＳｉＣ領域と、ＳｉＣ層内に設けられるｎ型の第２のＳｉＣ領域と、チャネル形成面のＳｉＣ層側であって、第１のＳｉＣ領域と第２のＳｉＣ領域の間のＳｉＣ層内に設けられ、＜０００１＞方向又は＜０００−１＞方向に対し６０度以上９０度以下傾斜する方向を有するチャネル形成領域と、を備える。
本実施形態の半導体装置は、ＳｉＣ層が｛１−１００｝面に対し０度以上３０度以下傾斜した第１の面と、｛１−１００｝面に対し０度以上３０度以下傾斜し第１の面に対しＳｉＣ層の反対側の第２の面と、を有する。そして、チャネル形成面が第１の面と第２の面との間に設けられ、チャネル形成面が｛１１−２０｝面に対し０度以上３０度以下傾斜し、ゲート絶縁膜及びゲート電極がＳｉＣ層内に設けられ、第１の面側に設けられ、第１のＳｉＣ領域に電気的に接続される第１の電極と、第２の面側に設けられ、第２のＳｉＣ領域に電気的に接続される第２の電極と、を更に備える。
図１は、本実施形態の半導体装置であるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の構成を示す模式断面図である。本実施形態のＭIＳＦＥＴは、ベース領域とソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ（ＤＩＭＯＳＦＥＴ）である。このＭＩＳＦＥＴは、電子をキャリアとするｎ型のＭＩＳＦＥＴである。
また、このＭＩＳＦＥＴは、ゲート絶縁膜およびゲート電極がトレンチ内に設けられたトレンチゲート構造の縦型ＭＩＳＦＥＴである。
このＭＩＳＦＥＴは、ｎ型のＳｉＣ基板１０、ＳｉＣ層１１を備えている。ＳｉＣ層１１内に、ｎ-型のドリフト層（ｎ型の第２のＳｉＣ領域）１４、ｐ型のべース領域１６、ｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８、ｐ＋型のベースコンタクト領域２０が設けられる。また、ＭＩＳＦＥＴは、ゲート絶縁膜２８、ゲート電極３０、層間絶縁膜３２、ソース電極（第１の電極）３４、ドレイン電極（第２の電極）３６、チャネル形成面４０、チャネル形成領域４２、トレンチ５０を備えている。
ｎ型のＳｉＣ基板１０は、例えば、不純物濃度１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下の、例えばＮ（窒素）をｎ型不純物として含む４Ｈ−ＳｉＣのＳｉＣ基板である。ｎ型のＳｉＣ基板１０の表面側は（−１１００）面（ｍ面）に対し０度以上３０度以下傾斜した面である。ｎ型のＳｉＣ基板１０の裏面側は（１−１００）面（ｍ面）に対し０度以上３０度以下傾斜した面である。
図２、図３は、ＳｉＣ半導体の結晶構造を示す図である。４Ｈ−ＳｉＣの結晶構造は、六方晶系である。六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）の一方が（０００１）面である。（０００１）面と等価な面を、シリコン面（Ｓｉ面）と称し｛０００１｝面と表記する。シリコン面にはＳｉ（シリコン）が配列している。
六角柱の軸方向に沿うｃ軸を法線とする面（六角柱の頂面）の他方が（０００−１）面である。（０００−１）面と等価な面を、カーボン面（Ｃ面）と称し｛０００−１｝面と表記する。カーボン面にはＣ（炭素）が配列している
一方、六角柱の側面（柱面）が、（１−１００）面と等価な面であるｍ面、すなわち｛１−１００｝面である。また、隣り合わない一対の稜線を通る面が（１１−２０）面と等価な面であるa面、すなわち｛１１−２０｝面である。ｍ面及びａ面には、Ｓｉ（シリコン）およびＣ（炭素）の双方が配列している。
図４は、ＳｉＣ半導体の結晶面と結晶方位（方向）との関係を示す図である。図４（ａ）はＳｉ面、図４（ｂ）はa面、図４（ｃ）はｍ面の場合を示す。
４Ｈ−ＳｉＣでは、［０００１］方向がｃ軸である。したがって、［０００１］方向及び［０００−１］方向はｃ軸に平行である。
図４（ａ）に示すように、Ｓｉ面、すなわち、（０００１）面に垂直な方向は、［０００１］方向である。Ｓｉ面と平行な方向、例えば、［１１−２０］方向や［１−１００］方向はｃ軸に対し垂直となる。
図４（ｂ）に示すように、a面、すなわち、（１１−２０）面に垂直な方向は、［１１−２０］方向である。a面内の［１−１００］方向はｃ軸に対し垂直となる。
図４（ｃ）に示すように、ｍ面、すなわち、（１−１００）面に垂直な方向は、［１−１００］方向である。ｍ面内の［１１−２０］方向はｃ軸に対し垂直となる。
ＳｉＣ層１１は、４Ｈ−ＳｉＣ構造である。ＳｉＣ層１１は、第１と第２の面を有する。第２の面は、第１の面に対しＳｉＣ層１１の反対側にある。図１においては、第１の面とはＳｉＣ層１１の上側の面であり、第２の面とはＳｉＣ層１１の下側の面である。
ＳｉＣ層１１の第１の面は（−１１００）面に対し０度以上３０度以下傾斜した面である。ＳｉＣ層１１の第２の面は（１−１００）面に対し０度以上３０度以下傾斜した面である。
ＳｉＣ基板１０上には、例えば、ｎ型不純物の不純物濃度５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下のｎ−型のドリフト層（ｎ型の第２のＳｉＣ領域）１４が形成されている。ドリフト層１４は、例えば、ＳｉＣ基板１０上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。ドリフト層１４の膜厚は、例えば、５μｍ以上１００μｍ以下である。
ドリフト層１４には、例えば、ｐ型不純物の不純物濃度１×１０１６ｃｍ−３以上５×１０１７ｃｍ−３以下のｐ型のベース領域１６が形成されている。ベース領域１６の深さは、例えば０．６μｍ程度である。
ベース領域１６の一部表面には、例えばｎ型不純物の不純物濃度１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３ｃｍ−３以下のｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８が形成されている。ソース領域１８の深さは、ベース領域１６の深さよりも浅く、例えば０．３μｍ程度である。ｎ＋型のソース領域１８及びｎ-型のドリフト領域１４は、ベース領域１６を挟んで設けられる。
また、ベース領域１６の一部表面であって、ソース領域１８の側方に、例えば、ｐ型不純物の不純物濃度１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下のｐ＋型のベースコンタクト領域２０が形成されている。ベースコンタクト領域２０の深さは、ベース領域１６の深さよりも浅く、例えば０．３μｍ程度である。
ＳｉＣ層１１の表面からＳｉＣ基板１０に向かう方向にトレンチ５０が設けられる。トレンチ５０の内壁面は、｛１１−２０｝面、すなわちa面に対し０度以上３０度以下傾斜した面となっている。
トレンチ５０の内壁面が、チャネル形成面４０である。チャネル形成面４０は、第１の面と第２の面との間に設けられる。
ゲート絶縁膜２８及びゲート電極３０の一部は、トレンチ５０内に設けられる。言い換えれば、ゲート絶縁膜２８及びゲート電極３０の一部は、ＳｉＣ層１１内に設けられる。
ゲート絶縁膜２８は、チャネル形成面４０とゲート電極３０との間に設けられる。ゲート絶縁膜２８は、例えば、酸化シリコン膜、酸窒化シリコン膜を含む膜である。ゲート絶縁膜２８には、ｈｉｇｈ−ｋ絶縁膜を適用することも可能である。
ｈｉｇｈ−ｋ絶縁膜としては、例えば、金属酸化膜、金属酸窒化膜、金属シリケート膜、窒素添加金属シリケート膜等を適用することが可能である。具体的には、例えば、酸化アルミニウム膜、酸化ハフニウム膜、酸窒化アルミニウム膜、酸窒化ハフニウム膜、アルミノシリケート膜、ハフニウムシリケート膜、ジルコニウムシリケート膜、窒素添加アルミノシリケート膜、窒素添加ハフニウムシリケート膜、窒素添加ジルコニウムシリケート膜等を適用することが可能である。
ゲート絶縁膜２８のリーク電流を抑制する観点からは、ｈｉｇｈ−ｋ絶縁膜と比較して、バンドギャップの大きい酸化シリコン膜や窒化シリコン膜を適用することが望ましい。
ゲート絶縁膜２８とＳｉＣ層１１との界面の界面準位を低減する観点から、例えば、ゲート絶縁膜２８とＳｉＣ層１１との界面に窒化物層を設けても構わない。
チャネル形成面４０のＳｉＣ層１１側のＳｉＣ層１１内には、チャネル形成領域４２が設けられる。チャネル形成領域４２は、ｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８と、ｎ−型のドリフト層（ｎ型の第２のＳｉＣ領域）１４との間に設けられる。チャネル形成領域４２は、ベース領域１６中に設けられる。ＭＩＳＦＥＴのオン動作時に、チャネル形成領域４２には反転層が形成され、電子がキャリアとして流れる。
チャネル形成領域４２は、＜０００１＞方向又は＜０００−１＞方向に対し６０度以上９０度以下傾斜する方向を有する。チャネル形成領域の方向とは、チャネル形成面内で、トランジスタのソース側のｎ型不純物領域とドレイン側のｎ型不純物領域の距離が最も短くなる点を結んだ線分の方向と定義される。
本実施形態のチャネル形成領域４２の方向は、チャネル形成面４０内で、ｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８と、ｎ−型のドリフト層（ｎ型の第２のＳｉＣ領域）１４との距離が最も短くなる点を結んだ線分の方向である。図１では、チャネル形成領域４２の方向は白矢印で示されている。チャネル形成領域４２の方向は、例えば、［１−１００］方向である。
ゲート電極３０には、例えば、ドーピングされたポリシリコン等が適用可能である。ゲート電極３０に、金属や金属シリサイドを適用することも可能である。ゲート電極３０上には、例えば、酸化シリコン膜で形成される層間絶縁膜３２が形成されている。
ＭＩＳＦＥＴは、ＳｉＣ層１１の第１の面側に、ソース領域１８とベースコンタクト領域２０とに電気的に接続される導電性のソース電極（第１の電極）３４を備えている。ソース電極３４は、ベース領域１６に電位を与えるベース電極としても機能する。
ソース電極３４は、例えば、金属である。例えば、ニッケル（Ｎｉ）層とアルミニウム層の積層で構成される。ＳｉＣとニッケル層が反応してニッケルシリサイドを形成していても構わない。また、ニッケル層とアルミニウム層とは反応により合金を形成していても構わない。
また、ＳｉＣ層１１の第２の面側、かつ、ドリフト層１４に対しＳｉＣ基板１０の反対側には、ドリフト層１４及びＳｉＣ基板１０に電気的に接続される導電性のドレイン電極（第２の電極）３６が形成されている。
ドレイン電極３６は、例えば、金属である。例えば、ニッケル（Ｎｉ）層とアルミニウム層の積層で構成される。ＳｉＣとニッケル層が反応してニッケルシリサイドを形成していても構わない。また、ニッケル層とアルミニウム層とは反応により合金を形成していても構わない。
なお、本実施形態において、ｎ型不純物は、例えば、Ｎ（窒素）やＰ（リン）が好ましいが、Ａｓ（ヒ素）あるいはＳｂ（アンチモン）等を適用することも可能である。また、ｐ型不純物は、例えば、Ａｌ（アルミニウム）が好ましいが、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）等を適用することも可能である。
以下、本実施形態の半導体装置の作用及び効果について説明する。図５、図６は、本実施形態の半導体装置の作用及び効果の説明図である。
図５は、チャネル方向とチャネル移動度の関係を示す図である。ａ面、ｍ面、Ｓｉ面にチャネルが形成された場合の、チャネル移動度のチャネル方向依存性を示している。チャネル方向の基準、すなわち、０度の方向は、ａ面ではｃ軸に平行な［０００１］方向、ｍ面ではｃ軸に平行な［０００１］方向、Ｓｉ面では［１−１００］方向としている。
図５から明らかなように、チャネル形成面がａ面の場合は、チャネル移動度のチャネル方向依存性が顕著であり、ｃ軸と垂直となる［１−１００］方向でチャネル移動度が最大となる。また、チャネル形成面がｍ面の場合でも、チャネル移動度のチャネル方向依存性が顕著であり、ｃ軸と垂直となる［１１−２０］方向でチャネル移動度が最大となる。一方、チャネル形成面がＳｉ面の場合では、チャネル移動度のチャネル方向依存性は明らかでない。
なお、図５の実験ではゲート絶縁膜として、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｏｎ）法により酸化シリコン膜を形成した後、一酸化窒素（ＮＯ）雰囲気で熱処理した膜を適用している。ゲート絶縁膜として、ＣＶＤ法により酸化シリコン膜を形成した後、水蒸気雰囲気で熱処理した膜を適用した場合でも、図５と同様の傾向が得られる。
図６は、ａ面及びｍ面についてチャネル移動度が最大となる方向を示す図である。ａ面、ｍ面それぞれの面内で、チャネル移動度が最大となる方向、すなわち、ｃ軸に対して垂直な方向を白矢印で示している。
本実施形態のＭＩＳＦＥＴは、｛１１−２０｝面（ａ面）に対し０度以上３０度以下傾斜したチャネル形成面４０を有する。そして、チャネル形成領域４２は、＜０００１＞方向（ｃ軸方向）又は＜０００−１＞方向に対しに対し６０度以上９０度以下傾斜する方向を有する。言い換えれば、＜１−１００＞方向に対し０度以上３０度以下傾斜する方向を有する。
したがって、高いチャネル移動度を備えるＭＩＳＦＥＴを実現することが可能となる。よって、オン抵抗の小さい半導体装置が実現される。更に、本実施形態のＭＩＳＦＥＴはトレンチゲート構造のＭＩＳＦＥＴであるため、微細又は集積度の高い半導体装置が実現される。
なお、チャネル移動度を向上させる観点から、チャネル形成面４０が｛１１−２０｝面（ａ面）に対し０度以上１５度以下傾斜し、チャネル形成領域４２は、＜０００１＞方向（ｃ軸方向）又は＜０００−１＞方向に対し７５度以上９０度以下傾斜する方向を有することが望ましい。さらに、チャネル移動度を向上させる観点から、チャネル形成面４０が｛１１−２０｝面（ａ面）に対し０度以上５度以下傾斜し、チャネル形成領域４２は、＜０００１＞方向（ｃ軸方向）又は＜０００−１＞方向に対し８５度以上９０度以下傾斜する方向を有することが望ましい。
（第２の実施形態）
本実施形態の半導体装置は、ＳｉＣ層が｛１１−２０｝面に対し０度以上３０度以下傾斜した第１の面と、｛１１−２０｝面に対し０度以上３０度以下傾斜し第１の面に対しＳｉＣ層の反対側の第２の面と、を有する。そして、チャネル形成面が第１の面と第２の面との間に設けられ、チャネル形成面が｛１−１００｝面に対し０度以上３０度以下傾斜し、ゲート絶縁膜及びゲート電極がＳｉＣ層内に設けられ、第１の面側に設けられ、第１のＳｉＣ領域に電気的に接続される第１の電極と、第２の面側に設けられ、第２のＳｉＣ領域に電気的に接続される第２の電極と、を備える。
本実施形態の半導体装置は、第１の面、第２の面、チャネル形成面及びチャネル形成領域の方向が第１の実施形態と異なる。以下、第１の実施形態と重複する内容については記述を省略する。
図７は、本実施形態の半導体装置であるＭＩＳＦＥＴの構成を示す模式断面図である。本実施形態のＭIＳＦＥＴは、ベース領域とソース領域をイオン注入で形成する、ＤＩＭＯＳＦＥＴである。このＭＩＳＦＥＴは、電子をキャリアとするｎ型のＭＩＳＦＥＴである。
また、このＭＩＳＦＥＴは、ゲート絶縁膜およびゲート電極がトレンチ内に設けられたトレンチゲート構造の縦型ＭＩＳＦＥＴである。
図５によれば、チャネル形成面がｍ面の場合、チャネル移動度のチャネル方向依存性が顕著であり、ｃ軸と垂直となる［１１−２０］方向でチャネル移動度が最大となる。
本実施形態のＭＩＳＦＥＴは、｛１−１００｝面（ｍ面）に対し０度以上３０度以下傾斜したチャネル形成面４０を有する。そして、チャネル形成領域４２は、＜０００１＞方向（ｃ軸方向）又は＜０００−１＞方向に対し６０度以上９０度以下傾斜する方向を有する。言い換えれば、＜１１−２０＞方向に対し０度以上３０度以下傾斜する方向を有する。
したがって、高いチャネル移動度を備えるＭＩＳＦＥＴを実現することが可能となる。よって、オン抵抗の小さい半導体装置が実現される。更に、本実施形態のＭＩＳＦＥＴはトレンチゲート構造のＭＩＳＦＥＴであるため、微細又は集積度の高い半導体装置が実現される。
なお、チャネル移動度を向上させる観点から、チャネル形成面４０が｛１−１００｝面（ｍ面）に対し０度以上１５度以下傾斜し、チャネル形成領域４２は、＜０００１＞方向（ｃ軸方向）又は＜０００−１＞方向に対し７５度以上９０度以下傾斜する方向を有することが望ましい。さらに、チャネル移動度を向上させる観点から、チャネル形成面４０が｛１−１００｝面（ｍ面）に対し０度以上５度以下傾斜し、チャネル形成領域４２は、＜０００１＞方向（ｃ軸方向）又は＜０００−１＞方向に対し８５度以上９０度以下傾斜する方向を有することが望ましい。
（第３の実施形態）
本実施形態の半導体装置は、ＳｉＣ層が｛１１−２０｝面に対し０度以上３０度以下傾斜した第１の面と、｛１１−２０｝面に対し０度以上３０度以下傾斜し第１の面に対しＳｉＣ層の反対側の第２の面と、を有する。そして、チャネル形成面が第１の面に含まれ、第１の面側に設けられ、第１のＳｉＣ領域に電気的に接続される第１の電極と、第２の面側に設けられ、第２のＳｉＣ領域に電気的に接続される第２の電極と、を備える。
本実施形態の半導体装置は、トレンチ構造を備えない縦型ＭＩＳＦＥＴである点で、第１の実施形態と異なる。以下、第１の実施形態と重複する内容については記述を省略する。
図８は、本実施形態の半導体装置であるＭＩＳＦＥＴの構成を示す模式断面図である。本実施形態のＭIＳＦＥＴは、ベース領域とソース領域をイオン注入で形成するＤＩＭＯＳＦＥＴである。このＭＩＳＦＥＴは、電子をキャリアとするｎ型のＭＩＳＦＥＴである。
また、このＭＩＳＦＥＴは、ゲート絶縁膜およびゲート電極がＳｉＣ層表面（第１の面）上に設けられた縦型ＭＩＳＦＥＴである。
このＭＩＳＦＥＴは、ｎ型のＳｉＣ基板１０、ＳｉＣ層１１を備えている。ＳｉＣ層１１内に、ｎ-型のドリフト層（ｎ型の第２のＳｉＣ領域）１４、ｐ型のべース領域１６、ｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８、ｐ＋型のベースコンタクト領域２０が設けられる。また、ＭＩＳＦＥＴは、ゲート絶縁膜２８、ゲート電極３０、層間絶縁膜３２、ソース電極（第１の電極）３４、ドレイン電極（第２の電極）３６、チャネル形成面４０、チャネル形成領域４２を備えている。
ｎ型のＳｉＣ基板１０は、例えば、不純物濃度１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下の、例えばＮ（窒素）をｎ型不純物として含む４Ｈ−ＳｉＣのＳｉＣ基板である。ｎ型のＳｉＣ基板１０の表面側は（−１−１２０）面（ａ面）に対し０度以上３０度以下傾斜した面である。ｎ型のＳｉＣ基板１０の裏面側は（１１−２０）面（ａ面）に対し０度以上３０度以下傾斜した面である。
ＳｉＣ層１１は、４Ｈ−ＳｉＣ構造である。ＳｉＣ層１１は、第１と第２の面を有する。第２の面は、第１の面に対しＳｉＣ層１１の反対側にある。図１においては、第１の面とはＳｉＣ層１１の上側の面であり、第２の面とはＳｉＣ層１１の下側の面である。
ＳｉＣ層１１の第１の面は（−１−１２０）面（ａ面）に対し０度以上３０度以下傾斜した面である。ＳｉＣ層１１の第２の面は（１１−２０）面（ａ面）に対し０度以上３０度以下傾斜した面である。
ＳｉＣ基板１０上には、例えば、ｎ型不純物の不純物濃度５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下のｎ−型のドリフト層（ｎ型の第２のＳｉＣ領域）１４が形成されている。ドリフト層１４は、例えば、ＳｉＣ基板１０上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。ドリフト層１４の膜厚は、例えば、５μｍ以上１００μｍ以下である。
ドリフト層１４には、例えば、ｐ型不純物の不純物濃度１×１０１６ｃｍ−３以上５×１０１７ｃｍ−３以下のｐ型のベース領域１６が形成されている。ベース領域１６の深さは、例えば０．６μｍ程度である。
ベース領域１６の一部表面には、例えばｎ型不純物の不純物濃度１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３ｃｍ−３以下のｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８が形成されている。ソース領域１８の深さは、ベース領域１６の深さよりも浅く、例えば０．３μｍ程度である。ｎ＋型のソース領域１８及びｎ-型のドリフト領域１４は、ベース領域１６を挟んで設けられる。
また、ベース領域１６の一部表面の、ソース領域１８の側方に、例えば、ｐ型不純物の不純物濃度１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下のｐ＋型のベースコンタクト領域２０が形成されている。ベースコンタクト領域２０の深さは、ベース領域１６の深さよりも浅く、例えば０．３μｍ程度である。
チャネル形成面４０は第１の面に含まれる。そして、ゲート絶縁膜２８は、チャネル形成面４０とゲート電極３０との間に設けられる。
チャネル形成面４０のＳｉＣ層１１側のＳｉＣ層１１内には、チャネル形成領域４２が設けられる。チャネル形成領域４２は、ｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８と、ｎ−型のドリフト層（ｎ型の第２のＳｉＣ領域）１４との間に設けられる。チャネル形成領域４２は、ベース領域１６中に設けられる。ＭＩＳＦＥＴのオン動作時に、チャネル形成領域４２には反転層が形成され、電子がキャリアとして流れる。
チャネル形成領域４２は、＜０００１＞方向又は＜０００−１＞方向に対し６０度以上９０度以下傾斜する方向を有する。チャネル形成領域の方向とは、チャネル形成面内で、トランジスタのソース側のｎ型不純物領域とドレイン側のｎ型不純物領域の距離が最も短くなる点を結んだ線分の方向と定義される。
本実施形態のチャネル形成領域４２の方向は、チャネル形成面４０内で、ｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８と、ｎ−型のドリフト層（ｎ型の第２のＳｉＣ領域）１４との距離が最も短くなる点を結んだ線分の方向である。図８では、チャネル形成領域４２の方向は白矢印で示されている。チャネル形成領域４２の方向は、例えば、［１−１００］方向である。
ゲート電極３０上には、例えば、酸化シリコン膜で形成される層間絶縁膜３２が形成されている。
ＭＩＳＦＥＴは、ＳｉＣ層１１の第１の面側に、ソース領域１８とベースコンタクト領域２０とに電気的に接続される導電性のソース電極（第１の電極）３４を備えている。ソース電極３４は、ベース領域１６に電位を与えるベース電極としても機能する。
また、ＳｉＣ層１１の第２の面側、かつ、ドリフト層１４に対しＳｉＣ基板１０の反対側には、ドリフト層１４及びＳｉＣ基板１０に電気的に接続される導電性のドレイン電極（第２の電極）３６が形成されている。
本実施形態のＭＩＳＦＥＴは、第１の実施形態同様、｛１１−２０｝面（ａ面）に対し０度以上３０度以下傾斜したチャネル形成面４０を有する。そして、チャネル形成領域４２は、＜０００１＞方向（ｃ軸方向）又は＜０００−１＞方向に対し６０度以上９０度以下傾斜する方向を有する。言い換えれば、＜１−１００＞方向に対し０度以上３０度以下傾斜する方向を有する。
したがって、高いチャネル移動度を備えるＭＩＳＦＥＴを実現することが可能となる。よって、オン抵抗の小さい半導体装置が実現される。
（第４の実施形態）
本実施形態の半導体装置は、ＳｉＣ層が｛１−１００｝面に対し０度以上３０度以下傾斜した第１の面と、｛１−１００｝面に対し０度以上３０度以下傾斜し第１の面に対しＳｉＣ層の反対側の第２の面と、を有する。そして、チャネル形成面が第１の面に含まれ、第１の面側に設けられ、第１のＳｉＣ領域に電気的に接続される第１の電極と、第２の面側に設けられ、第２のＳｉＣ領域に電気的に接続される第２の電極と、を備える。
本実施形態の半導体装置は、トレンチ構造を備えない縦型のＭＩＳＦＥＴである点で、第２の実施形態と異なる。また、第１の面、第２の面、チャネル形成面及びチャネル形成領域の方向が第３の実施形態と異なる。以下、第２又は第３の実施形態と重複する内容については記述を省略する。
図９は、本実施形態の半導体装置であるＭＩＳＦＥＴの構成を示す模式断面図である。本実施形態のＭIＳＦＥＴは、ベース領域とソース領域をイオン注入で形成するＤＩＭＯＳＦＥＴである。このＭＩＳＦＥＴは、電子をキャリアとするｎ型のＭＩＳＦＥＴである。
また、このＭＩＳＦＥＴは、ゲート絶縁膜およびゲート電極がＳｉＣ層表面（第１の面）上に設けられた縦型ＭＩＳＦＥＴである。
このＭＩＳＦＥＴは、ｎ型のＳｉＣ基板１０、ＳｉＣ層１１を備えている。ＳｉＣ層１１内に、ｎ-型のドリフト層（ｎ型の第２のＳｉＣ領域）１４、ｐ型のべース領域１６、ｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８、ｐ＋型のベースコンタクト領域２０が設けられる。また、ＭＩＳＦＥＴは、ゲート絶縁膜２８、ゲート電極３０、層間絶縁膜３２、ソース電極（第１の電極）３４、ドレイン電極（第２の電極）３６、チャネル形成面４０、チャネル形成領域４２を備えている。
ＳｉＣ層１１の第１の面は（−１１００）面（ｍ面）に対し０度以上３０度以下傾斜した面である。ＳｉＣ層１１の第２の面は（１−１００）面（ｍ面）に対し０度以上３０度以下傾斜した面である。
チャネル形成面４０は第１の面に含まれる。そして、ゲート絶縁膜２８は、チャネル形成面４０とゲート電極３０との間に設けられる。
チャネル形成面４０のＳｉＣ層１１側のＳｉＣ層１１内には、チャネル形成領域４２が設けられる。チャネル形成領域４２は、ｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８と、ｎ−型のドリフト層（ｎ型の第２のＳｉＣ領域）１４との間に設けられる。チャネル形成領域４２は、ベース領域１６中に設けられる。ＭＩＳＦＥＴのオン動作時に、チャネル形成領域４２には反転層が形成され、電子がキャリアとして流れる。
チャネル形成領域４２は、＜０００１＞方向又は＜０００−１＞方向に対し６０度以上９０度以下傾斜する方向を有する。チャネル形成領域の方向とは、チャネル形成面内で、トランジスタのソース側のｎ型不純物領域とドレイン側のｎ型不純物領域の距離が最も短くなる点を結んだ線分の方向と定義される。
本実施形態のチャネル形成領域４２の方向は、チャネル形成面４０内で、ｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８と、ｎ−型のドリフト層（ｎ型の第２のＳｉＣ領域）１４との距離が最も短くなる点を結んだ線分の方向である。図９では、チャネル形成領域４２の方向は白矢印で示されている。チャネル形成領域４２の方向は、例えば、［１１−２０］方向である。
本実施形態のＭＩＳＦＥＴは、第２の実施形態同様、｛１−１００｝面（ｍ面）に対し０度以上３０度以下傾斜したチャネル形成面４０を有する。そして、チャネル形成領域４２は、＜０００１＞方向（ｃ軸方向）又は＜０００−１＞方向に対し６０度以上９０度以下傾斜する方向を有する。言い換えれば、＜１１−２０＞方向に対し０度以上３０度以下傾斜する方向を有する。
したがって、高いチャネル移動度を備えるＭＩＳＦＥＴを実現することが可能となる。よって、オン抵抗の小さい半導体装置が実現される。
（第５の実施形態）
本実施形態の半導体装置は、ＳｉＣ層が｛１１−２０｝面に対し０度以上３０度以下傾斜した第１の面と、｛１１−２０｝面に対し０度以上３０度以下傾斜し第１の面に対しＳｉＣ層の反対側の第２の面と、を有する。そして、チャネル形成面が第１の面に含まれ、第１の面側に設けられ、第１のＳｉＣ領域に電気的に接続される第１の電極と、第１の面側に設けられ、第２のＳｉＣ領域に電気的に接続される第２の電極と、を備える。
本実施形態の半導体装置は、同一面にソース領域とドレイン領域を備える横型ＭＩＳＦＥＴである点で、第１及び第３の実施形態と異なる。以下、第１又は第３の実施形態と重複する内容については記述を省略する。
図１０は、本実施形態の半導体装置であるＭＩＳＦＥＴの構成を示す模式断面図である。このＭＩＳＦＥＴは、電子をキャリアとするｎ型のＭＩＳＦＥＴである。
このＭＩＳＦＥＴは、ソース領域、ゲート絶縁膜、ゲート電極及びドレイン領域がＳｉＣ層表面（第１の面）上に設けられた横型ＭＩＳＦＥＴである。
このＭＩＳＦＥＴは、ＳｉＣ層５１を備えている。ＳｉＣ層５１内に、ｐ型領域５４、ｎ-型のドリフト層（ｎ型の第２のＳｉＣ領域）１４、ｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８、ｐ型コンタクト領域２０、ｎ＋型のドレイン領域５６が設けられる。また、このＭＩＳＦＥＴは、ゲート絶縁膜２８、ゲート電極３０、ソース電極（第１の電極）３４、ドレイン電極（第２の電極）３６、チャネル形成面４０、チャネル形成領域４２を備えている。
ＳｉＣ層５１は、４Ｈ−ＳｉＣ構造である。ＳｉＣ層５１は、第１と第２の面を有する。第２の面は、第１の面に対しＳｉＣ層５１の反対側にある。図１０においては、第１の面とはＳｉＣ層５１の上側の面であり、第２の面とはＳｉＣ層５１の下側の面である。
ＳｉＣ層５１の第１の面は（−１−１２０）面（ａ面）に対し０度以上３０度以下傾斜した面である。ＳｉＣ層５１の第２の面は（１１−２０）面（ａ面）に対し０度以上３０度以下傾斜した面である。
ＳｉＣ層５１には、例えば、ｐ型不純物の不純物濃度１×１０１６ｃｍ−３以上５×１０１７ｃｍ−３以下のｐ型領域５４が設けられている。
ｐ型領域５４の一部表面には、例えば、ｎ型不純物の不純物濃度５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下のｎ−型のドリフト層１４が形成されている。ドリフト層１４の深さは、例えば、１０μｍである。
ｐ型領域５４の一部表面には、例えばｎ型不純物の不純物濃度１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３ｃｍ−３以下のｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８及びｎ＋型のドレイン領域５６が形成されている。ソース領域１８及びｎ＋型のドレイン領域５６の深さは、ドリフト層１４の深さよりも浅く、例えば０．３μｍ程度である。ｎ＋型のソース領域１８及びｎ-型のドリフト領域１４は、ｐ型領域５４を間に挟んで設けられる。
また、ｐ型領域５４の一部表面の、ソース領域１８の側方に、例えば、ｐ型不純物の不純物濃度１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下のｐ＋型のｐ型コンタクト領域２０が形成されている。ｐ型コンタクト領域２０の深さは、ドリフト層１４の深さよりも浅く、例えば０．３μｍ程度である。
チャネル形成面４０は第１の面に含まれる。そして、ゲート絶縁膜２８は、チャネル形成面４０とゲート電極３０との間に設けられる。
チャネル形成面４０のＳｉＣ層５１側のＳｉＣ層５１内には、チャネル形成領域４２が設けられる。チャネル形成領域４２は、ｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８と、ｎ−型のドリフト層（ｎ型の第２のＳｉＣ領域）１４との間に設けられる。チャネル形成領域４２は、ｐ型領域５４中に設けられる。ＭＩＳＦＥＴのオン動作時に、チャネル形成領域４２には反転層が形成され、電子がキャリアとして流れる。
チャネル形成領域４２は、＜０００１＞方向又は＜０００−１＞方向に対し６０度以上９０度以下傾斜する方向を有する。チャネル形成領域の方向とは、チャネル形成面内で、トランジスタのソース側のｎ型不純物領域とドレイン側のｎ型不純物領域の距離が最も短くなる点を結んだ線分の方向と定義される
本実施形態のチャネル形成領域４２の方向は、チャネル形成面４０内で、ｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８と、ｎ−型のドリフト層（ｎ型の第２のＳｉＣ領域）１４との距離が最も短くなる点を結んだ線分の方向である。図１０では、チャネル形成領域４２の方向は白矢印で示されている。チャネル形成領域４２の方向は、例えば、［１−１００］方向である。
ＭＩＳＦＥＴは、ＳｉＣ層５１の第１の面側に、ソース領域１８とｐ型コンタクト領域２０とに電気的に接続される導電性のソース電極（第１の電極）３４を備えている。ソース電極３４は、ｐ型領域５４に電位を与えるｐ型コンタクト電極としても機能する。
また、ＳｉＣ層５１の第１の面側に、ｎ−型のドリフト層（ｎ型の第２のＳｉＣ領域）１４及びドレイン領域５６に電気的に接続される導電性のドレイン電極（第２の電極）３６が形成されている。
本実施形態のＭＩＳＦＥＴは、第１及び第３の実施形態同様、｛１１−２０｝面（ａ面）に対し０度以上３０度以下傾斜したチャネル形成面４０を有する。そして、チャネル形成領域４２は、＜０００１＞方向（ｃ軸方向）又は＜０００−１＞方向に対し６０度以上９０度以下傾斜する方向を有する。言い換えれば、＜１−１００＞方向に対し０度以上３０度以下傾斜する方向を有する。
したがって、高いチャネル移動度を備えるＭＩＳＦＥＴを実現することが可能となる。よって、オン抵抗の小さい半導体装置が実現される。また、ドリフト層１４を備えることで、高耐圧の半導体装置が実現される。
（第６の実施形態）
本実施形態の半導体装置は、ＳｉＣ層が｛１−１００｝面に対し０度以上３０度以下傾斜した第１の面と、｛１−１００｝面に対し０度以上３０度以下傾斜し第１の面に対しＳｉＣ層の反対側の第２の面と、を有する。そして、チャネル形成面が第１の面に含まれ、第１の面側に設けられ、第１のＳｉＣ領域に電気的に接続される第１の電極と、第１の面側に設けられ、第２のＳｉＣ領域に電気的に接続される第２の電極と、を備える。
本実施形態の半導体装置は、同一面にソース領域とドレイン領域を備える横型ＭＩＳＦＥＴである点で、第２及び第４の実施形態と異なる。また、第１の面、第２の面、チャネル形成面及びチャネル形成領域の方向が第５の実施形態と異なる。以下、第２、第４又は第５の実施形態と重複する内容については記述を省略する。
図１１は、本実施形態の半導体装置であるＭＩＳＦＥＴの構成を示す模式断面図である。このＭＩＳＦＥＴは、電子をキャリアとするｎ型のＭＩＳＦＥＴである。
このＭＩＳＦＥＴは、ソース領域、ゲート絶縁膜、ゲート電極及びドレイン領域がＳｉＣ層表面（第１の面）上に設けられた横型ＭＩＳＦＥＴである。
このＭＩＳＦＥＴは、ＳｉＣ層５１を備えている。ＳｉＣ層５１内に、ｐ型領域５４、ｎ-型のドリフト層（ｎ型の第２のＳｉＣ領域）１４、ｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８、ｐ型コンタクト領域２０、ｎ＋型のドレイン領域５６が設けられる。また、このＭＩＳＦＥＴは、ゲート絶縁膜２８、ゲート電極３０、ソース電極（第１の電極）３４、ドレイン電極（第２の電極）３６、チャネル形成面４０、チャネル形成領域４２を備えている。
ＳｉＣ層５１は、４Ｈ−ＳｉＣ構造である。ＳｉＣ層５１は、第１と第２の面を有する。第２の面は、第１の面に対しＳｉＣ層５１の反対側にある。図１１においては、第１の面とはＳｉＣ層５１の上側の面であり、第２の面とはＳｉＣ層５１の下側の面である。
ＳｉＣ層５１の第１の面は（−１１００）面（ｍ面）に対し０度以上３０度以下傾斜した面である。ＳｉＣ層１１の第２の面は（１−１００）面（ｍ面）に対し０度以上３０度以下傾斜した面である。
チャネル形成面４０は第１の面に含まれる。そして、ゲート絶縁膜２８は、チャネル形成面４０とゲート電極３０との間に設けられる。
チャネル形成面４０のＳｉＣ層５１側のＳｉＣ層５１内には、チャネル形成領域４２が設けられる。チャネル形成領域４２は、ｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８と、ｎ−型のドリフト層（ｎ型の第２のＳｉＣ領域）１４との間に設けられる。チャネル形成領域４２は、ｐ型領域５４中に設けられる。ＭＩＳＦＥＴのオン動作時に、チャネル形成領域４２には反転層が形成され、電子がキャリアとして流れる。
チャネル形成領域４２は、＜０００１＞方向又は＜０００−１＞方向に対し６０度以上９０度以下傾斜する方向を有する。チャネル形成領域の方向とは、チャネル形成面内で、トランジスタのソース側のｎ型不純物領域とドレイン側のｎ型不純物領域の距離が最も短くなる点を結んだ線分の方向と定義される。
本実施形態のチャネル形成領域４２の方向は、チャネル形成面４０内で、ｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８と、ｎ−型のドリフト層（ｎ型の第２のＳｉＣ領域）１４との距離が最も短くなる点を結んだ線分の方向である。図１１では、チャネル形成領域４２の方向は白矢印で示されている。チャネル形成領域４２の方向は、例えば、［１１−２０］方向である。
本実施形態のＭＩＳＦＥＴは、第２及び第４の実施形態同様、｛１−１００｝面（ｍ面）に対し０度以上３０度以下傾斜したチャネル形成面４０を有する。そして、チャネル形成領域４２は、＜０００１＞方向（ｃ軸方向）又は＜０００−１＞方向に対し６０度以上９０度以下傾斜する方向を有する。言い換えれば、＜１１−２０＞方向に対し０度以上３０度以下傾斜する方向を有する。
したがって、高いチャネル移動度を備えるＭＩＳＦＥＴを実現することが可能となる。よって、オン抵抗の小さい半導体装置が実現される。また、ドリフト層１４を備えることで、高耐圧の半導体装置が実現される。
（第７の実施形態）
本実施形態の半導体装置は、ＳｉＣ層が｛１１−２０｝面に対し０度以上３０度以下傾斜した第１の面と、｛１１−２０｝面に対し０度以上３０度以下傾斜し第１の面に対しＳｉＣ層の反対側の第２の面と、を有する。そして、チャネル形成面が第１の面に含まれ、第１の面側に設けられ、第１のＳｉＣ領域に電気的に接続される第１の電極と、第１の面側に設けられ、第２のＳｉＣ領域に電気的に接続される第２の電極と、を備える。
本実施形態の半導体装置は、同一面にソース領域とドレイン領域を備える横型ＭＩＳＦＥＴである。ドリフト層を備えない点で、第５の実施形態と異なる。以下、第５の実施形態と重複する内容については記述を省略する。
図１２は、本実施形態の半導体装置であるＭＩＳＦＥＴの構成を示す模式断面図である。このＭＩＳＦＥＴは、電子をキャリアとするｎ型のＭＩＳＦＥＴである。
このＭＩＳＦＥＴは、ソース領域、ゲート絶縁膜、ゲート電極及びドレイン領域がＳｉＣ層表面（第１の面）上に設けられた横型ＭＩＳＦＥＴである。
このＭＩＳＦＥＴは、ＳｉＣ層５１を備えている。ＳｉＣ層５１内に、ｐ型領域５４、ｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８、ｐ型コンタクト領域２０、ｎ＋型のドレイン領域（ｎ型の第２のＳｉＣ領域）５６が設けられる。また、このＭＩＳＦＥＴは、ゲート絶縁膜２８、ゲート電極３０、ソース電極（第１の電極）３４、ドレイン電極（第２の電極）３６、チャネル形成面４０、チャネル形成領域４２を備えている。
ＳｉＣ層５１は、４Ｈ−ＳｉＣ構造である。ＳｉＣ層５１は、第１と第２の面を有する。第２の面は、第１の面に対しＳｉＣ層５１の反対側にある。図１２においては、第１の面とはＳｉＣ層５１の上側の面であり、第２の面とはＳｉＣ層５１の下側の面である。
ＳｉＣ層５１の第１の面は（−１−１２０）面（ａ面）に対し０度以上３０度以下傾斜した面である。ＳｉＣ層５１の第２の面は（１１−２０）面（ａ面）に対し０度以上３０度以下傾斜した面である。
ＳｉＣ層５１には、例えば、ｐ型不純物の不純物濃度１×１０１６ｃｍ−３以上５×１０１７ｃｍ−３以下のｐ型領域５４が設けられている。
ｐ型領域５４の一部表面には、例えばｎ型不純物の不純物濃度１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３ｃｍ−３以下のｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８及びｎ＋型のドレイン領域（ｎ型の第２のＳｉＣ領域）５６が形成されている。ソース領域１８及びｎ＋型のドレイン領域５６の深さは、例えば０．３μｍ程度である。ｎ＋型のソース領域１８及び＋型のドレイン領域５６は、ｐ型領域５４を間に挟んで設けられる。
また、ｐ型領域５４の一部表面の、ソース領域１８の側方に、例えば、ｐ型不純物の不純物濃度１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下のｐ＋型のｐ型コンタクト領域２０が形成されている。ｐ型コンタクト領域２０の深さは、例えば０．３μｍ程度である。
チャネル形成面４０は第１の面に含まれる。そして、ゲート絶縁膜２８は、チャネル形成面４０とゲート電極３０との間に設けられる。
チャネル形成面４０のＳｉＣ層５１側のＳｉＣ層５１内には、チャネル形成領域４２が設けられる。チャネル形成領域４２は、ｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８と、ｎ＋型のドレイン領域（ｎ型の第２のＳｉＣ領域）５６との間に設けられる。チャネル形成領域４２は、ｐ型領域５４中に設けられる。ＭＩＳＦＥＴのオン動作時に、チャネル形成領域４２には反転層が形成され、電子がキャリアとして流れる。
チャネル形成領域４２は、＜０００１＞方向又は＜０００−１＞方向に対し６０度以上９０度以下傾斜する方向を有する。チャネル形成領域の方向とは、チャネル形成面内で、トランジスタのソース側のｎ型不純物領域とドレイン側のｎ型不純物領域の距離が最も短くなる点を結んだ線分の方向と定義される
本実施形態のチャネル形成領域４２の方向は、チャネル形成面４０内で、ｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８と、ｎ＋型のドレイン領域（ｎ型の第２のＳｉＣ領域）５６との距離が最も短くなる点を結んだ線分の方向である。図１２では、チャネル形成領域４２の方向は白矢印で示されている。チャネル形成領域４２の方向は、例えば、［１−１００］方向である。
ＭＩＳＦＥＴは、ＳｉＣ層５１の第１の面側に、ソース領域１８とｐ型コンタクト領域２０とに電気的に接続される導電性のソース電極（第１の電極）３４を備えている。ソース電極３４は、ｐ型領域５４に電位を与えるｐ型コンタクト電極としても機能する。
また、ＳｉＣ層５１の第１の面側に、ドレイン領域５６に電気的に接続される導電性のドレイン電極（第２の電極）３６が形成されている。
本実施形態のＭＩＳＦＥＴは、第５の実施形態同様、｛１１−２０｝面（ａ面）に対し０度以上３０度以下傾斜したチャネル形成面４０を有する。そして、チャネル形成領域４２は、＜０００１＞方向（ｃ軸方向）又は＜０００−１＞方向に対し６０度以上９０度以下傾斜する方向を有する。言い換えれば、＜１−１００＞方向に対し０度以上３０度以下傾斜する方向を有する。
したがって、高いチャネル移動度を備えるＭＩＳＦＥＴを実現することが可能となる。よって、オン抵抗の小さい半導体装置が実現される。
（第８の実施形態）
本実施形態の半導体装置は、ＳｉＣ層が｛１−１００｝面に対し０度以上３０度以下傾斜した第１の面と、｛１−１００｝面に対し０度以上３０度以下傾斜し第１の面に対しＳｉＣ層の反対側の第２の面と、を有する。そして、チャネル形成面が第１の面に含まれ、第１の面側に設けられ、第１のＳｉＣ領域に電気的に接続される第１の電極と、第１の面側に設けられ、第２のＳｉＣ領域に電気的に接続される第２の電極と、を備える。
本実施形態の半導体装置は、同一面にソース領域とドレイン領域を備える横型ＭＩＳＦＥＴである。ドリフト層を備えない点で、第６の実施形態と異なる。また、第１の面、第２の面、チャネル形成面及びチャネル形成領域の方向が第７の実施形態と異なる。以下、第６又は第７の実施形態と重複する内容については記述を省略する。
図１３は、本実施形態の半導体装置であるＭＩＳＦＥＴの構成を示す模式断面図である。このＭＩＳＦＥＴは、電子をキャリアとするｎ型のＭＩＳＦＥＴである。
このＭＩＳＦＥＴは、ソース領域、ゲート絶縁膜、ゲート電極及びドレイン領域がＳｉＣ層表面（第１の面）上に設けられた横型ＭＩＳＦＥＴである。
このＭＩＳＦＥＴは、ＳｉＣ層５１を備えている。ＳｉＣ層５１内に、ｐ型領域５４、ｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８、ｐ型コンタクト領域２０、ｎ＋型のドレイン領域（ｎ型の第２のＳｉＣ領域）５６が設けられる。また、このＭＩＳＦＥＴは、ゲート絶縁膜２８、ゲート電極３０、ソース電極（第１の電極）３４、ドレイン電極（第２の電極）３６、チャネル形成面４０、チャネル形成領域４２を備えている。
ＳｉＣ層５１は、４Ｈ−ＳｉＣ構造である。ＳｉＣ層５１は、第１と第２の面を有する。第２の面は、第１の面に対しＳｉＣ層５１の反対側にある。図１３においては、第１の面とはＳｉＣ層５１の上側の面であり、第２の面とはＳｉＣ層５１の下側の面である。
ＳｉＣ層５１の第１の面は（−１１００）面（ｍ面）に対し０度以上３０度以下傾斜した面である。ＳｉＣ層１１の第２の面は（１−１００）面（ｍ面）に対し０度以上３０度以下傾斜した面である。
チャネル形成面４０は第１の面に含まれる。そして、ゲート絶縁膜２８は、チャネル形成面４０とゲート電極３０との間に設けられる。
チャネル形成面４０のＳｉＣ層５１側のＳｉＣ層５１内には、チャネル形成領域４２が設けられる。チャネル形成領域４２は、ｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８と、ｎ＋型のドレイン領域（ｎ型の第２のＳｉＣ領域）５６との間に設けられる。チャネル形成領域４２は、ｐ型領域５４中に設けられる。ＭＩＳＦＥＴのオン動作時に、チャネル形成領域４２には反転層が形成され、電子がキャリアとして流れる。
チャネル形成領域４２は、＜０００１＞方向又は＜０００−１＞方向に対し６０度以上９０度以下傾斜する方向を有する。チャネル形成領域の方向とは、チャネル形成面内で、トランジスタのソース側のｎ型不純物領域とドレイン側のｎ型不純物領域の距離が最も短くなる点を結んだ線分の方向と定義される
本実施形態のチャネル形成領域４２の方向は、チャネル形成面４０内で、ｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８と、ｎ＋型のドレイン領域（ｎ型の第２のＳｉＣ領域）５６との距離が最も短くなる点を結んだ線分の方向である。図１３では、チャネル形成領域４２の方向は白矢印で示されている。チャネル形成領域４２の方向は、例えば、［１１−２０］方向である。
本実施形態のＭＩＳＦＥＴは、第６の実施形態同様、｛１−１００｝面（ｍ面）に対し０度以上３０度以下傾斜したチャネル形成面４０を有する。そして、チャネル形成領域４２は、＜０００１＞方向（ｃ軸方向）又は＜０００−１＞方向に対し６０度以上９０度以下傾斜する方向を有する。言い換えれば、＜１１−２０＞方向に対し０度以上３０度以下傾斜する方向を有する。
したがって、高いチャネル移動度を備えるＭＩＳＦＥＴを実現することが可能となる。よって、オン抵抗の小さい半導体装置が実現される。
（第９の実施形態）
本実施形態の半導体装置は、｛１１−２０｝面又は｛１−１００｝面に対し０度以上３０度以下傾斜したチャネル形成面を有する４Ｈ−ＳｉＣ構造のＳｉＣ層と、ゲート電極と、チャネル形成面とゲート電極との間に設けられるゲート絶縁膜と、ＳｉＣ層内に設けられるｎ型の第１のＳｉＣ領域と、ＳｉＣ層内に設けられるｎ型の第２のＳｉＣ領域と、チャネル形成面のＳｉＣ層側であって、第１のＳｉＣ領域と第２のＳｉＣ領域の間のＳｉＣ層内に設けられ、＜０００１＞方向又は＜０００−１＞方向に対し６０度以上９０度以下傾斜する方向を有するチャネル形成領域と、を備える。
本実施形態の半導体装置は、ＳｉＣ層が、｛０００１｝面又は｛０００−１｝面に対し０度以上３０度以下傾斜した第１の面と、｛０００−１｝面又は｛０００１｝面に対し０度以上３０度以下傾斜し第１の面に対しＳｉＣ層の反対側の第２の面と、を有し、ＳｉＣ層が第１の面側に、幅の狭い狭窄部と、狭窄部よりも幅の広い幅広部とを有し、狭窄部の側面がチャネル形成面を含む。そして、第１の面側に設けられ、第１のＳｉＣ領域に電気的に接続される第１の電極と、第２の面側に設けられ、第２のＳｉＣ領域に電気的に接続される第２の電極と、を更に備える。
本実施形態の半導体装置は、チャネル形成領域がＳｉＣ層の狭窄部に設けられる、いわゆるフィン構造を備える点で、第３の実施形態と異なる。以下、第３の実施形態と重複する内容については記述を省略する。
図１４は、本実施形態の半導体装置であるＭＩＳＦＥＴの構成を示す模式斜視図である。図１５及び図１６は、本実施形態の半導体装置であるＭＩＳＦＥＴの構成を示す模式断面図である。図１５はチャネル方向に平行な断面図、図１６はチャネル方向に垂直な断面図である。
本実施形態のＭIＳＦＥＴは、ベース領域とソース領域をイオン注入で形成するＤＩＭＯＳＦＥＴである。このＭＩＳＦＥＴは、電子をキャリアとするｎ型のＭＩＳＦＥＴである。
また、このＭＩＳＦＥＴは、ゲート絶縁膜およびゲート電極がＳｉＣ層の狭窄部上に設けられたフィン構造の縦型ＭＩＳＦＥＴである。以下、ＳｉＣ層が｛１１−２０｝面に対し０度以上３０度以下傾斜したチャネル形成面を有する場合を例に説明する。
このＭＩＳＦＥＴは、ｎ型のＳｉＣ基板１０、ＳｉＣ層１１を備えている。
ｎ型のＳｉＣ基板１０は、例えば、不純物濃度１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下の、例えばＮ（窒素）をｎ型不純物として含む４Ｈ−ＳｉＣのＳｉＣ基板である。
ＳｉＣ層１１は、４Ｈ−ＳｉＣ構造である。ＳｉＣ層１１は、第１と第２の面を有する。第２の面は、第１の面に対しＳｉＣ層１１の反対側にある。図１４、図１５、図１６においては、第１の面とはＳｉＣ層１１の上側の面であり、第２の面とはＳｉＣ層１１の下側の面である。
以下、ＳｉＣ層が、｛０００１｝面（Ｓｉ面）に対し０度以上３０度以下傾斜した第１の面と、｛０００−１｝面（Ｃ面）に対し０度以上３０度以下傾斜し第１の面に対しＳｉＣ層の反対側の第２の面と、を有する場合を例に説明する。例えば、ＳｉＣ層１１の第１の面は（０００１）面（Ｓｉ面）に対し０度以上３０度以下傾斜した面である。また、ＳｉＣ層１１の第２の面は（０００−１）面（Ｃ面）に対し０度以上３０度以下傾斜した面である。
ＳｉＣ層１１内に、ｎ-型のドリフト層（ｎ型の第２のＳｉＣ領域）１４、ｐ型のべース領域１６、ｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８、ｐ＋型のベースコンタクト領域２０が設けられる。また、ＭＩＳＦＥＴは、ゲート絶縁膜２８、ゲート電極３０、ソース電極（第１の電極）３４、ドレイン電極（第２の電極）３６、チャネル形成面４０、チャネル形成領域４２を備えている。
ＳｉＣ層１１が第１の面側に、幅の狭い狭窄部７０と、狭窄部よりも幅の広い幅広部７２とを有する。
ＳｉＣ基板１０上には、例えば、ｎ型不純物の不純物濃度５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下のｎ−型のドリフト層（ｎ型の第２のＳｉＣ領域）１４が形成されている。ドリフト層１４は、例えば、ＳｉＣ基板１０上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。ドリフト層１４の膜厚は、例えば、５μｍ以上１００μｍ以下である。
ドリフト層１４には、例えば、ｐ型不純物の不純物濃度１×１０１６ｃｍ−３以上５×１０１７ｃｍ−３以下のｐ型のベース領域１６が形成されている。ベース領域１６の深さは、例えば０．６μｍ程度である。
ベース領域１６の一部表面には、例えばｎ型不純物の不純物濃度１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３ｃｍ−３以下のｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８が形成されている。ソース領域１８の深さは、ベース領域１６の深さよりも浅く、例えば０．３μｍ程度である。ｎ＋型のソース領域１８及びｎ-型のドリフト領域１４は、ベース領域１６を挟んで設けられる。
また、ベース領域１６の一部表面での、ソース領域１８の側方に、例えば、ｐ型不純物の不純物濃度１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下のｐ＋型のベースコンタクト領域２０が形成されている。ベースコンタクト領域２０の深さは、ベース領域１６の深さよりも浅く、例えば０．３μｍ程度である。
チャネル形成面４０は狭窄部７０の側面に含まれる。そして、ゲート絶縁膜２８は、チャネル形成面４０とゲート電極３０との間に設けられる。
チャネル形成面４０のＳｉＣ層１１側のＳｉＣ層１１内には、チャネル形成領域４２が設けられる。チャネル形成領域４２は、ｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８と、ｎ−型のドリフト層（ｎ型の第２のＳｉＣ領域）１４との間に設けられる。チャネル形成領域４２は、ベース領域１６中に設けられる。ＭＩＳＦＥＴのオン動作時に、チャネル形成領域４２には反転層が形成され、電子がキャリアとして流れる。
チャネル形成領域４２は、＜０００１＞方向又は＜０００−１＞方向に対し６０度以上９０度以下傾斜する方向を有する。チャネル形成領域の方向とは、チャネル形成面内で、トランジスタのソース側のｎ型不純物領域とドレイン側のｎ型不純物領域の距離が最も短くなる点を結んだ線分の方向と定義される。
本実施形態のチャネル形成領域４２の方向は、チャネル形成面４０内で、ｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８と、ｎ−型のドリフト層（ｎ型の第２のＳｉＣ領域）１４との距離が最も短くなる点を結んだ線分の方向である。図１４では、チャネル形成領域４２の方向は白矢印で示されている。チャネル形成領域４２の方向は、例えば、［１−１００］方向である。
ＭＩＳＦＥＴは、ＳｉＣ層１１の第１の面側に、ソース領域１８とベースコンタクト領域２０とに電気的に接続される導電性のソース電極（第１の電極）３４を備えている。ソース電極３４は、ベース領域１６に電位を与えるベース電極としても機能する。
また、ＳｉＣ層１１の第２の面側、かつ、ドリフト層１４に対しＳｉＣ基板１０の反対側には、ドリフト層１４及びＳｉＣ基板１０に電気的に接続される導電性のドレイン電極（第２の電極）３６が形成されている。
本実施形態のＭＩＳＦＥＴは、第３の実施形態同様、｛１１−２０｝面（ａ面）に対し０度以上３０度以下傾斜したチャネル形成面４０を有する。そして、チャネル形成領域４２は、＜０００１＞方向（ｃ軸方向）又は＜０００−１＞方向に対し６０度以上９０度以下傾斜する方向を有する。言い換えれば、＜１−１００＞方向に対し０度以上３０度以下傾斜する方向を有する。
したがって、高いチャネル移動度を備えるＭＩＳＦＥＴを実現することが可能となる。よって、オン抵抗の小さい半導体装置が実現される。また、本実施形態のＭＩＳＦＥＴは、フィン構造を備えることにより短チャネル効果が抑制される。したがって、ＭＩＳＦＥＴのゲート長を短くすることが可能となる。よって、微細又は集積度の高い半導体装置が実現される。
なお、ＳｉＣ層が｛１１−２０｝面（ａ面）に対し０度以上３０度以下傾斜したチャネル形成面を有する場合を例に説明したが、ＳｉＣ層が｛１−１００｝面（ｍ面）に対し０度以上３０度以下傾斜したチャネル形成面を有する場合であっても、オン抵抗の小さい半導体装置が実現される。
また、ＳｉＣ層が｛０００１｝面（Ｓｉ面）に対し０度以上３０度以下傾斜した第１の面と、｛０００−１｝面（Ｃ面）に対し０度以上３０度以下傾斜し第１の面に対しＳｉＣ層の反対側の第２の面と、を有する場合を例に説明したが、ＳｉＣ層が｛０００−１｝面（Ｃ面）に対し０度以上３０度以下傾斜した第１の面と、｛０００１｝面（Ｓｉ面）に対し０度以上３０度以下傾斜し第１の面に対しＳｉＣ層の反対側の第２の面と、を有する場合であっても、オン抵抗の小さい半導体装置が実現される。
（第１０の実施形態）
本実施形態の半導体装置は、同一面にソース領域とドレイン領域を備える横型ＭＩＳＦＥＴである点で、第９の実施形態と異なる。以下、第９の実施形態と重複する内容については記述を省略する。
本実施形態の半導体装置は、チャネル形成領域がＳｉＣ層の狭窄部に設けられる、いわゆるフィン構造を備える。
図１７は、本実施形態の半導体装置であるＭＩＳＦＥＴの構成を示す模式斜視図である。図１８及び図１９は、本実施形態の半導体装置であるＭＩＳＦＥＴの構成を示す模式断面図である。図１８はチャネル方向に平行な断面図、図１９はチャネル方向に垂直な断面図である。
本実施形態のＭIＳＦＥＴは、電子をキャリアとするｎ型のＭＩＳＦＥＴである。
また、このＭＩＳＦＥＴは、ゲート絶縁膜およびゲート電極がＳｉＣ層の狭窄部上に設けられたフィン構造の横型ＭＩＳＦＥＴである。以下、ＳｉＣ層が｛１１−２０｝面に対し０度以上３０度以下傾斜したチャネル形成面を有する場合を例に説明する。
このＭＩＳＦＥＴは、ＳｉＣ層５１を備えている。ＳｉＣ層５１は、４Ｈ−ＳｉＣ構造である。ＳｉＣ層５１は、第１と第２の面を有する。第２の面は、第１の面に対しＳｉＣ層５１の反対側にある。図１７、図１８、図１９においては、第１の面とはＳｉＣ層５１の上側の面であり、第２の面とはＳｉＣ層５１の下側の面である。
以下、ＳｉＣ層が｛０００１｝面（Ｓｉ面）に対し０度以上３０度以下傾斜した第１の面と、｛０００−１｝面（Ｃ面）に対し０度以上３０度以下傾斜し第１の面に対しＳｉＣ層の反対側の第２の面と、を有する場合を例に説明する。例えば、ＳｉＣ層１１の第１の面は（０００１）面（Ｓｉ面）に対し０度以上３０度以下傾斜した面である。また、ＳｉＣ層１１の第２の面は（０００−１）面（Ｃ面）に対し０度以上３０度以下傾斜した面である。
ＳｉＣ層５１内に、ｐ型領域５４、ｎ-型のドリフト層（ｎ型の第２のＳｉＣ領域）１４、ｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８、ｐ型コンタクト領域２０、ｎ＋型のドレイン領域５６が設けられる。また、このＭＩＳＦＥＴは、ゲート絶縁膜２８、ゲート電極３０、ソース電極（第１の電極）３４、ドレイン電極（第２の電極）３６、チャネル形成面４０、チャネル形成領域４２を備えている。
ＳｉＣ層５１が第１の面側に、幅の狭い狭窄部７０と、狭窄部よりも幅の広い幅広部７２とを有する。
ＳｉＣ層５１には、例えば、ｐ型不純物の不純物濃度１×１０１６ｃｍ−３以上５×１０１７ｃｍ−３以下のｐ型領域５４が設けられている。
ｐ型領域５４の一部表面には、例えば、ｎ型不純物の不純物濃度５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下のｎ−型のドリフト層１４が形成されている。ドリフト層１４の深さは、例えば、１．０μｍである。
ｐ型領域５４の一部表面には、例えばｎ型不純物の不純物濃度１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３ｃｍ−３以下のｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８及びｎ＋型のドレイン領域５６が形成されている。ソース領域１８及びｎ＋型のドレイン領域５６の深さは、ドリフト層１４の深さよりも浅く、例えば０．３μｍ程度である。ｎ＋型のソース領域１８及びｎ-型のドリフト領域１４は、ｐ型領域５４を間に挟んで設けられる。
また、ｐ型領域５４の一部表面の、ソース領域１８の側方に、例えば、ｐ型不純物の不純物濃度１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下のｐ＋型のｐ型コンタクト領域２０が形成されている。ｐ型コンタクト領域２０の深さは、ドリフト層１４の深さよりも浅く、例えば０．３μｍ程度である。
チャネル形成面４０は狭窄部７０の側面に含まれる。そして、ゲート絶縁膜２８は、チャネル形成面４０とゲート電極３０との間に設けられる。
チャネル形成面４０のＳｉＣ層５１側のＳｉＣ層５１内には、チャネル形成領域４２が設けられる。チャネル形成領域４２は、ｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８と、ｎ−型のドリフト層（ｎ型の第２のＳｉＣ領域）１４との間に設けられる。チャネル形成領域４２は、狭窄部７０のｐ型領域５４中に設けられる。ＭＩＳＦＥＴのオン動作時に、チャネル形成領域４２には反転層が形成され、電子がキャリアとして流れる。
チャネル形成領域４２は、＜０００１＞方向又は＜０００−１＞方向に対し６０度以上９０度以下傾斜する方向を有する。チャネル形成領域の方向とは、チャネル形成面内で、トランジスタのソース側のｎ型不純物領域とドレイン側のｎ型不純物領域の距離が最も短くなる点を結んだ線分の方向と定義される。
本実施形態のチャネル形成領域４２の方向は、チャネル形成面４０内で、ｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８と、ｎ−型のドリフト層（ｎ型の第２のＳｉＣ領域）１４との距離が最も短くなる点を結んだ線分の方向である。図１７では、チャネル形成領域４２の方向は白矢印で示されている。チャネル形成領域４２の方向は、例えば、［１−１００］方向である。
ＭＩＳＦＥＴは、ＳｉＣ層５１の第１の面側に、ソース領域１８とｐ型コンタクト領域２０とに電気的に接続される導電性のソース電極（第１の電極）３４を備えている。ソース電極３４は、ｐ型領域５４に電位を与えるｐ型コンタクト電極としても機能する。
また、ＳｉＣ層５１の第１の面側に、ｎ−型のドリフト層（ｎ型の第２のＳｉＣ領域）１４及びドレイン領域５６に電気的に接続される導電性のドレイン電極（第２の電極）３６が形成されている。
本実施形態のＭＩＳＦＥＴは、第３の実施形態同様、｛１１−２０｝面（ａ面）に対し０度以上３０度以下傾斜したチャネル形成面４０を有する。そして、チャネル形成領域４２は、＜０００１＞方向（ｃ軸方向）又は＜０００−１＞方向に対し６０度以上９０度以下傾斜する方向を有する。言い換えれば、＜１−１００＞方向に対し０度以上３０度以下傾斜する方向を有する。
したがって、高いチャネル移動度を備えるＭＩＳＦＥＴを実現することが可能となる。よって、オン抵抗の小さい半導体装置が実現される。また、本実施形態のＭＩＳＦＥＴは、フィン構造を備えることにより短チャネル効果が抑制される。したがって、ＭＩＳＦＥＴのゲート長を短くすることが可能となる。よって、微細又は集積度の高い半導体装置が実現される。また、ドリフト層１４を備えることで、高耐圧の半導体装置が実現される。
なお、ＳｉＣ層が｛１１−２０｝面（ａ面）に対し０度以上３０度以下傾斜したチャネル形成面を有する場合を例に説明したが、ＳｉＣ層が｛１−１００｝面（ｍ面）に対し０度以上３０度以下傾斜したチャネル形成面を有する場合であっても、オン抵抗の小さい半導体装置が実現される。
また、ＳｉＣ層が｛０００１｝面（Ｓｉ面）に対し０度以上３０度以下傾斜した第１の面と、｛０００−１｝面（Ｃ面）に対し０度以上３０度以下傾斜し第１の面に対しＳｉＣ層の反対側の第２の面と、を有する場合を例に説明したが、ＳｉＣ層が｛０００−１｝面（Ｃ面）に対し０度以上３０度以下傾斜した第１の面と、｛０００１｝面（Ｓｉ面）に対し０度以上３０度以下傾斜し第１の面に対しＳｉＣ層の反対側の第２の面と、を有する場合であっても、オン抵抗の小さい半導体装置が実現される。
（第１１の実施形態）
本実施形態の半導体装置は、同一面にソース領域とドレイン領域を備える横型ＭＩＳＦＥＴである。ドリフト層を備えない点で、第１０の実施形態と異なる。以下、第１０の実施形態と重複する内容については記述を省略する。
図２０は、本実施形態の半導体装置であるＭＩＳＦＥＴの構成を示す模式斜視図である。図２１及び図２２は、本実施形態の半導体装置であるＭＩＳＦＥＴの構成を示す模式断面図である。図２１はチャネル方向に平行な断面図、図２２はチャネル方向に垂直な断面図である。
本実施形態のＭIＳＦＥＴは、電子をキャリアとするｎ型のＭＩＳＦＥＴである。
また、このＭＩＳＦＥＴは、ゲート絶縁膜およびゲート電極がＳｉＣ層の狭窄部上に設けられたフィン構造の横型ＭＩＳＦＥＴである。以下、ＳｉＣ層が｛１１−２０｝面に対し０度以上３０度以下傾斜したチャネル形成面を有する場合を例に説明する。
このＭＩＳＦＥＴは、ＳｉＣ層５１を備えている。ＳｉＣ層５１は、４Ｈ−ＳｉＣ構造である。ＳｉＣ層５１は、第１と第２の面を有する。第２の面は、第１の面に対しＳｉＣ層５１の反対側にある。図２０、図２１、図２２においては、第１の面とはＳｉＣ層５１の上側の面であり、第２の面とはＳｉＣ層５１の下側の面である。
以下、ＳｉＣ層が、｛０００１｝面（Ｓｉ面）に対し０度以上３０度以下傾斜した第１の面と、｛０００−１｝面（Ｃ面）に対し０度以上３０度以下傾斜し第１の面に対しＳｉＣ層の反対側の第２の面と、を有する場合を例に説明する。例えば、ＳｉＣ層１１の第１の面は（０００１）面（Ｓｉ面）に対し０度以上３０度以下傾斜した面である。また、ＳｉＣ層１１の第２の面は（０００−１）面（Ｃ面）に対し０度以上３０度以下傾斜した面である。
ＳｉＣ層５１内に、ｐ型領域５４、ｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８、ｐ型コンタクト領域２０、ｎ＋型のドレイン領域（ｎ型の第２のＳｉＣ領域）５６が設けられる。また、このＭＩＳＦＥＴは、ゲート絶縁膜２８、ゲート電極３０、ソース電極（第１の電極）３４、ドレイン電極（第２の電極）３６、チャネル形成面４０、チャネル形成領域４２を備えている。
ＳｉＣ層５１が第１の面側に、幅の狭い狭窄部７０と、狭窄部７０よりも幅の広い幅広部７２とを有する。
チャネル形成面４０は狭窄部７０の側面に含まれる。そして、ゲート絶縁膜２８は、チャネル形成面４０とゲート電極３０との間に設けられる。
チャネル形成面４０のＳｉＣ層５１側のＳｉＣ層５１内には、チャネル形成領域４２が設けられる。チャネル形成領域４２は、ｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８と、ｎ＋型のドレイン領域（ｎ型の第２のＳｉＣ領域）５６との間に設けられる。チャネル形成領域４２は、狭窄部７０のｐ型領域５４中に設けられる。ＭＩＳＦＥＴのオン動作時に、チャネル形成領域４２には反転層が形成され、電子がキャリアとして流れる。
チャネル形成領域４２は、＜０００１＞方向又は＜０００−１＞方向に対し６０度以上９０度以下傾斜する方向を有する。チャネル形成領域の方向とは、チャネル形成面内で、トランジスタのソース側のｎ型不純物領域とドレイン側のｎ型不純物領域の距離が最も短くなる点を結んだ線分の方向と定義される。
本実施形態のチャネル形成領域４２の方向は、チャネル形成面４０内で、ｎ＋型のソース領域（ｎ型の第１のＳｉＣ領域）１８と、ｎ＋型のドレイン領域（ｎ型の第２のＳｉＣ領域）５６との距離が最も短くなる点を結んだ線分の方向である。図２０では、チャネル形成領域４２の方向は白矢印で示されている。チャネル形成領域４２の方向は、例えば、［１−１００］方向である。
本実施形態のＭＩＳＦＥＴは、第１０の実施形態同様、｛１１−２０｝面（ａ面）に対し０度以上３０度以下傾斜したチャネル形成面４０を有する。そして、チャネル形成領域４２は、＜０００１＞方向（ｃ軸方向）又は＜０００−１＞方向に対し６０度以上９０度以下傾斜する方向を有する。言い換えれば、＜１−１００＞方向に対し０度以上３０度以下傾斜する方向を有する。
したがって、高いチャネル移動度を備えるＭＩＳＦＥＴを実現することが可能となる。よって、オン抵抗の小さい半導体装置が実現される。また、本実施形態のＭＩＳＦＥＴは、フィン構造を備えることにより短チャネル効果が抑制される。したがって、ＭＩＳＦＥＴのゲート長を短くすることが可能となる。よって、微細又は集積度の高い半導体装置が実現される。
なお、ＳｉＣ層が｛１１−２０｝面（ａ面）に対し０度以上３０度以下傾斜したチャネル形成面を有する場合を例に説明したが、ＳｉＣ層が｛１−１００｝面（ｍ面）に対し０度以上３０度以下傾斜したチャネル形成面を有する場合であっても、オン抵抗の小さい半導体装置が実現される。
また、ＳｉＣ層が｛０００１｝面（Ｓｉ面）に対し０度以上３０度以下傾斜した第１の面と、｛０００−１｝面（Ｃ面）に対し０度以上３０度以下傾斜し第１の面に対しＳｉＣ層の反対側の第２の面と、を有する場合を例に説明したが、ＳｉＣ層が｛０００−１｝面（Ｃ面）に対し０度以上３０度以下傾斜した第１の面と、｛０００１｝面（Ｓｉ面）に対し０度以上３０度以下傾斜し第１の面に対しＳｉＣ層の反対側の第２の面と、を有する場合であっても、オン抵抗の小さい半導体装置が実現される。
（第１２の実施形態）
本実施形態の半導体装置は、｛１１−２０｝面又は｛１−１００｝面に対し０度以上３０度以下傾斜したチャネル形成面を有する４Ｈ−ＳｉＣ構造のＳｉＣ層と、ゲート電極と、チャネル形成面とゲート電極との間に設けられるゲート絶縁膜と、ＳｉＣ層内に設けられるｎ型の第１のＳｉＣ領域と、ＳｉＣ層内に設けられるｎ型の第２のＳｉＣ領域と、チャネル形成面のＳｉＣ層側であって、第１のＳｉＣ領域と第２のＳｉＣ領域の間のＳｉＣ層内に設けられ、＜０００１＞方向又は＜０００−１＞方向に対し６０度以上９０度以下傾斜する方向を有するチャネル形成領域と、を備える。
本実施形態の半導体装置は、ＳｉＣ層が｛１−１００｝面に対し０度以上３０度以下傾斜した第１の面と、｛１−１００｝面に対し０度以上３０度以下傾斜し第１の面に対しＳｉＣ層の反対側の第２の面と、を有する。そして、チャネル形成面が第１の面と第２の面との間に設けられ、チャネル形成面が｛１１−２０｝面に対し０度以上３０度以下傾斜し、ゲート絶縁膜及びゲート電極がＳｉＣ層内に設けられ、第１の面側に設けられ、第１のＳｉＣ領域に電気的に接続される第１の電極と、第２の面側に設けられ、第２のＳｉＣ領域に電気的に接続される第２の電極と、更に備える。
本実施形態の半導体装置は、ＳｉＣ層と第２の電極との間に、ｐ型の第３のＳｉＣ領域を更に備える。
図２３は、本実施形態の半導体装置であるＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ ＧａｔｅＢｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）の構成を示す模式断面図である。本実施形態のＩＧＢＴは、ゲート絶縁膜およびゲート電極がトレンチ内に設けられたトレンチゲート構造の縦型ＩＧＢＴである。
本実施形態のＩＧＢＴは、第１の実施形態のＭＩＳＦＥＴのｎ型のＳｉＣ基板にかえてｐ型のＳｉＣ基板を備える点で、第１の実施形態と異なっている。以下、第１の実施形態と重複する内容については記述を省略する。
このＩＧＢＴは、ｐ型のＳｉＣ基板（ｐ型の第３のＳｉＣ領域）１１０、ＳｉＣ層１１を備えている。ＳｉＣ層１１内に、ｎ-型のドリフト層（ｎ型の第２のＳｉＣ領域）１４、ｐ型のべース領域１６、ｎ＋型のエミッタ領域（ｎ型の第１のＳｉＣ領域）８８、ｐ＋型のベースコンタクト領域２０が設けられる。また、ＩＧＢＴは、ゲート絶縁膜２８、ゲート電極３０、層間絶縁膜３２、エミッタ電極（第１の電極）８４、コレクタ電極（第２の電極）８６、チャネル形成面４０、チャネル形成領域４２、トレンチ５０を備えている。
ｐ型のＳｉＣ基板１１０は、例えば、不純物濃度１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下の、例えばＡｌ（アルミニウム）をｐ型不純物として含む４Ｈ−ＳｉＣのＳｉＣ基板である。ｐ型のＳｉＣ基板１１０の表面側は（−１１００）面（ｍ面）に対し０度以上３０度以下傾斜した面である。ｐ型のＳｉＣ基板１１０の裏面側は（１−１００）面（ｍ面）に対し０度以上３０度以下傾斜した面である。
ＳｉＣ層１１は、４Ｈ−ＳｉＣ構造である。ＳｉＣ層１１は、第１と第２の面を有する。第２の面は、第１の面に対しＳｉＣ層１１の反対側にある。図１においては、第１の面とはＳｉＣ層１１の上側の面であり、第２の面とはＳｉＣ層１１の下側の面である。
ＳｉＣ層１１の第１の面は（−１１００）面に対し０度以上３０度以下傾斜した面である。ＳｉＣ層１１の第２の面は（１−１００）面に対し０度以上３０度以下傾斜した面である。
ＳｉＣ基板１１０上には、例えば、ｎ型不純物の不純物濃度５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下のｎ−型のドリフト層（ｎ型の第２のＳｉＣ領域）１４が形成されている。ドリフト層１４は、例えば、ＳｉＣ基板１１０上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。ドリフト層１４の膜厚は、例えば、５μｍ以上１００μｍ以下である。
ドリフト層１４には、例えば、ｐ型不純物の不純物濃度１×１０１６ｃｍ−３以上５×１０１７ｃｍ−３以下のｐ型のベース領域１６が形成されている。ベース領域１６の深さは、例えば０．６μｍ程度である。
ベース領域１６の一部表面には、例えばｎ型不純物の不純物濃度１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３ｃｍ−３以下のｎ＋型のエミッタ領域（ｎ型の第１のＳｉＣ領域）８８が形成されている。エミッタ領域８８の深さは、ベース領域１６の深さよりも浅く、例えば０．３μｍ程度である。ｎ＋型のエミッタ領域８８及びｎ-型のドリフト領域１４は、ベース領域１６を挟んで設けられる。
また、ベース領域１６の一部表面であって、エミッタ領域８８の側方に、例えば、ｐ型不純物の不純物濃度１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下のｐ＋型のベースコンタクト領域２０が形成されている。ベースコンタクト領域２０の深さは、ベース領域１６の深さよりも浅く、例えば０．３μｍ程度である。
ＳｉＣ層１１の表面からＳｉＣ基板１１０に向かう方向にトレンチ５０が設けられる。トレンチ５０の内壁面は、｛１１−２０｝面、すなわちa面に対し０度以上３０度以下傾斜した面となっている。
トレンチ５０の内壁面が、チャネル形成面４０である。チャネル形成面４０は、第１の面と第２の面との間に設けられる。
ゲート絶縁膜２８及びゲート電極３０の一部は、トレンチ５０内に設けられる。言い換えれば、ゲート絶縁膜２８及びゲート電極３０の一部は、ＳｉＣ層１１内に設けられる。
ゲート絶縁膜２８は、チャネル形成面４０とゲート電極３０との間に設けられる。ゲート絶縁膜２８は、例えば、酸化シリコン膜、酸窒化シリコン膜を含む膜である。ゲート絶縁膜２８には、ｈｉｇｈ−ｋ絶縁膜を適用することも可能である。
ｈｉｇｈ−ｋ絶縁膜としては、例えば、金属酸化膜、金属酸窒化膜、金属シリケート膜、窒素添加金属シリケート膜等を適用することが可能である。具体的には、例えば、酸化アルミニウム膜、酸化ハフニウム膜、酸窒化アルミニウム膜、酸窒化ハフニウム膜、アルミノシリケート膜、ハフニウムシリケート膜、ジルコニウムシリケート膜、窒素添加アルミノシリケート膜、窒素添加ハフニウムシリケート膜、窒素添加ジルコニウムシリケート膜等と適用することが可能である。
ゲート絶縁膜２８のリーク電流を抑制する観点からは、ｈｉｇｈ−ｋ絶縁膜と比較して、バンドギャップの大きい酸化シリコン膜や窒化シリコン膜を適用することが望ましい。
ゲート絶縁膜２８とＳｉＣ層１１との界面の界面準位を低減する観点から、例えば、ゲート絶縁膜２８とＳｉＣ層１１との界面に窒化物層を設けても構わない。
チャネル形成面４０のＳｉＣ層１１側のＳｉＣ層１１内には、チャネル形成領域４２が設けられる。チャネル形成領域４２は、ｎ＋型のエミッタ領域（ｎ型の第１のＳｉＣ領域）８８と、ｎ−型のドリフト層（ｎ型の第２のＳｉＣ領域）１４との間に設けられる。チャネル形成領域４２は、ベース領域１６中に設けられる。ＩＧＢＴのオン動作時に、チャネル形成領域４２には反転層が形成され、電子がキャリアとして流れる。
チャネル形成領域４２は、＜０００１＞方向又は＜０００−１＞方向に対し６０度以上９０度以下傾斜する方向を有する。チャネル形成領域の方向とは、チャネル形成面内で、トランジスタのソース側のｎ型不純物領域とドレイン側のｎ型不純物領域の距離が最も短くなる点を結んだ線分の方向と定義される。
本実施形態のチャネル形成領域４２の方向は、チャネル形成面４０内で、ｎ＋型のエミッタ領域（ｎ型の第１のＳｉＣ領域）８８と、ｎ−型のドリフト層（ｎ型の第２のＳｉＣ領域）１４との距離が最も短くなる点を結んだ線分の方向である。図２３では、チャネル形成領域４２の方向は白矢印で示されている。チャネル形成領域４２の方向は、例えば、［１−１００］方向である。
ゲート電極３０には、例えば、ドーピングされたポリシリコン等が適用可能である。ゲート電極３０に、金属や金属シリサイドを適用することも可能である。ゲート電極３０上には、例えば、シリコン酸化膜で形成される層間絶縁膜３２が形成されている。
ＩＧＢＴは、ＳｉＣ層１１の第１の面側に、エミッタ領域８８とベースコンタクト領域２０とに電気的に接続される導電性のエミッタ電極（第１の電極）８４を備えている。エミッタ電極８４は、ベース領域１６に電位を与えるベース電極としても機能する。
エミッタ電極８４は、例えば、金属である。例えば、ニッケル（Ｎｉ）層とアルミニウム層の積層で構成される。ＳｉＣとニッケル層が反応してニッケルシリサイドを形成していても構わない。また、ニッケル層とアルミニウム層とは反応により合金を形成していても構わない。
また、ＳｉＣ層１１の第２の面側、かつ、ドリフト層１４に対しＳｉＣ基板１１０の反対側には、ドリフト層１４及びＳｉＣ基板１１０に電気的に接続される導電性のコレクタ電極（第２の電極）８６が形成されている。
コレクタ電極８６は、例えば、金属である。例えば、ニッケル（Ｎｉ）層とアルミニウム層の積層で構成される。ＳｉＣとニッケル層が反応してニッケルシリサイドを形成していても構わない。また、ニッケル層とアルミニウム層とは反応により合金を形成していても構わない。
なお、本実施形態において、ｎ型不純物は、例えば、Ｎ（窒素）やＰ（リン）が好ましいが、Ａｓ（ヒ素）あるいはＳｂ（アンチモン）等を適用することも可能である。また、ｐ型不純物は、例えば、Ａｌ（アルミニウム）が好ましいが、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）等を適用することも可能である。
本実施形態のＩＧＢＴは、｛１１−２０｝面（ａ面）に対し０度以上３０度以下傾斜したチャネル形成面４０を有する。そして、チャネル形成領域４２は、＜０００１＞方向（ｃ軸方向）又は＜０００−１＞方向に対し６０度以上９０度以下傾斜する方向を有する。言い換えれば、＜１−１００＞方向に対し０度以上３０度以下傾斜する方向を有する。
したがって、高いチャネル移動度を備えるＩＧＢＴを実現することが可能となる。よって、オン抵抗の小さい半導体装置が実現される。更に、本実施形態のＩＧＢＴはトレンチゲート構造のＩＧＢＴであるため、微細又は集積度の高い半導体装置が実現される。
なお、チャネル移動度を向上させる観点から、チャネル形成面４０が｛１−１００｝面（ｍ面）に対し０度以上１５度以下傾斜し、チャネル形成領域４２は、＜０００１＞方向（ｃ軸方向）又は＜０００−１＞方向に対し７５度以上９０度以下傾斜する方向を有することが望ましい。さらに、チャネル移動度を向上させる観点から、チャネル形成面４０が｛１−１００｝面（ｍ面）に対し０度以上５度以下傾斜し、チャネル形成領域４２は、＜０００１＞方向（ｃ軸方向）又は＜０００−１＞方向に対し８５度以上９０度以下傾斜する方向を有することが望ましい。
（第１３の実施形態）
本実施形態の半導体装置は、ＳｉＣ層が｛１１−２０｝面に対し０度以上３０度以下傾斜した第１の面と、｛１１−２０｝面に対し０度以上３０度以下傾斜し第１の面に対しＳｉＣ層の反対側の第２の面と、を有する。そして、チャネル形成面が第１の面と第２の面との間に設けられ、チャネル形成面が｛１−１００｝面に対し０度以上３０度以下傾斜し、ゲート絶縁膜及びゲート電極がＳｉＣ層内に設けられ、第１の面側に設けられ、第１のＳｉＣ領域に電気的に接続される第１の電極と、第２の面側に設けられ、第２のＳｉＣ領域に電気的に接続される第２の電極と、を備える。
本実施形態の半導体装置は、第１の面、第２の面、チャネル形成面及びチャネル形成領域の方向が第１２の実施形態と異なる。以下、第１２の実施形態と重複する内容については記述を省略する。
図２４は、本実施形態の半導体装置であるＩＧＢＴの構成を示す模式断面図である。本実施形態のＩＧＢＴは、ゲート絶縁膜およびゲート電極がトレンチ内に設けられたトレンチゲート構造の縦型ＩＧＢＴである。
本実施形態のＩＧＢＴは、｛１−１００｝面（ｍ面）に対し０度以上３０度以下傾斜したチャネル形成面４０を有する。そして、チャネル形成領域４２は、＜０００１＞方向（ｃ軸方向）又は＜０００−１＞方向に対し６０度以上９０度以下傾斜する方向を有する。言い換えれば、＜１１−２０＞方向に対し０度以上３０度以下傾斜する方向を有する。
したがって、高いチャネル移動度を備えるＩＧＢＴを実現することが可能となる。よって、オン抵抗の小さい半導体装置が実現される。更に、本実施形態のＩＧＢＴはトレンチゲート構造のＩＧＢＴであるため、微細又は集積度の高い半導体装置が実現される。
なお、チャネル移動度を向上させる観点から、チャネル形成面４０が｛１１−２０｝面（ａ面）に対し０度以上１５度以下傾斜し、チャネル形成領域４２は、＜０００１＞方向（ｃ軸方向）又は＜０００−１＞方向に対し７５度以上９０度以下傾斜する方向を有することが望ましい。さらに、チャネル移動度を向上させる観点から、チャネル形成面４０が｛１１−２０｝面（ａ面）に対し０度以上５度以下傾斜し、チャネル形成領域４２は、＜０００１＞方向（ｃ軸方向）又は＜０００−１＞方向に対し８５度以上９０度以下傾斜する方向を有することが望ましい。
以上、実施形態ではトレンチゲート構造のＩＧＢＴについて説明したが、トレンチ構造を備えない縦型ＩＧＢＴ又は横型ＩＧＢＴに本発明を適用することも可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１ ＳｉＣ層
１４ ドリフト領域（第２のＳｉＣ領域）
１６ ベース領域
１８ ソース領域（第１のＳｉＣ領域）
２８ ゲート絶縁膜
３０ ゲート電極
３４ ソース電極（第１の電極）
３６ ドレイン電極（第２の電極）
４０ チャネル形成面
４２ チャネル形成領域
５１ ＳｉＣ層
５６ ドレイン領域（第２のＳｉＣ領域）
７０ 狭窄部
７２ 幅広部
８４ エミッタ電極（第１の電極）
８６ コレクタ電極（第２の電極）
８８ エミッタ領域（第１のＳｉＣ領域）
１１０ ｐ型のＳｉＣ基板（第３のＳｉＣ領域）
実施形態の半導体装置は、チャネル形成面を有する４Ｈ−ＳｉＣ構造のＳｉＣ層と、ゲート電極と、前記チャネル形成面と前記ゲート電極との間に設けられるゲート絶縁膜と、前記ＳｉＣ層内に設けられるｎ型の第１のＳｉＣ領域と、前記ＳｉＣ層内に設けられるｎ型の第２のＳｉＣ領域と、前記チャネル形成面の前記ＳｉＣ層側であって、前記第１のＳｉＣ領域と前記第２のＳｉＣ領域の間の前記ＳｉＣ層内に設けられ、＜０００１＞方向又は＜０００−１＞方向に対し６０度以上９０度以下傾斜する方向を有するチャネル形成領域と、を備え、前記ＳｉＣ層が｛１−１００｝面に対し０度以上３０度以下傾斜した第１の面と、｛１−１００｝面に対し０度以上３０度以下傾斜し前記第１の面に対し前記ＳｉＣ層の反対側の第２の面と、を有し、前記チャネル形成面が前記第１の面と前記第２の面との間に設けられ、前記チャネル形成面が｛１１−２０｝面に対し０度以上３０度以下傾斜し、前記ゲート絶縁膜及び前記ゲート電極が前記ＳｉＣ層内に設けられ、前記第１の面側に設けられ、前記第１のＳｉＣ領域に電気的に接続される第１の電極と、前記第２の面側に設けられ、前記第２のＳｉＣ領域に電気的に接続される第２の電極と、を更に備える。

Claims (12)

  1. ｛１１−２０｝面又は｛１−１００｝面に対し０度以上３０度以下傾斜したチャネル形成面を有する４Ｈ−ＳｉＣ構造のＳｉＣ層と、
    ゲート電極と、
    前記チャネル形成面と前記ゲート電極との間に設けられるゲート絶縁膜と、
    前記ＳｉＣ層内に設けられるｎ型の第１のＳｉＣ領域と、
    前記ＳｉＣ層内に設けられるｎ型の第２のＳｉＣ領域と、
    前記チャネル形成面の前記ＳｉＣ層側であって、前記第１のＳｉＣ領域と前記第２のＳｉＣ領域の間の前記ＳｉＣ層内に設けられ、＜０００１＞方向又は＜０００−１＞方向に対し６０度以上９０度以下傾斜する方向を有するチャネル形成領域と、
    を備える半導体装置。
  2. 前記チャネル形成領域はｐ型である請求項１記載の半導体装置。
  3. 前記ゲート絶縁膜が酸化シリコン膜又は酸窒化シリコン膜を含む請求項１又は請求項２記載の半導体装置。
  4. 前記ＳｉＣ層が｛１−１００｝面に対し０度以上３０度以下傾斜した第１の面と、｛１−１００｝面に対し０度以上３０度以下傾斜し前記第１の面に対し前記ＳｉＣ層の反対側の第２の面と、を有し、
    前記チャネル形成面が前記第１の面と前記第２の面との間に設けられ、
    前記チャネル形成面が｛１１−２０｝面に対し０度以上３０度以下傾斜し、
    前記ゲート絶縁膜及び前記ゲート電極が前記ＳｉＣ層内に設けられ、
    前記第１の面側に設けられ、前記第１のＳｉＣ領域に電気的に接続される第１の電極と、
    前記第２の面側に設けられ、前記第２のＳｉＣ領域に電気的に接続される第２の電極と、
    を更に備える請求項１乃至請求項３いずれか一項記載の半導体装置。
  5. 前記ＳｉＣ層が｛１１−２０｝面に対し０度以上３０度以下傾斜した第１の面と、｛１１−２０｝面に対し０度以上３０度以下傾斜し前記第１の面に対し前記ＳｉＣ層の反対側の第２の面と、を有し、
    前記チャネル形成面が前記第１の面と前記第２の面との間に設けられ、
    前記チャネル形成面が｛１−１００｝面に対し０度以上３０度以下傾斜し、
    前記ゲート絶縁膜及び前記ゲート電極が前記ＳｉＣ層内に設けられ、
    前記第１の面側に設けられ、前記第１のＳｉＣ領域に電気的に接続される第１の電極と、
    前記第２の面側に設けられ、前記第２のＳｉＣ領域に電気的に接続される第２の電極と、
    を更に備える請求項１乃至請求項３いずれか一項の半導体装置。
  6. 前記ＳｉＣ層が｛１１−２０｝面に対し０度以上３０度以下傾斜した第１の面と、｛１１−２０｝面に対し０度以上３０度以下傾斜し前記第１の面に対し前記ＳｉＣ層の反対側の第２の面と、を有し、
    前記チャネル形成面が前記第１の面に含まれ、
    前記第１の面側に設けられ、前記第１のＳｉＣ領域に電気的に接続される第１の電極と、
    前記第２の面側に設けられ、前記第２のＳｉＣ領域に電気的に接続される第２の電極と、
    を更に備える請求項１乃至請求項３いずれか一項記載の半導体装置。
  7. 前記ＳｉＣ層が｛１−１００｝面に対し０度以上３０度以下傾斜した第１の面と、｛１−１００｝面に対し０度以上３０度以下傾斜し前記第１の面に対し前記ＳｉＣ層の反対側の第２の面と、を有し、
    前記チャネル形成面が前記第１の面に含まれ、
    前記第１の面側に設けられ、前記第１のＳｉＣ領域に電気的に接続される第１の電極と、
    前記第２の面側に設けられ、前記第２のＳｉＣ領域に電気的に接続される第２の電極と、
    を更に備える請求項１乃至請求項３いずれか一項記載の半導体装置。
  8. 前記ＳｉＣ層が｛１１−２０｝面に対し０度以上３０度以下傾斜した第１の面と、｛１１−２０｝面に対し０度以上３０度以下傾斜し前記第１の面に対し前記ＳｉＣ層の反対側の第２の面と、を有し、
    前記チャネル形成面が前記第１の面に含まれ、
    前記第１の面側に設けられ、前記第１のＳｉＣ領域に電気的に接続される第１の電極と、
    前記第１の面側に設けられ、前記第２のＳｉＣ領域に電気的に接続される第２の電極と、
    を更に備える請求項１乃至請求項３いずれか一項記載の半導体装置。
  9. 前記ＳｉＣ層が｛１−１００｝面に対し０度以上３０度以下傾斜した第１の面と、｛１−１００｝面に対し０度以上３０度以下傾斜し前記第１の面に対し前記ＳｉＣ層の反対側の第２の面と、を有し、
    前記チャネル形成面が前記第１の面に含まれ、
    前記第１の面側に設けられ、前記第１のＳｉＣ領域に電気的に接続される第１の電極と、
    前記第１の面側に設けられ、前記第２のＳｉＣ領域に電気的に接続される第２の電極と、
    を更に備える請求項１乃至請求項３いずれか一項記載の半導体装置。
  10. 前記ＳｉＣ層が、｛０００１｝面又は｛０００−１｝面に対し０度以上３０度以下傾斜した第１の面と、｛０００−１｝面又は｛０００１｝面に対し０度以上３０度以下傾斜し前記第１の面に対し前記ＳｉＣ層の反対側の第２の面と、を有し、
    前記ＳｉＣ層が前記第１の面側に、幅の狭い狭窄部と、前記狭窄部よりも幅の広い幅広部とを有し、
    前記狭窄部の側面が前記チャネル形成面を含み、
    前記第１の面側に設けられ、前記第１のＳｉＣ領域に電気的に接続される第１の電極と、
    前記第２の面側に設けられ、前記第２のＳｉＣ領域に電気的に接続される第２の電極と、
    を更に備える請求項１乃至請求項３いずれか一項記載の半導体装置。
  11. 前記ＳｉＣ層が、｛０００１｝面又は｛０００−１｝面に対し０度以上３０度以下傾斜した第１の面と、｛０００−１｝面又は｛０００１｝面に対し０度以上３０度以下傾斜し前記第１の面に対し前記ＳｉＣ層の反対側の第２の面と、を有し、
    前記ＳｉＣ層が前記第１の面側に、幅の狭い狭窄部と、前記狭窄部よりも幅の広い幅広部とを有し、
    前記狭窄部の側面が前記チャネル形成面を含み、
    前記第１の面側に設けられ、前記第１のＳｉＣ領域に電気的に接続される第１の電極と、
    前記第１の面側に設けられ、前記第２のＳｉＣ領域に電気的に接続される第２の電極と、
    を更に備える請求項１乃至請求項３いずれか一項記載の半導体装置。
  12. 前記ＳｉＣ層と前記第２の電極との間に、ｐ型の第３のＳｉＣ領域を更に備える請求項４、請求項５、請求項６、請求項７、又は、請求項１０いずれか一項記載の半導体装置。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019012780A (ja) * 2017-06-30 2019-01-24 株式会社日立製作所 炭化ケイ素半導体装置およびその製造方法
WO2019187509A1 (ja) * 2018-03-28 2019-10-03 三菱電機株式会社 半導体装置
JP2020109792A (ja) * 2019-01-04 2020-07-16 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2020109793A (ja) * 2019-01-04 2020-07-16 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2020155486A (ja) * 2019-03-18 2020-09-24 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10403711B2 (en) * 2016-02-24 2019-09-03 General Electric Company Designing and fabricating semiconductor devices with specific terrestrial cosmic ray (TCR) ratings
JP6928336B2 (ja) * 2016-12-28 2021-09-01 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005340685A (ja) * 2004-05-31 2005-12-08 Fuji Electric Holdings Co Ltd 炭化珪素半導体素子
JP2013077761A (ja) * 2011-09-30 2013-04-25 Toshiba Corp 炭化珪素半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5736753A (en) * 1994-09-12 1998-04-07 Hitachi, Ltd. Semiconductor device for improved power conversion having a hexagonal-system single-crystal silicon carbide
JP4185215B2 (ja) 1999-05-07 2008-11-26 弘之 松波 ＳｉＣウエハ、ＳｉＣ半導体デバイス、および、ＳｉＣウエハの製造方法
JP5721351B2 (ja) * 2009-07-21 2015-05-20 ローム株式会社 半導体装置
CN102549715A (zh) 2009-09-24 2012-07-04 住友电气工业株式会社 碳化硅晶锭、碳化硅衬底及其制造方法、坩锅以及半导体衬底
JP5761533B2 (ja) 2010-08-27 2015-08-12 国立大学法人 奈良先端科学技術大学院大学 ＳｉＣ半導体素子
JP5995347B2 (ja) * 2012-03-16 2016-09-21 国立研究開発法人産業技術総合研究所 ＳｉＣ半導体装置及びその製造方法
JP6099981B2 (ja) 2013-01-09 2017-03-22 株式会社東芝 半導体装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005340685A (ja) * 2004-05-31 2005-12-08 Fuji Electric Holdings Co Ltd 炭化珪素半導体素子
JP2013077761A (ja) * 2011-09-30 2013-04-25 Toshiba Corp 炭化珪素半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JPN6016008729; Ｈ．Ｙａｎｏ ｅｔ ａｌ: 'Ｈｉｇｈ Ｃｈａｎｎｅｌ Ｍｏ ｂｉｌｉｔｙ ｉｎ Ｉｎｖｅｒｓｉｏｎ Ｌａｙｅｒｓ ｏｆ ４Ｈ-' ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔ ｖｏｌ．２０，ｎｏ．１２, 1999, ｐｐ． ６１１-６３３, ＩＥＥＥ *

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019012780A (ja) * 2017-06-30 2019-01-24 株式会社日立製作所 炭化ケイ素半導体装置およびその製造方法
WO2019187509A1 (ja) * 2018-03-28 2019-10-03 三菱電機株式会社 半導体装置
JPWO2019187509A1 (ja) * 2018-03-28 2020-12-03 三菱電機株式会社 半導体装置
US11373998B2 (en) 2018-03-28 2022-06-28 Mitsubishi Electric Corporation Semiconductor device with differences in crystallinity between components
JP2020109792A (ja) * 2019-01-04 2020-07-16 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP2020109793A (ja) * 2019-01-04 2020-07-16 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US11276774B2 (en) 2019-01-04 2022-03-15 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, driving device, vehicle, and elevator
US11276758B2 (en) 2019-01-04 2022-03-15 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, driving device, vehicle, and elevator having a reduced on-resistance with a silicon carbide layer
JP2020155486A (ja) * 2019-03-18 2020-09-24 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
US10998400B2 (en) 2019-03-18 2021-05-04 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, driving device, vehicle, and elevator
JP6992021B2 (ja) 2019-03-18 2022-01-13 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機

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