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JP2016152261A - 半導体装置 - Google Patents

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JP2016152261A JP2015027648A JP2015027648A JP2016152261A JP 2016152261 A JP2016152261 A JP 2016152261A JP 2015027648 A JP2015027648 A JP 2015027648A JP 2015027648 A JP2015027648 A JP 2015027648A JP 2016152261 A JP2016152261 A JP 2016152261A
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峰司 大川
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Abstract

【課題】飽和圧を大きくすることなく、耐圧を向上させることができる半導体装置を提供する。【解決手段】半導体装置１０は、第１主電源４６と、第２主電源２６と、第１主電源４６と電気的に接触する第１導電型の第１半導体領域４０（エミッタ領域）と、第２主電源２６と電気的に接触する第１導電型の第２半導体領域２０と、第１半導体領域４０と第２半導体領域２０（コレクタ領域）の間に配置されており、第１半導体領域４０と第２半導体領域２０を分離する第２導電型の第３半導体領域３０（ベース領域）と、第３半導体領域３０内に配置されており、第２半導体領域２０と第３半導体領域３０との間に逆バイアス電圧が印加されたときに第３半導体領域３０に伸びる空乏層の広がりを抑制する空乏層抑制領域５０ａ〜５０ｅと、を有している。【選択図】図１

Description

本明細書で開示する技術は、半導体装置に関する。
半導体領域を介して第１主電極と第２主電極を設け、第１主電極と第２主電極との間に電流が流れる状態と、第１主電極と第２主電極との間に電流が流れない状態とに切換えられる半導体装置が知られている。例えば、特許文献１のバイポーラトランジスタでは、コレクタ領域と、コレクタ領域上に形成されたベース領域と、ベース領域上に形成されたエミッタ領域を備えている。エミッタ領域は、ベース領域によってコレクタ領域から分離されている。この半導体装置では、ベース領域に供給するベース電流を制御することで、エミッタ領域とコレクタ領域との間に電流が流れる状態と、エミッタ領域とコレクタ領域との間に電流が流れない状態とに切換える。
このバイポーラトランジスタでは、ベース領域は、深さ方向の寸法が大きい第１部分と、深さ方向の寸法が小さい第２部分を有している。第１部分では、エミッタ領域とコレクタ領域との距離が大きくなり、第２部分では、エミッタ領域とコレクタ領域との距離が小さくなる。このバイポーラトランジスタでは、ベース領域の第２部分によって高電流増幅率を確保し、ベース領域の第１部分によって高コレクタ耐圧を確保している。
特開昭６４−６４２５７号公報
特許文献１の技術では、半導体装置の耐圧を高めるために、ベース領域に深さ方向の寸法が大きい第１部分を形成している。しかしながら、深さ方向の寸法が大きい第１部分を形成したことで、ベース−エミッタ間の飽和電圧が大きくなる。
本明細書では、飽和電圧を大きくすることなく、耐圧を向上させることができる半導体装置を開示する。
本明細書で開示する半導体装置は、第１主電源と、第２主電源と、第１主電源と電気的に接触する第１導電型の第１半導体領域と、第２主電源と電気的に接触する第１導電型の第２半導体領域と、第１半導体領域と第２半導体領域の間に配置されており、第１半導体領域と第２半導体領域を分離する第２導電型の第３半導体領域と、第３半導体領域内に配置されており、第２半導体領域と第３半導体領域との間に逆バイアス電圧が印加されたときに第３半導体領域に伸びる空乏層の広がりを抑制する空乏層抑制領域と、を有しており、第３半導体領域と第１半導体領域との境界面である第１境界面と、第３半導体領域と第２半導体領域との境界面である第２境界面との距離が最も短くなる最短領域において、第１境界面から第２境界面を、第１境界面と第２境界面とを最短距離で結ぶ方向に見たときに、第１境界面から第２境界面に至るまで空乏層抑制領域が現れない領域が存在する。
上記の半導体装置では、空乏層抑制領域は、第３半導体領域内に配置されている。半導体装置がオフして第２半導体領域と第３半導体領域との間に逆バイアス電圧が印加されると、第３半導体領域側に空乏層が伸びる。半導体装置の耐圧は、第３半導体領域に伸びる空乏層と第１境界面との距離で規定される。即ち、第１境界面と第２境界面との距離が最も短くなる領域が、最も耐圧が弱い領域である。第３半導体領域内に配置されている空乏層抑制領域により、第３半導体領域内で、第３半導体領域側に空乏層が伸びることが抑制することができる。これにより、第１境界面と第２境界面の距離が最も短くなる領域の空乏層の伸びを抑制することができる。この結果、半導体装置の耐圧を向上することができる。また、第１境界面と第２境界面において、第１境界面から第２境界面を、第１境界面と第２境界面とを最短距離で結ぶ方向に見たときに、第１境界面から第２境界面に至るまで空乏層抑制領域が現れない領域が存在する。即ち、第１境界面と第２境界面の距離が最も短くなる領域の少なくとも一部は、空乏層抑制領域によって遮断されていない。このため、キャリアが通過することのできる第１境界面から第２境界面の間の最短距離は変わらない。このため、空乏層抑制領域の有無で飽和電圧が変化することが抑制される。
本明細書は、飽和電圧を大きくすることなく、耐圧を向上する半導体装置を開示する。
第１実施例の半導体装置の断面図。 図１の破線IIの拡大図。 第２実施例の半導体装置の断面図。 第３実施例の半導体装置の断面図。
（第１実施例）
図１、２を用いて、第１実施例の半導体装置を説明する。図１に示すように、本実施例の半導体装置１０は、主にＳｉからなる半導体基板１１を有している。半導体基板１１は、裏面層１２と、裏面層１２の上面側に形成されている埋込絶縁膜１４と、埋込絶縁膜１４の上面側に形成されている半導体層１６と、を有している。また、半導体層１６の上面には、電極２６、３６、４６と、金属配線等（図示しない）が設けられている。本実施例の半導体装置１０は、横型のｎｐｎトランジスタである。
半導体層１６内には、ｎ型のエミッタ領域４０、ｎ型のコレクタ領域２０、ｐ型のベース領域３０、複数のｐ型の空乏層抑制領域５０ａ−５０ｅ、及び、ｎ型領域１８が設けられている。エミッタ領域４０、コレクタ領域２０、ベース領域３０、ｎ型領域１８は半導体層１６の上面の一部に露出している。ベース領域３０は、コレクタ領域２０とエミッタ領域４０の間に配置されている。換言すると、エミッタ領域４０は、ベース領域３０によってコレクタ領域２０から分離されている。複数の空乏層抑制領域５０ａ−５０ｅは、ベース領域３０内に位置しており、エミッタ領域４０の下方側に配置されている。なお、複数の空乏層抑制領域５０ａ−５０ｅは、同じ構造を有している。以下では、複数の空乏層抑制領域５０ａ−５０ｅを区別なく表す場合に「空乏層抑制領域５０」と表記する。
ｎ型領域１８のｎ型不純物濃度は、コレクタ領域２０の低濃度領域２４のｎ型不純物濃度よりも低い。ここで、「不純物濃度」の語は、当該領域における平均不純物濃度のことを意味する。以下、本明細書において「不純物濃度」という場合にも同様である。ｎ型領域１８は、埋込絶縁膜１４とコレクタ領域２０とベース領域３０と素子分離トレンチ６０に接している。ｎ型領域１８は、コレクタ領域２０とベース領域３０を分離している。
半導体層１６には、半導体装置１０を他の領域（図示省略）から分離するための素子分離トレンチ６０が形成されている。素子分離トレンチ６０は、半導体層１６の上面から下方に伸び、埋込絶縁膜１４の上面に達している。素子分離トレンチ６０には、素子分離トレンチ６０の内壁を被覆する分離絶縁層６２が形成されている。
エミッタ領域４０は、ｎ型領域１８よりもｎ型不純物濃度が高い。エミッタ領域４０は、半導体層１６の上面に露出する範囲に島状に形成されている。エミッタ領域４０の側面及び下面は、ベース領域３０に接触している。エミッタ領域４０の上面には、エミッタ電極４６が接続されている。
コレクタ領域２０は、ｎ型不純物濃度が高い高濃度領域２２と、高濃度領域２２に比べてｎ型不純物濃度が低い低濃度領域２４とを有している。コレクタ領域２０は、半導体層１６の上面に露出する範囲に島状に形成されている。コレクタ領域２０は、エミッタ領域４０から間隔を空けて形成されている。本実施例では、コレクタ領域２０とエミッタ領域４０との間にベース領域３０とｎ型領域１８が配置されているため、コレクタ領域２０とエミッタ領域４０の間の距離が長く確保されている。コレクタ領域２０の上面には、コレクタ電極２６が接続されている。
ベース領域３０は、ｐ型不純物濃度が高い高濃度領域３２と、高濃度領域３２に比べてｐ型不純物濃度が低い低濃度領域３４とを有している。高濃度領域３２の側面及び下面は、低濃度領域３４に接触している。ベース領域３０は、半導体層１６の上面に露出する範囲に島状に形成されている。ベース領域３０は、エミッタ領域４０とｎ型領域１８を分離している。ベース領域３０は、エミッタ領域４０とコレクタ領域２０を分離している。ベース領域３０の上面には、ベース電極３６が接続されている。ベース領域３０の下面は、半導体層１６の上面と略平行である。
空乏層抑制領域５０は、ｐ型の半導体領域で構成されている。空乏層抑制領域５０のｐ型不純物濃度は、低濃度領域３４のｐ型不純物濃度よりも高い。なお、空乏層抑制領域５０は、絶縁領域で構成されていてもよい。空乏層抑制領域５０は、ベース領域３０内に位置しており、エミッタ領域４０の下方側に配置されている。空乏層抑制領域５０は、半導体層１６の上面と略平行に等間隔に配置されている。空乏層抑制領域５０は、ベース領域３０とｎ型領域１８の境界面である境界面５２の近傍でベース領域３０内に配置されている。図２に示すように、空乏層抑制領域５０ｃは、ベース領域３０とエミッタ領域４０との境界面である境界面５１と、ベース領域３０とｎ型領域１８の境界面である境界面５２との距離が最も短くなる領域５６内に配置されている。空乏層抑制領域５０ｃのエミッタ領域４０と対向する面５４ｃの面積は、エミッタ領域４０の空乏層抑制領域５０ｃと対向する面５３の面積よりも小さい。ここで、面積とは、Ｘ方向の幅とＹ方向の幅を乗算したものを示している。
次に、本実施例の半導体装置１０の動作を説明する。エミッタ電極４６とコレクタ電極２６の間に、コレクタ電極２６がプラスとなる電圧（即ち、半導体装置１０に対する順電圧）を印加し、ベース電極３６がエミッタ電極４６に対してプラスとなる所定のオン電圧を印加すると、半導体装置１０がオンする。すると、電子が、エミッタ領域４０からコレクタ領域２０に向かって、ベース領域３０内とｎ型領域１８内を移動する。これにより、コレクタ電極２６からエミッタ電極４６に電流が流れる。
半導体装置１０がＯＮしているとき、電子は、境界面５１と境界面５２が最短距離Ｌ１となる領域５６を通過しやすい。電子は、境界面５１と境界面５２が最短距離Ｌ１となる領域５６に配置されている空乏層抑制領域５０ｃのエミッタ領域４０と対向する面５４ｃの面積は、エミッタ領域４０の空乏層抑制領域５０ｃと対向する面５３の面積よりも小さい。このため、境界面５１と境界面５２が最短距離Ｌ１となる領域５６の一部は、空乏層抑制領域５０ｃによって遮断されていない。これにより、電子が通過するベース領域３０内の最短距離は、空乏層抑制領域５０ｃが無い場合と同様である。この結果、空乏層抑制領域５０ｃの有無で、飽和電圧が変化することが抑制される。
半導体装置１０がオンしている間に、ベース電極３６に印加する電圧をエミッタ電極４６に対してゼロにすると、半導体装置１０がオフする。この場合、コレクタ領域２０とベース領域３０は逆バイアス状態になる。このとき、コレクタ−ベース間に空乏層７０が形成される。空乏層７０の一方の端部７０ａは、ベース領域３０とｎ型領域１８の境界面５２よりもｎ型領域１８側に形成される。空乏層７０の他方の端部７０ｂは、ベース領域３０とｎ型領域１８の境界面５２よりもベース領域３０側に形成される。本実施例では、空乏層抑制領域５０が、ベース領域３０内で境界面５２近傍に配置されている。空乏層抑制領域５０のｐ型不純物濃度は、低濃度領域３４のｐ型不純物濃度よりも高い。このため、空乏層抑制領域５０が配置されている領域の周辺においては、空乏層抑制領域５０が配置されていない場合と比較して、端部７０ｂのエミッタ領域４０側への広がりを抑制することができる。半導体装置１０の耐圧は、端部７０ｂとエミッタ領域４０の距離が大きいほど、向上する。空乏層抑制領域５０ｃは、境界面５１と境界面５２が最短距離Ｌ１となる領域に配置されている。即ち、空乏層抑制領域５０ｃが配置されている領域は、空乏層抑制領域５０ｃが配置されていない場合に、端部７０ｂとエミッタ領域４０が最短距離Ｌ２になる領域である。空乏層抑制領域５０により、端部７０ｂのエミッタ領域４０側への広がりを抑制することができるため、端部７０ｂとエミッタ領域４０の最短距離Ｌ２を大きくすることができる。これにより、半導体装置１０の耐圧を向上することができる。
上述の説明から明らかなように、本実施例の半導体装置１０では、ベース領域３０内で、境界面５１と境界面５２の距離が最短距離Ｌ１となる領域５６に空乏層抑制領域５０ｃを配置している。これにより、半導体装置１０の飽和電圧が大きくなることを抑制しながら、耐圧を向上することができる。
（第２実施例）
図３を参照して、第２実施例を説明する。なお、第１実施例と共通する構成については、同じ符号を付して説明を省略する。第２実施例では、半導体装置１０に、複数の空乏層抑制領域８０ａ−８０ｅと複数のｎ型半導体領域９０ａ−９０ｅが配置されている。なお、複数の空乏層抑制領域８０ａ−８０ｅは同じ構造を有している。また、複数のｎ型半導体領域９０ａ−９０ｅは、同じ構造を有している。以下では、複数の空乏層抑制領域８０ａ−８０ｅを区別なく表す場合に「空乏層抑制領域８０」と表記し、複数のｎ型半導体領域９０ａ−９０ｅを区別なく表す場合に「ｎ型半導体領域９０」と表記する。
ｎ型半導体領域９０は、ｎ型の半導体領域で構成されている。ｎ型半導体領域９０のｎ型不純物濃度は、ｎ型領域１８のｎ型不純物濃度よりも高い。ｎ型半導体領域９０は、ｎ型領域１８内に位置し、境界面５２に接している。また、空乏層抑制領域８０は、ベース領域３０内に位置し、境界面５２に接している。ｎ型半導体領域９０のそれぞれは、対応する空乏層抑制領域８０に対向する位置に配置されている。ｎ型半導体領域９０の対応する空乏層抑制領域８０と対向する面の面積は、対応する空乏層抑制領域８０のｎ型半導体領域９０と対向する面の面積と同一とされている。ここで、面積とは、Ｘ方向の幅とＹ方向の幅を乗算したものを指す。なお、ｎ型半導体領域９０の対応する空乏層抑制領域８０と対向する面の面積は、対応する空乏層抑制領域８０のｎ型半導体領域９０と対向する面の面積よりも小さくてもよい。
半導体装置１０がＯＮしているとき、電子は、エミッターコレクタ間を流れる。電子は、エミッタ領域４０から、電子経路Ｃ１（ベース領域３０とｎ型領域１８）を通過して、コレクタ領域２０に到達する場合がある。ｎ型半導体領域９０のｎ型不純物濃度は、ｎ型領域１８のｎ型不純物濃度よりも高い。このため、ｎ型半導体領域９０の電子密度は、ｎ型領域１８の電子密度よりも大きい。電子密度が高いほど、電子は流れやすい。言い換えるとは、電子密度が大きい領域の方が電流は流れやすい。このため、ｎ型半導体領域９０をエミッタ−コレクタ間に配置することで、電子を流れやすくすることができる。即ち、エミッターコレクタ間の電子の移動抵抗を小さくすることができる。
半導体装置１０がオンしている間に、ベース電極３６に印加する電圧をエミッタ電極４６に対してゼロにすると、半導体装置１０がオフする。この場合、コレクタ領域２０とベース領域３０は逆バイアス状態になる。このとき、コレクタ−ベース間に空乏層１００が形成される。空乏層１００の一方の端部１００ａは、ベース領域３０とｎ型領域１８の境界面５２よりもｎ型領域１８側に形成される。空乏層１００の他方の端部１００ｂは、ベース領域３０とｎ型領域１８の境界面５２よりもベース領域３０側に形成される。本実施例では、ｎ型半導体領域９０と対向する位置に空乏層抑制領域８０が配置されている。また、ｎ型半導体領域９０の対応する空乏層抑制領域８０と対向する面の面積は、対応する空乏層抑制領域８０のｎ型半導体領域９０と対向する面の面積と同一とされている。このため、低濃度領域３４とｎ型半導体領域９０とは、直接接触しない。空乏層抑制領域８０のｐ型不純物濃度は、低濃度領域３４のｐ型不純物濃度よりも高い。このため、ｎ型半導体領域９０を設けた場合においても、空乏層抑制領域８０が無い場合と比較して、端部１００ｂのエミッタ領域４０側への広がりを抑制することができる。
上述の説明から明らかなように、本実施例では、ｎ型半導体領域９０は、ｎ型領域１８内に位置し、空乏層抑制領域８０と対向する位置に配置されている。これにより、半導体装置１０の耐圧を向上しながら、エミッターコレクタ間の電流を流れやすくすることができる。
（第３実施例）
図４を参照して、第３実施例を説明する。なお、第１実施例と共通する構成については、同じ符号を付して説明を省略する。第１実施例と異なる点は、領域５６内に空乏層抑制領域が配置されていない点である。第３実施例では、複数の空乏層抑制領域１５０ａ−１５０ｄが配置されている。なお、複数の空乏層抑制領域１５０ａ−１５０ｄは同じ構造を有している。以下では、複数の空乏層抑制領域１５０ａ−１５０ｄを区別なく表す場合に「空乏層抑制領域１５０」と表記する。
空乏層抑制領域１５０は、ベース領域３０内に位置しており、エミッタ領域４０の下方側に配置されている。空乏層抑制領域１５０は、半導体層１６の上面と略平行に配置されている。空乏層抑制領域１５０は、Ｘ方向に間隔を空けて配置されている。空乏層抑制領域１５０は、ベース領域３０とｎ型領域１８の境界面である境界面５２の近傍でベース領域３０内に配置されている。空乏層抑制領域１５０は、領域５６外に配置されている。
半導体装置１０がＯＮしているとき、電子は、境界面５１と境界面５２が最短距離Ｌ１となる領域５６を通過しやすい。本実施例においては、領域５６に、空乏層抑制領域１５０は、配置されていない。このような構成によると、ベース領域３０内の最短距離Ｌ１となる領域を大きくすることができる。このため、電子が領域５６を通過しやすくなる。
半導体装置１０がオンしている間に、ベース電極３６に印加する電圧をエミッタ電極４６に対してゼロにすると、半導体装置１０がオフする。この場合、コレクタ領域２０とベース領域３０は逆バイアス状態になる。このとき、コレクタ−ベース間に空乏層１７０が形成される。空乏層１７０の一方の端部１７０ａは、ベース領域３０とｎ型領域１８の境界面５２よりもｎ型領域１８側に形成される。空乏層１７０の他方の端部１７０ｂは、ベース領域３０とｎ型領域１８の境界面５２よりもベース領域３０側に形成される。本実施例では、空乏層抑制領域１５０が、ベース領域３０内で境界面５２近傍に配置されている。このため、空乏層抑制領域１５０が配置されている領域の周辺においては、空乏層抑制領域１５０が配置されていない場合と比較して、端部１７０ｂのエミッタ領域４０側への広がりを抑制することができる。空乏層抑制領域１５０により、端部１７０ｂのエミッタ領域４０側への広がりを抑制することができるため、端部７０ｂとエミッタ領域４０の最短距離Ｌ３を大きくすることができる。これにより、半導体装置１０の耐圧を向上することができる。
上記の説明から明らかなように、本実施例の半導体装置１０では、空乏層抑制領域１５０は、領域５６に配置されている。このような構成によると、半導体装置１０の耐圧を向上させることができると共に、電子が領域５６を通過しやすくすることができる。
なお、上記の第１実施例では、空乏層抑制領域５０ｃのエミッタ領域４０と対向する面の面積が、エミッタ領域４０の空乏層抑制領域５０ｃと対向する面の面積よりも小さい場合について説明した。しかしながら、必ずしも、空乏層抑制領域５０ｃのエミッタ領域４０と対向する面の面積は、エミッタ領域４０の空乏層抑制領域５０ｃと対向する面の面積よりも小さくなくてもよい。重要なことは、境界面５１と境界面５２の距離が最短距離Ｌ１となる領域において、空乏層抑制領域５０ｃのエミッタ領域４０と対向する面の面積が、エミッタ領域４０の空乏層抑制領域５０ｃと対向する面の面積より小さいことである。即ち、半導体装置１０を平面視したときに、エミッタ領域４０の一部に空乏層抑制領域５０ｃが重複しており、エミッタ領域４０の一部がｎ型領域１８と重複していればよい。ここで、平面視とは、境界面５１と境界面５２が最短距離Ｌ１となる方向（第１実施例では、上面方向）からエミッタ領域４０を観察することを示す。

以下、本明細書が開示する半導体装置の主要な特徴を列記しておく。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものである。
（特徴１）本明細書が一例として開示する半導体装置は、第１境界面と第２境界面との距離が最も短くなる最短領域内に配置されていてもよい。上記の構成によると、第１主電極と第２主電極との間に逆バイアス電圧が印加されたときに第３半導体領域に伸びる空乏層の広がりを、空乏層抑制領域により抑制することができる。これにより、耐圧を向上することができる。
（特徴２）本明細書が一例として開示する半導体装置は、空乏層抑制領域は、最短領域外に配置されていてもよい。上記の構成によると、最短領域をキャリアが通過しやすくすることができる。また、第１主電極と第２主電極との間に逆バイアス電圧が印加されたときに第３半導体領域に伸びる空乏層の広がりを、空乏層抑制領域により抑制することができる。これにより、耐圧を向上することができる。
（特徴３）本明細書が一例として開示する半導体装置は、第１半導体領域と第２半導体領域と第３半導体領域と空乏層抑制領域とが形成された半導体基板を有していてもよい。第１半導体領域は、半導体基板の上面の一部に露出するエミッタ領域であり、第３半導体領域は、半導体基板の上面の一部に露出すると共に、第１半導体領域の側面及び下面と接触しているベース領域であり、第２半導体領域は、半導体基板の上面の一部に露出するコレクタ領域であってもよい。上記の構成によると、第１主電極と第２主電極との間に逆バイアス電圧が印加されたときに第３半導体領域に伸びる空乏層の広がりを、空乏層抑制領域により抑制することができる。これにより、耐圧を向上することができる。
（特徴４）本明細書が一例として開示する半導体装置では、空乏層抑制領域は、第２導電型の半導体領域であり、空乏層抑制領域の第２導電型の不純物濃度は、第３半導体領域の第２導電型の不純物濃度よりも高くてもよい。上記の構成によると、第１主電極と第２主電極との間に逆バイアス電圧が印加されたときに第３半導体領域に伸びる空乏層の広がりを、第２導電型の不純物濃度が第３半導体領域よりも高い半導体領域で構成される空乏層抑制領域により抑制することができる。これにより、耐圧を向上することができる。
（特徴５）本明細書が一例として開示する半導体装置では、空乏層抑制領域は、絶縁体により形成されていてもよい。上記の構成によると、第１主電極と第２主電極との間に逆バイアス電圧が印加されたときに第３半導体領域に伸びる空乏層の広がりを、絶縁体で構成される空乏層抑制領域により抑制することができる。これにより、耐圧を向上することができる。
（特徴６）本明細書が一例として開示する半導体装置では、第２半導体領域と第３半導体領域の間に配置されており、第２半導体領域よりも第１導電型の不純物濃度が低い第４半導体領域を有していてもよい。半導体装置は、第４半導体領域内に配置されており、空乏層抑制領域に対向する位置に配置されており、第４半導体領域よりも第１導電型の不純物濃度が高い第５の半導体領域を有していてもよい。上記の構成によると、第４領域内に、第４半導体領域よりも第１導電型の不純物濃度が高い第５の半導体領域を有することで、電流が第４の半導体領域を流れやすくすることができる。また、第５の半導体領域と空乏層抑制領域が対向する位置に配置されることで、第１主電極と第２主電極との間に逆バイアス電圧が印加されたときに第３半導体領域に伸びる空乏層の広がりを抑制することができる。これにより、耐圧を向上することができる。
以上、本明細書に開示の技術の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成するものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
１０：半導体装置、１１：半導体基板、１２：裏面層、１４：埋込絶縁膜、１６：半導体層、１８：ｎ型領域、２０：コレクタ領域、２２：高濃度領域、２４：低濃度領域、２６：コレクタ電極、３０：ベース領域、３２：高濃度領域、３４：低濃度領域、３６：ベース電極、４０：エミッタ領域、４６：エミッタ電極、５０ａ−５０ｅ、１５０ａ−１５０ｄ：空乏層抑制領域、６０：分離トレンチ、６２：分離絶縁層、７０、１００、１７０：空乏層、７０ａ、７０ｂ、１００ａ、１００ｂ、１７０ａ，１７０ｂ：端部、５１、５２：境界面、５３、５４：面、５６：領域、８０：空乏層抑制領域、９０ａ−９０ｅ：ｎ型半導体領域

Claims (7)

  1. 第１主電極と、
    第２主電極と、
    前記第１主電極と電気的に接触する第１導電型の第１半導体領域と、
    前記第２主電極と電気的に接触する第１導電型の第２半導体領域と、
    前記第１半導体領域と前記第２半導体領域の間に配置されており、前記第１半導体領域と前記第２半導体領域とを分離する第２導電型の第３半導体領域と、
    前記第３半導体領域内に配置されており、前記第２半導体領域と前記第３半導体領域との間に逆バイアス電圧が印加されたときに前記第３半導体領域に伸びる空乏層の広がりを抑制する空乏層抑制領域と、を有しており、
    記第３半導体領域と前記第１半導体領域との境界面である第１境界面と、前記第３半導体領域と前記第２半導体領域との境界面である第２境界面との距離が最も短くなる最短領域において、前記第１境界面から前記第２境界面を、前記第１境界面と前記第２境界面とを最短距離で結ぶ方向に見たときに、前記第１境界面から前記第２境界面に至るまで前記空乏層抑制領域が現れない領域が存在する半導体装置。
  2. 前記空乏層抑制領域は、前記最短領域内に配置されている、請求項１に記載の半導体装置。
  3. 前記空乏層抑制領域は、前記最短領域外に配置されている、請求項１に記載の半導体装置。
  4. 前記第１半導体領域と前記第２半導体領域と前記第３半導体領域と前記空乏層抑制領域とが形成された半導体基板を有しており、
    前記第１半導体領域は、前記半導体基板の上面の一部に露出するエミッタ領域であり、
    前記第３半導体領域は、前記半導体基板の上面の一部に露出すると共に、前記第１半導体領域の側面及び下面と接触しているベース領域であり、
    前記第２半導体領域は、前記半導体基板の上面の一部に露出するコレクタ領域である、請求項１から３の何れか一項に記載の半導体装置。
  5. 前記空乏層抑制領域は、第２導電型の半導体領域であり、
    前記空乏層抑制領域の第２導電型の不純物濃度は、前記第３半導体領域の第２導電型の不純物濃度よりも高い、請求項１から４の何れか一項に記載の半導体装置。
  6. 前記空乏層抑制領域は、絶縁体により形成されている、請求項１から４の何れか一項に記載の半導体装置。
  7. 前記第２半導体領域と前記第３半導体領域の間に配置されており、前記第２半導体領域よりも第１導電型の不純物濃度が低い第４半導体領域と、
    前記第４半導体領域内に配置されており、前記空乏層抑制領域に対向する位置に配置されており、前記第４半導体領域よりも第１導電型の不純物濃度が高い第５半導体領域を有する、請求項４から６の何れか一項に記載の半導体装置。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4151540A (en) * 1977-12-08 1979-04-24 Fairchild Camera And Instrument Corporation High beta, high frequency transistor structure
US5386140A (en) * 1991-10-23 1995-01-31 Microunity Systems Engineering, Inc. Bipolar junction transistor exhibiting improved beta punch-through characteristics
JP2005243943A (ja) * 2004-02-26 2005-09-08 Denso Corp バイポーラトランジスタ

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6464257A (en) 1987-04-30 1989-03-10 Nec Corp Semiconductor device
EP1469524A3 (en) * 1991-08-08 2005-07-06 Kabushiki Kaisha Toshiba Insulated trench gate bipolar transistor
JP5644793B2 (ja) * 2012-03-02 2014-12-24 株式会社デンソー 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4151540A (en) * 1977-12-08 1979-04-24 Fairchild Camera And Instrument Corporation High beta, high frequency transistor structure
US5386140A (en) * 1991-10-23 1995-01-31 Microunity Systems Engineering, Inc. Bipolar junction transistor exhibiting improved beta punch-through characteristics
JPH07501181A (ja) * 1991-10-23 1995-02-02 マイクロユニティ　システムズ　エンジニアリング，インコーポレイテッド ベータ特性とパンチスルー特性を改良したバイポーラジャンクショントランジスタ
JP2005243943A (ja) * 2004-02-26 2005-09-08 Denso Corp バイポーラトランジスタ

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