JP2016149497A - 半導体装置 - Google Patents

Abstract

【課題】動作の信頼性を向上させることが可能な半導体装置を提供する。【解決手段】半導体装置１は、ｃ面に対するオフ角が４°以下である主面を有する炭化珪素層１０と、炭化珪素層１０の主面１２Ａ上に配置される酸化膜２０と、酸化膜２０上に配置される電極３０と、を備える。電極３０側から平面的に見て電極３０に重なる炭化珪素層１０の主面１２Ａには、電極３０側から平面的に見て外形形状が六角形である複数のピット９１が形成されている。ピット９１の密度は１００００ｃｍ−２以下である。【選択図】図２

Description

本発明は半導体装置に関するものである。

炭化珪素（ＳｉＣ）層を動作層として含む半導体装置においては、炭化珪素層上に二酸化珪素からなる絶縁膜や金属などの導電体からなる電極が配置される。半導体装置においては、動作の信頼性を向上させることが重要である。これに関し、特定の材料からなる電極を採用する場合において絶縁膜の信頼性を向上させる方策が提案されている（たとえば、特許文献１参照）。

特開２０１４−３８８９９号公報

上述のように、半導体装置においては、動作の信頼性を向上させることが重要である。そこで、動作の信頼性を向上させることが可能な半導体装置を提供することを目的の１つとする。

本発明に従った半導体装置は、ｃ面に対するオフ角が４°以下である主面を有する炭化珪素層と、炭化珪素層の上記主面上に配置される酸化膜と、酸化膜上に配置される電極と、を備える。電極側から平面的に見て電極に重なる炭化珪素層の上記主面には、電極側から平面的に見て外形形状が六角形である複数のピットが形成されている。そして、当該ピットの密度は１００００ｃｍ^−２以下である。

上記半導体装置によれば、動作の信頼性を向上させることが可能な半導体装置を提供することができる。

ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の構造の一例を示す概略断面図である。 炭化珪素層の表面に形成されるピットの構造を示す概略平面図である。 炭化珪素層の表面に形成されるピットの構造を示す概略断面図である。 ＭＯＳＦＥＴの製造方法の一例を概略的に示すフローチャートである。 ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。 ＭＯＳＦＥＴの製造方法の一例を説明するための概略断面図である。

［本願発明の実施形態の説明］
最初に本願発明の実施態様を列記して説明する。本願の半導体装置は、ｃ面に対するオフ角が４°以下である主面を有する炭化珪素層と、炭化珪素層の上記主面上に配置される酸化膜と、酸化膜上に配置される電極と、を備える。電極側から平面的に見て電極に重なる炭化珪素層の上記主面には、電極側から平面的に見て外形形状が六角形である複数のピットが形成されている。そして、当該ピットの密度は１００００ｃｍ^−２以下である。

炭化珪素層を動作層として含む半導体装置においては、その動作の信頼性に問題が生じる場合がある。本発明者らはその原因について検討し、以下のような知見を得て本発明に想到した。本発明者らの検討によれば、炭化珪素層を構成する炭化珪素結晶のｃ面（｛０００１｝面）に対するオフ角が４°以下である炭化珪素層の主面上に酸化膜を形成した構造を有する半導体装置においては、酸化膜と接触する炭化珪素層の表面に、外形形状が六角形である複数のピットが形成されている場合がある。このようなピットが形成された炭化珪素層の表面に接触するように酸化膜が形成されると、酸化膜の厚みのばらつきに起因して電界集中が生じ、酸化膜の信頼性が低下する。その結果、上記ピットの存在が、半導体装置の動作の信頼性を低下させる。そして、炭化珪素層の上記主面における上記ピットの密度を低減することにより、より具体的には１００００ｃｍ^−２以下とすることにより、動作の信頼性の低下を抑制することができる。

本願の半導体装置においては、上記主面における上記ピットの密度が１００００ｃｍ^−２以下に低減されている。その結果、本願の半導体装置によれば、動作の信頼性を向上させることが可能な半導体装置を提供することができる。

上記半導体装置において、上記電極側から平面的に見て上記電極に重なる上記炭化珪素層の上記主面には、上記複数のピットに一対一で対応するように複数の凹部が形成されており、上記電極側から平面的に見て、上記ピットの中心軸は、対応する上記凹部内に位置してもよい。このようなピットの密度を低減することにより、半導体装置の動作の信頼性を向上させることができる。

上記半導体装置において、上記凹部は、上記電極側から平面的に見て外形形状が三角形であってもよい。このようなピットの密度を低減することにより、半導体装置の動作の信頼性を向上させることができる。なお、外形形状が三角形である状態とは、形状が幾何学的に厳密な意味での三角形であることを意味するのではなく、三角形状の外形形状を有していることを意味する。

上記半導体装置において、上記電極側から平面的に見て、上記ピットの中心軸は、上記凹部の重心と上記凹部の頂点との間に位置してもよい。このようなピットの密度を低減することにより、半導体装置の動作の信頼性を向上させることができる。上記電極側から平面的に見て、上記ピットの中心軸は、上記凹部の重心と、上記凹部の重心からステップフロー成長方向に平行な方向にある頂点との間に位置してもよい。

上記半導体装置において、上記ピットの深さは１０ｎｍ以上であってもよい。このようなピットの密度を低減することにより、半導体装置の動作の信頼性を向上させることができる。

［本願発明の実施形態の詳細］
次に、本発明にかかる半導体装置の一実施の形態を、以下に図面を参照しつつ説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。

図１を参照して、本実施の形態における半導体装置であるＭＯＳＦＥＴについて説明する。図１を参照して、ＭＯＳＦＥＴ１は、基板１１と、エピタキシャル成長層１２と、ゲート絶縁膜２０と、ゲート電極３０と、層間絶縁膜４０と、ソース電極６０と、ドレイン電極７０と、ソース配線８０とを備えている。

基板１１は、炭化珪素からなっている。基板１１は、たとえば窒素（Ｎ）などのｎ型不純物を含むことにより、導電型がｎ型となっている。エピタキシャル成長層１２は、炭化珪素からなっている。エピタキシャル成長層１２は、基板１１の第１の主面１１Ａ上にエピタキシャル成長により形成された層である。基板１１およびエピタキシャル成長層１２は、炭化珪素層１０を構成する。主面１２Ａは、ｃ面に対するオフ角が４°以下である炭化珪素層１０の表面（主面）である。

エピタキシャル成長層１２の基板１１とは反対側の主面１２Ａを含むように、ボディ領域１４が配置されている。ボディ領域１４は、主面１２Ａに沿って互いに所定の間隔をおいて複数形成されている。ボディ領域１４は、たとえばアルミニウム（Ａｌ）、硼素（Ｂ）などのｐ型不純物を含むことにより導電型がｐ型となっている。

主面１２Ａを含み、かつ各ボディ領域１４に取り囲まれるように、ソース領域１５が配置されている。ソース領域１５は、たとえばリン（Ｐ）などのｎ型不純物を含むことにより、導電型がｎ型となっている。

主面１２Ａを含み、かつソース領域１５に取り囲まれるように、コンタクト領域１６が配置されている。コンタクト領域１６は、たとえばＡｌ、Ｂなどのｐ型不純物を含むことにより、導電型がｐ型となっている。

そして、エピタキシャル成長層１２において、ボディ領域１４、ソース領域１５およびコンタクト領域１６以外の領域は、ドリフト領域１３となっている。ドリフト領域１３は、たとえばＮなどのｎ型不純物を含むことにより、導電型がｎ型となっている。ソース領域１５は、ドリフト領域１３に比べて高いｎ型不純物の濃度を有している。また、コンタクト領域１６は、ボディ領域１４に比べて高いｐ型不純物の濃度を有している。

ゲート絶縁膜２０は、たとえば二酸化珪素（ＳｉＯ_２）などの酸化物からなる酸化膜である。ゲート絶縁膜２０は、主面１２Ａ上に接触して配置されている。ゲート絶縁膜２０は、一のボディ領域１４に取り囲まれて配置されるソース領域１５上から、一のボディ領域１４に隣接する他のボディ領域１４に取り囲まれて配置されるソース領域１５上にまで延在している。

ゲート電極３０は、ゲート絶縁膜２０上に接触して配置される。ゲート電極３０は、たとえば不純物が添加されたポリシリコンなどの導電体からなっている。ゲート電極３０は、一のボディ領域１４に取り囲まれて配置されるソース領域１５上から、一のボディ領域１４に隣接する他のボディ領域１４に取り囲まれて配置されるソース領域１５上にまで延在している。

層間絶縁膜４０は、ＳｉＯ_２などの絶縁体からなっている。層間絶縁膜４０は、ゲート絶縁膜２０上においてゲート電極３０を取り囲むように形成されている。そして、層間絶縁膜４０およびゲート絶縁膜２０を厚み方向に貫通するように、コンタクトホール４０Ａが形成されている。すなわち、コンタクトホール４０Ａの側壁面は、ゲート絶縁膜２０および層間絶縁膜４０から構成される。コンタクトホール４０Ａからは、ソース領域１５およびコンタクト領域１６が露出している。

ソース電極６０は、コンタクトホール４０Ａから露出するエピタキシャル成長層１２の主面１２Ａ（より具体的にはソース領域１５およびコンタクト領域１６の表面）およびコンタクトホール４０Ａを規定する側壁面を構成する層間絶縁膜４０の表面を覆うとともに、層間絶縁膜４０上にまで延在するように配置されている。ソース電極６０は、導電体からなっている。具体的には、ソース電極６０は、たとえばＴｉ（チタン）、ＡｌおよびＳｉ（珪素）を含む金属膜であって、たとえばＴｉＡｌＳｉ合金からなっている。

ドレイン電極７０は、基板１１の第２の主面１１Ｂ上に接触して配置されている。ドレイン電極７０は、導電体からなっている。具体的には、ドレイン電極７０は、たとえばＴｉ、ＡｌおよびＳｉを含む金属膜であって、たとえばＴｉＡｌＳｉ合金からなっている。

ソース配線８０は、ソース電極６０および層間絶縁膜４０を覆うように形成されている。ソース配線８０は、たとえばＡｌなどの導電体からなっている。ソース配線８０は、ソース電極６０を介してソース領域１５と電気的に接続されている。

次に、本実施の形態における半導体装置であるＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極３０に印加される電圧が閾値電圧未満の状態、すなわちＭＯＳＦＥＴ１がオフの状態では、ソース電極６０とドレイン電極７０との間に電圧が印加されても、ボディ領域１４とドリフト領域１３とで形成されるｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極３０に閾値電圧以上の電圧が印加されてＭＯＳＦＥＴ１がオンの状態になると、ボディ領域１４においてゲート絶縁膜２０を挟んでゲート電極３０に対向する表面層に半転層が形成される。その結果、ソース領域１５とドリフト領域１３とが電気的に接続された状態となり、ソース電極６０とドレイン電極７０との間に電流が流れる。以上のように、ＭＯＳＦＥＴ１は動作する。

ここで、図１および図２を参照して、ゲート電極３０側から平面的に見てゲート電極３０に重なる炭化珪素層１０の主面１２Ａ（ボディ領域１４の表面）には、ゲート電極３０側から平面的に見て外形形状が六角形である複数のピット９１が形成されている。そして、ピット９１の密度は主面１２Ａにおいて１００００ｃｍ^−２以下（１ｃｍ^２あたり１００００個以下）である。これにより、酸化膜であるゲート絶縁膜２０の厚みのばらつきが低減され、電界集中の発生が抑制されることによりゲート絶縁膜２０の信頼性が向上する。その結果、ＭＯＳＦＥＴ１は、動作の信頼性が向上した半導体装置となっている。なお、主面１２Ａにおけるピット９１の密度は１０００ｃｍ^−２以下とすることが好ましく、１００ｃｍ^−２以下とすることがより好ましい。

また図１〜図３を参照して、本実施の形態において、ゲート電極３０側から平面的に見てゲート電極３０に重なる炭化珪素層１０の主面１２Ａ（ボディ領域１４の表面）には、ピット９１に一対一で対応するように複数の凹部９２が形成されている。ゲート電極３０側から平面的に見て、ピット９１の中心軸Ａは、対応する凹部９２内に位置している。さらに、本実施の形態において、凹部９２は、ゲート電極３０側から平面的に見て外形形状が三角形である。

また、本実施の形態において、ゲート電極３０側から平面的に見て、ピット９１の中心軸Ａは、凹部９２の重心Ｇと凹部９２の頂点Ｐとの間に位置している。ピット９１の中心軸Ａは、凹部９２の重心Ｇから見て［−１−１２０］側に位置している。さらに、本実施の形態において、ピット９１の深さ（主面１２Ａからピット９１の底までの距離）は１０ｎｍ以上である。動作の信頼性低下に対して影響の大きい深さ１０ｎｍ以上のピット９１の密度が１００００ｃｍ^−２以下となっていることにより、ＭＯＳＦＥＴ１の動作の信頼性が向上している。深さ１０ｎｍ以上のピット９１の密度は、１０００ｃｍ^−２以下とすることが好ましく、５００ｃｍ^−２以下、さらには１００ｃｍ^−２以下とすることがより好ましい。

ここで、ピット９１および凹部９２は、たとえば以下のようにして観察することができる。まず、半導体装置であるＭＯＳＦＥＴ１から、樹脂パッケージを除去する。樹脂パッケージの除去は、たとえばＭＯＳＦＥＴ１を発煙硝酸に浸漬することにより実施することができる。ＭＯＳＦＥＴ１が樹脂パッケージに覆われていない場合、この工程は省略することができる。次に、配線（ソース配線８０を含む）およびリードフレームが除去される。配線およびリードフレームの除去は、たとえば塩酸を用いて実施することができる。さらに、層間絶縁膜４０、ゲート電極３０およびゲート絶縁膜２０が除去される。層間絶縁膜４０、ゲート電極３０およびゲート絶縁膜２０の除去は、たとえば硝酸とフッ酸との混合液を用いて実施することができる。これにより、炭化珪素層１０の主面１２Ａが露出し、観察可能な状態となる。ピット９１および凹部９２の観察は、たとえばＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）を用いて実施することができる。ピット９１の密度は、たとえばＡＦＭにより一辺５μｍの正方形形状の領域を観察し、単位面積あたりのピット９１の存在数から算出することができる。

図３を参照して、主面１２Ａに垂直な断面において、ピット９１を規定する壁面９１Ａの主面１２Ａに対する傾斜は、ピット９１以外の領域における凹部９２を規定する壁面９２Ａの主面１２Ａに対する傾斜に比べて大きくなっている。

次に、本実施の形態におけるＭＯＳＦＥＴ１の製造方法の一例について説明する。図４および図１を参照して、本実施の形態におけるＭＯＳＦＥＴ１の製造方法では、まず炭化珪素層１０を準備する工程（Ｓ１０）が実施される。この工程（Ｓ１０）では、以下の工程（Ｓ１１）〜（Ｓ１４）が実施されることにより、炭化珪素層１０が準備される。

図４を参照して、まず、工程（Ｓ１１）として基板準備工程が実施される。この工程（Ｓ１１）では、図５を参照して、たとえば所望の濃度でｎ型不純物を含む４Ｈ−ＳｉＣからなるインゴットがスライスされることにより、基板１１が準備される。基板１１の第１の主面１１Ａは、ｃ面に対するオフ角が４°以下である表面である。

次に、工程（Ｓ１２）としてエピタキシャル成長工程が実施される。この工程（Ｓ１２）では、図５を参照して、工程（Ｓ１１）において準備された基板１１の第１の主面１１Ａ上にエピタキシャル成長により炭化珪素からなるエピタキシャル成長層１２が形成される。エピタキシャル成長におけるステップフローは、たとえば［１１−２０］の向きとすることができる。エピタキシャル成長層１２は、ドリフト領域１３（図１参照）に含まれるべき所望のｎ型不純物を含むように形成される。

次に、工程（Ｓ１３）としてイオン注入工程が実施される。この工程（Ｓ１３）では、図５および図６を参照して、まず、たとえばＡｌイオンなどのｐ型不純物となるべきイオンが、エピタキシャル成長層１２の主面１２Ａを含む領域に注入される。これにより、エピタキシャル成長層１２内にボディ領域１４が所望の間隔で複数形成される。次に、たとえばＰイオンなどのｎ型不純物となるべきイオンが、上記ボディ領域１４の厚みよりも浅い領域に注入される。これにより、各ボディ領域１４内にソース領域１５が形成される。次に、たとえばＡｌイオンなどのｐ型不純物となるべきイオンが、ソース領域１５内にソース領域１５の厚みと同等の厚みとなるように注入される。これにより、各ソース領域１５内にコンタクト領域１６が形成される。また、エピタキシャル成長層１２において、ボディ領域１４、ソース領域１５およびコンタクト領域１６のいずれも形成されない領域が、ドリフト領域１３となる。

次に、工程（Ｓ１４）として活性化アニール工程が実施される。この工程（Ｓ１４）では、図４を参照して、炭化珪素層１０が所定の温度に加熱される。これにより、工程（Ｓ１３）において注入された不純物が活性化し、不純物が注入された領域に所望のキャリアが生成する。このように工程（Ｓ１１）〜（Ｓ１４）が実施されることにより、図６に示す炭化珪素層１０が得られる。

次に、図４を参照して、工程（Ｓ２０）として犠牲酸化膜形成工程が実施される。この工程（Ｓ２０）では、図６および図７を参照して、工程（Ｓ１０）において得られた炭化珪素層１０が、たとえば酸素を含む雰囲気中において加熱される。これにより、エピタキシャル成長層１２の主面１２Ａを覆うようにＳｉＯ_２からなる熱酸化膜である犠牲酸化膜２９が形成される。

次に、図４を参照して、工程（Ｓ３０）として犠牲酸化膜除去工程が実施される。この工程（Ｓ３０）では、図７および図８を参照して、工程（Ｓ２０）において形成された犠牲酸化膜２９が除去される。犠牲酸化膜２９の除去は、たとえばフッ酸を用いて実施することができる。これにより、工程（Ｓ１１）〜（Ｓ１４）において炭化珪素層１０に形成された主面１２Ａ付近の異常層等が除去される。

次に、図４を参照して、工程（Ｓ４０）としてゲート絶縁膜形成工程が実施される。この工程（Ｓ４０）では、図８および図９を参照して、工程（Ｓ３０）が実施された炭化珪素層１０が、たとえば酸素を含む雰囲気中において加熱される。これにより、エピタキシャル成長層１２の主面１２Ａを覆うようにＳｉＯ_２からなる熱酸化膜であるゲート絶縁膜２０が形成される。

次に、工程（Ｓ５０）として、ゲート電極形成工程が実施される。この工程（Ｓ５０）では、図９および図１０を参照して、たとえばＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により、適量の不純物を含むポリシリコンからなるゲート電極３０がゲート絶縁膜２０上に接触して形成される。

次に、工程（Ｓ６０）として層間絶縁膜形成工程が実施される。この工程（Ｓ６０）では、図１０および図１１を参照して、たとえばＬＰＣＶＤによりＳｉＯ_２からなる層間絶縁膜４０がゲート電極３０およびゲート絶縁膜２０上を覆うように形成される。層間絶縁膜４０は、たとえばＴＥＯＳを原料として形成することができる。

次に、図４を参照して、工程（Ｓ７０）としてコンタクトホール形成工程が実施される。この工程（Ｓ７０）では、図１１および図１２を参照して、層間絶縁膜４０およびゲート絶縁膜２０を貫通するコンタクトホール４０Ａが形成される。具体的には、コンタクトホール４０Ａを形成すべき領域に開口を有するマスク層を形成し、当該マスク層をマスクとして用いて、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を実施することにより、コンタクトホール４０Ａを形成することができる。コンタクトホール４０Ａからは、エピタキシャル成長層１２の主面１２Ａ（より具体的にはソース領域１５およびコンタクト領域１６の表面）が露出する。

次に、図４を参照して、工程（Ｓ８０）として金属膜形成工程が実施される。この工程（Ｓ８０）では、図１２および図１３を参照して、コンタクトホール４０Ａから露出するエピタキシャル成長層１２の主面１２Ａ（より具体的にはソース領域１５およびコンタクト領域１６の表面）に接触するようにソース電極６０となるべき金属膜が形成される。具体的には、コンタクトホール４０Ａから露出するエピタキシャル成長層１２の主面１２Ａおよびコンタクトホール４０Ａの側壁を覆い、層間絶縁膜４０上にまで延在するように、たとえばＴｉ膜、Ａｌ膜およびＳｉ膜がこの順に成膜される。また、同様の構造を有する金属膜が、基板１１の主面１１Ｂを覆うように成膜される。金属膜の成膜は、たとえばスパッタリングにより実施することができる。

次に、図４を参照して、工程（Ｓ９０）として合金化アニール工程が実施される。この工程（Ｓ９０）では、工程（Ｓ８０）において形成された金属膜が加熱されて合金化される。これにより、エピタキシャル成長層１２とオーミック接触するソース電極６０、および基板１１とオーミック接触するドレイン電極７０が得られる。

次に、工程（Ｓ１００）として、配線形成工程が実施される。この工程（Ｓ１００）では、図１３および図１を参照して、たとえば蒸着法により、Ａｌなどの導電体からなるソース配線８０が、ソース電極６０に接触するように形成される。以上の手順により、本実施の形態のＭＯＳＦＥＴ１を製造することができる。

ここで、工程（Ｓ１１）において貫通転位の少ない基板１１を準備することにより、上記ピット９１の密度を１００００ｃｍ^−２以下とすることが容易となる。特に、貫通らせん転位の少ない基板１１を準備することにより、１０ｎｍ以上の深さを有するピット９１の密度を低減することが容易となる。貫通転位（貫通らせん転位）の少ない基板１１を得るためには、たとえば昇華法によるバルク成長に用いる種結晶の表面のダメージ層を除去する処理として、圧力４００Ｔｏｒｒ以上の窒素雰囲気中で、１８００℃以上の温度での熱エッチングを実施する。これにより、成長最初期に貫通転位（貫通らせん転位）の発生原因となり得る、種結晶表面のダメージ層に起因した二次元核発生を抑制することができる。また、上記工程（Ｓ２０）および（Ｓ４０）における熱酸化の温度を高くすることにより、具体的には熱酸化の温度を１２５０℃以上、より好ましくは１３００℃以上とすることにより、１０ｎｍ以上の深さを有するピット９１の密度を低減することができる。また、上記工程（Ｓ２０）および（Ｓ４０）における熱酸化の雰囲気中に含まれる酸素に代えて、または酸素に加えて雰囲気中にオゾンを導入することにより、１０ｎｍ以上の深さを有するピット９１の密度を低減することができる。

上記実施の形態においては、本願の半導体装置の一例として、ＭＯＳＦＥＴについて説明したが、本願の半導体装置はこれに限られず、たとえばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）など、他の構造の半導体装置であってもよい。

今回開示された実施の形態はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって規定され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

本願の半導体装置は、動作の信頼性の向上が求められる半導体装置に、特に有利に適用され得る。

１ ＭＯＳＦＥＴ
１０ 炭化珪素層
１１ 基板
１１Ａ 主面
１１Ｂ 主面
１２ エピタキシャル成長層
１２Ａ 主面
１３ ドリフト領域
１４ ボディ領域
１５ ソース領域
１６ コンタクト領域
２０ ゲート絶縁膜
２９ 犠牲酸化膜
３０ ゲート電極
４０ 層間絶縁膜
４０Ａ コンタクトホール
６０ ソース電極
７０ ドレイン電極
８０ ソース配線
９１ ピット
９１Ａ 壁面
９２ 凹部
９２Ａ 壁面

Claims (5)

1. ｃ面に対するオフ角が４°以下である主面を有する炭化珪素層と、
   前記炭化珪素層の前記主面上に配置される酸化膜と、
   前記酸化膜上に配置される電極と、を備え、
   前記電極側から平面的に見て前記電極に重なる前記炭化珪素層の前記主面には、前記電極側から平面的に見て外形形状が六角形である複数のピットが形成されており、
   前記ピットの密度は１００００ｃｍ^−２以下である、半導体装置。
2. 前記電極側から平面的に見て前記電極に重なる前記炭化珪素層の前記主面には、前記複数のピットに一対一で対応するように複数の凹部が形成されており、
   前記電極側から平面的に見て、前記ピットの中心軸は、対応する前記凹部内に位置する、請求項１に記載の半導体装置。
3. 前記凹部は、前記電極側から平面的に見て外形形状が三角形である、請求項２に記載の半導体装置。
4. 前記電極側から平面的に見て、前記ピットの中心軸は、前記凹部の重心と前記凹部の頂点との間に位置する、請求項３に記載の半導体装置。
5. 前記ピットの深さは１０ｎｍ以上である、請求項１〜４のいずれか１項に記載の半導体装置。

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