JP2016146376A - 撮像装置およびその製造方法 - Google Patents

Abstract

【課題】画素センサエリアの４隅における暗時特性の劣化を抑制でき、トランジスタの誤動作を抑制できる撮像装置およびその製造方法を提供する。【解決手段】ライナー絶縁層ＬＬ１〜ＬＬ４は、画素領域ＧＡＲの外側の領域であって、画素領域ＧＡＲの４つの角部ＡＯのうち少なくとも１つの角部ＡＯの対頂角の領域ＯＦＲ内において、ライナー絶縁層ＬＬ１〜ＬＬ４が除去された画素外抜き領域ＯＰＲを有している。【選択図】図１

Description

本発明は、撮像装置およびその製造方法に関するものである。

撮像装置には、大きく分けてＣＣＤ（Charge Coupled Device）とＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサとがある。ＣＭＯＳイメージセンサにおいて、近年、配線材料に銅（Ｃｕ）を用いることが一般的である。この銅配線から銅が拡散することを防止するために、拡散防止膜としてのライナー膜（ＳｉＮ、ＳｉＣＮなど）が銅配線上に成膜されている。このようなライナー膜を用いた技術は、例えば特開２００９−３０２５６５号公報などに記載されている。

一方、半導体装置の処理工程においては、例えばゲート酸化膜に生じた未結合手としてのダングリングボンドを水素により終端させる、いわゆるシンター処理と呼ばれる熱処理が行われる。特開２００９−３０２５６５号公報に記載のようにライナー膜が成膜された場合、水素がこのライナー膜を通過しにくいため、ダングリングボンドを十分に終端させることができない。これにより界面準位が回復できないため、特に暗時において暗電流が流れて、暗時特性が劣化する。上記暗時特性の劣化は、特に平面視における画素センサエリアの４隅において顕著である。

上記暗時特性を改善するためにライナー膜に抜き領域を設ける技術が、例えば特開２０１０−２７８２３２号公報、特開２０１２−１０４６５４号公報などに記載されている。

特開２０１０−２７８２３２号公報においては、画素領域および回路形成領域の銅配線上以外のライナー膜が除去されている。これにより画素領域とその他の領域の各々において水素が基板に入る量を均一化できるため、画素領域とその他の領域の半導体素子の特性を揃えることができると上記公報には記載されている。

また特開２０１２−１０４６５４号公報においては、ダミー画素領域に、ライナー膜を貫通するダミーヴィア配線が設けられている。ダミーヴィアを通じて水素が拡散することにより画素領域とダミー画素領域とで暗時特性に差が生じることが抑制できると上記公報には記載されている。

特開２００９−３０２５６５号公報 特開２０１０−２７８２３２号公報 特開２０１２−１０４６５４号公報

しかしながら特開２０１０−２７８２３２号公報においては、銅配線上以外のライナー膜が除去されているため、銅配線から銅が拡散しやすい。また銅配線を形成する際に行なうＣＭＰ（Chemical Mechanical Polishing）のスラリー（水酸化カリウムが主成分）に含まれるカリウム（Ｋ）も拡散しやすい。この銅とカリウムとがトランジスタまで拡散することにより微小リーク電流が生じてトランジスタが誤動作を起こしやすくなる。

特開２０１２−１０４６５４号公報においては、ダミー画素領域にライナー膜を貫通するダミーヴィア配線が設けられているが、画素領域に対するダミーヴィア配線の位置関係については何ら検討されていない。このため上記の平面視における画素センサエリアの４隅における暗時特性の劣化を防止することができない。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態によれば、ライナー絶縁層は、画素領域の外側の領域であって、画素領域の４つの角部のうち少なくとも１つの角部の対頂角の領域内において、ライナー絶縁層が除去された画素外抜き領域を有している。

前記一実施の形態によれば、画素センサエリアの４隅における暗時特性の劣化を抑制できるとともに、トランジスタの誤動作を抑制できる撮像装置およびその製造方法を実現することができる。

一実施の形態における撮像装置の構成を概略的に示す平面図である。 図１に示された撮像装置の一部を拡大して示す概略平面図である。 図１に示された撮像装置における１つの画素の回路構成を示す回路図である。 図１に示された撮像装置における画素領域内の一部の構成を拡大して示す概略平面図である。 図１に示された撮像装置における画素領域、抜き形成領域および周辺回路領域の構成を概略的に示す断面図である。 一実施の形態における撮像装置の画素領域と他の領域との境界を説明するための概略断面図である。 図１に示された撮像装置における画素外抜き領域の構成を説明するための概略平面図である。 図１に示された撮像装置における画素外抜き領域の構成を説明するための概略平面図である。 一実施の形態における撮像装置の製造方法の第１工程を示す概略断面図である。 一実施の形態における撮像装置の製造方法の第２工程を示す概略断面図である。 一実施の形態における撮像装置の製造方法の第３工程を示す概略断面図である。 一実施の形態における撮像装置の製造方法の第４工程を示す概略断面図である。 一実施の形態における撮像装置の製造方法の第５工程を示す概略断面図である。 一実施の形態における撮像装置の変形例の構成として、ＢＳＩ（Back-Side Illumination）型の撮像装置の構成を概略的に示す断面図である。 一実施の形態における撮像装置の変形例の構成として、画素外抜き領域の真下に位置する半導体基板の主表面の領域全体に素子分離絶縁層が形成された構成を概略的に示す断面図である。 一実施の形態における撮像装置の変形例の構成として、画素外抜き領域の真下に位置する半導体基板の主表面にトランジスタが形成された構成を概略的に示す断面図である。 一実施の形態における撮像装置の変形例の構成として、画素外抜き領域の真下に位置する半導体基板の主表面にシリサイド層よりなる抵抗が形成された構成を概略的に示す断面図である。 一実施の形態における撮像装置の変形例の構成として、画素外抜き領域の真下に位置する半導体基板の主表面にドープト多結晶シリコンよりなる抵抗が形成された構成を概略的に示す断面図である。

以下、本実施の形態について図に基づいて説明する。
まず本実施の形態の撮像装置における半導体基板の主表面に配置された各領域について図１および図２を用いて説明する。

図１に示されるように、本実施の形態における撮像装置ＩＳは、例えばチップの状態であるが、ウエハの状態であってもよく、樹脂封止されたパッケージの状態であってもよい。本実施の形態における撮像装置ＩＳは、半導体基板ＳＵＢの表面に、例えば画素領域ＧＡＲと、周辺回路領域ＰＣＨ、ＰＣＶと、抜き形成領域ＯＦＲとを主に有している。

画素領域ＧＡＲは、半導体基板ＳＵＢの主表面において矩形の形状を有している。ここで主表面において矩形の形状とは、半導体基板ＳＵＢの主表面に対して直交する方向から見た視点（平面視）において矩形の形状を有することを意味する。画素領域ＧＡＲには、複数の画素が形成されている。

周辺回路領域ＰＣＨ、ＰＣＶは、画素領域ＧＡＲの外部であって、画素領域ＧＡＲの周辺に配置されている。周辺回路領域ＰＣＨ、ＰＣＶの各々は、矩形の画素領域ＧＡＲの外形の辺に沿って配置されている。周辺回路領域ＰＣＨは、例えばアナログデジタル回路（ＡＤＣ）を含んでいる。また周辺回路領域ＰＣＶは、例えば垂直走査回路（ＶＳＣＡＮ）を含んでいる。

抜き形成領域ＯＦＲは、平面視において矩形の画素領域ＧＡＲの４つの角部ＡＧの各々の対頂角の領域に配置されている。角部ＡＧの対頂角の領域とは、平面視において角部ＡＧと対頂角の関係にある角部ＡＯを有する領域である。言い換えると、角部ＡＧの対頂角の領域とは、平面視において矩形の画素領域ＧＡＲの角部ＡＧを構成する２つの辺を矩形の外方に延長した２つの仮想の直線により挟まれる領域である。

図２に示されるように、画素領域ＧＡＲには、複数の画素（光電変換素子）ＰＸＰが行列状に配置されている。複数の画素ＰＸＰの各々には信号線（または制御線）ＳＬが電気的に接続されている。複数の信号線ＳＬは、行方向に延びる信号線と、列方向に延びる信号線とを含んでいる。これらの信号線ＳＬは、矩形の画素領域ＧＡＲ内部から外部へ直線状に延びており、周辺回路領域ＰＣＨ、ＰＣＶの各々に達している。

抜き形成領域ＯＦＲは、これらの信号線ＳＬを避けた領域（角部ＡＧの対頂角の領域）に配置されている。この抜き形成領域ＯＦＲには、画素外抜き領域ＯＰＲが形成されている。この画素外抜き領域ＯＰＲは、ライナー絶縁層ＬＬ１〜ＬＬ４（図５）が除去されて、開口が形成された領域である。

画素外抜き領域ＯＰＲは、画素領域ＧＡＲの外側の領域であって、画素領域ＧＡＲの４つの角部ＡＧのうち少なくとも１つの角部ＡＧの対頂角の領域（抜き形成領域ＯＦＲ）内に配置されている。

画素外抜き領域ＯＰＲは、平面視において矩形の画素領域ＧＡＲの角からの距離Ｌが１０００μｍ以内の範囲内に位置している。ここで距離Ｌは、画素領域ＧＡＲの角と画素外抜き領域ＯＰＲとの間の最も近い距離である。画素外抜き領域ＯＰＲは、平面視において１辺の長さＳＬＡ、ＳＬＢが３０μｍ以上２００μｍ以下の寸法を有する矩形の平面形状を有している。

次に、画素領域ＧＡＲ内に配置された複数の画素（光電変換素子）の各々の回路構成について図３および図４を用いて説明する。

図３および図４に示されるように、複数の画素ＰＸＰの各々は、例えばフォトダイオード（光電変換部）ＰＤ１、ＰＤ２と、転送用トランジスタＴＴＲ１、ＴＴＲ２と、リセット用トランジスタＲＴＲと、増幅用トランジスタＡＴＲと、選択用トランジスタＳＴＲとを主に有している。

フォトダイオードＰＤ１、ＰＤ２の各々は、光電変換部であり、互いにｐｎ接合を構成するｐ型領域とｎ型領域とを有している。このフォトダイオードＰＤ１、ＰＤ２の光の入射側には反射防止膜ＡＲ（図５）が形成されている。この反射防止膜ＡＲは、撮像する光の色によって異なる構造（膜厚、膜質など）を有していることが好ましい。

転送用トランジスタＴＴＲ１、ＴＴＲ２、リセット用トランジスタＲＴＲ、増幅用トランジスタＡＴＲおよび選択用トランジスタＳＴＲの各々は、絶縁ゲート型電界効果トランジスタであり、例えばｎチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタよりなっている。これらの各トランジスタは、半導体基板ＳＵＢの表面に形成された１対のｎ型ソース／ドレイン領域と、その１対のソース／ドレイン領域に挟まれる半導体基板の領域上にゲート絶縁層（シリコン酸化膜）を介在して形成されたゲート電極層とを有している。また各ゲート電極層の側壁を覆うようにサイドウォール（側壁絶縁膜：図示せず）が形成されている。

フォトダイオードＰＤ１、ＰＤ２の各々のｐ型領域は、例えば接地電位に接続されている。フォトダイオードＰＤ１のｎ型領域と転送用トランジスタＴＴＲ１のｎ型ソース領域とは電気的に接続されており、例えば共通のｎ型領域により形成されている。フォトダイオードＰＤ２のｎ型領域と転送用トランジスタＴＴＲ２のｎ型ソース領域とは電気的に接続されており、例えば共通のｎ型領域により形成されている。

転送用トランジスタＴＴＲ１のｎ型ドレイン領域と転送用トランジスタＴＴＲ２のｎ型ドレイン領域とは電気的に接続されており、例えば共通のｎ型領域により形成されている。転送用トランジスタＴＴＲ１のｎ型ドレイン領域と転送用トランジスタＴＴＲ２のｎ型ドレイン領域との各々は、例えば配線層ＩＣ１によりリセット用トランジスタＲＴＲのｎ型ソース領域と電気的に接続されている。

リセット用トランジスタＲＴＲのｎ型ドレイン領域と増幅用トランジスタＡＴＲのｎ型ソース領域とは電気的に接続されており、例えば共通のｎ型領域により形成されている。リセット用トランジスタＲＴＲのｎ型ドレイン領域および増幅用トランジスタＡＴＲのｎ型ソース領域には電源線ＰＷＳが電気的に接続されている。

増幅用トランジスタＡＴＲのゲート電極層は、例えば配線層ＩＣ１により、転送用トランジスタＴＴＲ１のｎ型ドレイン領域、転送用トランジスタＴＴＲ２のｎ型ドレイン領域およびリセット用トランジスタＲＴＲのｎ型ソース領域に電気的に接続されている。

増幅用トランジスタＡＴＲのｎ型ドレイン領域と選択用トランジスタＳＴＲのｎ型ソース領域とは電気的に接続されており、例えば共通のｎ型領域により形成されている。選択用トランジスタＳＴＲのｎ型ドレイン領域は垂直信号線ＶＳに電気的に接続されている。

次に、本実施の形態における撮像装置の画素領域ＧＡＲ、周辺回路領域ＰＣＨ、ＰＣＶおよび抜き形成領域ＯＦＲの各々の断面構成について図５を用いて説明する。

図５に示されるように、画素領域ＧＡＲにおいては、例えばシリコンよりなる半導体基板ＳＵＢ内のｎ型領域ＳＢＲ上にｐ型ウエル領域ＷＬ１が形成されている。このｐ型ウエル領域ＷＬ１の表面（半導体基板ＳＵＢの主表面）にフォトダイオードＰＤ、転送用トランジスタＴＴＲなどが形成されている。

なお図５においては説明の便宜上、フォトダイオードＰＤおよび転送用トランジスタＴＴＲ以外の他のトランジスタなどの素子は省略されている。図５におけるフォトダイオードＰＤは図３、図４に示されるフォトダイオードＰＤ１またはＰＤ２のいずれかに対応している。図５における転送用トランジスタＴＴＲは図３、図４に示される転送用トランジスタＴＴＲ１またはＴＴＲ２のいずれかに対応している。

図５に示されるように、フォトダイオードＰＤは、ｐ⁺領域ＰＲと、ｎ⁺領域ＮＲとを有している。ｐ⁺領域ＰＲは画素領域ＧＡＲ内において半導体基板ＳＵＢの主表面に形成されている。ｎ⁺領域ＮＲは、ｐ⁺領域ＰＲの下側を覆っており、ｐ⁺領域ＰＲとｐｎ接合を構成している。

フォトダイオードＰＤを覆うように半導体基板ＳＵＢの主表面上には反射防止膜ＡＲが形成されている。反射防止膜ＡＲは、例えばシリコン酸化膜ＳＬ１と、シリコン窒化膜ＳＬ２との積層構造よりなっている。シリコン酸化膜ＳＬ１は半導体基板ＳＵＢの主表面に接するように形成されている。シリコン窒化膜ＳＬ２は、シリコン酸化膜ＳＬ１上に形成されている。

転送用トランジスタＴＴＲは、ｎ型ソース領域ＮＲと、ｎ型ドレイン領域ＬＩＲ、ＨＩＲと、ゲート絶縁層ＧＩと、ゲート電極層ＧＴとを有している。ｎ型ソース領域ＮＲは、半導体基板ＳＵＢの主表面に形成されており、フォトダイオードＰＤのｎ型領域ＮＲと共通のｎ型領域により形成されている。

ｎ型ドレイン領域ＬＩＲ、ＨＩＲは、ｎ型ソース領域ＮＲと距離を隔てて半導体基板ＳＵＢの主表面に形成されている。ｎ型ドレイン領域ＬＩＲ、ＨＩＲは、ＬＤＤ（Lightly Doped Drain）構造を有しており、ｎ^-領域ＬＩＲと、ｎ⁺領域ＨＩＲとを有している。ｎ^-領域ＬＩＲおよびｎ⁺領域ＨＩＲの双方は半導体基板ＳＵＢの主表面に形成されている。ｎ^-領域ＬＩＲは、ｎ⁺領域ＨＩＲのｎ型領域ＮＲ側に接している。

ゲート電極層ＧＴは、ｎ型ソース領域ＮＲとｎ型ドレイン領域ＬＩＲ、ＨＩＲとに挟まれる半導体基板ＳＵＢの主表面上にゲート絶縁層ＧＩを介在して形成されている。上記の反射防止膜ＡＲの一方端は、ゲート電極層ＧＴの上に乗り上げることによりゲート電極層ＧＴの側壁絶縁層を兼ねていてもよい。

またゲート電極層ＧＴの反射防止膜ＡＲとは反対側の側壁には側壁絶縁層ＳＷが形成されている。この側壁絶縁層ＳＷは、反射防止膜ＡＲと同様、例えばシリコン酸化膜ＳＬ１と、シリコン窒化膜ＳＬ２との積層構造よりなっている。

半導体基板ＳＵＢの主表面には、素子分離絶縁層ＳＩとして、例えばＳＴＩ（Shallow Trench Isolation）が形成されている。この素子分離絶縁層ＳＩの下側には、素子分離領域としてｐ⁺領域ＤＳが形成されている。

周辺回路領域ＰＣＨ、ＰＣＶにおいては、半導体基板ＳＵＢ内のｎ型領域ＳＢＲ上にｎ型ウエル領域ＷＬ２が形成されている。このｎ型ウエル領域ＷＬ２の表面（半導体基板ＳＵＢの主表面）側にはｐ型ウエル領域ＷＬ３が形成されている。このｐ型ウエル領域ＷＬ３の表面（半導体基板ＳＵＢの主表面）に、周辺回路用のトランジスタＴＲなどが形成されている。

この周辺回路用のトランジスタＴＲは、１対のｎ型ソース／ドレイン領域ＬＩＲ、ＨＩＲと、ゲート絶縁層ＧＩと、ゲート電極層ＧＴとを有している。１対のソース／ドレイン領域ＬＩＲ、ＨＩＲは、互いに距離を隔てて半導体基板ＳＵＢの主表面に形成されている。１対のソース／ドレイン領域ＬＩＲ、ＨＩＲの各々は、ＬＤＤ構造を有しており、ｎ^-領域ＬＩＲと、ｎ⁺領域ＨＩＲとを有している。ゲート電極層ＧＴは、１対のソース／ドレイン領域ＬＩＲ、ＨＩＲに挟まれる半導体基板ＳＵＢの主表面上にゲート絶縁層ＧＩを介在して形成されている。

抜き形成領域ＯＦＲにおいては、半導体基板ＳＵＢ内のｎ型領域ＳＢＲ上にｎ型ウエル領域ＷＬ２が形成されている。この抜き形成領域ＯＦＲにおいては、半導体基板ＳＵＢの主表面に何らの素子も形成されていない。このため、半導体基板ＳＵＢの主表面であってｎ型ウエル領域ＷＬ２内にはｐ型ウエル領域ＷＬ３が形成されているだけである。またｐ型ウエル領域ＷＬ３が形成されていなくてもよい。その場合には、半導体基板ＳＵＢの主表面にｎ型ウエル領域ＷＬ２が位置していてもよい。

画素領域ＧＡＲ、周辺回路領域ＰＣＨ、ＰＣＶおよび抜き形成領域ＯＦＲの各々において、半導体基板ＳＵＢの主表面を覆うように層間絶縁層ＩＩ１が形成されている。層間絶縁層ＩＩ１は、例えばシリコン酸化膜よりなっている。この層間絶縁層ＩＩ１には、各トランジスタのソース／ドレイン領域、ゲート電極層などに達するコンタクトホールＣＨが複数個形成されている。これらのコンタクトホールＣＨの各々の内部を埋め込むように埋め込み導電層ＣＬが形成されている。

この層間絶縁層ＩＩ１の表面上には、層間絶縁層ＩＩ２が形成されている。層間絶縁層ＩＩ２は、例えばシリコン酸化膜よりなっている。層間絶縁層ＩＩ２には配線用溝ＴＲ１が形成されている。この配線用溝ＴＲ１内に、配線層ＩＣ１が形成されている。この配線層ＩＣ１は、銅を含む材質よりなっており、例えば銅（Ｃｕ）、銅・アルミニウム（ＣｕＡｌ）などの材質よりなっている。

この配線層ＩＣ１を覆うように層間絶縁層ＩＩ２上にライナー絶縁層ＬＬ１が形成されている。このライナー絶縁層ＬＬ１は、配線層ＩＣ１に含まれる銅の拡散を防止するためのものである。ライナー絶縁層ＬＬ１は、窒素を含む材質よりなっており、例えば窒化シリコン（ＳｉＮ）、炭窒化シリコン（ＳｉＣＮ）などの材質よりなっている。

ライナー絶縁層ＬＬ１には、開口ＬＬ１ａ、ＬＬ１ｂが形成されている。開口ＬＬ１ａは、画素領域ＧＡＲ内においてフォトダイオードＰＤ（ＰＤ１、ＰＤ２）の真上領域においてライナー絶縁層ＬＬ１が除去された部分である。つまり開口ＬＬ１ａは、画素領域ＧＡＲ内において光電変換素子の光電変換部の真上領域においてライナー絶縁層ＬＬ１が除去された部分である。なお開口ＬＬ１ａはフォトダイオードＰＤ（ＰＤ１、ＰＤ２）の真上領域だけでなく、他の領域（例えば転送用トランジスタＴＴＲの形成領域）の真上領域上にも開口していてもよい。

開口ＬＬ１ｂは、抜き形成領域ＯＦＲ内においてライナー絶縁層ＬＬ１が除去された部分である。開口ＬＬ１ｂの真下に位置する半導体基板ＳＵＢの主表面の領域全体には素子は形成されていない。本実施の形態においては、開口ＬＬ１ｂの真下に位置する半導体基板ＳＵＢの主表面の領域全体には、素子分離絶縁層ＳＩに周囲を囲まれた単一導電型（例えばｐ型）のウエル領域（活性領域）ＷＬ３が形成されている。

画素領域ＧＡＲ、周辺回路領域ＰＣＨ、ＰＣＶおよび抜き形成領域ＯＦＲの各々において、ライナー絶縁層ＬＬ１を覆うように、層間絶縁層ＩＩ３が形成されている。層間絶縁層ＩＩ３は、例えばシリコン酸化膜よりなっている。この層間絶縁層ＩＩ３は、ライナー絶縁層ＬＬ１の開口ＬＬ１ａ、ＬＬ１ｂを埋め込んでいる。層間絶縁層ＩＩ３には、各配線層ＩＣ１などに達するスルーホール（図示せず）が複数個形成されている。これらのスルーホールの各々の内部を埋め込むように埋め込み導電層（図示せず）が形成されている。

この層間絶縁層ＩＩ３の表面上には、層間絶縁層ＩＩ４が形成されている。層間絶縁層ＩＩ４は、例えばシリコン酸化膜よりなっている。層間絶縁層ＩＩ４には配線用溝ＴＲ２が形成されている。この配線用溝ＴＲ２内に、配線層ＩＣ２が形成されている。この配線層ＩＣ２は、銅を含む材質よりなっており、例えば銅、銅・アルミニウムなどの材質よりなっている。

この配線層ＩＣ２を覆うように層間絶縁層ＩＩ４上にライナー絶縁層ＬＬ２が形成されている。このライナー絶縁層ＬＬ２は、配線層ＩＣ２に含まれる銅の拡散を防止するためのものである。ライナー絶縁層ＬＬ２は、窒素を含む材質よりなっており、例えば窒化シリコン、炭窒化シリコンなどの材質よりなっている。

ライナー絶縁層ＬＬ２には、開口ＬＬ２ａ、ＬＬ２ｂが形成されている。開口ＬＬ２ａは、画素領域ＧＡＲ内においてフォトダイオードＰＤ（ＰＤ１、ＰＤ２）の真上領域においてライナー絶縁層ＬＬ２が除去された部分である。つまり開口ＬＬ２ａは、画素領域ＧＡＲ内において光電変換素子の光電変換部の真上領域においてライナー絶縁層ＬＬ２が除去された部分である。なお開口ＬＬ２ａはフォトダイオードＰＤ（ＰＤ１、ＰＤ２）の真上領域だけでなく、他の領域（例えば転送用トランジスタＴＴＲの形成領域）の真上領域上にも開口していてもよい。

開口ＬＬ２ｂは、抜き形成領域ＯＦＲ内においてライナー絶縁層ＬＬ２が除去された部分である。開口ＬＬ２ｂの真下に位置する半導体基板ＳＵＢの主表面の領域全体には、素子は形成されていない。本実施の形態においては、開口ＬＬ２ｂの真下に位置する半導体基板ＳＵＢの主表面の領域全体には、素子分離絶縁層ＳＩに周囲を囲まれた単一導電型（例えばｐ型）のウエル領域（活性領域）ＷＬ３が形成されている。

ライナー絶縁層ＬＬ２の上には、層間絶縁層ＩＩ５、ＩＩ６、配線用溝ＴＲ３、配線層ＩＣ３、ライナー絶縁層ＬＬ３などが形成されている。層間絶縁層ＩＩ５は層間絶縁層ＩＩ３とほぼ同じであり、層間絶縁層ＩＩ６は層間絶縁層ＩＩ４とほぼ同じである。配線用溝ＴＲ３は配線用溝ＴＲ２とほぼ同じであり、配線層ＩＣ３は配線層ＩＣ２とほぼ同じであり、ライナー絶縁層ＬＬ３はライナー絶縁層ＬＬ２とほぼ同じである。上記より、層間絶縁層ＩＩ５、ＩＩ６、配線用溝ＴＲ３、配線層ＩＣ３、ライナー絶縁層ＬＬ３の説明は繰り返さない。

またライナー絶縁層ＬＬ３の上には、層間絶縁層ＩＩ７、ＩＩ８、配線用溝ＴＲ４、配線層ＩＣ４、ライナー絶縁層ＬＬ４などが形成されている。層間絶縁層ＩＩ７は層間絶縁層ＩＩ３とほぼ同じであり、層間絶縁層ＩＩ８は層間絶縁層ＩＩ４とほぼ同じである。配線用溝ＴＲ４は配線用溝ＴＲ２とほぼ同じであり、配線層ＩＣ４は配線層ＩＣ２とほぼ同じであり、ライナー絶縁層ＬＬ４はライナー絶縁層ＬＬ２とほぼ同じである。上記より、層間絶縁層ＩＩ７、ＩＩ８、配線用溝ＴＲ４、配線層ＩＣ４、ライナー絶縁層ＬＬ４の説明は繰り返さない。

ライナー絶縁層ＬＬ４を覆うように、層間絶縁層ＩＩ９が形成されている。層間絶縁層ＩＩ９は、例えばシリコン酸化膜よりなっている。

画素領域ＧＡＲにおいて、層間絶縁層ＩＩ９の上にはカラーフィルターＣＦ１、ＣＦ２を介在してマイクロレンズＬＥ１、ＬＥ２が形成されている。

周辺回路領域ＰＣＨ、ＰＣＶおよび抜き形成領域ＯＦＲの各々において、層間絶縁層ＩＩ９の上にはパッド電極を構成する配線層ＰＡＤが形成されている。この配線層ＰＡＤを覆うように、絶縁層ＩＬとパッシベーション層ＰＳとが順に積層して形成されている。

画素領域ＧＡＲにおいて、複数層のライナー絶縁層ＬＬ１〜ＬＬ４の各々に形成された開口ＬＬ１ａ〜ＬＬ４ａは、フォトダイオードＰＤ（ＰＤ１、ＰＤ２）の真上領域に位置し、平面視において相互に重畳している。複数の開口ＬＬ１ａ〜ＬＬ４ａにより画素内抜き部ＯＰＢが構成されている。つまり複数の開口ＬＬ１ａ〜ＬＬ４ａが平面視において相互に重畳した領域が画素内抜き部ＯＰＢを構成している。

ライナー絶縁層ＬＬ１〜ＬＬ４の各々は、画素領域ＧＡＲ内においては、開口ＬＬ１ａ〜ＬＬ４ａの形成領域とビアホールの形成領域との領域以外は除去されていない。つまり開口ＬＬ１ａ〜ＬＬ４ａの形成領域およびビアホールの形成領域以外の画素領域ＧＡＲ内の領域は、ライナー絶縁層ＬＬ１〜ＬＬ４の各々により覆われている。

抜き形成領域ＯＦＲにおいて、複数層のライナー絶縁層ＬＬ１〜ＬＬ４の各々に形成された開口ＬＬ１ｂ〜ＬＬ４ｂは平面視において相互に重畳している。複数の開口ＬＬ１ｂ〜ＬＬ４ｂにより画素外抜き領域ＯＰＲが構成されている。つまり複数の開口ＬＬ１ｂ〜ＬＬ４ｂが平面視において相互に重畳した領域が画素外抜き領域ＯＰＲを構成している。抜き形成領域ＯＦＲ内における画素外抜き領域ＯＰＲ以外の領域は、ライナー絶縁層ＬＬ１〜ＬＬ４の各々によって覆われている。

画素外抜き領域ＯＰＲの真下に位置する半導体基板ＳＵＢの主表面の領域全体には、素子分離絶縁層ＳＩに周囲を囲まれた単一導電型（例えばｐ型）のウエル領域（活性領域）ＷＬ３が形成されている。なおｐ型ウエル領域ＷＬ３が省略されてもよい。この場合には、画素外抜き領域ＯＰＲの真下に位置する半導体基板ＳＵＢの主表面の領域全体には、素子分離絶縁層ＳＩに周囲を囲まれたｎ型ウエル領域（活性領域）ＷＬ２が位置してもよい。

画素外抜き領域ＯＰＲは、平面視において抜き形成領域ＯＦＲ内にのみ位置しており、抜き形成領域ＯＦＲをはみ出していない。このため画素外抜き領域ＯＰＲは、平面視において周辺回路領域ＰＣＨ、ＰＣＶおよび画素領域ＧＡＲ内に延びていない。

画素外抜き領域ＯＰＲが形成される抜き形成領域ＯＦＲは、上述のとおり、平面視において矩形の画素領域ＧＡＲの外側に配置されている。ここで画素領域ＧＡＲと周辺回路領域ＰＣＨ、ＰＣＶとの境界は、図６に示されるように、ｐ型ウエル領域ＷＬ１とｎ型ウエル領域ＷＬ２とのｐｎ接合部である。また画素領域ＧＡＲと抜き形成領域ＯＦＲとの境界も、図６と同様、ｐ型ウエル領域ＷＬ１とｎ型ウエル領域ＷＬ２とのｐｎ接合部である。

また仮に画素領域ＧＡＲがｎ型ウエル領域内に形成されており、周辺回路領域ＰＣＨ、ＰＣＶおよび抜き形成領域ＯＦＲの各々がｐ型ウエル領域内に形成されている場合には、そのｎ型ウエル領域とｐ型ウエル領域とのｐｎ接合部が上記の境界となる。

このため画素外抜き領域ＯＰＲが形成される抜き形成領域ＯＦＲは、画素領域ＧＡＲが形成されるウエル領域以外のウエル領域の真上に位置している。

上記においては複数のライナー絶縁層ＬＬ１〜ＬＬ４が形成された場合について説明したが、１層のライナー絶縁層ＬＬ１のみが形成されている場合には、ライナー絶縁層ＬＬ１に形成された開口ＬＬ１ｂのみにより画素外抜き領域ＯＰＲが構成されることになる。

図２に示されるように、矩形の画素領域ＧＡＲの４隅の各々に配置される１つの画素外抜き領域ＯＰＲは、画素外抜き部ＯＰＡが１つのみ設けられた構成を有していてもよい。また図７に示されるように、矩形の画素領域ＧＡＲの４隅の各々に配置される１つの画素外抜き領域ＯＰＲは、複数の画素外抜き部ＯＰＡが行列状に配置された構成を有していてもよい。

１つの画素外抜き領域ＯＰＲに含まれる複数の画素外抜き部ＯＰＡは、画素領域ＧＡＲ内に形成される複数の画素内抜き部ＯＰＢと同じ平面形状および平面配置を有していてもよい。具体的には１つの画素外抜き部ＯＰＡと１つの画素内抜き部ＯＰＢとは同じ平面形状を有し、画素外抜き部ＯＰＡの辺の寸法Ｓ１Ａ、Ｓ２Ａが画素内抜き部ＯＰＢの辺の寸法Ｓ１Ｂ、Ｓ２Ｂと同じであってもよい。また複数の画素外抜き部ＯＰＡの行方向および列方向の各々の配置ピッチＰ１は、複数の画素内抜き部ＯＰＢの行方向および列方向の各々の配置ピッチＰ２と同じであってもよい。

また図１に示されるように、画素外抜き領域ＯＰＲは、半導体基板ＳＵＢの主表面における画素領域ＧＡＲの中心Ｏを通る仮想の中心線（Ａ−Ａ線またはＢ−Ｂ線）に対して線対称に形成されていてもよい。

この場合、図８に示されるように、互いに線対称の位置にある一方の画素外抜き領域ＯＰＲ内の画素外抜き部ＯＰＡの辺の寸法Ｓ１Ａ、Ｓ２Ａと、他方の画素外抜き領域ＯＰＲ内の画素外抜き部ＯＰＡの辺の寸法Ｓ１Ａ、Ｓ２Ａとは同じである。また互いに線対称の位置にある一方の画素外抜き領域ＯＰＲ内の複数の画素外抜き部ＯＰＡの行方向および列方向の各々の配置ピッチＰ１と、他方の画素外抜き領域ＯＰＲ内の複数の画素外抜き部ＯＰＡの行方向および列方向の各々の配置ピッチＰ１とは同じである。

また画素外抜き領域ＯＰＲは、半導体基板ＳＵＢの主表面における画素領域ＧＡＲの中心Ｏに対して点対称に形成されていてもよい。この場合にも、互いに点対称の位置にある一方の画素外抜き領域ＯＰＲ内の画素外抜き部ＯＰＡの辺の寸法Ｓ１Ａ、Ｓ２Ａと、他方の画素外抜き領域ＯＰＲ内の画素外抜き部ＯＰＡの辺の寸法Ｓ１Ａ、Ｓ２Ａとは同じである。また互いに点対称の位置にある一方の画素外抜き領域ＯＰＲ内の複数の画素外抜き部ＯＰＡの行方向および列方向の各々の配置ピッチＰ１と、他方の画素外抜き領域ＯＰＲ内の複数の画素外抜き部ＯＰＡの行方向および列方向の各々の配置ピッチＰ１とは同じである。

次に、本実施の形態の撮像装置の製造方法について図９〜図１３を用いて説明する。
図９に示されるように、ｎ型領域ＳＢＲと、ｐ型ウエル領域ＷＬ１と、ｎ型ウエル領域ＷＬ２と、素子分離絶縁層ＳＩと、素子分離領域（ｐ⁺領域）ＤＳとを主に有する半導体基板ＳＵＢが準備される。この半導体基板ＳＵＢは、主表面において矩形の画素領域ＧＡＲを有するように、かつ画素領域ＧＡＲ外に周辺回路領域ＰＣＨ、ＰＣＶおよび抜き形成領域ＯＦＲを有するように準備される。

画素領域ＧＡＲ内には、半導体基板ＳＵＢの主表面に複数の画素ＰＸＰ（光電変換素子）が形成される。複数の画素ＰＸＰの各々は、図３、図４に示す構成を有している。また周辺回路領域ＰＣＨ、ＰＣＶには、画素領域ＧＡＲ内の複数の画素ＰＸＰを制御するためのトランジスタＴＲなどが形成される。また抜き形成領域ＯＦＲには、例えば素子は形成されず、素子分離絶縁層ＳＩに周囲を取り囲まれた単一のウエル領域ＷＬ３が形成される。

画素領域ＧＡＲ、周辺回路領域ＰＣＨ、ＰＣＶおよび抜き形成領域ＯＦＲの各々において、半導体基板ＳＵＢの主表上に例えば酸化シリコンよりなる層間絶縁層ＩＩ１が形成される。この層間絶縁層ＩＩ１は、フォトダイオードＰＤ、各種トランジスタ等を覆うように形成される。

この層間絶縁層ＩＩ１の上面が平坦化処理により平坦化される。この後、通常の写真製版技術およびエッチング技術により層間絶縁層ＩＩ１にコンタクトホールＣＨが形成される。このコンタクトホールＣＨ内を埋め込むように導電層ＣＬが形成される。

層間絶縁層ＩＩ１の上に、例えば酸化シリコンよりなる層間絶縁層ＩＩ２が形成される。層間絶縁層ＩＩ２の上面が平坦化処理により平坦化される。この後、通常の写真製版技術およびエッチング技術により層間絶縁層ＩＩ１に配線用溝ＴＲ１が形成される。この配線用溝ＴＲ１内を埋め込むように層間絶縁層ＩＩ２の上面上に、銅を含む導電層ＩＣ１が形成される。

層間絶縁層ＩＩ２の上面が露出するまで、銅を含む導電層ＩＣ１がＣＭＰにより研磨除去される。これにより銅を含む導電層ＩＣ１は配線用溝ＴＲ１内にのみ残される。これにより銅を含む導電層ＩＣ１から配線層ＩＣ１が配線用溝ＴＲ１内に形成される。

図１０に示されるように、層間絶縁層ＩＩ２の上にライナー絶縁層ＬＬ１が形成される。ライナー絶縁層ＬＬ１は、窒素を含む材質から形成され、例えば窒化シリコン、炭窒化シリコンなどの材質から形成される。このライナー絶縁層ＬＬ１は、配線層ＩＣ１の上面に接し、かつ配線層ＩＣ１上を覆うように形成される。

図１１に示されるように、ライナー絶縁層ＬＬ１の上にフォトレジストＰＨＲが塗布される。このフォトレジストＰＨＲが露光・現像されることによりパターニングされてレジストパターンＰＨＲが形成される。このレジストパターンＰＨＲをマスクとしてライナー絶縁層ＬＬ１がエッチングされる。

このエッチングにより、ライナー絶縁層ＬＬ１が部分的に除去されて、開口ＬＬ１ａおよび開口ＬＬ１ｂが形成される。開口ＬＬ１ａは画素領域ＧＡＲ内においてフォトダイオードＰＤの真上領域に位置するように形成される。開口ＬＬ１ｂは、抜き形成領域ＯＦＲ内に形成される。この後、レジストパターンＰＨＲが例えばアッシングなどにより除去される。

図１２に示されるように、上記の層間絶縁層ＩＩ１、ＩＩ２、配線用溝ＴＲ１、配線層ＩＣ１、ライナー絶縁層ＬＬ１、開口ＬＬ１ａ、ＬＬ１ｂの形成工程と同様の工程が繰り返される。これにより層間絶縁層ＩＩ３〜ＩＩ８、配線用溝ＴＲ２〜ＴＲ４、配線層ＩＣ２〜ＩＣ４、ライナー絶縁層ＬＬ２〜ＬＬ４、開口ＬＬ２ａ〜ＬＬ４ａ、ＬＬ２ｂ〜ＬＬ４ｂなどが形成される。

画素領域ＧＡＲにおいて開口ＬＬ１ａ〜ＬＬ４ａは、フォトダイオードＰＤ（ＰＤ１、ＰＤ２）の真上領域に位置し、平面視において相互に重畳するように形成される。複数の開口ＬＬ１ａ〜ＬＬ４ａにより画素内抜き部ＯＰＢが構成される。

抜き形成領域ＯＦＲにおいて、開口ＬＬ１ｂ〜ＬＬ４ｂは平面視において相互に重畳するように形成される。複数の開口ＬＬ１ｂ〜ＬＬ４ｂにより画素外抜き領域ＯＰＲが構成される。

図１３に示されるように、画素領域ＧＡＲ、周辺回路領域ＰＣＨ、ＰＣＶおよび抜き形成領域ＯＦＲの各々において、層間絶縁層ＩＩ８の上にたとえば酸化シリコンよりなる層間絶縁層ＩＩ９が形成される。周辺回路領域ＰＣＨ、ＰＣＶおよび抜き形成領域ＯＦＲの各々において、層間絶縁層ＩＩ９の上にパッド用配線層ＰＡＤが形成される。周辺回路領域ＰＣＨ、ＰＣＶおよび抜き形成領域ＯＦＲの各々において、パッド用配線層ＰＡＤを覆うように絶縁層ＩＬとパッシベーション層ＰＳとが形成される。パッシベーション層ＰＳは、たとえば窒化シリコンより形成される。

この後、水素ガス雰囲気中で４００℃程度の温度にて熱処理としてのシンター処理が行われる。この処理により、水素が層間絶縁層ＩＩ１〜ＩＩ９中を拡散して半導体基板ＳＵＢとゲート絶縁層ＧＩとの界面のダングリングボンドを終端する。

図５に示されるように、画素領域ＧＡＲにおいて、層間絶縁層ＩＩ９の上にカラーフィルターＣＦ１、ＣＦ２が形成される。このカラーフィルターＣＦ１、ＣＦ２上にマイクロレンズＬＥ１、ＬＥ２が形成されて、本実施の形態の撮像装置が製造される。

次に、本実施の形態の作用効果について説明する。
本実施の形態によれば、図５に示されるように、銅を含む材質よりなる配線層ＩＣ１〜ＩＣ４の上面を覆うように、窒素を含む材質よりなるライナー絶縁層ＬＬ１〜ＬＬ４が形成されている。これにより、配線層ＩＣ１〜ＩＣ４に含まれる銅が拡散することをライナー絶縁層ＬＬ１〜ＬＬ４により抑制することができる。このため、銅がトランジスタまで拡散することによって生じるトランジスタの誤動作を抑制することができる。

また図１に示されるように、画素領域ＧＡＲの４つの角部ＡＧのうち少なくとも１つの角部ＡＧの対頂角の領域（抜き形成領域ＯＦＲ）内に、画素外抜き領域ＯＰＲが設けられている。この画素外抜き領域ＯＰＲにおいて、ライナー絶縁層ＬＬ１〜ＬＬ４が除去されている。このため、上記のシンター処理時に水素が画素外抜き領域ＯＰＲを通って、画素領域ＧＡＲの４つの角部ＡＧ付近における半導体基板ＳＵＢとゲート絶縁層ＧＩとの界面のダングリングボンドを終端しやすくなる。よって、画素センサエリアの４隅における暗時特性の劣化を抑制することができる。

上記より、画素センサエリアの４隅における暗時特性の劣化を抑制することができるとともに、トランジスタの誤動作を抑制できる撮像装置およびその製造方法を実現することができる。

また画素領域ＧＡＲ内においては、画素内抜き部ＯＰＢおよびビアホールの形成領域以外の領域は、ライナー絶縁層ＬＬ１〜ＬＬ４の各々により覆われている。このため、上記の配線層ＩＣ１〜ＩＣ５を形成する際に行なうＣＭＰのスラリーに含まれるカリウムがトランジスタまで拡散することが抑制される。よって、この点からもトランジスタの誤動作を抑制することができる。

また画素外抜き領域ＯＰＲは対頂角の領域（抜き形成領域ＯＦＲ）内にのみ位置している。これにより、対頂角の領域（抜き形成領域ＯＦＲ）以外の画素領域ＧＡＲおよび周辺回路領域ＰＣＨ、ＰＣＶにおいて、配線層ＩＣ１〜ＩＣ４内の銅とＣＭＰのスラリーに含まれるカリウムとがトランジスタまで拡散することがさらに抑制される。よって、トランジスタの誤動作をさらに抑制することができる。

また図５に示されるように、画素外抜き領域ＯＰＲの真下に位置する半導体基板ＳＵＢの主表面の領域全体には、素子分離絶縁層ＳＩに周囲を囲まれた単一導電型の活性領域ＷＬ３が形成されており、素子が形成されていない。このように画素外抜き領域ＯＰＲの真下に位置する半導体基板ＳＵＢの主表面の領域全体には素子が形成されていないため、その素子に配線層ＩＣ１〜ＩＣ４中の銅が達することによる誤動作が生じることもない。

また図７に示されるように、画素外抜き領域ＯＰＲは、複数の画素外抜き部ＯＰＡが行列状に配置された構成を有している。また複数の画素外抜き部ＯＰＡと複数の画素内抜き部ＯＰＢとは、互いに同じ平面形状を有している。これにより、抜き部ＯＰＡ、ＯＰＢのパターン露光時に用いるフォトマスクの設計が容易になる。また抜き部ＯＰＡ、ＯＰＢが互いに同じ平面形状を有しているため、製造プロセスのばらつきを低減することができ、画素領域ＧＡＲ内の複数の画素内抜き部ＯＰＢの平面形状の均一性が向上する。

また図１に示されるように、画素外抜き領域ＯＰＲは、半導体基板ＳＵＢの主表面における画素領域ＧＡＲの中心Ｏを通る仮想の中心線（Ａ−Ａ線、Ｂ−Ｂ線）に対して線対称に形成されている。また画素外抜き領域ＯＰＲは、半導体基板ＳＵＢの主表面における画素領域ＧＡＲの中心Ｏに対して点対称に形成されている。これにより矩形の画素領域ＧＡＲの４隅の各々における暗時特性の劣化を均等に抑制することができる。

上記においては図５に示されるように撮像装置がＦＳＩ（Front-Side Illumination）型の撮像装置の場合について説明した。しかし、図１４に示されるようにＢＳＩ型の撮像装置において、図１に示されるように画素領域ＧＡＲの４つの角部ＡＧのうち少なくとも１つの角部ＡＧの対頂角の領域（抜き形成領域ＯＦＲ）内に、画素外抜き領域ＯＰＲが設けられていてもよい。

なおＢＳＩ型の撮像装置においては、カラーフィルターＣＦ１、ＣＦ２およびマイクロレンズＬＥ１、ＬＥ２が半導体基板ＳＵＢの裏面側に形成されている。

図１４に示すＢＳＩ型撮像装置のこれ以外の構成は、図１〜図５に示すＦＳＩ型の撮像装置の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。

図１４に示されるＢＳＩ型の撮像装置においても、画素領域ＧＡＲの４つの角部ＡＧのうち少なくとも１つの角部ＡＧの対頂角の領域（抜き形成領域ＯＦＲ）内において、ライナー絶縁層ＬＬ１〜ＬＬ４が除去された画素外抜き領域ＯＰＲを有している。このため図１〜図５に示す撮像装置と同様、画素センサエリアの４隅における暗時特性の劣化を抑制することができるとともに、トランジスタの誤動作を抑制できる撮像装置およびその製造方法を実現することができる。

図１５に示されるように、画素外抜き領域ＯＰＲの真下に位置する半導体基板ＳＵＢの主表面の領域全体には素子が形成されておらず、素子分離絶縁層ＳＩが形成されていてもよい。このように画素外抜き領域ＯＰＲの真下に位置する半導体基板ＳＵＢの主表面の領域全体には素子が形成されていないため、その素子に配線層ＩＣ１〜ＩＣ４中の銅が達することによる誤動作が生じることもない。

また図１６に示されるように、画素外抜き領域ＯＰＲの真下に位置する半導体基板ＳＵＢの主表面にＭＯＳトランジスタＴＲなどの絶縁ゲート型電界効果トランジスタが形成されていてもよい。

この画素外抜き領域ＯＰＲの真下のＭＯＳトランジスタＴＲは、周辺回路領域ＰＣＨ、ＰＣＶ内のトランジスタＴＲとほぼ同じ構成を有している。ただし、画素外抜き領域ＯＰＲの真下のＭＯＳトランジスタＴＲは、画素領域ＧＡＲ内のトランジスタおよび周辺回路領域内のトランジスタＴＲよりも大きなデザイン・ルールにより設計されている。このため、画素外抜き領域ＯＰＲの真下のＭＯＳトランジスタＴＲは、画素領域ＧＡＲ内のトランジスタおよび周辺回路領域内のトランジスタＴＲよりも大きなゲート長を有している。

また図１７に示されるように、画素外抜き領域ＯＰＲの真下に位置する半導体基板ＳＵＢの主表面に、シリサイド層よりなる抵抗ＳＣが形成されていてもよい。

また図１８に示されるように、画素外抜き領域ＯＰＲの真下に位置する半導体基板ＳＵＢの主表面に、不純物がドープされた多結晶シリコン（ドープドポリシリコン）よりなる抵抗ＤＰが形成されていてもよい。この場合、ドープドポリシリコンよりなる抵抗ＤＰの両端における半導体基板ＳＵＢの主表面にはｎ型領域ＮＲが形成されている。

図１６〜図１８の構成においては、画素外抜き領域ＯＰＲの真下には、画素領域ＧＡＲ内のトランジスタ以外のトランジスタＴＲまたは抵抗ＳＣ、ＤＰが配置されている。このため、画素外抜き領域ＯＰＲを通じて配線層ＩＣ１〜ＩＣ４に含まれる銅が拡散して画素外抜き領域ＯＰＲの真下に達しても、暗時特性の劣化に与える影響を少なく抑えることができる。

なお図１５〜図１８において上記した以外の構成は、図５に示す構成とほぼ同じ構成を有しているため、同一の要素については同一の符号を付し、その説明を繰り返さない。

上記の実施の形態の各々は適宜組み合わせられてもよい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

ＡＯ 角部、ＡＲ 反射防止膜、ＡＴＲ 増幅用トランジスタ、ＣＦ１ カラーフィルター、ＣＨ コンタクトホール、ＣＬ 導電層、ＤＰ，ＳＣ 抵抗、ＨＩＲ，ＬＩＲ，ＮＲ，ＳＢＲ ｎ型領域、ＤＳ，ＰＲ ｐ⁺領域、ＧＴ ゲート電極層、ＧＡＲ 画素領域、ＧＩ ゲート絶縁層、ＩＣ１〜ＩＣ５ 配線層、ＩＩ１〜ＩＩ９ 層間絶縁層、ＩＬ 絶縁層、ＩＳ 撮像装置、ＬＬ１〜ＬＬ４ ライナー絶縁層、ＬＥ１，ＬＥ２ マイクロレンズ、ＬＬ１ａ〜ＬＬ４ａ，ＬＬ１ｂ〜ＬＬ４ｂ 開口、ＯＦＲ 抜き形成領域、ＯＰＡ 画素外抜き部、ＯＰＢ 画素内抜き部、ＯＰＲ 画素外抜き領域、ＰＡＤ パッド用配線層、ＰＣＨ，ＰＣＶ 周辺回路領域、ＰＤ，ＰＤ１，ＰＤ２ フォトダイオード、ＰＨＲ フォトレジスト、ＰＳ パッシベーション層、ＰＷＳ 電源線、ＰＸＰ 画素、ＲＴＲ リセット用トランジスタ、ＳＩ 素子分離絶縁層、ＳＬ 信号線、ＳＬ１ シリコン酸化膜、ＳＬ２ シリコン窒化膜、ＳＴＲ 選択用トランジスタ、ＳＵＢ 半導体基板、ＳＷ 側壁絶縁層、ＴＲ トランジスタ、ＴＲ１〜ＴＲ４ 配線用溝、ＴＴＲ，ＴＴＲ１，ＴＴＲ２ 転送用トランジスタ、ＶＳ 垂直信号線、ＷＬ１，ＷＬ３ ｐ型ウエル領域、ＷＬ２ ｎ型ウエル領域。

Claims (13)

1. 主表面を有し、前記主表面において矩形の画素領域を有する半導体基板と、
   前記画素領域において前記半導体基板に形成された複数の光電変換素子と、
   前記複数の光電変換素子の上に形成された銅を含む配線層と、
   前記配線層の上面を覆う、窒素を含むライナー絶縁層とを備え、
   前記ライナー絶縁層は、前記画素領域の外側の領域であって、前記画素領域の４つの角部のうち少なくとも１つの角部の対頂角の領域内において、前記ライナー絶縁層が除去された画素外抜き領域を有している、撮像装置。
2. 前記画素外抜き領域は前記対頂角の領域内にのみ位置している、請求項１に記載の撮像装置。
3. 前記画素外抜き領域の真下に位置する前記半導体基板の前記主表面の領域全体には素子分離絶縁層が形成されている、請求項１に記載の撮像装置。
4. 前記画素外抜き領域の真下に位置する前記半導体基板の前記主表面の領域全体には、素子分離絶縁層に周囲を囲まれた単一導電型の活性領域が形成されている、請求項１に記載の撮像装置。
5. 前記画素外抜き領域の真下に位置する前記半導体基板の前記主表面の領域には対頂角領域内素子が形成されており、前記対頂角領域内素子は前記画素領域に形成された画素内素子よりも大きなデザインルールで設計されている、請求項１に記載の撮像装置。
6. 前記画素外抜き領域は、複数の画素外抜き部が行列状に配置された構成を有している、請求項１に記載の撮像装置。
7. 前記ライナー絶縁層は、前記画素領域内において前記ライナー絶縁層が除去された画素内抜き領域を有し、
   前記画素内抜き領域は、前記複数の光電変換素子の光電変換部のそれぞれの真上領域において前記ライナー絶縁層が除去された複数の画素内抜き部を含み、
   前記複数の画素外抜き部と前記複数の画素内抜き部とは、互いに同じ平面形状を有している、請求項６に記載の撮像装置。
8. 前記画素外抜き領域は、前記主表面における前記画素領域の中心を通る仮想の中心線に対して線対称に形成されている、請求項１に記載の撮像装置。
9. 前記画素外抜き領域は、前記主表面における前記画素領域の中心に対して点対称に形成されている、請求項１に記載の撮像装置。
10. 前記ライナー絶縁層は、互いに積層された複数のライナー層を有し、
    前記画素外抜き領域は、前記複数のライナー層の各々に形成された画素外抜き部分を有し、
    前記複数のライナー層の各々に形成された前記画素外抜き部分は、平面視において互いに重畳している、請求項１に記載の撮像装置。
11. 主表面を有し、前記主表面において矩形の画素領域を有する半導体基板を準備する工程と、
    前記画素領域において前記半導体基板に複数の光電変換素子を形成する工程と、
    前記複数の光電変換素子の上に銅を含む配線層を形成する工程と、
    前記配線層の上面を覆うように、窒素を含むライナー絶縁層を形成する工程と
    前記画素領域の外側の領域であって、前記画素領域の４つの角部のうち少なくとも１つの角部の対頂角の領域内において、前記ライナー絶縁層を選択的に除去することにより前記ライナー絶縁層に画素外抜き領域を形成する工程とを備えた、撮像装置の製造方法。
12. 前記ライナー絶縁層に前記画素外抜き領域が形成された後、水素を含む雰囲気内で加熱する工程をさらに備えた、請求項１１に記載の撮像装置の製造方法。
13. 前記ライナー絶縁層の上にパッシベーション層を形成する工程をさらに備え、
    前記水素を含む雰囲気内で加熱する工程は、前記パッシベーション層が形成された後に行われる、請求項１２に記載の撮像装置の製造方法。

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