JP2016029741A - トランジスタ用窒化物半導体エピタキシャルウエハの製造方法 - Google Patents
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Description
本発明の第1の実施の形態に係るトランジスタ用窒化物半導体エピタキシャルウエハは、基板上に、窒化物半導体層及び電子走行層となるGaN層をこの順序でエピタキシャル成長させたトランジスタ用窒化物半導体エピタキシャルウエハであって、前記GaN層の光応答特性が0.1以上である。
本発明の第2の実施の形態に係る窒化物半導体電界効果トランジスタは、基板上に、窒化物半導体層、電子走行層として機能するGaN層、及び電子供給層として機能するAlGaN層をこの順序でエピタキシャル成長させ、前記AlGaN層上にソース電極、ドレイン電極及びゲート電極を形成した電界効果トランジスタにおいて、当該トランジスタがパッケージングされていないオンウェハ状態であって、前記ゲート電極が負にバイアスされて当該トランジスタがオフ状態である場合の前記GaN層の光応答特性が0.1以上である。
但し、この場合の光応答特性とは、前記ソース電極・前記ドレイン電極間電流値の測定雰囲気を、光未照射状態から光子エネルギー1.98eVの光照射状態に変えた際の、光未照射状態の前記ソース電極・前記ドレイン電極間電流値に対する光照射状態(1.98eV)の前記ソース電極・前記ドレイン電極間電流値の比で表わされる。
窒化物半導体層102の表面102aのスキューネスの制御には窒化物半導体層102の成長時のV族原料とIII族原料の供給量モル比(V/III比)が関係すると考えられる。スキューネスRskを正とするためには、V/III比は1000〜8000が好ましい。
また、GaN層103は、エピタキシャルウェハの場合は、AlGaN層104が積層されていない状態で、もしくはトランジスタの場合は、パッケージングされていないオンウェハ状態かつ、トランジスタがオフの状態での光応答特性が0.1以上である。光応答特性が1に近い程、特性が良好ということになる。GaN層103がそのような光応答特性を有するためには、後述するGaN層103の成長条件の制御が必要となる。
次に、窒化物半導体電界効果トランジスタ100の製造方法の一例を説明する。
基板101をアンモニア(NH3)を含まない水素(H2)雰囲気中で所定の温度、例えば1100〜1200℃で加熱して所定の時間(例えば5〜10分)放置する。この加熱処理により基板101の表面が清浄化される。なお、雰囲気は、水素(H2)と窒素(N2)の混合ガス(H2/N2)でもよい。
次に、基板101をNH3ガス雰囲気に上記所定の温度(第1の温度)、例えば1100〜1200℃を保ったまま30秒以下の時間配置するNH3ガス処理工程を行う。NH3ガス処理工程は、後に続く窒化物半導体層102の形成ステップにおいて脱離しやすい窒素原子を先行供給することにより窒化物半導体層102の高品質化を行うものである。NH3ガス処理工程の処理時間が30秒を超えると、例えば基板101をSiCで形成した場合、その表面にSiNx層が顕著に形成され、窒化物半導体層102の形成を阻害し始めるので注意が必要である。
次に、窒化物半導体層102は、スキューネスRskが正となる表面形状を形成するために、成長時のV/III比は1000〜8000とする。窒化物半導体層102の成長温度は、GaN層103の成長温度、例えば、1000℃〜1100℃よりも高い温度(第2の温度)、例えば、1100℃〜1200℃とする。
次に、H2/NH3比≦4のH2/NH3ガス雰囲気中で第2の温度より低い所定の温度(第3の温度)、例えば1000℃〜1100℃までエピタキシャルウェハを冷却する。エピタキシャルウェハの冷却条件は、H2ガス分率が80%を超えると(すなわちH2/NH3比>4となると)、窒化物半導体層102が徐々にエッチバックされ、スキューネスRskの値を維持できなくなるため、注意が必要である。
次に、窒化物半導体層102上にGaN層103を形成し、GaN層103上にAlGaN層104を形成する。以上の工程を経てGaN系HEMT用の窒化物半導体エピタキシャルウエハが形成される。GaN層103及びAlGaN層104の成長温度(第3の温度)は、例えば、1000℃〜1100℃とする。
次に、AlGaN層104上にソース電極106、ドレイン電極107及びゲート電極108を形成する。ドライエッチングでHEMT素子周辺に素子分離溝を形成する。なお、イオン注入で絶縁領域を設けて素子分離を行ってもよい。以上の工程を経て窒化物半導体電界効果トランジスタ(GaN系HEMT)100が形成される。
次に、本発明の実施例1に係る窒化物半導体電界効果トランジスタの製造方法の一例を説明する。まず、基板101としてポリタイプ4H又はポリタイプ6Hの半絶縁性SiC基板を用意する。
図5及び図6は、それぞれ比較例1、2の光応答特性を示す。この比較例1、2は、本発明の実施例を適用しない状態で形成したトランジスタがパッケージングされていないオンウエハ状態であって、ゲート電極が負にバイアスされトランジスタがオフ状態である場合であって、測定雰囲気をダーク状態から光照射状態(1.98eV)へと変えたものである。
比較例1は、SiC基板のNH3ガス処理工程を25秒とし、さらにAlN層形成後のエピタキシャルウェハの冷却工程において、H2/NH3混合ガスのH2/NH3比を5としたものである。図5から明らかなように、エピタキシャルウェハの冷却工程におけるH2/NH3比>4としたことで、窒化物半導体層102が徐々にエッチバックされ、スキューネスRskの値が維持できなくなったものと考えられ、その影響により、Vds値1V〜100Vのほぼ全域に渡って、GaN層の光応答特性が0.1未満となっており、Vds値が20Vのときは0.09になることが分かる。
比較例2は、SiC基板のNH3ガス処理工程を30秒よりも長い35秒とし、AlN層形成後のエピタキシャルウェハの冷却工程において、H2/NH3混合ガスのH2/NH3比を4としたものである。図6から明らかなように、SiC基板のNH3ガス処理工程を30秒より長く行ったことで、AlN層の形成が阻害されたと考えられ、その影響により、Vds値1V〜100Vのほぼ全域に渡って、GaN層の光応答特性が0.1未満となっており、Vds値が20Vのときは0.05になることが分かる。
比較例3は、SiC基板のNH3ガス処理工程を30秒よりも長い35秒とし、AlN層形成後のエピタキシャルウェハの冷却工程において、H2/NH3混合ガスのH2/NH3比を5としたものである。SiC基板のNH3ガス処理工程を30秒より長く行い、且つエピタキシャルウェハの冷却工程においてH2/NH3比>4としたことで、AlN層の形成が阻害されるとともに、冷却工程においてエッチバックされたためAlN層表面のスキューネスRskが負となり、GaN層が良好に形成されなかったものと考えられる。そのため、比較例3の電界効果トランジスタはVds値1V〜100Vのほぼ全域に渡って、GaN層の光応答特性が0.1未満となっており、Vds値が20Vのときは0.03となった。
102a…窒化物半導体層の表面、103…GaN層、104…AlGaN層、
105…二次元電子ガス、106…ソース電極、107…ドレイン電極、
108…ゲート電極
Claims (1)
- 基板の表面を清浄化する工程と、
表面が清浄化された前記基板をアンモニアガス雰囲気中に第1の温度で加熱しながら30秒以下の時間配置する工程と、
前記基板上に第2の温度で加熱しながらスキューネスRskが正となる表面の形状を有する窒化物半導体層をエピタキシャル成長させる工程と、
前記窒化物半導体層が形成されたエピタキシャルウェハをH2/NH3比≦4のガス混合雰囲気を保ったままで前記第2の温度よりも低い第3の温度まで冷却する工程と、
前記窒化物半導体層上にGaN層をエピタキシャル成長させる工程とを有するトランジスタ用窒化物半導体エピタキシャルウエハの製造方法。
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Cited By (1)
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---|---|---|---|---|
WO2019142496A1 (ja) * | 2018-01-18 | 2019-07-25 | 株式会社サイオクス | 窒化物半導体エピタキシャル基板 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08203834A (ja) * | 1995-01-24 | 1996-08-09 | Matsushita Electric Ind Co Ltd | 半導体薄膜及び半導体薄膜の製造方法 |
JPH1075018A (ja) * | 1996-06-14 | 1998-03-17 | Matsushita Electric Ind Co Ltd | 半導体の製造方法及び半導体発光素子 |
JP2005072409A (ja) * | 2003-08-27 | 2005-03-17 | Ngk Insulators Ltd | エピタキシャル基板、半導体積層構造、エピタキシャル基板の製造方法、およびエピタキシャル基板表面におけるピット発生抑制方法 |
JP2008251966A (ja) * | 2007-03-30 | 2008-10-16 | Fujitsu Ltd | 半導体エピタキシャル基板、化合物半導体装置、およびそれらの製造方法 |
JP2008273792A (ja) * | 2007-04-27 | 2008-11-13 | Tohoku Techno Arch Co Ltd | 金属窒化物層の製造方法、iii族窒化物半導体およびその製造方法、iii族窒化物半導体製造用基板 |
JP2011023677A (ja) * | 2009-07-21 | 2011-02-03 | Hitachi Cable Ltd | 化合物半導体エピタキシャルウェハおよびその製造方法 |
WO2011016304A1 (ja) * | 2009-08-07 | 2011-02-10 | 日本碍子株式会社 | 半導体素子用エピタキシャル基板、半導体素子用エピタキシャル基板の製造方法、および半導体素子 |
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Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08203834A (ja) * | 1995-01-24 | 1996-08-09 | Matsushita Electric Ind Co Ltd | 半導体薄膜及び半導体薄膜の製造方法 |
JPH1075018A (ja) * | 1996-06-14 | 1998-03-17 | Matsushita Electric Ind Co Ltd | 半導体の製造方法及び半導体発光素子 |
JP2005072409A (ja) * | 2003-08-27 | 2005-03-17 | Ngk Insulators Ltd | エピタキシャル基板、半導体積層構造、エピタキシャル基板の製造方法、およびエピタキシャル基板表面におけるピット発生抑制方法 |
JP2008251966A (ja) * | 2007-03-30 | 2008-10-16 | Fujitsu Ltd | 半導体エピタキシャル基板、化合物半導体装置、およびそれらの製造方法 |
JP2008273792A (ja) * | 2007-04-27 | 2008-11-13 | Tohoku Techno Arch Co Ltd | 金属窒化物層の製造方法、iii族窒化物半導体およびその製造方法、iii族窒化物半導体製造用基板 |
JP2011023677A (ja) * | 2009-07-21 | 2011-02-03 | Hitachi Cable Ltd | 化合物半導体エピタキシャルウェハおよびその製造方法 |
WO2011016304A1 (ja) * | 2009-08-07 | 2011-02-10 | 日本碍子株式会社 | 半導体素子用エピタキシャル基板、半導体素子用エピタキシャル基板の製造方法、および半導体素子 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2019142496A1 (ja) * | 2018-01-18 | 2019-07-25 | 株式会社サイオクス | 窒化物半導体エピタキシャル基板 |
JP2019125737A (ja) * | 2018-01-18 | 2019-07-25 | 株式会社サイオクス | 窒化物半導体エピタキシャル基板 |
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