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JP2016066641A - 半導体装置及び半導体装置の製造方法 - Google Patents

半導体装置及び半導体装置の製造方法 Download PDF

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Teruyuki Ohashi
輝之 大橋
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Ryosuke Iijima
良介 飯島
清水　達雄
Tatsuo Shimizu
達雄 清水
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Abstract

【課題】高い閾値を備える半導体装置及び半導体装置を提供する。
【解決手段】半導体装置は、ワイドバンドギャップ半導体層１６と、ゲート電極３０と、ワイドバンドギャップ半導体層１６とゲート電極３０との間に設けられ、膜厚が７ｎｍ以上の第１の絶縁膜２８ａと、第１の絶縁膜２８ａ上に設けられ固定電荷を含む固定電荷膜２８ｂと、固定電荷膜２８ｂ上に設けられ膜厚が７ｎｍ以上の第２の絶縁膜２８ｃとを有し、総膜厚が２５ｎｍ以上のゲート絶縁膜２８と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置及び半導体装置の製造方法に関する。
ＳｉＣ（炭化珪素）、ＧａＮ（ガリウムナイトライド）等のワイドバンドギャップ半導体は、絶縁破壊強度、飽和電子速度、熱伝導度などの面で、Ｓｉ（シリコン）と比べて優れた物性値を備える。したがって、次世代の半導体デバイス、特にパワー半導体デバイス用の材料として期待されている。
トランジスタのように、スイッチング動作を行うパワーデバイスでは、安全面の観点から十分に高い閾値を備えることが望ましい。もっとも、ワイドバンドギャップ半導体を用いたトランジスタでは、十分に高い閾値を実現することが困難である。
例えば、ＳｉＣを用いたＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）では、半導体とゲート絶縁膜との間の界面準位の影響により、閾値が低下するという問題がある。また、例えば、ＧａＮ系半導体のＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）では、ゲート電極下の２次元電子ガスの存在により、ゲート電極に電圧を印加しなくても導通する「ノーマリー・オン動作」となるという問題がある。
特に、ＳｉＣを用いたＭＯＳＦＥＴでは、移動度向上を目的として界面の窒化処理を行うと、キャリアの移動度が高いＭＯＳＦＥＴほど閾値が低下するというトレードオフの関係が生ずる。
特開２０１３−４２０５４号公報
本発明が解決しようとする課題は、高い閾値を備える半導体装置及び半導体装置の製造方法を提供することにある。
実施形態の半導体装置は、ワイドバンドギャップ半導体層と、ゲート電極と、前記ワイドバンドギャップ半導体層と前記ゲート電極との間に設けられ、膜厚が７ｎｍ以上の第１の絶縁膜と、前記第１の絶縁膜上に設けられ固定電荷を含む固定電荷膜と、前記固定電荷膜上に設けられ膜厚が７ｎｍ以上の第２の絶縁膜とを有し、総膜厚が２５ｎｍ以上のゲート絶縁膜と、を備える。
第１の実施形態の半導体装置の構成を示す模式断面図。 第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第２の実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図。 第３の実施形態の半導体装置の構成を示す模式断面図。 第４の実施形態の半導体装置の構成を示す模式断面図。
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。
本明細書中、「ワイドバンドギャップ半導体」とは、シリコンよりもバンドギャップの広い半導体を意味する。
本明細書中、「ＧａＮ系半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）及びそれらの中間組成を備える半導体の総称である。
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ−はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ−はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
（第１の実施形態）
本実施形態の半導体置は、ワイドバンドギャップ半導体層と、ゲート電極と、ワイドバンドギャップ半導体層とゲート電極との間に設けられ、膜厚が７ｎｍ以上の第１の絶縁膜と、第１の絶縁膜上に設けられ固定電荷を含む固定電荷膜と、固定電荷膜上に設けられる膜厚が７ｎｍ以上の第２の絶縁膜とを有し、総膜厚が２５ｎｍ以上のゲート絶縁膜と、を備える。
本実施形態の半導体装置は、より具体的には、第１と第２の面を有するＳｉＣ基板と、ＳｉＣ基板の第１の面側に設けられるｎ型のＳｉＣ層と、ｎ型のＳｉＣ層の第１の面側に設けられるｐ型の第１のＳｉＣ領域と、ｐ型の第１のＳｉＣ領域の表面に設けられるｎ型の第２のＳｉＣ領域と、ゲート電極と、ｐ型の第１のＳｉＣ領域とゲート電極との間に設けられ、膜厚が７ｎｍ以上の第１の絶縁膜と、第１の絶縁膜上に設けられ固定電荷を含む固定電荷膜と、固定電荷膜上に設けられる膜厚が７ｎｍ以上の第２の絶縁膜とを有し、総膜厚が２５ｎｍ以上のゲート絶縁膜と、ｎ型の第２のＳｉＣ領域上に設けられる第１の電極と、ＳｉＣ基板の第２の面側に設けられる第２の電極と、を備える。
図１は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。ＭＯＳＦＥＴ１００は、ｐチャネルとソース領域をイオン注入で形成する、ｎ型のＤｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。
ＭＯＳＦＥＴ１００は、第１と第２の面を有するｎ＋型のＳｉＣ基板１２を備えている。図１においては、第１の面とは図の上側の面であり、第２の面とは図の下側の面である。
ＳｉＣ基板１２は、例えば、不純物濃度１×１０１８ｃｍ−３以上１×１０２０ｃｍ−３以下の、例えばＮ（窒素）をｎ型不純物として含む４Ｈ−ＳｉＣのＳｉＣ基板である。例えば、第１の面は｛０００１｝面と表記されるシリコン面に対し０度以上８度以下傾斜した面である。第２の面は｛０００−１｝面と表記されるカーボン面に対し０度以上８度以下傾斜した面である。
ＳｉＣ基板１２の第１の面上には、例えば、ｎ型不純物の不純物濃度５×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下のｎ−型のドリフト層（ｎ型のＳｉＣ層）１４が形成されている。ドリフト層１４は、例えば、ＳｉＣ基板１２上にエピタキシャル成長により形成されたＳｉＣのエピタキシャル成長層である。
ドリフト層１４の表面も、シリコン面に対し０度以上８度以下傾斜した面である。ドリフト層１４の膜厚は、例えば、５μｍ以上１００μｍ以下である。
ドリフト層１４の一部表面には、例えば、ｐ型不純物の不純物濃度５×１０１５ｃｍ−３以上１×１０１７ｃｍ−３以下のｐ型のｐチャネル領域（ｐ型の第１のＳｉＣ領域、ワイドバンドギャップ半導体層）１６が形成されている。ｐチャネル領域１６の深さは、例えば０．６μｍ程度である。ｐチャネル領域１６は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
ｐチャネル領域１６の一部表面には、例えばｎ型不純物の不純物濃度１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３ｃｍ−３以下のｎ＋型のソース領域（ｎ型の第２のＳｉＣ領域）１８が形成されている。ソース領域１８の深さは、ｐチャネル領域１６の深さよりも浅く、例えば０．３μｍ程度である。
また、ｐチャネル領域１６の一部表面であって、ソース領域１８の側方に、例えば、ｐ型不純物の不純物濃度１×１０１８ｃｍ−３以上１×１０２２ｃｍ−３以下のｐ＋型のｐコンタクト領域２０が形成されている。ｐコンタクト領域２０の深さは、ｐチャネル領域１６の深さよりも浅く、例えば０．３μｍ程度である。
ＭＯＳＦＥＴ１００は、ｐチャネル領域１６の表面に形成されたゲート絶縁膜２８を備えている。ゲート絶縁膜２８は、第１の絶縁膜２８ａと、第１の絶縁膜２８ａ上に設けられ固定電荷を含む固定電荷膜２８ｂと、固定電荷膜２８ｂ上に設けられる第２の絶縁膜２８ｃとを備える。
ゲート絶縁膜２８上には、ゲート電極３０が形成されている。ゲート電極３０には、例えば、ドーピングされたポリシリコン等が適用可能である。ゲート電極３０上には、例えば、シリコン酸化膜で形成される層間絶縁膜３２が形成されている。
第１の絶縁膜２８ａは、ｐチャネル領域１６と固定電荷膜２８ｂとの間の電荷の移動を抑制する機能を備える。例えば、ｐチャネル領域１６から固定電荷膜２８ｂへ電荷が注入されることを抑制する。また、例えば、固定電荷膜２８ｂ中の固定電荷がｐチャネル領域１６に抜けることを抑制する。第１の絶縁膜２８ａは、例えば、シリコン酸化膜、シリコン酸窒化膜、又はアルミニウム酸化膜である。
第２の絶縁膜２８ｃは、ゲート電極３０と固定電荷膜２８ｂとの間の電荷の移動を抑制する機能を備える。例えば、ゲート電極３０から固定電荷膜２８ｂへ電荷が注入されることを抑制する。また、例えば、固定電荷膜２８ｂ中の固定電荷がゲート電極３０に抜けることを抑制する機能を備える。第２の絶縁膜２８ｃは、例えば、シリコン酸化膜又はアルミニウム酸化膜である。
なお、第１の絶縁膜２８ａ及び第２の絶縁膜２８ｃは、異なる材料の膜が積層された膜でも構わない。
固定電荷膜２８ｂは、固定電荷を膜中に含むことで、ＭＯＳＦＥＴ１００の閾値を制御する機能を備える。固定電荷は、例えば、負電荷であり、例えば、固定電荷膜２８ｂのバンドギャップ中に存在する準位（レベル）にトラップされた電子である。
第１の絶縁膜２８ａの膜厚は、７ｎｍ以上２０ｎｍ以下である。第１の絶縁膜２８ａの膜厚は、１０ｎｍ以上１５ｎｍ以下であることが望ましい。
また、第２の絶縁膜２８ｃの膜厚は、７ｎｍ以上２０ｎｍ以下である。第１の絶縁膜２８ａの膜厚は、１０ｎｍ以上１５ｎｍ以下であることが望ましい。
また、ゲート絶縁膜の総膜厚は、２５ｎｍ以上６０ｎｍ以下である。ゲート絶縁膜の総膜厚は、３０ｎｍ以上５０ｎｍ以下であることが望ましい。
ゲート電極３０下の、ソース領域１８とドリフト層１４とに挟まれるｐチャネル領域１６がＭＯＳＦＥＴ１００のチャネル領域として機能する。
ＭＯＳＦＥＴ１００は、ソース領域１８上に形成され、ソース領域１８とｐコンタクト領域２０とに電気的に接続される導電性のソース電極３４を備えている。ソース電極３４は、ｐチャネル領域１６に電位を与える電極としても機能する。
ソース電極３４は、例えば、Ｎｉ（ニッケル）のバリアメタル層と、バリアメタル層上のＡｌ（アルミニウム）のメタル層の積層で構成される。Ｎｉのバリアメタル層とＡｌのメタル層とは反応により合金を形成していてもよい。
また、ＳｉＣ基板１２のドリフト層１４と反対側、すなわち、第２の面側には、導電性のドレイン電極３６が形成されている。ドレイン電極３６は、例えば、Ｎｉ（ニッケル）のバリアメタル層と、バリアメタル層上のＡｌ（アルミニウム）のメタル層との積層で構成される。Ｎｉのバリアメタル層とＡｌのメタル層とは反応により合金を形成していてもよい。
なお、本実施形態において、ｎ型不純物は例えば、Ｎ（窒素）やＰ（リン）が好ましいが、Ａｓ（ヒ素）あるいはＳｂ（アンチモン）等を適用することも可能である。また、ｐ型不純物は例えば、Ａｌ（アルミニウム）が好ましいが、Ｂ（ボロン）、Ｇａ（ガリウム）、Ｉｎ（インジウム）等を適用することも可能である。
以下、本実施形態の半導体装置の作用及び効果について説明する。
高電圧が印加されるパワーデバイスでは、安全面の観点から十分に高い閾値を備えることが望ましい。しかし、ＳｉＣを用いた場合、例えば、チャネル領域とゲート絶縁膜との間の界面準位、固定電荷等に起因して閾値が低下し、高い閾値を実現することが困難な場合がある。
本実施形態のＭＯＳＦＥＴ１００は、ゲート絶縁膜２８に負電荷である電子を固定電荷として蓄積する固定電荷膜２８ｂを備える。したがって、ＭＯＳＦＥＴ１００の閾値が、正側にシフトする。言い換えれば、ＭＯＳＦＥＴ１００の閾値が、固定電荷膜２８ｂが無い場合と比較して高くなる。したがって、高い閾値を備えるＭＯＳＦＥＴ１００が実現できる。
さらに、本実施形態では、固定電荷膜２８ｂを第１の絶縁膜２８ａ及び第２の絶縁膜２８ｃとで挟みこむことにより、ＭＯＳＦＥＴ１００の動作中にｐチャネル領域１６やゲート電極３０から、電荷が固定電荷膜２８ｂに注入されることを抑制する。また、固定電荷膜２８ｂの固定電荷がＭＯＳＦＥＴ１００の動作中にｐチャネル領域１６やゲート電極３０へ抜けることを抑制する。したがって、ＭＯＳＦＥＴ１００の閾値が変動することを抑制する。したがって、閾値の安定したＭＯＳＦＥＴ１００が実現される。
また、ｐチャネル領域１６と固定電荷膜２８ｂとの間に、第１の絶縁膜２８ａを備えることで、ｐチャネル領域１６と固定電荷との物理的距離が保てる。したがって、ｐチャネル領域１６を走行する電子の固定電荷による散乱が抑制される。したがって、固定電荷に起因する移動度の低下が抑制され、高い移動度を備えるＭＯＳＦＥＴ１００が実現される。
第１の絶縁膜２８ａの膜厚は、７ｎｍ以上２０ｎｍ以下である。第１の絶縁膜２８ａの膜厚は、１０ｎｍ以上１５ｎｍ以下であることが望ましい。
上記範囲を下回ると、例えば、ｐチャネル領域１６側から固定電荷膜２８ｂへの電子のトンネリングが生じ、ＭＯＳＦＥＴ１００の閾値が変動する恐れがある。また、例えば、固定電荷膜２８ｂ側からｐチャネル領域１６への電子のトンネリングが生じ、ＭＯＳＦＥＴ１００の閾値が変動する恐れがある。本実施形態では、第１の絶縁膜２８ａの直接トンネリング確率が十分低くなるよう膜厚を設定する。これにより、電子のトンネリングを抑制し、ＭＯＳＦＥＴ１００の動作中の閾値変動を抑制する。また、上記範囲を上回ると、ゲート電圧によるトランジスタ制御が困難になる恐れがある。
第２の絶縁膜２８ｂの膜厚は、７ｎｍ以上２０ｎｍ以下である。第２の絶縁膜２８ｂの膜厚は、１０ｎｍ以上１５ｎｍ以下であることが望ましい。
上記範囲を下回ると、例えば、ゲート電極３０側から固定電荷膜２８ｂへの電子のトンネリングが生じ、ＭＯＳＦＥＴ１００の閾値が変動する恐れがある。また、例えば、固定電荷膜２８ｂ側からゲート電極３０への電子のトンネリングが生じ、ＭＯＳＦＥＴ１００の閾値が変動する恐れがある。本実施形態では、第２の絶縁膜２８ａの直接トンネリング確率が十分低くなるよう膜厚を設定する。これにより、電子のトンネリングを抑制し、ＭＯＳＦＥＴ１００の動作中の閾値変動を抑制する。また、上記範囲を上回ると、ゲート電圧によるトランジスタ制御が困難になる恐れがある。
固定電荷膜２８ｂは、シリコンリッチなシリコン窒化膜であることが望ましい。シリコンリッチな窒化膜は、化学量論比を満たすシリコン窒化膜のシリコン組成比よりも高いシリコン組成比を備える。すなわち、シリコンリッチなシリコン窒化膜は、化学量論比を満たすシリコン窒化膜Ｓｉ３Ｎ４のＳｉ／Ｎ比（３／４＝０．７５）よりもＳｉ／Ｎ比が高い。シリコンリッチなシリコン窒化膜は、電子を膜中にトラップすることが可能である。電子をトラップすることで、負電荷が固定電荷膜２８ｂに固定電荷として蓄積される。
また、固定電荷膜２８ｂは、アルミニウムリッチなアルミニウム酸化膜であることが望ましい。アルミニウムリッチなアルミニウム酸化膜は、化学量論比を満たすアルミニウム酸化膜のアルミニウム組成比よりも高いアルミニウム組成比を備える。すなわち、アルミニウムリッチなアルミニウム酸化膜は、化学量論比を満たすアルミニウム酸化膜Ａｌ２Ｏ３のＡｌ／Ｏ比（２／３＝０．６７）よりもＡｌ／Ｏ比が高い。アルミニウムリッチなアルミニウム酸化膜は、電子を膜中にトラップすることが可能である。電子をトラップすることで、負電荷が固定電荷膜２８ｂに固定電荷として蓄積される。
また、固定電荷膜２８ｂは、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、及びＨｆ（ハフニウム）のうちの少なくとも１つの金属を含む酸化物であり、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｃｒ（クロム）、Ｍｎ（マンガン）、Ｆｅ（鉄）、Ｔｃ（テクネチウム）、Ｒｅ（レニウム）、Ｒｕ（ルテニウム）、Ｏｓ（オスミウム）、Ｒｈ（ロジウム）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｃｏ（コバルト）、及びＮｉ（ニッケル）からなる第１群から選択された少なくとも１つの元素を含むことが望ましい。Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、及びＨｆ（ハフニウム）のうちの少なくとも１つの金属を含む酸化物中に、第１群から選択された少なくとも１つの元素を添加すると、バンドギャップ中に準位が発生することが第１原理計算の結果明らかになっている。
バンドギャップ中に発生する準位の一部には電子が詰まっており、一部は電子が空になっている。空になっている準位に電子を注入すれば、負電荷が固定電荷膜２８ｂに固定電荷として蓄積される。また、既にある電子を引き抜けば、引き抜く前に比べて正電荷が固定電荷として蓄積される。
また、固定電荷膜２８ｂは、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、及びＨｆ（ハフニウム）のうちの少なくとも１つの金属を含む酸化物中に、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｃｒ（クロム）、Ｍｎ（マンガン）、Ｆｅ（鉄）、Ｔｃ（テクネチウム）、Ｒｅ（レニウム）、Ｒｕ（ルテニウム）、Ｏｓ（オスミウム）、Ｒｈ（ロジウム）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｃｏ（コバルト）、及びＮｉ（ニッケル）からなる第１群から選択された少なくとも１つの元素を含み、更にＮ（窒素）、Ｃ（炭素、Ｂ（ホウ素）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ａｌ（アルミニウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）からなる第２群から選択された少なくとも１つの元素を含むことが望ましい。
固定電荷膜２８ｂの固定電荷は、固定電荷が固定電荷膜２８ｂから抜けることを抑制する観点から、深い準位に位置することが望ましい。第１原理計算の結果、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、及びＨｆ（ハフニウム）のうちの少なくとも１つの金属を含む酸化物であって、第１群から選択された少なくとも１つの元素を含む酸化物中に、更に第２群から選択された少なくとも１つの元素を含むことで、バンドギャップ中に発生する準位が深くなることが明らかになっている。
ＳｉＣのミッドギャップは真空準位から５．４ｅＶ下に位置する。このため、固定電荷膜２８ｂ中の固定電荷は、５．４±１．０ｅＶの準位にあることが、固定電荷がＳｉＣ、すなわちｐチャネル領域１６に抜けることを抑制する観点から望ましい。なお、固定電荷の存在する準位は、例えば、固定電荷膜２８ｂの材料の構造及び化学組成を特定することで、第１原理計算を用いて決定することが可能である。
また、ゲート絶縁膜２８の総膜厚は、２５ｎｍ以上６０ｎｍ以下である。ゲート絶縁膜の総膜厚は、３０ｎｍ以上５０ｎｍ以下であることが望ましい。
上記範囲を下回ると、ゲート絶縁膜２８の信頼性の劣化が懸念される。また、上記範囲を上回ると、ゲート電圧によるトランジスタ制御が困難になる恐れがある。
また、固定電荷膜２８ｂ中の固定電荷の面密度が、８．６×１０１１ｃｍ−２以上２．２×１０１３ｃｍ−２以下であることが望ましく、５．０×１０１２ｃｍ−２以上２．２×１０１３ｃｍ−２以下であることがより望ましい。上記範囲を下回ると、固定電荷による十分な閾値上昇効果が得られない恐れがある。また、上記範囲を上回ると閾値が高くなりすぎＭＩＳＦＥＴ１００の動作が困難になる恐れである。なお、固定電荷膜２８ｂ中の固定電荷の面密度は、例えば、ゲート構造のキャパシタンス−電圧測定により算出することが可能である。
ゲート絶縁膜２８の膜厚を６０ｎｍ以下、第１の絶縁膜２８ａ及び第２の絶絶縁膜２８ｃをシリコン酸化膜、ゲート電極３０を型にドーピングされたポリシリコンとした場合に、固定電荷膜２８ｂ中の電子の面密度を８．６×１０１１ｃｍ−２以上２．２×１０１３ｃｍ−２以下とすることで、ＭＯＳＦＥＴ１００の閾値を７Ｖ〜２２Ｖ上昇させることが可能である。
以上、本実施形態によれば、高い閾値、高い移動度、安定した閾値を備えるＭＯＳＦＥＴ１００が実現される。
（第２の実施形態）
本実施形態の半導体装置の製造方法は、ワイドバンドギャップ半導体層上に第１の絶縁膜を形成し、第１の絶縁膜上に固定電荷膜を形成し、固定電荷膜に電子線を照射し、固定電荷膜上に第２の絶縁膜を形成し、第２の絶縁膜上にゲート電極を形成する。
以下、第１の実施形態のＭＯＳＦＥＴ１００を例に、本実施形態の半導体装置の製造方法を説明する。図２、図３、図４は、本実施形態の半導体装置の製造方法において、製造途中の半導体装置を示す模式断面図である。
まず、シリコン面である第１の面と、カーボン面である第２の面を有するｎ＋型のＳｉＣ基板１２を準備する。次に、ＳｉＣ基板１２の第１の面上に、エピタキシャル成長法により、ｎ−型のドリフト層（ＳｉＣ半導体層）１４を形成する。
次に、公知のフォトリソグラフィー法とイオン注入法により、ｐ型のｐチャネル領域１６、ｎ＋型のソース領域１８、及び、ｐ＋型のｐコンタクト領域２０を形成する。
次に、ｎ−型のドリフト層（ＳｉＣ半導体層）１４に、例えば、シリコン酸化膜である第１の絶縁膜２８ａを、例えば熱酸化により形成する。次に、第１の絶縁膜２８ａ上に、絶縁膜である固定電荷膜２８ｂを形成する。例えば、シリコンリッチなシリコン窒化膜を、例えば、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により形成する（図２）。
次に、固定電荷膜２８ｂに電子線を照射し、固定電荷膜２８ｂの準位に電子をトラップさせて固定電荷とする（図３）。電子線の照射には公知の電子線照射装置を適用することが可能である。
次に、固定電荷膜２８ｂ上に、例えば、シリコン酸化膜である第２の絶縁膜２８ｃを、例えばＬＰＣＶＤにより形成する。
次に、公知の方法で、ゲート絶縁膜２８上にゲート電極３０を形成する（図４）。ゲート電極３０は、例えば、ＬＰＣＶＤ法により形成されるドーピングされたポリシリコンである。
その後、公知のプロセスにより、層間絶縁膜３２、ソース電極３４、ドレイン電極３６を形成し、図１に示すＭＯＳＦＥＴ１００が製造される。
本実施形態の製造方法により、高い閾値、高い移動度、安定した閾値を備えるＭＯＳＦＥＴ１００が製造される。
（第３の実施形態）
本実施形態の半導体装置は、ｐ型の第１のＳｉＣ領域とゲート絶縁膜との間に、ｎ型の第３のＳｉＣ領域を更に備えること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図５は、本実施形態の半導体装置であるＭＯＳＦＥＴの構成を示す模式断面図である。ＭＯＳＦＥＴ２００は、ｐチャネルとソース領域をイオン注入で形成する、ｎ型のＤＩＭＯＳＦＥＴである。
ＭＯＳＦＥＴ２００は、ｐ型のｐチャネル領域（ｐ型の第１のＳｉＣ領域）１６とゲート絶縁膜２８との間に、ｎ型の埋め込みチャネル領域３８を備えている。
ＳｉＣのＭＯＳＦＥＴでは、チャネル領域とゲート絶縁膜との間の界面準位により、チャネル領域を走行する電子が散乱され、移動度が低下するという問題がある。本実施形態のＭＯＳＦＥＴ２００は、埋め込みチャネル構造のＭＯＳＦＥＴ２００である。埋め込みチャネル構造とすることにより、チャネル領域とゲート絶縁膜との間の界面から電子が走行するチャネルまでの距離を離すことが可能となる。したがって、電子の散乱が抑制され、高い移動度を実現することが可能となる。
もっとも、埋め込みチャネル構造とすることにより、一般にＭＯＳＦＥＴの閾値は低下する。本実施形態では、負電荷を固定電荷として蓄積する固定電荷膜２８ｂを備えることにより、閾値が上昇する。
したがって、本実施形態によれば、高い閾値を維持した状態で、第１の実施形態のＭＯＳＦＥＴ１００よりも、さらに高い移動度を備えるＭＯＳＦＥＴ２００が実現される。
（第４の実施形態）
本実施形態の半導体装置は、ワイドバンドギャップ半導体層がＧａＮ系半導体のＨＥＭＴであること以外は、第１の実施形態と同様である。したがって、第１の実施形態と重複する内容については記述を省略する。
図６は、本実施形態の半導体装置の模式断面図である。本実施形態の半導体装置は、ＧａＮ系半導体を用いたＨＥＭＴである。
図６に示すようにＨＥＭＴ（半導体装置）３００は、基板５０、バッファ層５２、チャネル層５４、バリア層（ワイドバンドギャップ半導体層）５６、ソース電極５８、ドレイン電極６０を備える。
基板５０は、例えば、シリコン（Ｓｉ）で形成される。シリコン以外にも、例えば、サファイア（Ａｌ２Ｏ３）や炭化珪素（ＳｉＣ）を適用することも可能である。
基板５０上に、バッファ層５２が設けられる。バッファ層５２は、基板５０とチャネル層５４との間の格子不整合を緩和する機能を備える。バッファ層５２は、例えば、窒化アルミニウムガリウム（ＡｌＷＧａ１−ＷＮ（０＜Ｗ＜１））の多層構造で形成される。
バッファ層５２上に、チャネル層５４が設けられる。チャネル層５４は、例えば、アンドープのＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）である。より具体的には、例えば、アンドープのＧａＮである。チャネル層１４の膜厚は、例えば、０．５μｍ以上３μｍ以下である。
チャネル層５４上に、バリア層５６が設けられる。バリア層５６のバンドギャップは、チャネル層５４のバンドギャップよりも大きい。バリア層５６は、例えば、アンドープのＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）である。より具体的には、例えば、アンドープのＡｌ０．２Ｇａ０．８Ｎである。バリア層５６の膜厚は、例えば、１５ｎｍ以上５０ｎｍ以下である。
チャネル層５４とバリア層５６との間は、ヘテロ接合界面となる。ＨＥＭＴ３００のオン動作時は、ヘテロ接合界面に２次元電子ガス（２ＤＥＧ）が形成されキャリアとなる。
バリア層５６上には、ソース電極５８とドレイン電極６０が形成される。ソース電極５８とドレイン電極６０は、例えば、金属電極であり、金属電極は、例えば、チタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造である。ソース電極５８及びドレイン電極６０と、バリア層５６との間は、オーミックコンタクトであることが望ましい。ソース電極５８とドレイン電極６０との距離は、例えば、５μｍ以上３０μｍ以下である。
バリア層５６上のソース電極５８とドレイン電極２０との間に、ゲート絶縁膜５８を備えている。ゲート絶縁膜５８は、第１の絶縁膜５８ａと、第１の絶縁膜５８ａ上に設けられ固定電荷を含む固定電荷膜５８ｂと、固定電荷膜５８ｂ上に設けられる第２の絶縁膜５８ｃとを備える。
ゲート絶縁膜５８上には、ゲート電極７０が形成されている。ゲート電極７０には、例えば、ドーピングされたポリシリコン等が適用可能である。
ＧａＮ系半導体を用いたＨＥＭＴでは、ゲート電極に電圧を印加しなくても導通する「ノーマリー・オン動作」となる。もっとも、高電圧が印加されるパワーデバイスでは、安全面の観点から、ゲート電極に正の電圧を印加しない限り導通しない「ノーマリー・オフ動作」とすることが望ましい。
ＧａＮ系半導体を用いたパワーデバイスでは、「ノーマリー・オフ動作」を実現するために、ゲート電極をトレンチ構造にする方法がある。しかし、トレンチ構造のデバイスでは、キャリアの移動度と信頼性の低下が懸念される。
本実施形態によれば、電子を固定電荷として蓄積する固定電荷膜５８ａを備えることにより、ＨＥＭＴの閾値が上昇する。したがって、本実施形態によれば、「ノーマリー・オフ動作」するＨＥＭＴ３００が実現される。
以上、実施形態では、ＳｉＣのＭＯＳＦＥＴについては、ｎ型のＭＯＳＦＥＴについて説明したが、ＳｉＣのｐ型のＭＯＳＦＥＴについても本発明を適用することが可能である。ｐ型のＭＯＳＦＥＴにおいて閾値を上昇させるためには、電荷蓄積膜に正電荷を蓄積させれば良い。
また、ＭＯＳＦＥＴに限らず、例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）についても本発明を適用することが可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１２ ＳｉＣ基板
１４ ｎ型のドリフト層（ｎ型のＳｉＣ層）
１６ ｐチャネル領域（ｐ型の第１のＳｉＣ領域、ワイドバンドギャップ半導体層）
１８ ｎ＋型のソース領域（ｎ型の第２のＳｉＣ領域）
２８ ゲート絶縁膜
２８a 第１の絶縁膜
２８ｂ 固定電荷膜
２８ｃ 第２の絶縁膜
３０ ゲート電極
３４ ソース電極（第１の電極）
３６ ドレイン電極（第２の電極）
５６ バリア層（ワイドバンドギャップ半導体層）
５８ ゲート絶縁膜
５８a 第１の絶縁膜
５８ｂ 固定電荷膜
５８ｃ 第２の絶縁膜
７０ ゲート電極
１００ ＭＯＳＦＥＴ（半導体装置）
２００ ＭＯＳＦＥＴ（半導体装置）
３００ ＨＥＭＴ（半導体装置）

Claims (19)

  1. ワイドバンドギャップ半導体層と、
    ゲート電極と、
    前記ワイドバンドギャップ半導体層と前記ゲート電極との間に設けられ、膜厚が７ｎｍ以上の第１の絶縁膜と、前記第１の絶縁膜上に設けられ固定電荷を含む固定電荷膜と、前記固定電荷膜上に設けられ膜厚が７ｎｍ以上の第２の絶縁膜とを有し、総膜厚が２５ｎｍ以上のゲート絶縁膜と、
    を備える半導体装置。
  2. 前記ゲート絶縁膜の総膜厚が３０ｎｍ以上である請求項１記載の半導体装置。
  3. 前記ワイドバンドギャップ半導体層がＳｉＣである請求項１又は請求項２記載の半導体装置。
  4. 前記固定電荷は、５．４±１．０ｅＶの準位にある請求項３記載の半導体装置。
  5. 前記ワイドバンドギャップ半導体層がＧａＮ系半導体である請求項１又は請求項２記載の半導体装置。
  6. 前記固定電荷膜は、シリコンリッチなシリコン窒化膜である請求項１記載の半導体装置。
  7. 前記固定電荷膜は、アルミニウムリッチなアルミニウム酸化膜である請求項１記載の半導体装置。
  8. 前記固定電荷膜は、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、及びＨｆ（ハフニウム）のうちの少なくとも１つの金属を含む酸化物であり、Ｗ（タングステン）、Ｍｏ（モリブデン）、Ｃｒ（クロム）、Ｍｎ（マンガン）、Ｆｅ（鉄）、Ｔｃ（テクネチウム）、Ｒｅ（レニウム）、Ｒｕ（ルテニウム）、Ｏｓ（オスミウム）、Ｒｈ（ロジウム）、Ｉｒ（イリジウム）、Ｐｄ（パラジウム）、Ｐｔ（白金）、Ｃｏ（コバルト）、及びＮｉ（ニッケル）からなる第１群から選択された少なくとも１つの元素を含む請求項１記載の半導体装置。
  9. 前記固定電荷膜は、Ｎ（窒素）、Ｃ（炭素、Ｂ（ホウ素）、Ｍｇ（マグネシウム）、Ｃａ（カルシウム）、Ｓｒ（ストロンチウム）、Ｂａ（バリウム）、Ａｌ（アルミニウム）、Ｓｃ（スカンジウム）、Ｙ（イットリウム）、Ｌａ（ランタン）、ランタノイド（Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ）からなる第２群から選択された少なくとも１つの元素を含む請求項８記載の半導体装置。
  10. 前記固定電荷の面密度が、８．６×１０１１ｃｍ−２以上２．２×１０１３ｃｍ−２以下である請求項１乃至請求項９いずれか一項記載の半導体装置。
  11. 前記第１の絶縁膜の膜厚が１０ｎｍ以上であり、前記第２の絶縁膜の膜厚が１０ｎｍ以上である請求項１乃至請求項１０いずれか一項記載の半導体装置。
  12. 第１と第２の面を有するＳｉＣ基板と、
    前記ＳｉＣ基板の前記第１の面側に設けられるｎ型のＳｉＣ層と、
    前記ｎ型のＳｉＣ層の前記第１の面側に設けられるｐ型の第１のＳｉＣ領域と、
    前記ｐ型の第１のＳｉＣ領域の表面に設けられるｎ型の第２のＳｉＣ領域と、
    ゲート電極と、
    前記ｐ型の第１のＳｉＣ領域と前記ゲート電極との間に設けられ、膜厚が７ｎｍ以上の第１の絶縁膜と、前記第１の絶縁膜上に設けられ固定電荷を含む固定電荷膜と、前記固定電荷膜上に設けられる膜厚が７ｎｍ以上の第２の絶縁膜とを有し、総膜厚が２５ｎｍ以上のゲート絶縁膜と、
    前記ｎ型の第２のＳｉＣ領域上に設けられる第１の電極と、
    前記ＳｉＣ基板の前記第２の面側に設けられる第２の電極と、
    を備える半導体装置。
  13. 前記固定電荷が負電荷である請求項１２記載の半導体装置。
  14. 前記ｐ型の第１のＳｉＣ領域と前記ゲート絶縁膜との間に、ｎ型の第３のＳｉＣ領域を更に備える請求項１３記載の半導体装置。
  15. 前記ゲート絶縁膜の膜厚が３０ｎｍ以上である請求項１２乃至請求項１４いずれか一項記載の半導体装置。
  16. 前記固定電荷は、５．４±１．０ｅＶの準位にある請求項１２乃至請求項１５いずれか一項記載の半導体装置。
  17. ワイドバンドギャップ半導体層上に第１の絶縁膜を形成し、
    前記第１の絶縁膜上に固定電荷膜を形成し、
    前記固定電荷膜に電子線を照射し、
    前記固定電荷膜上に第２の絶縁膜を形成し、
    前記第２の絶縁膜上にゲート電極を形成する半導体装置の製造方法。
  18. 前記ワイドバンドギャップ半導体層がＳｉＣである請求項１７記載の半導体装置の製造方法。
  19. 前記ワイドバンドギャップ半導体層がＧａＮ系半導体である請求項１７記載の半導体装置の製造方法。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016195225A (ja) * 2015-04-01 2016-11-17 富士電機株式会社 炭化ケイ素半導体装置及びその処理方法
US9685551B2 (en) 2015-03-24 2017-06-20 Kabushiki Kaisha Toshiba Semiconductor device and inverter circuit
US9728608B2 (en) 2015-03-24 2017-08-08 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, and vehicle
WO2018012598A1 (ja) * 2016-07-15 2018-01-18 ローム株式会社 半導体装置
JP2019106417A (ja) * 2017-12-11 2019-06-27 出光興産株式会社 半導体装置及び半導体装置の製造方法
JP2021027105A (ja) * 2019-08-01 2021-02-22 富士通株式会社 化合物半導体装置及びその製造方法
JP2021114496A (ja) * 2020-01-16 2021-08-05 信一郎 高谷 縦型窒化物半導体トランジスタ装置
JP2022014832A (ja) * 2020-07-07 2022-01-20 豊田合成株式会社 半導体装置とその製造方法
US12107159B2 (en) 2021-03-09 2024-10-01 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6598756B2 (ja) * 2016-11-11 2019-10-30 三菱電機株式会社 電力用半導体装置およびその製造方法
CN109037332A (zh) * 2017-06-12 2018-12-18 中兴通讯股份有限公司 碳化硅金属氧化物半导体场效应晶体管及其制造方法
CN109119480A (zh) * 2018-09-04 2019-01-01 盛世瑶兰（深圳）科技有限公司 功率器件及其制备方法
JP6957536B2 (ja) * 2019-01-04 2021-11-02 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機
JP7204547B2 (ja) * 2019-03-15 2023-01-16 株式会社東芝 半導体装置
DE102019120692A1 (de) * 2019-07-31 2021-02-04 Infineon Technologies Ag Leistungshalbleitervorrichtung und Verfahren
KR20220096832A (ko) * 2020-12-31 2022-07-07 현대자동차주식회사 반도체 소자 및 그 제조 방법
JP7564753B2 (ja) 2021-04-15 2024-10-09 株式会社東芝 半導体装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11266017A (ja) * 1998-01-14 1999-09-28 Denso Corp 炭化珪素半導体装置及びその製造方法
JP2008130672A (ja) * 2006-11-17 2008-06-05 Furukawa Electric Co Ltd:The 窒化物系半導体ヘテロ接合電界効果トランジスタ
JP2011176168A (ja) * 2010-02-25 2011-09-08 Nippon Telegr & Teleph Corp <Ntt> 半導体メモリ
JP2013503479A (ja) * 2009-08-27 2013-01-31 クリー インコーポレイテッド 誘電体チャネル空乏層を有するトランジスタ及び関連する製造方法
WO2014010006A1 (ja) * 2012-07-09 2014-01-16 株式会社日立製作所 Mos型電界効果トランジスタ
JP2014067909A (ja) * 2012-09-26 2014-04-17 Toshiba Corp 半導体装置

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6972436B2 (en) * 1998-08-28 2005-12-06 Cree, Inc. High voltage, high temperature capacitor and interconnection structures
JP3940560B2 (ja) 2001-01-25 2007-07-04 独立行政法人産業技術総合研究所 半導体装置の製造方法
US6797525B2 (en) * 2002-05-22 2004-09-28 Agere Systems Inc. Fabrication process for a semiconductor device having a metal oxide dielectric material with a high dielectric constant, annealed with a buffered anneal process
JP4489368B2 (ja) 2003-03-24 2010-06-23 株式会社日立製作所 半導体装置およびその製造方法
US8581308B2 (en) * 2004-02-19 2013-11-12 Rochester Institute Of Technology High temperature embedded charge devices and methods thereof
KR100540478B1 (ko) 2004-03-22 2006-01-11 주식회사 하이닉스반도체 전하 트랩을 갖는 게이트유전체를 포함한 휘발성 메모리셀 트랜지스터 및 그 제조 방법
JP2007017312A (ja) * 2005-07-08 2007-01-25 Hitachi Ltd 半導体ガスセンサとその製造方法
US8071476B2 (en) * 2005-08-31 2011-12-06 Micron Technology, Inc. Cobalt titanium oxide dielectric films
JP4331189B2 (ja) 2006-09-20 2009-09-16 株式会社東芝 不揮発性半導体メモリ
JP4374037B2 (ja) * 2007-03-28 2009-12-02 株式会社東芝 不揮発性半導体メモリ及びその製造方法
WO2009057223A1 (ja) * 2007-11-02 2009-05-07 Canon Anelva Corporation 表面処理装置およびその基板処理方法
US7602067B2 (en) * 2007-12-17 2009-10-13 Spansion Llc Hetero-structure variable silicon rich nitride for multiple level memory flash memory device
US8653581B2 (en) * 2008-12-22 2014-02-18 Spansion Llc HTO offset for long Leffective, better device performance
JP2012124318A (ja) * 2010-12-08 2012-06-28 Sony Corp 固体撮像素子の製造方法、固体撮像素子、および電子機器
JP6035007B2 (ja) 2010-12-10 2016-11-30 富士通株式会社 Ｍｉｓ型の窒化物半導体ｈｅｍｔ及びその製造方法
CN103430315B (zh) 2010-12-20 2017-03-01 香港科技大学 栅介质中具有电荷俘获材料的功率半导体场效应晶体管结构
WO2012131898A1 (ja) * 2011-03-29 2012-10-04 株式会社日立製作所 炭化珪素半導体装置
US20120286349A1 (en) * 2011-05-13 2012-11-15 Globalfoundries Singapore Pte Ltd Non-Volatile Memory Device With Additional Conductive Storage Layer
US9984894B2 (en) * 2011-08-03 2018-05-29 Cree, Inc. Forming SiC MOSFETs with high channel mobility by treating the oxide interface with cesium ions
JP5628765B2 (ja) 2011-08-19 2014-11-19 株式会社日立製作所 半導体装置
US9214516B2 (en) * 2012-03-30 2015-12-15 Hitachi, Ltd. Field effect silicon carbide transistor
US20140035001A1 (en) * 2012-08-02 2014-02-06 International Business Machines Corporation Compound semiconductor structure
US9607904B2 (en) * 2013-03-11 2017-03-28 Intermolecular, Inc. Atomic layer deposition of HfAlC as a metal gate workfunction material in MOS devices
US8859410B2 (en) * 2013-03-14 2014-10-14 International Business Machines Corporation Gate stack of boron semiconductor alloy, polysilicon and high-k gate dielectric for low voltage applications
US9741557B1 (en) * 2016-06-23 2017-08-22 Texas Instruments Incorporated Silicon nitride process for reduction of threshold shift

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11266017A (ja) * 1998-01-14 1999-09-28 Denso Corp 炭化珪素半導体装置及びその製造方法
JP2008130672A (ja) * 2006-11-17 2008-06-05 Furukawa Electric Co Ltd:The 窒化物系半導体ヘテロ接合電界効果トランジスタ
JP2013503479A (ja) * 2009-08-27 2013-01-31 クリー インコーポレイテッド 誘電体チャネル空乏層を有するトランジスタ及び関連する製造方法
JP2011176168A (ja) * 2010-02-25 2011-09-08 Nippon Telegr & Teleph Corp <Ntt> 半導体メモリ
WO2014010006A1 (ja) * 2012-07-09 2014-01-16 株式会社日立製作所 Mos型電界効果トランジスタ
JP2014067909A (ja) * 2012-09-26 2014-04-17 Toshiba Corp 半導体装置

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10546931B2 (en) 2015-03-24 2020-01-28 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, and vehicle
US9685551B2 (en) 2015-03-24 2017-06-20 Kabushiki Kaisha Toshiba Semiconductor device and inverter circuit
US9728608B2 (en) 2015-03-24 2017-08-08 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, and vehicle
US10923568B2 (en) 2015-03-24 2021-02-16 Kabushiki Kaisha Toshiba Semiconductor device, inverter circuit, and vehicle
US10026813B2 (en) 2015-03-24 2018-07-17 Kabushiki Kaisha Toshiba SiC semiconductor device having a high mobility and a high threshold voltage, inverter circuit, and vehicle
JP2016195225A (ja) * 2015-04-01 2016-11-17 富士電機株式会社 炭化ケイ素半導体装置及びその処理方法
US10833166B2 (en) 2016-07-15 2020-11-10 Rohm Co., Ltd. Semiconductor device including an MIS structure
JPWO2018012598A1 (ja) * 2016-07-15 2019-06-20 ローム株式会社 半導体装置
WO2018012598A1 (ja) * 2016-07-15 2018-01-18 ローム株式会社 半導体装置
JP2019106417A (ja) * 2017-12-11 2019-06-27 出光興産株式会社 半導体装置及び半導体装置の製造方法
JP2021027105A (ja) * 2019-08-01 2021-02-22 富士通株式会社 化合物半導体装置及びその製造方法
JP7371384B2 (ja) 2019-08-01 2023-10-31 富士通株式会社 化合物半導体装置及びその製造方法
JP2021114496A (ja) * 2020-01-16 2021-08-05 信一郎 高谷 縦型窒化物半導体トランジスタ装置
JP2022014832A (ja) * 2020-07-07 2022-01-20 豊田合成株式会社 半導体装置とその製造方法
JP7405027B2 (ja) 2020-07-07 2023-12-26 豊田合成株式会社 半導体装置とその製造方法
US12107159B2 (en) 2021-03-09 2024-10-01 Kabushiki Kaisha Toshiba Semiconductor device

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EP2998985A1 (en) 2016-03-23
US10043883B2 (en) 2018-08-07

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