[go: up one dir, main page]
More Web Proxy on the site http://driver.im/

JP2018026562A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP2018026562A
JP2018026562A JP2017152047A JP2017152047A JP2018026562A JP 2018026562 A JP2018026562 A JP 2018026562A JP 2017152047 A JP2017152047 A JP 2017152047A JP 2017152047 A JP2017152047 A JP 2017152047A JP 2018026562 A JP2018026562 A JP 2018026562A
Authority
JP
Japan
Prior art keywords
region
type
semiconductor layer
semiconductor
layer region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017152047A
Other languages
English (en)
Other versions
JP7052245B2 (ja
Inventor
勇介 小林
Yusuke Kobayashi
勇介 小林
明将 木下
Akimasa Kinoshita
明将 木下
原田　信介
Shinsuke Harada
信介 原田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
National Institute of Advanced Industrial Science and Technology AIST
Original Assignee
Fuji Electric Co Ltd
National Institute of Advanced Industrial Science and Technology AIST
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd, National Institute of Advanced Industrial Science and Technology AIST filed Critical Fuji Electric Co Ltd
Publication of JP2018026562A publication Critical patent/JP2018026562A/ja
Application granted granted Critical
Publication of JP7052245B2 publication Critical patent/JP7052245B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】短チャネル効果を抑制でき、更なる短チャネル化による低オン抵抗化が可能なこと。
【解決手段】電流が流れる活性領域を有する半導体装置であって、活性領域には、ｎ型炭化珪素基板２の表面に形成された低濃度のｎ+型炭化珪素エピタキシャル層１と、チャネル領域となるｐ型チャネル領域１６と、ｐ型チャネル領域１６に接するように形成され、酸化膜およびゲート電極２０で充填されたトレンチ１９と、トレンチ１９の下部に配置されたｐ+型ベース層３と、ｐ型チャネル領域１６と接する第３ｎ型ＣＳＬ層領域１５ｃと、第３ｎ型ＣＳＬ層領域１５ｃよりも最大の不純物濃度が濃くトレンチ１９の下部に配置されたｐ+型ベース層３の上端よりも基板の表面側に最大の不純物濃度を持つ第２ｎ型ＣＳＬ層領域１５ｂと、第２ｎ型ＣＳＬ層領域１５ｂに接し、第２ｎ型ＣＳＬ層領域１５ｂよりも最大の不純物濃度が薄い第１ｎ型ＣＳＬ層領域１５ａと、を有する。
【選択図】図１

Description

この発明は、ワイドバンドギャップ半導体縦型ＭＯＳＦＥＴ等の半導体装置および半導体装置の製造方法に関する。
従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。
例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。
市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。
炭化珪素は、化学的に非常に安定した半導体材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用することができる。また、炭化珪素は、最大電界強度もシリコンより１桁以上大きいため、オン抵抗を十分に小さくすることができる半導体材料として期待される。このような炭化珪素の特長は、炭化珪素以外の、シリコンよりもバンドギャップが広い半導体（以下、ワイドバンドギャップ半導体とする）である例えば窒化ガリウム（ＧａＮ）にもあてはまる。このため、ワイドバンドギャップ半導体を用いることにより、半導体装置の低抵抗化および高耐圧化を図ることができる。
ワイドバンドギャップ半導体を用いたパワー半導体装置において、低オン抵抗化により効率が改善できる。従来の平面型ＭＯＳＦＥＴに対してトレンチ型ＭＯＳＦＥＴを用いるとセルピッチの短縮や高い移動度を得ることができ、低オン抵抗化が可能である（例えば、下記非特許文献１参照。）。
図１８は、従来のトレンチ型ＭＯＳＦＥＴの活性領域の構成を示す断面図である。トレンチ型ＭＯＳＦＥＴは、例えば、ｎ+型炭化珪素基板２上のｎ−型炭化珪素エピタキシャル層１と、ｎ−型炭化珪素エピタキシャル層１上のｎ型ＣＳＬ層領域１５に形成される複数のｐ+型ベース層３と、ｎ型ＣＳＬ層領域１５上のｐ型チャネル領域１６およびｎ+型ソース領域１７と、ｐ型チャネル領域１６およびｎ+型ソース領域１７部分にｐ+型ベース層３に接するｐ+型領域１８と、おもて面側からｐ+ベース層３に向けて形成されるトレンチ１９と、トレンチ１９内を埋めるポリシリコンゲート電極２０と、トレンチ１９上に形成されるフィールド絶縁膜領域２１と、基板のおもて面側に形成されるソース電極領域２２と、を有する。
Ｔｓｕｎｅｈｏｂｕ Ｋｉｍｏｔｏ ａｎｄ Ｊａｍｅｓ Ａ．Ｃｏｏｐｅｒ，"Ｆｕｎｄａｍｅｎｔａｌｓ ｏｆ Ｓｉｌｉｃｏｎ Ｃａｒｂｉｄｅ Ｔｅｃｈｎｏｌｏｇｙ"，ｐｐ３２０−ｐｐ３２４．ＩＥＥＥ Ｐｒｅｓｓ，２０１４．
従来のトレンチ型ＭＯＳＦＥＴでは、低オン抵抗化のためにチャネル長を短くすると短チャネル効果が生じてしまい、短チャネル効果の抑制が課題となっている。短チャネル効果は、チャネル長が１．０μｍよりも短くなる領域で生じる。
この発明は上述した従来技術による問題点を解決するため、短チャネル効果を抑制でき、更なる短チャネル化による低オン抵抗化が可能なことを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、電流が流れる活性領域を有する半導体装置であって、前記活性領域には、第１導電型の高濃度半導体基板の表面に形成された低濃度の第１導電型の堆積層と、チャネル領域となる第２導電型のチャネル領域と、前記チャネル領域に接するように形成され、酸化膜およびゲート電極で充填されたトレンチと、前記トレンチの下部に配置された第２導電型のベース層と、前記チャネル領域と接する第１導電型の第３半導体層領域と、前記第３半導体層領域よりも最大の不純物濃度が濃く前記トレンチの下部に配置された前記ベース層の上端よりも基板の表面側に最大の不純物濃度を持つ第１導電型の第２半導体層領域と、前記第２半導体層領域に接し、当該第２半導体層領域よりも最大の不純物濃度が薄い第１導電型の第１半導体層領域と、を有することを特徴とする。
また、上記発明において、前記第３半導体層領域は、厚さが０．１μｍ以上２．０μｍ以下、不純物濃度が１．０×１０17ｃｍ-3以下、５．０×１０15ｃｍ-3以上であることを特徴とする。
また、上記発明において、前記第３半導体層領域は、厚さをＡ（μｍ）、不純物濃度をｘ（ｃｍ-3）としたときにＡ＞１０8×ｘ-0.5を満たすことを特徴とする。
また、上記発明において、前記チャネル領域の表面に形成された第１導電型のソース領域を有し、前記ソース領域の表面から前記第３半導体層領域までの距離が１．０μｍ以下０．０５μｍ以上であることを特徴とする。
また、この発明の半導体装置は、電流が流れる活性領域を有する半導体装置であって、前記活性領域には、第１導電型の高濃度半導体基板の表面に形成された低濃度の第１導電型の堆積層と、チャネル領域となる第２導電型のチャネル領域と、前記チャネル領域に接するように形成され、酸化膜およびゲート電極で充填されたトレンチと、前記トレンチの下部に配置された第２導電型のベース層と、前記チャネル領域の近傍から前記ベース層に向けてドナー濃度からアクセプタ濃度を引いて表される不純物濃度が徐々に高くなる不純物勾配を持つ第１導電型の第２半導体層領域を有することを特徴とする。
また、上記発明において、前記堆積層および前記ベース層と接し、前記堆積層よりも不純物濃度が濃く、前記第２半導体層領域よりも不純物濃度が薄い第１導電型の第１半導体層領域を有することを特徴とする。
また、上記発明において、前記チャネル領域の表面に形成された第１導電型のソース領域を有し、前記ソース領域の表面から前記第２半導体層領域までの距離が１．０μｍ以下０．０５μｍ以上であることを特徴とする。
また、上記発明において、前記トレンチの下部に配置されている前記ベース層が第２導電型の半導体層の下部にも配置されていることを特徴とする。
また、この発明の半導体装置の製造方法は、電流が流れる活性領域を有する半導体装置の製造方法であって、前記活性領域に、第１導電型の高濃度半導体基板の表面に低濃度の第１導電型の堆積層を形成する工程と、前記堆積層の表面に第１導電型の半導体層領域を形成する工程と、前記半導体層領域に選択的に第２導電型のベース層を形成する工程と、前記半導体層領域の表面にチャネル領域となる第２導電型のチャネル領域を形成する工程と、前記チャネル領域に接し、前記半導体層領域から前記ベース層に接するように酸化膜およびゲート電極で充填するトレンチを形成する工程と、を含み、前記半導体層領域として、前記チャネル領域と接する第１導電型の第３半導体層領域と、前記第３半導体層領域よりも最大の不純物濃度が濃く前記トレンチの下部に配置された前記ベース層の上端よりも基板の表面側に最大の不純物濃度を持つ第１導電型の第２半導体層領域と、前記第２半導体層領域に接し、当該第２半導体層領域よりも最大の不純物濃度が薄い第１導電型の第１半導体層領域と、をそれぞれ形成することを特徴とする。
また、この発明の半導体装置の製造方法は、電流が流れる活性領域を有する半導体装置の製造方法であって、前記活性領域に、第１導電型の高濃度半導体基板の表面に低濃度の第１導電型の堆積層を形成する工程と、前記堆積層の表面に第１導電型の半導体層領域を形成する工程と、前記半導体層領域に選択的に第２導電型のベース層を形成する工程と、前記半導体層領域の表面にチャネル領域となる第２導電型のチャネル領域を形成する工程と、前記チャネル領域に接し、前記半導体層領域から前記ベース層に接するように酸化膜およびゲート電極で充填するトレンチを形成する工程と、を含み、前記半導体層領域として、前記チャネル領域の近傍から前記ベース層に向けてドナー濃度からアクセプタ濃度を引いて表される不純物濃度が徐々に高くなる不純物勾配を持つ第１導電型の第２半導体層領域を形成することを特徴とする。
上記構成によれば、短チャネル効果に由来する閾値低下を抑制する。この際、単純にｎ型ＣＳＬ層領域１５の不純物濃度を下げるとｐ層から空乏層が伸びやすくなり、電流経路をふさいでしまうためオン抵抗が急激に上昇してしまうが、本発明では、ＤＩＢＬ抑制に効果があるｐ型チャネル領域１６の近傍の第３ｎ型ＣＳＬ層領域１５ｃの不純物濃度を第１ｎ型ＣＳＬ層領域１５ａに対して下げ、トレンチ１９と接し第３ｎ型ＣＳＬ層領域１５ｃの下部に位置する１５ｂの不純物濃度を第１ｎ型ＣＳＬ層領域１５ａに対して上げる、もしくは同等とすることで解決している。
本発明にかかる半導体装置および半導体装置の製造方法によれば、短チャネル効果を抑制でき、更なる短チャネル化による低オン抵抗化が可能となる。
図１は、実施の形態１にかかる本発明のトレンチ型ＭＯＳＦＥＴの活性領域の構成を示す断面図である。 図２は、第３ｎ型ＣＳＬ層領域の不純物濃度とＤＩＢＬの関係を示す図表である。 図３は、第３ｎ型ＣＳＬ層領域の厚さとＤＩＢＬの関係を示す図表である。 図４は、ｎ型ＣＳＬ層領域の不純物濃度とｎ型ＣＳＬ層領域に伸びる空乏層長さの関係を示す図表である。 図５は、第２型ＣＳＬ層領域の不純物濃度とオン抵抗の関係を示す図表である。 図６は、実施の形態１にかかる炭化珪素半導体装置の活性領域の製造途中の状態を模式的に示す断面図である。（その１） 図７は、実施の形態１にかかる炭化珪素半導体装置の活性領域の製造途中の状態を模式的に示す断面図である。（その２） 図８は、実施の形態１にかかる炭化珪素半導体装置の活性領域の製造途中の状態を模式的に示す断面図である。（その３） 図９は、実施の形態１にかかる炭化珪素半導体装置の活性領域の製造途中の状態を模式的に示す断面図である。（その４） 図１０は、実施の形態１にかかる炭化珪素半導体装置の活性領域の製造途中の状態を模式的に示す断面図である。（その５） 図１１は、実施の形態１にかかる炭化珪素半導体装置の活性領域の製造途中の状態を模式的に示す断面図である。（その６） 図１２は、実施の形態２にかかる本発明のトレンチ型ＭＯＳＦＥＴの活性領域の構成を示す断面図である。 図１３は、図１２に示した第２ｎ型ＣＳＬ層領域のＩ線−ＩＩ線間の不純物濃度勾配を示す図表である。 図１４は、実施の形態２にかかる炭化珪素半導体装置の活性領域の製造途中の状態を模式的に示す断面図である。 図１５は、実施の形態３にかかる炭化珪素半導体装置の活性領域の製造途中の状態を模式的に示す断面図である。（その１） 図１６は、実施の形態３にかかる炭化珪素半導体装置の活性領域の製造途中の状態を模式的に示す断面図である。（その２） 図１７は、図１６に示した第２ｎ型ＣＳＬ層領域のＩ線−ＩＩ線間のアクセプタ濃度とドナー濃度との関係を示す図表である。 図１８は、従来のトレンチ型ＭＯＳＦＥＴの活性領域の構成を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および−を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“−”はその直後の指数につくバーを意味しており、指数の前に“−”を付けることで負の指数をあらわしている。
（実施の形態１）
本発明にかかる半導体装置は、ワイドバンドギャップ半導体を用いて構成される。実施の形態１においては、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。また、第１導電型をｎ型とし、第２導電型をｐ型とした例について説明する。
図１は、実施の形態１にかかる本発明のトレンチ型ＭＯＳＦＥＴの活性領域の構成を示す断面図である。ｎ+型炭化珪素基板（ワイドバンドギャップ半導体基板）２の第１主面、例えば（０００１）面（Ｓｉ面）に、第１導電型の第１半導体層（ｎ-型炭化珪素エピタキシャル層、ワイドバンドギャップ半導体堆積層）１が堆積されている。
ｎ+型炭化珪素基板２は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ-型炭化珪素エピタキシャル層１は、ｎ+型炭化珪素基板２よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。以下、ｎ+型炭化珪素基板２単体、またはｎ+型炭化珪素基板２とｎ-型炭化珪素エピタキシャル層１を併せて炭化珪素半導体基板とする。
図１に示すＭＯＳＦＥＴの例では、ｎ-型炭化珪素エピタキシャル層１上のｎ型ＣＳＬ層領域１５に選択的に形成される複数の第２導電型のｐ+型ベース層（第２導電型のベース層）３と、ｎ型ＣＳＬ層領域１５上に形成されるｐ型チャネル領域（第２導電型のチャネル領域）１６およびｎ+型ソース領域１７と、ｐ型チャネル領域１６およびｎ+型ソース領域１７部分にｐ+型ベース層３に接するｐ+型領域１８と、おもて面側からｐ+ベース層３に向けて形成されるトレンチ１９と、トレンチ１９内を埋めるポリシリコンのゲート電極２０と、トレンチ１９上に形成される層間絶縁膜２１と、基板のおもて面側に形成されるソース電極領域２２と、を有する。ｐ+型ベース層３は、トレンチ１９の下部のほかにｐ+型領域１８の下部にも配置されている。
そして、ｎ型ＣＳＬ層領域１５の不純物濃度を下げることでオン状態において一般的にＤＩＢＬ（Ｄｒａｉｎ Ｉｎｄｕｃｅｄ−Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）と呼ばれる短チャネル効果に由来する閾値低下を抑制できる。しかしながら、ｎ型ＣＳＬ層領域１５の不純物濃度を下げるとｐ層から空乏層が伸びやすくなり、電流経路をふさいでしまうためオン抵抗が急激に上昇してしまう。
実施の形態では、オン抵抗の上昇を防ぐためにＤＩＢＬ抑制に効果があるｐ型チャネル領域１６の近傍の第３ｎ型ＣＳＬ層領域１５ｃの不純物濃度を第１ｎ型ＣＳＬ層領域１５ａに対して下げ、トレンチ１９と接し第３ｎ型ＣＳＬ層領域１５ｃの下部に位置する１５ｂの不純物濃度を第１ｎ型ＣＳＬ層領域１５ａに対して上げる、もしくは同等とする。
ｎ型ＣＳＬ層領域１５は、炭化珪素半導体基板の図の下層から第１ｎ型ＣＳＬ層領域（ｎ型）１５ａ、第２ｎ型ＣＳＬ層領域（ｎ+型）１５ｂ、第３ｎ型ＣＳＬ層領域（ｎ-型）１５ｃが積層される。
図２は、第３ｎ型ＣＳＬ層領域の不純物濃度とＤＩＢＬの関係を示す図表である。横軸は不純物濃度、縦軸はＤＩＢＬを示す。ｎ-の第３ｎ型ＣＳＬ層領域１５ｃについて、不純物濃度が１．０×１０17ｃｍ-3以下であればＤＩＢＬの抑制効果が大きいことがわかる。
図３は、第３ｎ型ＣＳＬ層領域の厚さとＤＩＢＬの関係を示す図表である。第３ｎ型ＣＳＬ層領域１５ｃの不純物濃度を５．０×１０16ｃｍ-3、第２ｎ型ＣＳＬ層領域（ｎ+）１５ｂの不純物濃度を３．０×１０17ｃｍ-3としたときの第３ｎ型ＣＳＬ層領域１５ｃの厚さとＤＩＢＬの関係を示す。第３ｎ型ＣＳＬ層領域１５ｃは、０．１μｍ以上の厚さであればＤＩＢＬの抑制効果が大きいことがわかる。
第２ｎ型ＣＳＬ層領域１５ｂの不純物濃度と厚さとオン抵抗の関係は、ｐ型チャネル領域１６とｐ+型ベース層３からの空乏層長さに密接に関連する。空乏層長さは下記式（１）で示される。
Figure 2018026562
図４は、ｎ型ＣＳＬ層領域の不純物濃度とｎ型ＣＳＬ層領域に伸びる空乏層長さの関係を示す図表である。横軸は不純物濃度、縦軸は空乏層長さである。図４の斜線部が空乏層により電流経路が阻害されない領域であり、第２ｎ型ＣＳＬ層領域１５ｂは斜線部に相当する不純物濃度と厚さにする必要がある。
図５は、第２型ＣＳＬ層領域の不純物濃度とオン抵抗の関係を示す図表である。横軸は不純物濃度、縦軸はオン抵抗であり、第２ｎ型ＣＳＬ層領域１５ｂの厚さを０．２μｍとした場合の不純物濃度とオン抵抗の関係を示す。図５によれば、第２ｎ型ＣＳＬ層領域１５ｂの厚さが０．２μｍの場合は、３．０×１０17ｃｍ-3以上の不純物濃度にする必要があり、それを反映して図５では３．０×１０17ｃｍ-3以下の濃度でオン抵抗が急上昇していることがわかる。以上により、第３ｎ型ＣＳＬ層領域１５ｃの厚さＡは、不純物濃度ｘに対して下記式（２）を満たすようにすれば良い。
Ａ＞１０8×ｘ-0.5 ・・・（２）
つぎに、上述した実施の形態１のトレンチ型ＭＯＳＦＥＴの製造工程を順に説明する。図６〜図１１は、それぞれ実施の形態１にかかる炭化珪素半導体装置の活性領域の製造途中の状態を模式的に示す断面図である。
はじめに、図６に示すように、ｎ+型炭化珪素基板２として、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板を用意する。そして、ｎ+型炭化珪素基板２上にｎ-型炭化珪素エピタキシャル層１を堆積して形成する。ｎ-型炭化珪素エピタキシャル層１は、ｎ+型炭化珪素基板２よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。
つぎに、ｎ-型炭化珪素エピタキシャル層１の第１主面側に濃いｎ型ＣＳＬ層領域１５を形成する。濃いｎ型ＣＳＬ層領域１５はｎ+型炭化珪素基板２よりも低くｎ-型炭化珪素エピタキシャル層１よりも高い不純物濃度で、例えば窒素のドーピングで形成する。
具体的には、図７に示すように、まず、炭化珪素基板表面にフォトリソグラフィによるパターニングと窒素をイオン注入することで第１ｎ型ＣＳＬ層領域１５ａを形成する。第１ｎ型ＣＳＬ層領域１５ａの不純物濃度は１．０×１０16〜１．０×１０19ｃｍ-3程度、深さは０．１〜２．０μｍが好ましい。つぎに、パターニングとアルミニウムをイオン注入により第１ｎ型ＣＳＬ層領域１５ａに選択的にｐ+型ベース層（第１ｐベース層）３ａを形成する。ｐ+層３ａの不純物濃度は１．０×１０17〜１．０×１０19ｃｍ-3程度、深さは０．１〜１．５μｍ程度が好ましい。
つぎに、図８に示すように、窒素を添加したエピタキシャル成長によりｎ-型炭化珪素エピタキシャル層１と同等の濃度の炭化珪素を０．１〜１．５μｍ堆積する。そして、フォトリソグラフィによるパターニングと窒素をイオン注入することで第２ｎ型ＣＳＬ層領域（ｎ+型）１５ｂを第１ｎ型ＣＳＬ層領域（ｎ型）１５ａのおもて面側に形成する。この際、第２ｎ型ＣＳＬ層領域（ｎ+型）１５ｂは、ｎ-型炭化珪素エピタキシャル層１と同じ程度の濃度領域ができないように形成する。
第２ｎ型ＣＳＬ層領域１５ｂの不純物濃度は、１．０×１０17〜１．０×１０19ｃｍ-3程度、深さは０．１〜２．０μｍが好ましい。つぎに、パターニングとアルミニウムをイオン注入によりｐ+型ベース層３ａと電気的に接続されるようにｐ+型ベース層（第２ｐベース層）３ｂを形成する。ｐ+型ベース層３ｂの不純物濃度は、１．０×１０17〜１．０×１０19ｃｍ-3程度、深さは０．２〜２．０μｍ程度が好ましい。
つぎに、図９に示すように、窒素を添加したエピタキシャル成長によりｎ-型炭化珪素エピタキシャル層１と同等の濃度の炭化珪素を０．１〜１．５μｍ堆積する。そして、フォトリソグラフィによるパターニングと窒素をイオン注入することで第３ｎ型ＣＳＬ層領域１５ｃを第２ｎ型ＣＳＬ層領域１５ｂのおもて面側に形成する。この際、第３ｎ型ＣＳＬ層領域１５ｃは、ｎ-型炭化珪素エピタキシャル層１と同じ程度の濃度領域ができないように形成する。第３ｎ型ＣＳＬ層領域１５ｃの不純物濃度は１．０×１０17〜５．０×１０15ｃｍ-3程度、深さは０．１〜２．０μｍが好ましい。より好ましくは０．２〜１．５μｍとする。
つぎに、パターニングとアルミニウムをイオン注入によりｐ+層３ａ，３ｂと電気的に接続されるようにｐ+型ベース層（第３ｐベース層）３ｃを形成する。ｐ+型ベース層３ｃの不純物濃度は１．０×１０17〜１．０×１０19ｃｍ-3程度、深さは０．２〜２．０μｍ程度が好ましい。
なお、図８と図９に示す工程により形成される第２ｎ型ＣＳＬ層領域１５ｂと、第３ｎ型ＣＳＬ層領域１５ｃの領域は、図７に示した工程（第１ｎ型ＣＳＬ層領域１５ａおよびｐ+型ベース層３ａの形成）後に、炭化珪素を０．２〜３．０μｍ堆積し、フォトリソグラフィによるパターニングと窒素をイオン注入することで深さ方向に濃度勾配をつけても構わない。
つぎに、図１０に示すように、窒素、もしくはアルミニウムを添加したエピタキシャル成長により炭化珪素を０．１〜１．５μｍ堆積する。そして、フォトリソグラフィによるパターニングとアルミニウムをイオン注入することでｐ型チャネル領域１６を形成する。
ｐ型チャネル領域１６の不純物濃度は１．０×１０16〜１．０×１０19ｃｍ-3程度、深さは０．３〜１．５μｍ程度が好ましい。なお、ｐ型チャネル領域１６はアルミニウムを添加したエピタキシャル成長を濃度１．０×１０16〜１．０×１０19ｃｍ-3程度で形成しアルミニウムのイオン注入を行わなくても構わない。
この後、フォトリソグラフィによるパターニングとリン、もしくは砒素、もしくは窒素をイオン注入することでｎ+型ソース領域１７を形成する。ｎ+型ソース領域１７の不純物濃度は１．０×１０18〜１．０×１０20ｃｍ-3程度、深さは０．０５〜０．５μｍ程度が好ましい。
つぎに、フォトリソグラフィによるパターニングとアルミニウムをイオン注入することでｐ+型ベース層３ｃに電気的に接続されるようにｐ+型領域１８を形成する。ｐ+型領域１８の不純物濃度は１．０×１０17〜１．０×１０20ｃｍ-3程度、深さは０．２〜２．０μｍ程度が好ましい。そして、カーボン膜を０．０１〜５．０μｍ程度堆積させた後にアニールを１５００℃〜１９００℃で実施し、イオン注入した不純物を活性化する。
つぎに、図１１に示すように、フォトリソグラフィによるパターニングとドライエッチングによりトレンチ１９をｐ+型ベース層３ａを貫かないように形成する。トレンチ１９は幅０．１〜１．５μｍ、深さ０．２〜２．０μｍ程度が好ましい。そして、トレンチ１９内を覆うようにポリシリコンを堆積する。ポリシリコン１９は、例えば減圧ＣＶＤ法により６００〜９００℃程度の高温で成膜するＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜を厚さ３０ｎｍ〜２００ｎｍで形成する。トレンチ１９内を埋めるように酸化膜（ポリシリコン）を堆積した後にトレンチ１９内の少なくとも２／３の深さのポリシリコンを残すようにエッチングし、ゲート電極２０を形成する。
そして、酸化膜を厚さ０．１〜３．０μｍ程度堆積した後にパターニングとエッチングによりトレンチ１９上に層間絶縁膜２１を形成する。蒸着もしくはスパッタ法によりチタン、ニッケル、タングステン、アルミニウムのいずれか一種類以上を総厚さ０．５〜８．０μｍ程度堆積し、パターニングとエッチングによりソース電極２２を形成する。
この後、ｎ+型炭化珪素基板２の裏面（図中下部）には、裏面電極が設けられ、ドレイン電極を構成する。以上説明した作成方法により実施の形態１（図１）に示したトレンチ型ＭＯＳＦＥＴの活性領域が形成される。
なお、図１では、３つのトレンチのみを図示しているが、さらに多くのトレンチＭＯＳ構造が並列に配置されていてもよい。
（実施の形態２）
つぎに、本発明にかかる半導体装置の実施の形態２について説明する。実施の形態２においても、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。
図１２は、実施の形態２にかかる本発明のトレンチ型ＭＯＳＦＥＴの活性領域の構成を示す断面図である。実施の形態２では、ｎ型ＣＳＬ層領域１５を第１ｎ型ＣＳＬ層領域１５ａと、第２ｎ型ＣＳＬ層領域１５ｂとで構成する。
図１３は、図１２に示した第２ｎ型ＣＳＬ層領域のＩ線−ＩＩ線間の不純物濃度勾配を示す図表である。横軸は半導体基板の高さ（深さ方向）のＩ線−ＩＩ線の距離、縦軸は不純物濃度勾配を示す。図１２の斜線部に示す第２ｎ型ＣＳＬ層領域１５ｂの高さ方向は、ｐ型チャネル領域１６の近傍が最も不純物濃度が低く、第１ｎ型ＣＳＬ層領域１５ａ側が
最も不純物濃度が高くなるように深さ方向に濃度勾配を持つ。
つぎに、上述した実施の形態２のトレンチ型ＭＯＳＦＥＴの製造工程を順に説明する。図１４は、実施の形態２にかかる炭化珪素半導体装置の活性領域の製造途中の状態を模式的に示す断面図である。
実施の形態２の製造方法は、実施の形態１で説明した図７までの工程（第１ｎ型ＣＳＬ層領域１５ａおよびｐ+型ベース層３ａ形成）と同様である。つぎに、図１４に示すように、窒素を添加したエピタキシャル成長によりｎ-型炭化珪素エピタキシャル層１と同等の濃度の炭化珪素を０．２〜３．０μｍ堆積する。
そして、フォトリソグラフィによるパターニングと窒素をイオン注入することで第２ｎ型ＣＳＬ層領域１５ｂを図１３に示される濃度勾配を持つように形成する。第２ｎ型ＣＳＬ層領域１５ｂのＩの箇所の不純物濃度は１．０×１０16〜１．０×１０17ｃｍ-3程度、第２ｎ型ＣＳＬ層領域１５ｂのＩＩの箇所の不純物濃度は１．１×１０17〜５．０×１０18ｃｍ-3程度が好ましい。
なお、図１３に示したように不純物濃度が深さに対して線形で変化していなくても、ＩＩの箇所に対してＩの箇所の不純物濃度が低く、かつＩとＩＩの箇所の不純物濃度が上記で示される値であれば良い。
この後、窒素もしくはアルミニウムを添加したエピタキシャル成長により炭化珪素を０．１〜１．５μｍ堆積する。その後は、実施の形態１（図１０，図１１）と同様の作製方法により形成する。以上の半導体作製方法にて実施の形態２のトレンチ型ＭＯＳＦＥＴの活性領域を形成することができる。
（実施の形態３）
つぎに、本発明にかかる半導体装置の実施の形態２について説明する。実施の形態２においても、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いて作製された炭化珪素半導体装置について、ＭＯＳＦＥＴを例に説明する。
実施の形態３にかかる本発明のトレンチ型ＭＯＳＦＥＴの活性領域の断面構造は、実施の形態２（図１２）と同じである。
そして、実施の形態３におけるトレンチ型ＭＯＳＦＥＴの製造工程では、実施の形態１の図６および図７と同様の工程により第１ｎ型ＣＳＬ層領域１５ａとｐ+型ベース層３とを形成する。
図１５および図１６は、実施の形態３による炭化珪素半導体装置の活性領域の製造途中の状態を模式的に示す断面図である。そして、図１５に示すように、第１ｎ型ＣＳＬ層領域１５ａ上に、窒素を添加したエピタキシャル成長によりｎ-型炭化珪素エピタキシャル層１と同等の濃度の炭化珪素を０．２〜３．０μｍ堆積する。そして、フォトリソグラフィによるパターニングと窒素をイオン注入することで第２ｎ型ＣＳＬ層領域１５ｂを形成する。第２ｎ型ＣＳＬ層領域１５ｂの不純物濃度は１．０×１０16〜１．０×１０19ｃｍ-3程度、深さは０．１〜２．０μｍが好ましい。
つぎに、図１６に示すように、第２ｎ型ＣＳＬ層領域１５ｂ上に、窒素、もしくはアルミニウムを添加したエピタキシャル成長により炭化珪素を０．１〜１．５μｍ堆積する。そして、フォトリソグラフィによるパターニングとアルミニウムをイオン注入することでｐ型チャネル領域１６を形成する。
図１７は、図１６に示した第２ｎ型ＣＳＬ層領域のＩ線−ＩＩ線間のアクセプタ濃度とドナー濃度との関係を示す図表である。横軸は半導体基板の高さ（深さ方向）のＩ線−ＩＩ線の距離、縦軸はアクセプタ濃度とドナー濃度を示す。上記のイオン注入工程においては、図１７に示されるように第２ｎ型ＣＳＬ層領域１５ｂにアルミニウム濃度が傾斜を持つようにする。Ｉの箇所のＮｄ−Ｎａで表した不純物濃度は１．０×１０16〜１．０×１０17程度、ＩＩの箇所のＮｄ−Ｎａで表した不純物濃度は１．１×１０17〜５．０×１０18程度が好ましい。
この後、フォトリソグラフィによるパターニングとリン、もしくは砒素、もしくは窒素をイオン注入することでｎ+型ソース領域１７（図１０参照）を形成する。ｎ+型ソース領域１７の不純物濃度は１．０×１０18〜１．０×１０20ｃｍ-3程度、深さは０．０５〜０．５μｍ程度が好ましい。その後は、実施の形態１（図１０，図１１）と同様の作製方法により形成する。以上の半導体作製方法にて実施の形態３のトレンチ型ＭＯＳＦＥＴの活性領域を形成することができる。
以上において本発明では、炭化珪素でできた炭化珪素基板の主面を（０００１）面とし当該（０００１）面上にＭＯＳを構成した場合を例に説明したが、これに限らず、ワイドバンドギャップ半導体、基板主面の面方位などを種々変更可能である。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用される高耐圧半導体装置に有用である。
１ ｎ+型炭化珪素エピタキシャル層（堆積層）
２ ｎ型炭化珪素基板
３ ｐ+型ベース層
３ａ 第１ｐベース層
３ｂ 第２ｐベース層
３ｃ 第３ｐベース層
１５ ｎ型ＣＳＬ層領域
１５ａ 第１ｎ型ＣＳＬ層領域
１５ｂ 第２ｎ型ＣＳＬ層領域
１５ｃ 第３ｎ型ＣＳＬ層領域
１６ ｐ型チャネル領域
１７ ｎ+型ソース領域
１８ ｐ+型領域
１９ トレンチ
２０ ゲート電極
２１ 層間絶縁膜
２２ ソース電極

Claims (10)

  1. 電流が流れる活性領域を有する半導体装置であって、
    前記活性領域には、第１導電型の高濃度半導体基板の表面に形成された低濃度の第１導電型の堆積層と、
    チャネル領域となる第２導電型のチャネル領域と、
    前記チャネル領域に接するように形成され、酸化膜およびゲート電極で充填されたトレンチと、
    前記トレンチの下部に配置された第２導電型のベース層と、
    前記チャネル領域と接する第１導電型の第３半導体層領域と、
    前記第３半導体層領域よりも最大の不純物濃度が濃く前記トレンチの下部に配置された前記ベース層の上端よりも基板の表面側に最大の不純物濃度を有する第１導電型の第２半導体層領域と、
    前記第２半導体層領域に接し、当該第２半導体層領域よりも最大の不純物濃度が薄い第１導電型の第１半導体層領域と、
    を有することを特徴とする半導体装置。
  2. 前記第３半導体層領域は、厚さが０．１μｍ以上２．０μｍ以下、不純物濃度が１．０×１０17ｃｍ-3以下、５．０×１０15ｃｍ-3以上であることを特徴とする請求項１に記載の半導体装置。
  3. 前記第３半導体層領域は、厚さをＡ（μｍ）、不純物濃度をｘ（ｃｍ-3）としたときにＡ＞１０8×ｘ-0.5を満たすことを特徴とする請求項２に記載の半導体装置。
  4. 前記チャネル領域の表面に形成された第１導電型のソース領域を有し、
    前記ソース領域の表面から前記第３半導体層領域までの距離が１．０μｍ以下０．０５μｍ以上であることを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 電流が流れる活性領域を有する半導体装置であって、
    前記活性領域には、第１導電型の高濃度半導体基板の表面に形成された低濃度の第１導電型の堆積層と、
    チャネル領域となる第２導電型のチャネル領域と、
    前記チャネル領域に接するように形成され、酸化膜およびゲート電極で充填されたトレンチと、
    前記トレンチの下部に配置された第２導電型のベース層と、
    前記チャネル領域の近傍から前記ベース層に向けてドナー濃度からアクセプタ濃度を引いて表される不純物濃度が徐々に高くなる不純物勾配を持つ第１導電型の第２半導体層領域を有することを特徴とする半導体装置。
  6. 前記堆積層および前記ベース層と接し、前記堆積層よりも不純物濃度が濃く、前記第２半導体層領域よりも不純物濃度が薄い第１導電型の第１半導体層領域を有することを特徴とする請求項５に記載の半導体装置。
  7. 前記チャネル領域の表面に形成された第１導電型のソース領域を有し、
    前記ソース領域の表面から前記第２半導体層領域までの距離が１．０μｍ以下０．０５μｍ以上であることを特徴とする請求項５に記載の半導体装置。
  8. 前記トレンチの下部に配置されている前記ベース層が第２導電型の半導体層の下部にも配置されていることを特徴とする請求項１〜７のいずれか一つに記載の半導体装置。
  9. 電流が流れる活性領域を有する半導体装置の製造方法であって、
    前記活性領域に、第１導電型の高濃度半導体基板の表面に低濃度の第１導電型の堆積層を形成する工程と、
    前記堆積層の表面に第１導電型の半導体層領域を形成する工程と、
    前記半導体層領域に選択的に第２導電型のベース層を形成する工程と、
    前記半導体層領域の表面にチャネル領域となる第２導電型のチャネル領域を形成する工程と、
    前記チャネル領域に接し、前記半導体層領域から前記ベース層に接するように酸化膜およびゲート電極で充填するトレンチを形成する工程と、を含み、
    前記半導体層領域として、
    前記チャネル領域と接する第１導電型の第３半導体層領域と、
    前記第３半導体層領域よりも最大の不純物濃度が濃く前記トレンチの下部に配置された前記ベース層の上端よりも基板の表面側に最大の不純物濃度を持つ第１導電型の第２半導体層領域と、
    前記第２半導体層領域に接し、当該第２半導体層領域よりも最大の不純物濃度が薄い第１導電型の第１半導体層領域と、
    をそれぞれ形成することを特徴とする半導体装置の製造方法。
  10. 電流が流れる活性領域を有する半導体装置の製造方法であって、
    前記活性領域に、第１導電型の高濃度半導体基板の表面に低濃度の第１導電型の堆積層を形成する工程と、
    前記堆積層の表面に第１導電型の半導体層領域を形成する工程と、
    前記半導体層領域に選択的に第２導電型のベース層を形成する工程と、
    前記半導体層領域の表面にチャネル領域となる第２導電型のチャネル領域を形成する工程と、
    前記チャネル領域に接し、前記半導体層領域から前記ベース層に接するように酸化膜およびゲート電極で充填するトレンチを形成する工程と、を含み、
    前記半導体層領域として、
    前記チャネル領域の近傍から前記ベース層に向けてドナー濃度からアクセプタ濃度を引いて表される不純物濃度が徐々に高くなる不純物勾配を持つ第１導電型の第２半導体層領域を形成することを特徴とする半導体装置の製造方法。
JP2017152047A 2016-08-05 2017-08-04 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 Active JP7052245B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016155095 2016-08-05
JP2016155095 2016-08-05

Publications (2)

Publication Number Publication Date
JP2018026562A true JP2018026562A (ja) 2018-02-15
JP7052245B2 JP7052245B2 (ja) 2022-04-12

Family

ID=61069701

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017152047A Active JP7052245B2 (ja) 2016-08-05 2017-08-04 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Country Status (2)

Country Link
US (1) US10622446B2 (ja)
JP (1) JP7052245B2 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019133977A (ja) * 2018-01-29 2019-08-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2020031446A1 (ja) * 2018-08-09 2020-02-13 住友電気工業株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2020119945A (ja) * 2019-01-21 2020-08-06 富士電機株式会社 半導体装置および半導体装置の製造方法

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6802454B2 (ja) * 2016-08-05 2020-12-16 富士電機株式会社 半導体装置およびその製造方法
CN109119462B (zh) * 2018-08-29 2021-10-08 电子科技大学 一种碳化硅沟槽mos器件
CN111048587B (zh) 2018-10-15 2021-07-02 无锡华润上华科技有限公司 沟槽栅耗尽型vdmos器件及其制造方法
JP7275573B2 (ja) * 2018-12-27 2023-05-18 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007311627A (ja) * 2006-05-19 2007-11-29 Mitsubishi Electric Corp 半導体装置及びその製造方法
WO2015049815A1 (ja) * 2013-10-04 2015-04-09 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP2015072999A (ja) * 2013-10-02 2015-04-16 株式会社デンソー 炭化珪素半導体装置
JP2015141919A (ja) * 2014-01-27 2015-08-03 トヨタ自動車株式会社 半導体装置
JP2015211141A (ja) * 2014-04-25 2015-11-24 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2016002766A1 (ja) * 2014-06-30 2016-01-07 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置およびその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5745997B2 (ja) * 2011-10-31 2015-07-08 トヨタ自動車株式会社 スイッチング素子とその製造方法
US9093522B1 (en) * 2014-02-04 2015-07-28 Maxpower Semiconductor, Inc. Vertical power MOSFET with planar channel and vertical field plate

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007311627A (ja) * 2006-05-19 2007-11-29 Mitsubishi Electric Corp 半導体装置及びその製造方法
JP2015072999A (ja) * 2013-10-02 2015-04-16 株式会社デンソー 炭化珪素半導体装置
WO2015049815A1 (ja) * 2013-10-04 2015-04-09 三菱電機株式会社 炭化珪素半導体装置およびその製造方法
JP2015141919A (ja) * 2014-01-27 2015-08-03 トヨタ自動車株式会社 半導体装置
JP2015211141A (ja) * 2014-04-25 2015-11-24 富士電機株式会社 半導体装置および半導体装置の製造方法
WO2016002766A1 (ja) * 2014-06-30 2016-01-07 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置およびその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019133977A (ja) * 2018-01-29 2019-08-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
WO2020031446A1 (ja) * 2018-08-09 2020-02-13 住友電気工業株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JPWO2020031446A1 (ja) * 2018-08-09 2021-08-02 住友電気工業株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US11233125B2 (en) 2018-08-09 2022-01-25 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
JP2020119945A (ja) * 2019-01-21 2020-08-06 富士電機株式会社 半導体装置および半導体装置の製造方法
US11031464B2 (en) 2019-01-21 2021-06-08 Fuji Electric Co., Ltd. Semiconductor device and method of manufacturing semiconductor device
JP7290028B2 (ja) 2019-01-21 2023-06-13 富士電機株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
JP7052245B2 (ja) 2022-04-12
US20180040698A1 (en) 2018-02-08
US10622446B2 (en) 2020-04-14

Similar Documents

Publication Publication Date Title
US10217858B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP7190144B2 (ja) 超接合炭化珪素半導体装置および超接合炭化珪素半導体装置の製造方法
JP7052245B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2017064949A1 (ja) 半導体装置および半導体装置の製造方法
JP6802454B2 (ja) 半導体装置およびその製造方法
JP6988175B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JPWO2017064948A1 (ja) 半導体装置および半導体装置の製造方法
JP2018107168A (ja) 半導体装置および半導体装置の製造方法
JP2011060930A (ja) 半導体装置および半導体装置の製造方法
JP2018022851A (ja) 半導体装置およびその製造方法
JP2020043243A (ja) 半導体装置
JP2018022854A (ja) 半導体装置および半導体装置の製造方法
JP2019216224A (ja) 半導体装置
JP6183087B2 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2018082055A (ja) 半導体装置および半導体装置の製造方法
WO2018117061A1 (ja) 半導体装置および半導体装置の製造方法
JP2019004010A (ja) 半導体装置およびその製造方法
JP2018093067A (ja) 半導体装置および半導体装置の製造方法
JP6946824B2 (ja) 半導体装置および半導体装置の製造方法
JP5098293B2 (ja) ワイドバンドギャップ半導体を用いた絶縁ゲート型半導体装置およびその製造方法
JP7290160B2 (ja) 半導体装置
JP2010027833A (ja) 炭化珪素半導体装置およびその製造方法
JP5402220B2 (ja) 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP6648852B1 (ja) 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP5059989B1 (ja) 半導体装置とその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200729

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20201016

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20201016

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20201016

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210624

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210706

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210826

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220126

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220301

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220314

R150 Certificate of patent or registration of utility model

Ref document number: 7052245

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150