JP2015118968A - 電界効果型半導体装置 - Google Patents
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Abstract
【課題】 電界効果型半導体装置に関し、ソース抵抗を低減する。【解決手段】 中央部をチャネル層としたチャネル形成層の前記チャネル層と接する側において、ソース電極とチャネル形成層との間にバンド間トンネル電流を流す電子注入層を設ける。【選択図】図１
Description
本発明は、電界効果型半導体装置に関し、例えば、デバイスの動作電圧を低減した低電圧または低電力動作する高周波用の電界効果型半導体装置に関する。
ＳｉのＭＯＳＦＥＴに代表される従来の電界効果型半導体装置は、素子は大規模に集積化され、多様な機能を持つ。また、動作速度の向上が進められ、ゲート長の短縮とゲート酸化膜の薄層化が進められている。
しかし、短ゲート化を進めるに従って、ドレイン電流がｏｆｆ時に、チャネルにリーク電流が流れ易くなることが問題になっている。これは、集積規模を上げると待機電力が目立つようになるため、消費電力の観点から望ましくない。従って、消費電力を抑えるデバイス構造が望まれていた。例えば、チャネルの電子が拡散ドリフトで走行する従来のＦＥＴに対して、トンネル効果を利用したチャネルが提案されている（例えば、非特許文献１参照）ので、図１２乃至図１４を参照して説明する。
図１２は、従来のトンネルＦＥＴの概略的断面図であり、ｐ型Ｓｉ基板６１にキャリアが縮退するほどに不純物を高濃度にドープしたｐ＋＋型ソース領域６４とｎ＋＋型ドレイン領域６５を設け、両者の間にゲート絶縁膜６２を介してゲート電極６３を設ける。なお、図における符号６６，６７は、ソース電極及びドレイン電極である。
図１３は、従来のトンネルＦＥＴの要部バンドダイヤグラムであり、図１３（ａ）は無バイアス状態のバンドダイヤグラムであり、キャリアが縮退しているので、ｐ＋＋型ソース領域６４においては、フェルミレベルＥｆｐが価電子帯Ｅｖｐの下側になる。一方、ｎ＋＋型ドレイン領域６５においては、フェルミレベルＥｆｎが伝導帯Ｅｃｎの上側になる。
図１３（ｂ）はゲート電極６３のゲート電位Ｖｇを印加した状態のバンドダイヤグラムであり、この状態においては、ドレイン電極６７にドレイン電位Ｖｄを印加していないので、キャリアは流れない。
図１３（ｃ）は、ゲート電極６３のゲート電位Ｖｇを印加するとともに、ドレイン電極６７にドレイン電位Ｖｄを印加した状態のバンドダイヤグラムである。この状態においては、ｐ＋＋型ソース領域６４から注入された電子が、ｐ型Ｓｉ基板６１とｎ＋＋型ドレイン領域６５の界面に形成された空乏層をトンネルするバンド間トンネルによってｎ＋＋型ドレイン領域６５に到達する。
図１４は、従来のトンネルＦＥＴの特性の説明図であり、図１４（ａ）は従来の２端子型の特性図であり、図１４（ｂ）は拡散電流を用いた通常のＦＥＴとトンネルＦＥＴの特性図である。トンネルＦＥＴにおいてはトンネル電流は急激に立ち上がるため、ドレイン電流のｏｎ／ｏｆｆ間で電圧のスイングを小さくでき、さらにｏｆｆ時に急峻に電流が減少するために、２端子型の特性や通常のＦＥＴの特性に比べてサブスレッショルド特性が向上する。
また、ＧａＡｓ系ＨＥＭＴにトンネルＦＥＴを導入することも提案されている（例えば、特許文献１参照）ので、図１５を参照して説明する。図１５は、従来のＧａＡｓトンネルＨＥＭＴの概略的断面図である。半絶縁性ＧａＡｓ基板７１上にｉ型ＡｌＧａＡｓ絶縁層７２を介してｉ型ＧａＡｓ電子走行層７３を形成する。その上に、ｎ型ＡｌＧａＡｓ電子供給層７４及びｉ型ＡｌＧａＡｓ絶縁層７５を設けてゲート電極７６を設ける。ゲート電極７６の両脇にはｎ＋型ＧａＡｓソース領域７７とｐ＋型ＧａＡｓドレイン領域７８を設ける。なお、図における符号７９，８０は、ソース電極及びドレイン電極である。この場合も２端子型の特性に比べてサブスレッショルド特性が向上する。
一方、ゲート長の短縮以外にＭＯＳＦＥＴを高速化させる方法として、Ｓｉより電子移動道が高い化合物半導体をチャネルに用いる試みが広がってきた。化合物半導体の代表にＧａＡｓがあるが、その酸化膜に欠陥準位が極めて多いために、ＧａＡｓのＭＯＳＦＥＴは実現していない。そこで、ゲート酸化膜を用いないＧａＡｓ系ＨＥＭＴ（ｎ型ＡｌＧａＡｓ／ｉ型ＧａＡｓヘテロ選択ドープ構造）が発明された。また、さらに、高速性の観点からは、ＩｎＰ系ＨＥＭＴ（ｎ型ＩｎＡｌＡｓ／ｉ型ＩｎＧａＡｓ構造）が用いられる。
ＩｎＰ系ＨＥＭＴの高速化にはソース抵抗の低減が必要になるが、ＨＥＭＴ独特のヘテロ接合が原因で抵抗が生じ、改善には問題が残るので、この事情を図１６及び図１７を参照して説明する。図１６は、従来のＩｎＰ系ＨＥＭＴの概略的断面図である。半絶縁性ＩｎＰ基板８１上に、ｉ型ＩｎＡｌＡｓバッファ層８２、ｉ型ＩｎＧａＡｓチャネル層８３、ｉ型ＩｎＡｌＡｓスペーサ層８４、プレーナ・ドープ層８５、ｉ型ＩｎＡｌＡｓショットキー障壁層８６及びｎ型ＩｎＧａＡｓ層を順次積層する。なお、ｉ型ＩｎＧａＡｓチャネル層８３とｉ型ＩｎＡｌＡｓスペーサ層８４との界面に二次元電子ガス層８７が形成される。次いで、ｎ型ＩｎＧａＡｓ層を分断してｎ型ＩｎＧａＡｓキャップ層８８，８９を形成し、その間にゲート電極９０を形成し、ｎ型ＩｎＧａＡｓキャップ層８８，８９上にソース電極９１及びドレイン電極９２を形成する。
図１７は、従来のＩｎＰ系ＨＥＭＴのバンドダイヤグラムであり、図１７（ａ）は図１６におけるＡ−Ａ′を結ぶ一点鎖線に沿ったバンドダイヤグラムであり、図１７（ｂ）は図１６におけるＢ−Ｂ′を結ぶ一点鎖線に沿ったバンドダイヤグラムである。図１７（ａ）に示すように、ゲート電極９０の直下においては、ｉ型ＩｎＧａＡｓチャネル層８３とｉ型ＩｎＡｌＡｓスペーサ層８４との界面に形成された二次元電子ガス層８７によりドレイン電流が流れる。
一方、ソース電極側においては、図１７（ｂ）に示すように、ｉ型ＩｎＡｌＡｓショットキー障壁層８６及びｉ型ＩｎＡｌＡｓスペーサ層８４が電子に対する電位障壁を形成するので、ソース抵抗が高くなる。
また、近年、ＩｎＧａＡｓに安定な酸化膜が形成できることが報告され（例えば、非特許文献２参照）、ＨＥＭＴ構造に代わってＩｎＧａＡｓチャネルのＭＯＳＦＥTが注目されつつある。
Ａｐｐｌ. Ｐｈｙｓ. Ｌｅｔｔ. Ｖｏｌ.６７, ４９４ （１９９５）
Ａｐｐｌ. Ｐｈｙｓ. Ｌｅｔｔ. Ｖｏｌ.９１, ２３２１０７ （２００７）
しかし、安定な酸化膜が形成できるＩｎＧａＡｓをチャネル層に用いたＩｎＰ系ＭＯＳＦＥＴにおいても、ＨＥＭＴ構造に特有なワイドバンドギャップ電子供給層の障害は解決されないという問題がある。また、低消費電力化、すなわち低電源電圧で動作させるためには、通常の拡散ドリフトで流れる電子に対して、トンネル現象を用いた動作が必要になる。
したがって、電界効果型半導体装置において、ソース抵抗を低減することを目的とする。
開示する一観点からは、チャネル形成層と、前記チャネル形成層の中央部に設けたチャネル層と、前記チャネル層に接して設けられたゲート電極と、前記チャネル形成層の前記チャネル層に接する側に設けられ、ソース電極と前記チャネル形成層との間にバンド間トンネル電流を流す電子注入層と、前記チャネル層を挟んで前記ソース電極と反対側に位置する前記チャネル形成層上に設けられたドレイン電極とを有することを特徴とする電界効果型半導体装置が提供される。
開示の電界効果型半導体装置によれば、ソース抵抗を低減することが可能になる。
ここで、図１及び図２を参照して、本発明の実施の形態の電界効果型半導体装置を説明する。図１は、本発明の実施の形態の電界効果型半導体装置の概略的断面図であり、基板１上にバッファ層２を介してチャネル形成層３を設け、ソース電極９の直下にバンド間トンネル電流により電子を注入する電子注入層５を設ける。また、ソース電極９寄りにゲート絶縁膜６を介してゲート電極７を設けるとともに、ゲート電極７を挟んでソース電極９と反対側にドレイン電極１０を形成する。電子注入層５とドレイン電極１０との間のチャネル形成層３がチャネル層８となる。なお、チャネル形成層の成長面側には二次元電子ガス層４が現れる。また、バッファ層２のチャネル形成層３寄りの領域にプレーナ・ドープ層を設けて逆ＨＥＭＴ構造にしても良いが、補助的な役割を果たすものである。
図２は、本発明の実施の形態の電界効果型半導体装置の要部バンドダイヤグラムであり、図２（ａ）は図１におけるＡ−Ａ′を結ぶ一点鎖線に沿ったバンドダイヤグラムであり、図２（ｂ）は図１におけるＢ−Ｂ′を結ぶ一点鎖線に沿ったバンドダイヤグラムである。図２（ａ）に示すように、チャネル形成層３と電子注入層５とはII型のヘテロ接合を形成する材料で形成しているので、電子注入層５の価電子帯からチャネル形成層３の伝導帯へ電子がバンド間トンネル注入により注入され、ソース抵抗が低減する。
一方、ドレイン電極１０においては、図２（ｂ）に示すように、チャネル形成層３に直接接してショットキー接合になるようにドレイン電極１０を形成しても良く、ドレイン電極１０はチャネル形成層３側からの電子に対しては電位障壁を形成しない。なお、ドレイン電極１０は、チャネル形成層３とオーミックに接続されるようにする方がより望ましい。
なお、基板１としてはＳｉ基板、ＧａＡｓ基板、ＩｎＰ基板等を用いることができる。また、チャネル形成層３としては、ｉ型ＩｎＧａＡｓが典型的であるが、ｉ型ＧａＡｓ等の他のIII-Ｖ族化合物半導体を用いても良い。なお、基板１は必須ではなく、電子注入層５をチャネル形成層３に対してゲート電極７を設けた側と反対側の面に接して設けても良く、電子注入層５及び電子注入層５を設けた側のチャネル形成層３を樹脂からなる支持層で覆うようにしても良い。なお、樹脂としては、安定性の高い樹脂であれば何でも良いが、低誘電率のＢＣＢ（ベンゾシクロブテン）樹脂が望ましい。
また、電子注入層５としては、チャネル形成層３とII型のヘテロ接合を形成するものであれば良く、典型的にはｐ型ＧａＡｓＳｂであるが、ｐ型ＧａＳｂやｐ型ＡｌＧａＡｓＳｂ等の少なくともＧａとＳｂを含むIII-Ｖ族化合物半導体が望ましい。また、ソース電極９との接触抵抗を低減するために、キャリアが縮退する程度に高濃度に不純物をドープすることが望ましい。
このように、II型のヘテロ接合を形成することにより、図２（ａ）において破線の円で示すヘテロ接合界面において、電子注入層５の価電子帯からチャネル形成層３の伝導帯へ電子がバンド間トンネル注入により注入される。
ゲート絶縁膜としては、成膜温度が低い安定な絶縁膜であれば何でも良く、例えば、ＳｉＯ２膜、Ａｌ２Ｏ３膜、或いは、ＨｆＯ２膜等の酸化膜が挙げられる。なお、ゲート絶縁膜６は必須ではなく、その場合には、ゲート電極７として、チャネル形成層３に対してショットキー接合を形成する電極材料を用いれば良い。
このように、本発明の実施の形態においては、ソース側に設ける電子注入層としてバンド間トンネル注入が可能なチャネル形成層に対してII型のヘテロ接合を形成する材料を用いているので、ソース抵抗を低減することが可能になる。さらに、トンネル電子による電流は、上述の図１５に示すように、通常の拡散電流に比べて、小さな電圧で急激な電流変化を生じる。特に電流をｏｎ状態からｏｆｆ状態にする時の電流遮断能力が高いために、動作電圧の低減により低消費電力化を図ることができる。
次に、図３乃至図６を参照して、本発明の実施例１のトンネル電子供給型ＭＯＳＦＥＴを説明する。図３は、本発明の実施例１のトンネル電子供給型ＭＯＳＦＥＴの概略的断面図である。半絶縁性ＩｎＰ基板２１上にｉ型ＩｎＡｌＡｓバッファ層２２、プレーナ・ドープ層２３及びｉ型ＩｎＡｌＡｓスペーサ層２４を介してｉ型ＩｎＧａＡｓチャネル形成層２５を設ける。この時、ｉ型ＩｎＧａＡｓチャネル形成層２５の成長層表面側には二次元電子ガス層２６が形成させる。
このｉ型ＩｎＧａＡｓチャネル形成層２５とソース電極３０との間にｐ＋型ＧａＡｓＳｂ電子注入層２７を設ける。このｐ＋型ＧａＡｓＳｂ電子注入層２７はｉ型ＩｎＧａＡｓチャネル形成層２５とII型のヘテロ接合を形成する。ｉ型ＩｎＧａＡｓチャネル形成層２５の中央部にはＡｌ２Ｏ３膜からなるゲート絶縁膜２９を介してゲート電極３２を設ける。一方、ｉ型ＩｎＧａＡｓチャネル形成層２５のゲート電極３２を挟んでソース電極３０と反対側にｉ型ＩｎＧａＡｓチャネル形成層２５と直接接するように、ドレイン電極３１を設ける。
この場合のソース電極３０近傍のバンドダイヤグラムは図２（ａ）に示したバンドダイヤグラムと同じであり、ソース電極３０からｐ＋型ＧａＡｓＳｂ電子注入層２７の価電子帯に電子が注入される。注入された電子は、ｐ＋型ＧａＡｓＳｂ電子注入層２７とｉ型ＩｎＧａＡｓチャネル形成層２５との界面においてバンド間トンネル注入によりｉ型ＩｎＧａＡｓチャネル形成層２５の伝導帯に注入される。
ｉ型ＩｎＧａＡｓチャネル形成層２５に供給された電子は、二次元電子ガス層２６を介してｉ型ＩｎＧａＡｓチャネル形成層２５中をドレイン側に向かって進み、ドレイン電極３１に達することになる。
次に、図４乃至図６を参照して、本発明の実施例１のトンネル電子供給型ＭＯＳＦＥＴの製造工程を説明する。まず、図４（ａ）に示すように、半絶縁性ＩｎＰ基板２１上に厚さが３００ｎｍのｉ型ＩｎＡｌＡｓバッファ層２２、２×１０１２ｃｍ−２のプレーナ・ドープ層２３及び、厚さが３ｎｍのｉ型ＩｎＡｌＡｓスペーサ層２４を順次結晶成長させる。引き続いて、厚さが１０ｎｍのｉ型ＩｎＧａＡｓチャネル形成層２５及びＳｂ組成比が０．４９で、不純物濃度が２×１０１９ｃｍ−３で厚さが２００ｎｍのｐ＋型ＧａＡｓＳｂ電子注入層２７を結晶成長させる。プレーナ・ドープ層２３から供給された電子がｉ型ＩｎＧａＡｓチャネル形成層２５中に溜まり、二次元電子ガス層２６を形成する。
次いで、図４（ｂ）に示すように、フォトリソグラフィーでソース領域を規定し（図示は省略）、例えば、リン酸＋過酸化水素水の混合液でｐ＋型ＧａＡｓＳｂ電子注入層２７をエッチングする。この時、ゲート電極とドレイン電極が形成される領域のｉ型ＩｎＧａＡｓチャネル形成層２５を露出させてエッチングは終了し、フォトレジストを除去する。
次いで、図５（ｃ）に示すように、原子層堆積（ＡＬＤ）法を用いて、全面に厚さが５ｎｍのＡｌ２Ｏ３膜２８を形成する。次いで、図５（ｄ）に示すように、フォトリソグラフィーを用いて、ゲート電極形成部を規定して、ドライエッチングを用いて、余分なＡｌ２Ｏ３膜２８を除去して残部をゲート絶縁膜２９とする。
次いで、図６（ｅ）に示すように、フォトリソグラフィーを用いて、ソース電極部とドレイン電極部を規定し、Ｔｉ（１０ｎｍ）／Ｐｔ（３０ｎｍ）／Ａｕ（３００ｎｍ）を蒸着し、リフトオフ法によってソース電極３０及びドレイン電極３１を同時に形成する。
次いで、図６（ｆ）に示すように、再度、フォトリソグラフィーを用いて、ゲート電極を規定し、Ｔｉ（１０ｎｍ）／Ｐｔ（３０ｎｍ）／Ａｕ（３００ｎｍ）を蒸着し、リフト法によってゲート電極３２を形成する。ここでは、ゲート抵抗を下げるためにＴ字型のゲート電極３２としたが、ゲート抵抗があまり影響しないデジタル用途に限定すれば、通常の矩形ゲート電極構造でも良い。また、基板としては、半絶縁性ＩｎＰ基板の代わりにＳｉ基板を用いても良い。
次に、図７乃至図１１を参照して、本発明の実施例２のトンネル電子供給型ＭＯＳＦＥＴを説明する。図７は、本発明の実施例２のトンネル電子供給型ＭＯＳＦＥＴの説明図であり、図７（ａ）は概略的断面図であり、図７（ｂ）はバンドダイヤグラムを示す斜視図である。図７（ａ）に示すように、ｉ型ＩｎＧａＡｓチャネル形成層４２の一方の面の一端にｐ＋型ＧａＡｓＳｂ電子注入層４３を介してソース電極４４を設ける。ｉ型ＩｎＧａＡｓチャネル形成層４２の他方の面のソース電極４４との対向部にゲート絶縁膜４９を介してゲート電極５０を設けるとともに、その近傍にドレイン電極５１を設ける。ソース電極４４を設けた側をＳｉ基板４５上に設けたＢＣＢ樹脂層４６で被覆して、全体構造を支持する。
図７（ｂ）に示すように、この場合のバンドダイヤグラムは、ソース電極４４側では、バンド間トンネル注入によってゲート電極５０の直下のｉ型ＩｎＧａＡｓチャネル形成層４２に対して厚さ方向から電子が注入される。なお、ゲート電極５０側では、図２（ｂ）に示したバンドダイヤグラムと同じになる。
次に、図８乃至図１１を参照して、本発明の実施例２のトンネル電子供給型ＭＯＳＦＥＴの製造工程を説明する。まず、図８（ａ）に示すように、半絶縁性ＩｎＰ基板４１上に、厚さが１０ｎｍのｉ型ＩｎＧａＡｓチャネル形成層４２と、Ｓｂ組成比が０．４９で、不純物濃度が２×１０１９ｃｍ−３で厚さが２００ｎｍのｐ＋型ＧａＡｓＳｂ電子注入層４３を結晶成長させる。
次いで、図８（ｂ）に示すように、フォトリソグラフィーでソース領域を規定し（図示は省略）、例えば、リン酸＋過酸化水素水の混合液でｐ＋型ＧａＡｓＳｂ電子注入層４３をエッチングする。このとき、ゲート電極とドレイン電極が形成される領域のｉ型ＩｎＧａＡｓチャネル形成層４２を露出させてエッチングを終了し、フォトレジストを除去する。
次いで、図８（ｃ）に示すように、フォトリソグラフィーを用いて、ソース電極部が形成される領域周辺部を規定し、Ｔｉ（１０ｎｍ）／Ｐｔ（３０ｎｍ）／Ａｕ（３００ｎｍ）を蒸着し、リフトオフ法によってソース電極４４を形成する。
次いで、図９（ｄ）に示すように、低誘電率のＢＣＢ樹脂層４６を塗布して未硬化の状態にあるＳｉ基板４５上に、半絶縁性ＩｎＰ基板４１に形成されたデバイス構造を、ひっくり返して貼り付ける。
次いで、図９（ｅ）に示すように、ウェーハ全体を３５０℃以上に保ち、ＢＣＢ樹脂層４６を硬化させて、ソース電極４４を含む構造がＢＣＢ樹脂層４６の中に埋め込まれたＳｉ基板４５上に保持する。
次いで、図１０（ｆ）に示すように、最表面にある半絶縁性ＩｎＰ基板４１を、例えば、塩酸を用いて選択的にエッチング除去して、ｉ型ＩｎＧａＡｓチャネル形成層４２を露出させる。
次いで、図１０（ｇ）に示すように、ＡＬＤ法を用いて、全面に厚さが５ｎｍのＡｌ２Ｏ３膜４８を形成する。次いで、図１１（ｈ）に示すように、フォトリソグラフィーを用いて、ゲート電極形成領域を残して、Ａｌ２Ｏ３膜４８をエッチングして残部をゲート絶縁膜４９とする。このＡｌ２Ｏ３膜４８に接するチャネルに反転層が形成されるため、キャリアが発生して二次元電子ガス層４７となる。
次いで、図１１（ｉ）に示すように、フォトリソグラフィーを用いて、ゲート電極とドレイン電極を規定し、Ｔｉ（１０ｎｍ）／Ｐｔ（３０ｎｍ）／Ａｕ（３００ｎｍ）を蒸着し、リフトオフ法によってゲート電極５０とドレイン電極５１を形成する。
この本発明の実施例２においても、ソース電極とｉ型ＩｎＧａＡｓチャネル形成層との間にバンド間トンネル注入が可能なII型のヘテロ接合を形成するｐ＋型ＧａＡｓＳｂ電子注入層を介在させているので、ソース抵抗を低減することができる。
ここで、実施例１及び実施例２を含む本発明の実施の形態に関して、以下の付記を付す。
（付記１）チャネル形成層と、前記チャネル形成層の中央部に設けたチャネル層と、前記チャネル層に接して設けられたゲート電極と、前記チャネル形成層の前記チャネル層に接する側に設けられ、ソース電極と前記チャネル形成層との間にバンド間トンネル電流を流す電子注入層と、前記チャネル層を挟んで前記ソース電極と反対側に位置する前記チャネル形成層上に設けられたドレイン電極とを有することを特徴とする電界効果型半導体装置。
（付記２）ゲート電極と前記チャネル層との間にゲート絶縁膜を有することを特徴とする付記１に記載の電界効果型半導体装置。
（付記３）前記ゲート絶縁膜が、酸化アルミニウムからなることを特徴とする付記２に記載の電界効果型半導体装置。
（付記４）前記ドレイン電極が、前記チャネル形成層上に直接設けられていることを特徴とする付記１乃至付記３のいずれか１に記載の電界効果型半導体装置。
（付記５）前記チャネル形成層が、半導体基板上に設けられていることを特徴とする付記１乃至付記４のいずれか１に記載の電界効果型半導体装置。
（付記６）前記半導体基板が、Ｓｉ基板、ＩｎＰ基板或いはＧａＡｓ基板のいずれかであることを特徴とする付記４に記載の電界効果型半導体装置。
（付記７）前記電子注入層が、前記チャネル形成層に対して、前記ゲート電極を設けた側と反対側の面に接して設けられ、前記電子注入層及び前記電子注入層を設けた側のチャネル形成層が樹脂からなる支持層で覆われていることを特徴とする付記１乃至付記４のいずれか１に記載の電界効果型半導体装置。
（付記８）前記支持層が、ベンゾシクロブテン樹脂からなることを特徴とする付記７に記載の電界効果型半導体装置。
（付記９）前記チャネル形成層がＩｎＧａＡｓからなることを特徴とする付記１乃至付記８のいずれか１に記載の電界効果型半導体装置。
（付記１０）前記電子注入層が、少なくともＧａとＳｂとを含むIII-Ｖ族化合物半導体からなることを特徴とする付記１乃至付記９のいずれか１に記載の電界効果型半導体装置。
（付記１）チャネル形成層と、前記チャネル形成層の中央部に設けたチャネル層と、前記チャネル層に接して設けられたゲート電極と、前記チャネル形成層の前記チャネル層に接する側に設けられ、ソース電極と前記チャネル形成層との間にバンド間トンネル電流を流す電子注入層と、前記チャネル層を挟んで前記ソース電極と反対側に位置する前記チャネル形成層上に設けられたドレイン電極とを有することを特徴とする電界効果型半導体装置。
（付記２）ゲート電極と前記チャネル層との間にゲート絶縁膜を有することを特徴とする付記１に記載の電界効果型半導体装置。
（付記３）前記ゲート絶縁膜が、酸化アルミニウムからなることを特徴とする付記２に記載の電界効果型半導体装置。
（付記４）前記ドレイン電極が、前記チャネル形成層上に直接設けられていることを特徴とする付記１乃至付記３のいずれか１に記載の電界効果型半導体装置。
（付記５）前記チャネル形成層が、半導体基板上に設けられていることを特徴とする付記１乃至付記４のいずれか１に記載の電界効果型半導体装置。
（付記６）前記半導体基板が、Ｓｉ基板、ＩｎＰ基板或いはＧａＡｓ基板のいずれかであることを特徴とする付記４に記載の電界効果型半導体装置。
（付記７）前記電子注入層が、前記チャネル形成層に対して、前記ゲート電極を設けた側と反対側の面に接して設けられ、前記電子注入層及び前記電子注入層を設けた側のチャネル形成層が樹脂からなる支持層で覆われていることを特徴とする付記１乃至付記４のいずれか１に記載の電界効果型半導体装置。
（付記８）前記支持層が、ベンゾシクロブテン樹脂からなることを特徴とする付記７に記載の電界効果型半導体装置。
（付記９）前記チャネル形成層がＩｎＧａＡｓからなることを特徴とする付記１乃至付記８のいずれか１に記載の電界効果型半導体装置。
（付記１０）前記電子注入層が、少なくともＧａとＳｂとを含むIII-Ｖ族化合物半導体からなることを特徴とする付記１乃至付記９のいずれか１に記載の電界効果型半導体装置。
１ 基板
２ バッファ層
３ チャネル形成層
４ 二次元電子ガス層
５ 電子注入層
６ ゲート絶縁膜
７ ゲート電極
８ チャネル層
９ ソース電極
１０ ドレイン電極
２１，４１ 半絶縁性ＩｎＰ基板
２２ ｉ型ＩｎＡｌＡｓバッファ層
２３ プレーナ・ドープ層
２４ ｉ型ＩｎＡｌＡｓスペーサ層
２５，４２ ｉ型ＩｎＧａＡｓチャネル形成層
２６，４７ 二次元電子ガス層
２７，４３ ｐ＋型ＧａＡｓＳｂ電子注入層
２８，４８ Ａｌ２Ｏ３膜
２９，４９ ゲート絶縁膜
３０，４４ ソース電極
３１，５１ ドレイン電極
３２，５０ ゲート電極
４５ Ｓｉ基板
４６ ＢＣＢ樹脂層
６１ ｐ型Ｓｉ基板
６２ ゲート絶縁膜
６３ ゲート電極
６４ ｐ＋＋型ソース領域
６５ ｎ＋＋型ドレイン領域
６６ ソース電極
６７ ドレイン電極
７１ 半絶縁性ＧａＡｓ基板
７２ ｉ型ＡｌＧａＡｓ絶縁層
７３ ｉ型ＧａＡｓ電子走行層
７４ ｎ型ＡｌＧａＡｓ電子供給層
７５ ｉ型ＡｌＧａＡｓ絶縁層
７６ ゲート電極
７７ ｎ＋型ＧａＡｓソース領域
７８ ｐ＋型ＧａＡｓドレイン領域
７９ ソース電極
８０ ドレイン電極
８１ 半絶縁性ＩｎＰ基板
８２ ｉ型ＩｎＡｌＡｓバッファ層
８３ ｉ型ＩｎＧａＡｓチャネル層
８４ ｉ型ＩｎＡｌＡｓスペーサ層
８５ プレーナ・ドープ層
８６ ｉ型ＩｎＡｌＡｓショットキー障壁層
８７ 二次元電子ガス層
８８，８９ ｎ型ＩｎＧａＡｓキャップ層
９０ ゲート電極
９１ ソース電極
９２ ドレイン電極
２ バッファ層
３ チャネル形成層
４ 二次元電子ガス層
５ 電子注入層
６ ゲート絶縁膜
７ ゲート電極
８ チャネル層
９ ソース電極
１０ ドレイン電極
２１，４１ 半絶縁性ＩｎＰ基板
２２ ｉ型ＩｎＡｌＡｓバッファ層
２３ プレーナ・ドープ層
２４ ｉ型ＩｎＡｌＡｓスペーサ層
２５，４２ ｉ型ＩｎＧａＡｓチャネル形成層
２６，４７ 二次元電子ガス層
２７，４３ ｐ＋型ＧａＡｓＳｂ電子注入層
２８，４８ Ａｌ２Ｏ３膜
２９，４９ ゲート絶縁膜
３０，４４ ソース電極
３１，５１ ドレイン電極
３２，５０ ゲート電極
４５ Ｓｉ基板
４６ ＢＣＢ樹脂層
６１ ｐ型Ｓｉ基板
６２ ゲート絶縁膜
６３ ゲート電極
６４ ｐ＋＋型ソース領域
６５ ｎ＋＋型ドレイン領域
６６ ソース電極
６７ ドレイン電極
７１ 半絶縁性ＧａＡｓ基板
７２ ｉ型ＡｌＧａＡｓ絶縁層
７３ ｉ型ＧａＡｓ電子走行層
７４ ｎ型ＡｌＧａＡｓ電子供給層
７５ ｉ型ＡｌＧａＡｓ絶縁層
７６ ゲート電極
７７ ｎ＋型ＧａＡｓソース領域
７８ ｐ＋型ＧａＡｓドレイン領域
７９ ソース電極
８０ ドレイン電極
８１ 半絶縁性ＩｎＰ基板
８２ ｉ型ＩｎＡｌＡｓバッファ層
８３ ｉ型ＩｎＧａＡｓチャネル層
８４ ｉ型ＩｎＡｌＡｓスペーサ層
８５ プレーナ・ドープ層
８６ ｉ型ＩｎＡｌＡｓショットキー障壁層
８７ 二次元電子ガス層
８８，８９ ｎ型ＩｎＧａＡｓキャップ層
９０ ゲート電極
９１ ソース電極
９２ ドレイン電極
Claims (5)
- チャネル形成層と、
前記チャネル形成層の中央部に設けたチャネル層と、
前記チャネル層に接して設けられたゲート電極と、
前記チャネル形成層の前記チャネル層に接する側に設けられ、ソース電極と前記チャネル形成層との間にバンド間トンネル電流を流す電子注入層と、
前記チャネル層を挟んで前記ソース電極と反対側に位置する前記チャネル形成層上に設けられたドレイン電極と
を有することを特徴とする電界効果型半導体装置。 - ゲート電極と前記チャネル層との間にゲート絶縁膜を有することを特徴とする請求項１に記載の電界効果型半導体装置。
- 前記チャネル形成層が、半導体基板上に設けられていることを特徴とする請求項１または請求項２に記載の電界効果型半導体装置。
- 前記電子注入層が、前記チャネル形成層に対して、前記ゲート電極を設けた側と反対側の面に接して設けられ、
前記電子注入層及び前記電子注入層を設けた側のチャネル形成層が樹脂からなる支持層で覆われていることを特徴とする請求項１または請求項２に記載の電界効果型半導体装置。 - 前記電子注入層が、少なくともＧａとＳｂとを含むIII-Ｖ族化合物半導体からなることを特徴とする請求項１乃至請求項４のいずれか１項に記載の電界効果型半導体装置。
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