JP2015111841A - 半導体装置 - Google Patents

Abstract

【課題】複数の基準電位を要する半導体装置、及び半導体装置の駆動において、より消費電力を軽減する。【解決手段】電源線に直列に接続された複数の抵抗素子により、電源線に供給された電位を抵抗分割し、電源線と電気的に接続するスイッチトランジスタを介して所望の分割された電位を出力する電位分割回路を有する半導体装置であり、スイッチトランジスタのドレイン端子は出力側の回路に設けられたトランジスタのゲート端子（又は容量素子の一方の端子）と電気的に接続しノードを構成する。【選択図】図１

Description

半導体装置及び半導体装置の駆動方法に関する。

なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置
全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。

種々の半導体装置において、その駆動には複数の基準電位が必要とされている装置がある
。これらの基準電位を供給する手段の１つに、直列に接続された複数の抵抗素子により高
電位を所望の電位に分割する方法がある。

供給すべき基準電位、及び基準電位を供給する回路に対する要求は、半導体装置の用途に
よって異なり、要求に応じた基準電位発生回路が開発されている（例えば、特許文献１参
照。）。特許文献１では、回路規模の大型化を抑えると共に十分な精度を確保しつつ基準
電位を調整することのできる基準電位発生回路が報告されている。

特開２００６−１６３５０７号公報

このような複数の基準電位を要する半導体装置、及び半導体装置の駆動方法において、よ
り消費電力を軽減することを目的の一とする。

本明細書に開示する半導体装置は、電源線に直列に接続された複数の抵抗素子により、電
源線に供給された電位を抵抗分割し、電源線と電気的に接続するスイッチトランジスタを
介して所望の分割された電位を出力する電位分割回路を有する。スイッチトランジスタの
ドレイン端子は出力側の演算増幅回路に設けられたトランジスタのゲート端子と電気的に
接続しノードを構成する。

まず、スイッチトランジスタをオン状態として電源線から複数の抵抗素子により所望の電
位に分割された電位を該ノードに供給（蓄積）する。所望の電位の供給後は、スイッチト
ランジスタをオフ状態とし、該ノードに電位を保持する。該ノードに所望の分割された電
位を保持することによって、電源線からの電位の供給が停止されても、所望の電位を出力
することができる。

ノードを構成して電位を保持するスイッチトランジスタとしては、オフ電流を十分に小さ
くすることができる材料、例えば、ワイドギャップ半導体材料（より具体的には、例えば
、エネルギーギャップＥｇが３ｅＶより大きい半導体材料）を半導体層として有するトラ
ンジスタを用いる。トランジスタのオフ電流を十分に小さくすることができる半導体材料
を用いることで、長期間にわたって電位を保持することが可能である。このようなワイド
ギャップ半導体材料の１つに酸化物半導体材料がある。本明細書に開示する半導体装置に
おいては、酸化物半導体材料を用いた酸化物半導体層を含むトランジスタを好適に用いる
ことができる。

よって、電源線への電位の供給を連続的に行わなくてもよく、また、電源線への電位の供
給停止期間を設けることができるため、消費電力を軽減することができる。電源線への電
位の供給、非供給の選択は、抵抗素子に供給する電位を制御するトランジスタを電源線に
設けることで実現することができる。

また、スイッチトランジスタの代わりにゲート端子とソース端子とが電気的に接続された
トランジスタを用いてもよい。

また、スイッチトランジスタ（又はゲート端子とソース端子とが電気的に接続されたトラ
ンジスタ）のドレイン端子は出力側の回路に設けられた容量素子の一方の端子と電気的に
接続しノードを構成してもよい。

本明細書で開示する発明の構成の一形態は、第１抵抗素子及び第２抵抗素子が直列に設け
られた電源線と、選択線と、選択線とゲート端子とが電気的に接続する酸化物半導体層を
含むスイッチトランジスタと、電源線とスイッチトランジスタを介して電気的に接続する
トランジスタを含む演算増幅回路とが設けられた電位分割回路を有し、第１抵抗素子と第
２抵抗素子とスイッチトランジスタのソース端子とが電気的に接続し、スイッチトランジ
スタのドレイン端子と演算増幅回路に含まれるトランジスタのゲート端子とが電気的に接
続する半導体装置である。

本明細書で開示する発明の構成の他の一形態は、第１抵抗素子及び第２抵抗素子が直列に
設けられた電源線と、選択線と、選択線とゲート端子とが電気的に接続する酸化物半導体
層を含むスイッチトランジスタと、電源線とスイッチトランジスタを介して電気的に接続
する演算増幅回路とが設けられた電位分割回路を有し、演算増幅回路は、第１トランジス
タ及び第２トランジスタが設けられた差動入力回路と、第３トランジスタ及び第４トラン
ジスタが設けられたカレントミラー回路と、定電流源とを含み、第１トランジスタの第１
ソース端子と、第２トランジスタの第２ソース端子と、定電流源とが電気的に接続し、第
３トランジスタの第３ソース端子と、第４トランジスタの第４ソース端子とが電気的に接
続し、第１トランジスタの第１ドレイン端子と、第３トランジスタの第３ドレイン端子と
、第３トランジスタの第３ゲート端子と、第４トランジスタの第４ゲート端子とが電気的
に接続し第２トランジスタの第２ゲート端子と、第２トランジスタの第２ドレイン端子と
、第４トランジスタの第４ドレイン端子とが電気的に接続し、第１抵抗素子と第２抵抗素
子とスイッチトランジスタのソース端子とが電気的に接続し、スイッチトランジスタのド
レイン端子と第１トランジスタの第１ゲート端子とが電気的に接続する半導体装置である
。

本明細書で開示する発明の構成の他の一形態は、第１抵抗素子及び第２抵抗素子が直列に
設けられた電源線と、選択線と、選択線とゲート端子とが電気的に接続する酸化物半導体
層を含むスイッチトランジスタと、電源線とスイッチトランジスタを介して電気的に接続
する容量素子とが設けられた電位分割回路を有し、第１抵抗素子と第２抵抗素子とスイッ
チトランジスタのソース端子とが電気的に接続し、スイッチトランジスタのドレイン端子
と容量素子の一方の端子とが電気的に接続する半導体装置である。

本明細書で開示する発明の構成の他の一形態は、第１抵抗素子及び第２抵抗素子が直列に
設けられた電源線と、第１抵抗素子と、第２抵抗素子と、ゲート端子とソース端子とが電
気的に接続する酸化物半導体層を含むトランジスタと、電源線と酸化物半導体層を含むト
ランジスタを介して電気的に接続するトランジスタとが設けられた電位分割回路を有し、
酸化物半導体層を含むトランジスタのドレイン端子とトランジスタのゲート端子とが電気
的に接続する半導体装置である。

上記構成において、電源線は酸化物半導体層を含むトランジスタを有し、電源線に供給さ
れた電位は、酸化物半導体層を含むトランジスタを介して、第１抵抗素子及び第２抵抗素
子に供給されてもよい。また、電源線に設けられる酸化物半導体層を含むトランジスタの
ゲート端子と、スイッチトランジスタのゲート端子とが電気的に接続する構成としてもよ
い。

また、上記構成において、半導体装置は、電位分割回路に電位を供給する電位供給源と、
電位分割回路及び電位供給源より電位を供給される負荷を有することができる。

本明細書で開示する発明の構成の他の一形態は、第１抵抗素子及び第２抵抗素子が直列に
設けられた電源線と、選択線と、選択線とゲート端子とが電気的に接続する酸化物半導体
層を含むスイッチトランジスタと、電源線とスイッチトランジスタを介して電気的に接続
するトランジスタを含む演算増幅回路とが設けられた電位分割回路を有し、第１抵抗素子
と第２抵抗素子とスイッチトランジスタのソース端子とが電気的に接続し、スイッチトラ
ンジスタのドレイン端子と演算増幅回路に含まれるトランジスタのゲート端子とが電気的
に接続してノードを構成し、電源線に供給された電位は、第１抵抗素子及び第２抵抗素子
によって分割され、分割された電位はスイッチトランジスタがオン状態の時にスイッチト
ランジスタを介して演算増幅回路に供給され、分割された電位はスイッチトランジスタが
オフ状態の時にノードに保持され、分割された電位はスイッチトランジスタ及び演算増幅
回路を介して出力される半導体装置の駆動方法である。

本明細書で開示する発明の構成の他の一形態は、第１抵抗素子及び第２抵抗素子が直列に
設けられた電源線と、選択線と、選択線とゲート端子とが電気的に接続する酸化物半導体
層を含むスイッチトランジスタと、電源線とスイッチトランジスタを介して電気的に接続
する容量素子とが設けられた電位分割回路を有し、第１抵抗素子と第２抵抗素子とスイッ
チトランジスタのソース端子とが電気的に接続し、スイッチトランジスタのドレイン端子
と容量素子の一方の端子とが電気的に接続してノードを構成し、電源線に供給された電位
は、第１抵抗素子及び第２抵抗素子によって分割され、分割された電位はスイッチトラン
ジスタがオン状態の時にスイッチトランジスタを介して容量素子に供給され、分割された
電位はスイッチトランジスタがオフ状態の時にノードに保持され、分割された電位はスイ
ッチトランジスタ及び容量素子を介して出力される半導体装置の駆動方法である。

上記構成において、電源線は酸化物半導体層を含むトランジスタを有し、電源線に供給さ
れた電位は、酸化物半導体層を含むトランジスタがオン状態の時に酸化物半導体層を含む
トランジスタを介して第１抵抗素子及び第２抵抗素子に供給され、酸化物半導体層を含む
トランジスタはスイッチトランジスタがオフ状態の時にオフ状態とすることができる。

なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。また、「上」「下」の用語は説明の便宜のために用いる表現に過ぎない。

また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。

また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることがで
きるものとする。

なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。

電源線に直列に接続された複数の抵抗素子により、電源線に供給された電位を抵抗分割し
、電源線と電気的に接続するスイッチトランジスタを介して所望の分割された電位を出力
する電位分割回路を有する。スイッチトランジスタのドレイン端子は出力側の演算増幅回
路に設けられたトランジスタのゲート端子と電気的に接続しノードを構成する。

該ノードに所望の分割された電位を保持することによって、電源線からの電位の供給が停
止されても、所望の電位を出力することができる。

よって、電源線への電位の供給を連続的に行わなくてもよく、また、電源線への電位の供
給停止期間を設けることができるため、半導体装置、半導体装置の駆動方法において消費
電力を軽減することができる。

スイッチトランジスタに用いる酸化物半導体を用いたトランジスタはオフ電流が極めて小
さいため、極めて長期にわたり電位を保持することが可能である。よって、電位の供給を
停止する期間を設けることが可能となり、常に電位を供給する場合と比較して消費電力を
十分に低減することができる。

半導体装置の一形態を説明する回路図。 半導体装置の一形態を説明する回路図。 半導体装置の一形態を説明する回路図。 半導体装置の一形態を説明する回路図。 半導体装置の一形態を説明する回路図。 半導体装置の一形態を説明する回路図。 半導体装置の一形態を説明する回路図。 半導体装置の一形態を説明するタイミングチャート図。 半導体装置の一形態を説明する回路図。 半導体装置の一形態を説明する断面図及び平面図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の一形態を説明する図。 半導体装置の作製方法の一形態を説明する図。 半導体装置の一形態を説明するブロック図。 電子機器を示す図。

以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。
ただし、本明細書に開示する発明は以下の説明に限定されず、その形態および詳細を様々
に変更し得ることは、当業者であれば容易に理解される。また、本明細書に開示する発明
は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、第１、第
２として付される序数詞は便宜上用いるものであり、工程順又は積層順を示すものではな
い。また、本明細書において発明を特定するための事項として固有の名称を示すものでは
ない。なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のた
め、実際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明
は、必ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。

（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および駆動方法に
ついて、図１乃至図３、及び図６乃至図８を参照して説明する。

なお、本明細書における回路図においては、酸化物半導体層を用いたトランジスタである
ことを示すために、酸化物半導体層を用いるトランジスタの記号には「ＯＳ」と記載して
いる。図１乃至図３、図６、及び図７において、スイッチトランジスタ２０２＿１、スイ
ッチトランジスタ２０２＿２、スイッチトランジスタ２０２＿ｎ、トランジスタ２０４は
酸化物半導体層を用いるトランジスタである。

図１は２つの抵抗素子２０１＿１、抵抗素子２０１＿２を用いて電位Ｖ１を出力する電位
分割回路を有する半導体装置の例である。

図１に示す半導体装置は、抵抗素子（第１抵抗素子）２０１＿１及び抵抗素子（第２抵抗
素子）２０１＿２が直列に設けられた電源線２４０と、選択線２４１と、選択線２４１と
ゲート端子とが電気的に接続する酸化物半導体層を含むスイッチトランジスタ２０２＿１
と、電源線２４０とスイッチトランジスタ２０２＿１を介して電気的に接続するトランジ
スタ２１１＿１を含む演算増幅回路２０３＿１とが設けられた電位分割回路を有し、抵抗
素子２０１＿１と抵抗素子２０１＿２とスイッチトランジスタ２０２＿１のソース端子と
が電気的に接続し、スイッチトランジスタ２０２＿１のドレイン端子と演算増幅回路２０
３＿１に含まれるトランジスタ２１１＿１のゲート端子とが電気的に接続する半導体装置
である。

演算増幅回路２０３＿１は、トランジスタ（第１トランジスタ）２１１＿１及びトランジ
スタ（第２トランジスタ）２１２＿１が設けられた差動入力回路と、トランジスタ（第３
トランジスタ）２１３＿１及びトランジスタ（第４トランジスタ）２１４＿１が設けられ
たカレントミラー回路と、定電流源２２２＿１とを含む。

トランジスタ２１１＿１のソース端子（第１ソース端子）と、トランジスタ２１２＿１の
ソース端子（第２ソース端子）と、定電流源２２２＿１とが電気的に接続し、トランジス
タ２１３＿１のソース端子（第３ソース端子）と、トランジスタ２１４＿１のソース端子
（第４ソース端子）とが電気的に接続し、トランジスタ２１１＿１のドレイン端子（第１
ドレイン端子）と、トランジスタ２１３＿１のドレイン端子（第３ドレイン端子）と、第
３トランジスタ２１３＿１のゲート端子（第３ゲート端子）と、トランジスタ２１４＿１
のゲート端子（第４ゲート端子）とが電気的に接続し、トランジスタ２１２＿１のゲート
端子（第２ゲート端子）と、トランジスタ２１２＿１のドレイン端子（第２ドレイン端子
）と、トランジスタ２１４＿１のドレイン端子（第４ドレイン端子）とが電気的に接続し
ている。なお、トランジスタ２１３＿１のソース端子（第３ソース端子）とトランジスタ
２１４＿１のソース端子（第４ソース端子）とは高電位ＶＤＤが供給される電源線２４２
＿１に電気的に接続されている。

図１に示す半導体装置において、電位分割回路は、電源線２４０に直列に接続された抵抗
素子２０１＿１、抵抗素子２０１＿２により、電源線２４０に供給された電位を抵抗分割
し、電源線２４０と電気的に接続するスイッチトランジスタ２０２＿１を介して所望の分
割された電位Ｖ１を出力する。

図２は図１の半導体装置において、電源線２４０に供給される高電位（ＶＤＤＨ）を、抵
抗素子２０１＿１乃至抵抗素子２０１＿ｎ＋１のｎ＋１個の抵抗素子で分割し、Ｖ１乃至
Ｖｎのｎ個の電位を出力する電位分割回路を含む例である。

抵抗素子２０１＿１及び抵抗素子２０１＿２分電圧降下した電位は、酸化物半導体層を用
いたスイッチトランジスタ２０２＿２を介して、トランジスタ（第１トランジスタ）２１
１＿２及びトランジスタ（第２トランジスタ）２１２＿２が設けられた差動入力回路と、
トランジスタ（第３トランジスタ）２１３＿２及びトランジスタ（第４トランジスタ）２
１４＿２が設けられたカレントミラー回路と、定電流源２２２＿２とを含む演算増幅回路
２０３＿２より電位Ｖ２として出力される。

同様に、抵抗素子２０１＿１乃至抵抗素子２０１＿ｎ分電圧降下した電位は、酸化物半導
体層を用いたスイッチトランジスタ２０２＿ｎを介して、トランジスタ（第１トランジス
タ）２１１＿ｎ及びトランジスタ（第２トランジスタ）２１２＿ｎが設けられた差動入力
回路と、トランジスタ（第３トランジスタ）２１３＿ｎ及びトランジスタ（第４トランジ
スタ）２１４＿ｎが設けられたカレントミラー回路と、定電流源２２２＿ｎとを含む演算
増幅回路２０３＿ｎより電位Ｖｎとして出力される。

本明細書において、スイッチトランジスタ２０２＿１乃至２０２＿ｎのドレイン端子とト
ランジスタ２１１＿１乃至２１１＿ｎのゲート端子が電気的に接続される部位をそれぞれ
フローティングノード（ノードＦＮ１乃至ＦＮｎ）と呼ぶ。

なお、本明細書に開示する発明において、電源線２４２＿１には、ノードＦＮ１の電位よ
りも高い電位ＶＤＤを供給する。

スイッチトランジスタ２０２＿１乃至２０２＿ｎがオフの場合、当該ノードＦＮ１乃至Ｆ
Ｎｎは絶縁体中に埋設されたとみなすことができ、ノードＦＮ１乃至ＦＮｎには電位が保
持される。酸化物半導体層を用いたスイッチトランジスタ２０２＿１乃至２０２＿ｎのオ
フ電流は、シリコン半導体などで形成されるトランジスタの１０万分の１以下である（例
えば室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０^−２
１Ａ）以下）ため、スイッチトランジスタ２０２＿１乃至２０２＿ｎのリークによる、ノ
ードＦＮ１乃至ＦＮｎに保持された電位の低下をほぼ無視することができる。つまり、酸
化物半導体層を用いたスイッチトランジスタ２０２＿１乃至２０２＿ｎにより、長期間に
わたって電位を保持することが可能である。

よって、半導体装置において、電源線２４０への電位ＶＤＤＨの供給を連続的に行わなく
てもよく、電源線２４０への電位ＶＤＤＨの供給停止期間を設けることができるため、消
費電力を軽減することができる。

また、図３に示すように、電源線２４０は酸化物半導体層を含むトランジスタ２０４を有
し、電源線２４０に供給された電位は、酸化物半導体層を含むトランジスタ２０４を介し
て、抵抗素子２０１＿１及び抵抗素子２０１＿２に供給されてもよい。電源線２４０に設
けられる酸化物半導体層を含むトランジスタ２０４のゲート端子と、スイッチトランジス
タ２０２＿１のゲート端子とが電気的に接続する構成とすることができる。

酸化物半導体層を含むトランジスタ２０４を電源線２４０に設けることで、抵抗素子２０
１＿１及び抵抗素子２０１＿２への電位の供給を制御することができる。例えば、ノード
ＦＮ１に電位を供給した後、スイッチトランジスタ２０２＿１をオフ状態としてノードＦ
Ｎ１に電位を保持する期間、酸化物半導体層を含むトランジスタ２０４もオフ状態として
電源線２４０への電位の供給を停止することができる。図３で示す構成であれば、電源線
２４０への電位の供給を停止する間も、電源線２４２＿１には電位を供給することができ
る。

図２に示す半導体装置のより詳細な駆動方法（動作）を図８のタイミングチャートを用い
て説明する。タイミングチャート中のＶＤＤＨ、ＳＷ、ＦＮ１等の名称は、図２と対応し
ている。

半導体装置の動作を説明するに当たり、演算増幅回路２０３＿１乃至２０３＿ｎが有する
トランジスタ２１１＿１乃至２１１＿ｎ、２１２＿１乃至２１２＿ｎ、２１３＿１乃至２
１３＿ｎおよび２１４＿１乃至２１４＿ｎは、チャネル幅、チャネル長が同じであり、ト
ランジスタの特性は同じであるとする。

電源線２４０およびＶＳＳに電位を印加すると、電源線２４０とＶＳＳ間に電流が流れる
。例えば、スイッチトランジスタ２０２＿１のソース端子の電位は、電源線２４０の電位
よりも抵抗素子２０１＿１の抵抗値と電源線２４０とＶＳＳの間に流れた電流から算出さ
れる電圧だけ電圧降下した電位となる。選択線ＳＷはスイッチトランジスタ２０２＿１乃
至２０２＿ｎのゲート端子に電気的に接続されており、スイッチトランジスタ２０２＿１
乃至２０２＿ｎのソース端子とドレイン端子が導通状態（オン状態）になるように選択線
ＳＷに電圧を印加すると、スイッチトランジスタ２０２＿１乃至２０２＿ｎの各ドレイン
端子（ＦＮ１乃至ＦＮｎ）に電位が供給される。各ドレイン端子（ＦＮ１乃至ＦＮｎ）の
電位が安定した時点で、スイッチトランジスタ２０２＿１乃至２０２＿ｎのソース端子と
ドレイン端子が非導通状態（オフ状態）になるように選択線ＳＷに電圧を印加する。

演算増幅回路２０３＿１が有するトランジスタ２１１＿１のゲート端子にはＦＮ１の電位
が印加される。そして、トランジスタ２１１＿１には、ゲート端子の電位ＦＮ１とソース
端子の電位の差に相当する電流が、ドレイン端子からソース端子に流れる。トランジスタ
２１３＿１とトランジスタ２１１＿１は定電流源２２２＿１を介して、電源線２４２＿１
とＧＮＤに接続されているので、トランジスタ２１１＿１のドレイン端子からソース端子
に流れる電流とトランジスタ２１３＿１のソース端子からドレイン端子に流れる電流は同
じとなる。

また、トランジスタ２１３＿１のゲート端子およびドレイン端子とトランジスタ２１４＿
１のゲート端子は電気的に接続されており、それぞれのソース端子も電源線２４２＿１に
接続されていることから、トランジスタ２１３＿１のソース端子からドレイン端子に流れ
る電流とトランジスタ２１４＿１のソース端子からドレイン端子に流れる電流は同じとな
る（カレントミラー回路）。なお、前述のトランジスタ２１３＿１とトランジスタ２１１
＿１の関係と同じ理由で、トランジスタ２１４＿１のソース端子からドレイン端子に流れ
る電流とトランジスタ２１２＿１のドレイン端子からソース端子に流れる電流は同じとな
る。

よって、トランジスタ２１１＿１のドレイン端子からソース端子に流れる電流とトランジ
スタ２１２＿１のドレイン端子からソース端子に流れる電流は同じになり、トランジスタ
２１１＿１のソース端子とトランジスタ２１２＿１のソース端子は定電流源２２２＿１に
電気的に接続されていることから、トランジスタ２１１＿１のゲート端子の電位とトラン
ジスタ２１２＿１のゲート端子の電位は同じになる。トランジスタ２１１＿１のゲート端
子の電位はＦＮ１であることから、トランジスタ２１２＿１のゲート端子の電位はＦＮ１
となり、Ｖ１の電位はＦＮ１となる。

同様に抵抗素子２０１＿１及び抵抗素子２０１＿２分電圧降下した電位がＦＮ２に供給さ
れ、Ｖ２として出力される。順次ＶＤＤＨより介在する抵抗素子分、それぞれ電圧降下し
た電位がＦＮ３乃至ＦＮｎに供給され、Ｖ３乃至Ｖｎとして出力される。

図６（Ａ）（Ｂ）及び図７（Ａ）（Ｂ）に電位分割回路を有する半導体装置の他の一形態
を示す。図６（Ａ）（Ｂ）及び図７（Ａ）（Ｂ）は図１と対応しているが、これに限定さ
れず、図３の構成とも対応することができる。

図６（Ａ）は、図１における定電流源２２２＿１を抵抗素子２１７＿１とトランジスタ２
１５＿１及びトランジスタ２１６＿１で作製した構成である。トランジスタ２１６＿１と
トランジスタ２１５＿１はカレントミラー回路を構成しており、トランジスタ２１５＿１
とトランジスタ２１６＿１とには同じ電流が流れる。なお、トランジスタ２１５＿１とト
ランジスタ２１６＿１のチャネル幅、チャネル長は同じであり、トランジスタの特性は同
じであるとする。

図６（Ｂ）は、図６（Ａ）にトランジスタ２２０＿１、トランジスタ２１８＿１、容量素
子２１９＿１を含む増幅回路を加える構成である。増幅回路内で使われている容量素子２
１９＿１は位相補償用容量素子と言い、演算増幅回路２０３＿１が発振しないようにする
ために接続されている。

図７（Ａ）（Ｂ）は演算増幅回路２０３＿１を発振させないために位相の補償、ゲインの
調整を行うため、図７（Ａ）においては抵抗素子２０５＿１と容量素子２０６＿１を挿入
する例であり、図７（Ｂ）においては抵抗素子２０７＿１、抵抗素子２０９＿１、及び容
量素子２０８＿１を挿入する例である。

本明細書に開示する半導体装置の演算増幅回路には酸化物半導体以外の材料を用いたトラ
ンジスタを用いることができる。酸化物半導体以外の材料を用いたトランジスタは、十分
な高速動作が可能であるため、これを、酸化物半導体層を用いたトランジスタと組み合わ
せて用いることにより、半導体装置の動作の高速性を十分に確保することができる。また
、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種回路
（論理回路、駆動回路など）を好適に実現することが可能である。

このように、酸化物半導体以外の材料を用いたトランジスタ（より広義には、十分な高速
動作が可能なトランジスタ）と、酸化物半導体層を用いたトランジスタ（より広義には、
十分にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を
有する半導体装置を実現することができる。

電源線に直列に接続された複数の抵抗素子により、電源線に供給された電位を抵抗分割し
、電源線と電気的に接続するスイッチトランジスタを介して所望の分割された電位を出力
する電位分割回路を有する半導体装置において、スイッチトランジスタのドレイン端子は
出力側の演算増幅回路に設けられたトランジスタのゲート端子と電気的に接続しノードを
構成する。

該ノードに所望の分割された電位を保持することによって、電源線からの電位の供給が停
止されても、電位を出力することができる。

よって、電源線への電位の供給を連続的に行わなくてもよく、電源線への電位の供給停止
期間を設けることができるため、半導体装置、半導体装置の駆動方法において消費電力を
軽減することができる。

スイッチトランジスタに用いる酸化物半導体層を用いたトランジスタはオフ電流が極めて
小さいため、長期にわたり電位を保持することが可能である。よって、電位の供給を停止
する期間を設けることが可能となり、常に電位を供給する場合と比較して、消費電力を十
分に低減することができる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

（実施の形態２）
本実施の形態では、開示する発明の他の一態様に係る半導体装置の回路構成および駆動方
法について、図４及び図５を参照して説明する。

図４及び図５は実施の形態１に示した図２の半導体装置において、演算増幅回路の代わり
に容量素子を設けた例であり、実施の形態１と同一部分又は同様な機能を有する部分は、
実施の形態１と同様であり、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省
略する。

図４は、電源線２４０に供給される高電位（ＶＤＤＨ）を、抵抗素子２０１＿１乃至抵抗
素子２０１＿ｎ＋１のｎ＋１個の抵抗素子で分割し、Ｖ１乃至Ｖｎのｎ個の電位を出力す
る電位分割回路を含む例である。

抵抗素子２０１＿１乃至抵抗素子２０１＿ｎ＋１が直列に設けられた電源線２４０と、選
択線２４１と、選択線２４１とゲート端子とが電気的に接続する酸化物半導体層を含むス
イッチトランジスタ２０２＿１乃至スイッチトランジスタ２０２＿ｎと、電源線２４０と
スイッチトランジスタ２０２＿１乃至スイッチトランジスタ２０２＿ｎを介してそれぞれ
電気的に接続する容量素子２２３＿１乃至２２３＿ｎとが設けられた電位分割回路を有し
、抵抗素子２０１＿１乃至抵抗素子２０１＿ｎ＋１とスイッチトランジスタ２０２＿１乃
至スイッチトランジスタ２０２＿ｎのソース端子とが電気的に接続し、スイッチトランジ
スタ２０２＿１乃至スイッチトランジスタ２０２＿ｎのドレイン端子と容量素子２２３＿
１乃至２２３＿ｎの一方の端子とが電気的に接続する半導体装置である。

本実施の形態では、スイッチトランジスタ２０２＿１乃至スイッチトランジスタ２０２＿
ｎのドレイン端子は容量素子２２３＿１乃至２２３＿ｎの一方の端子と電気的に接続しノ
ード（ＦＮ１乃至ＦＮｎ）をそれぞれ構成する。

スイッチトランジスタ２０２＿１乃至スイッチトランジスタ２０２＿ｎをオン状態として
電源線２４０から抵抗素子２０１＿１乃至抵抗素子２０１＿ｎ＋１により電位Ｖ１乃至Ｖ
ｎに分割された電位をノードＦＮ１乃至ＦＮｎに供給（蓄積）する。電位Ｖ１乃至Ｖｎの
供給後は、スイッチトランジスタ２０２＿１乃至スイッチトランジスタ２０２＿ｎをオフ
状態とし、ノードＦＮ１乃至ＦＮｎに電位を保持する。ノードＦＮ１乃至ＦＮｎに電位Ｖ
１乃至Ｖｎを保持することによって、電源線２４０からの電位の供給が停止されても、電
位Ｖ１乃至Ｖｎを出力することができる。

なお、本実施の形態の構成では、図５に示すように、容量素子２２３＿１より出力側に、
配線等に起因する抵抗素子２２４＿１が形成され、容量素子２２５＿１が必然的に負荷さ
れている。スイッチトランジスタ２０２＿１乃至スイッチトランジスタ２０２＿ｎのドレ
イン端子と容量素子２２３＿１乃至２２３＿ｎの一方の端子とが電気的に接続することで
構成するノード（ＦＮ１乃至ＦＮｎ）に電位Ｖ１乃至Ｖｎを保持するためには、容量素子
２２３＿１の容量Ｃ１は、寄生容量である容量素子２２５＿１の容量Ｃ２より十分に大き
くする必要がある。

また、本実施の形態の図４の構成においても、図３に示すように、電源線２４０は酸化物
半導体層を含むトランジスタ２０４を有し、電源線２４０に供給された電位は、酸化物半
導体層を含むトランジスタ２０４を介して、抵抗素子２０１＿１乃至抵抗素子２０１＿ｎ
＋１に供給されてもよい。また、電源線２４０に設けられる酸化物半導体層を含むトラン
ジスタ２０４のゲート端子と、スイッチトランジスタ２０２＿１乃至スイッチトランジス
タ２０２＿ｎのゲート端子とが電気的に接続する構成とすることができる。

酸化物半導体層を含むトランジスタ２０４を電源線２４０に設けることで、抵抗素子２０
１＿１乃至抵抗素子２０１＿ｎ＋１への電位の供給を制御することができる。例えば、ノ
ードＦＮ１乃至ＦＮｎに電位を供給した後、スイッチトランジスタ２０２＿１乃至スイッ
チトランジスタ２０２＿ｎをオフ状態としてノードＦＮ１乃至ＦＮｎに電位を保持する期
間、酸化物半導体層を含むトランジスタ２０４もオフ状態として電源線２４０への電位の
供給を停止することができる。

なお、本実施の形態の半導体装置は、初期状態ではＶ１乃至Ｖｎはフローティングとなっ
ており、電位が不定となっている。図４には図示していないが、容量素子２２３＿１乃至
２２３＿ｎの出力側の各末端、つまり、Ｖ１乃至Ｖｎが供給される各配線の末端には、酸
化物半導体層を含むスイッチトランジスタＡ１乃至Ａｎの各ドレイン端子が電気的に接続
されている。スイッチトランジスタＡ１乃至Ａｎの各ゲート端子は制御線に接続され、各
ソース端子はＶＳＳに接続されている。そして、制御線を制御することで、酸化物半導体
層を含むスイッチトランジスタＡ１乃至Ａｎのゲート端子を制御して、スイッチトランジ
スタＡ１乃至Ａｎを導通状態にし、Ｖ１乃至Ｖｎが供給される各配線をＶＳＳと同じ電位
にするようになっている。そして、Ｖ１乃至Ｖｎが供給される各配線がＶＳＳと同じ電位
になったら、再度、制御線を制御することで、酸化物半導体層を含むスイッチトランジス
タＡ１乃至Ａｎのゲート端子を制御して、スイッチトランジスタＡ１乃至Ａｎを非導通状
態（オフ状態）にする。そして、選択線ＳＷに電位を与えることで、スイッチトランジス
タ２０２＿１乃至２０２＿ｎが導通状態（オン状態）になり、ＦＮ１乃至ＦＮｎの電位が
確定し、容量素子２２３＿１乃至２２３＿ｎを介して、各配線にＶ１乃至Ｖｎが供給され
る。

以上のように、ノードＦＮ１乃至ＦＮｎに所望の分割された電位Ｖ１乃至Ｖｎを保持する
ことによって、電源線２４０からの電位の供給が停止されても、電位Ｖ１乃至Ｖｎを出力
することができる。

よって、電源線２４０への電位の供給を連続的に行わなくてもよく、電源線への電位の供
給停止期間を設けることができるため、半導体装置、半導体装置の駆動方法において消費
電力を軽減することができる。

スイッチトランジスタに用いる酸化物半導体層を用いたトランジスタはオフ電流が極めて
小さいため、長期にわたり電位を保持することが可能である。よって、電位の供給を停止
する期間を設けることが可能となり、常に電位を供給する場合と比較して、消費電力を十
分に低減することができる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

（実施の形態３）
本実施の形態では、開示する発明の他の一態様に係る半導体装置の回路構成および駆動方
法について、図９を参照して説明する。

図９は実施の形態１に示した図２の半導体装置において、選択線によってオンオフを制御
するスイッチトランジスタの代わりにゲート端子とソース端子とが電気的に接続されたト
ランジスタを用いる例であり、実施の形態１と同一部分又は同様な機能を有する部分は、
実施の形態１と同様であり、繰り返しの説明は省略する。また同じ箇所の詳細な説明は省
略する。

図９は、電源線２４０に供給される高電位（ＶＤＤＨ）を、抵抗素子２０１＿１乃至抵抗
素子２０１＿ｎ＋１のｎ＋１個の抵抗素子で分割し、分割した電位を用いて電源線２４５
からＶ１’乃至Ｖｎ’のｎ個の電位を出力する電位分割回路を含む例である。

抵抗素子２０１＿１乃至抵抗素子２０１＿ｎ＋１が直列に設けられた電源線２４０と、ゲ
ート端子とが電気的に接続する酸化物半導体層を含み、且つゲート端子とソース端子とが
電気的に接続されたトランジスタ２３２＿１乃至トランジスタ２３２＿ｎと、電源線２４
０とトランジスタ２３２＿１乃至トランジスタ２３２＿ｎを介してそれぞれ電気的に接続
するトランジスタ２３３＿１乃至トランジスタ２３３＿ｎとが設けられた電位分割回路を
有し、抵抗素子２０１＿１乃至抵抗素子２０１＿ｎ＋１とトランジスタ２３２＿１乃至ト
ランジスタ２３２＿ｎのソース端子とが電気的に接続し、トランジスタ２３２＿１乃至ト
ランジスタ２３２＿ｎのドレイン端子とトランジスタ２３３＿１乃至トランジスタ２３３
＿ｎのゲート端子とが電気的に接続する半導体装置である。なお、トランジスタ２３３＿
１乃至トランジスタ２３３＿ｎは電源線２４５と電気的に接続している。

本実施の形態では、トランジスタ２３２＿１乃至トランジスタ２３２＿ｎのドレイン端子
はトランジスタ２３３＿１乃至トランジスタ２３３＿ｎのゲート端子と電気的に接続しノ
ード（ＦＮ１乃至ＦＮｎ）をそれぞれ構成する。

トランジスタ２３２＿１乃至トランジスタ２３２＿ｎをオン状態として電源線２４０から
抵抗素子２０１＿１乃至抵抗素子２０１＿ｎ＋１により所望の電位に分割された電位をノ
ードＦＮ１乃至ＦＮｎに供給（蓄積）する。所望の電位の供給後は、トランジスタ２３２
＿１乃至トランジスタ２３２＿ｎはオフ状態となり、ノードＦＮ１乃至ＦＮｎに電位を保
持する。ノードＦＮ１乃至ＦＮｎに所望の電位を保持することによって、電源線２４０か
らの電位の供給が停止されても、トランジスタ２３３＿１乃至トランジスタ２３３＿ｎの
ゲート端子に所望の電位を供給することができるので、電源線２４５より電位Ｖ１’乃至
Ｖｎ’を出力することができる。

また、本実施の形態の図９の構成においても、図３に示すように、電源線２４０は酸化物
半導体層を含むトランジスタ２０４を有し、電源線２４０に供給された電位は、酸化物半
導体層を含むトランジスタ２０４を介して、抵抗素子２０１＿１乃至抵抗素子２０１＿ｎ
＋１に供給されてもよい。

酸化物半導体層を含むトランジスタ２０４を電源線２４０に設けることで、抵抗素子２０
１＿１乃至抵抗素子２０１＿ｎ＋１への電位の供給を制御することができる。例えば、ノ
ードＦＮ１乃至ＦＮｎに電位を供給した後、トランジスタ２３２＿１乃至トランジスタ２
３２＿ｎがオフ状態となりノードＦＮ１乃至ＦＮｎに電位を保持する期間、酸化物半導体
層を含むトランジスタ２０４もオフ状態として電源線２４０への電位の供給を停止するこ
とができる。

以上のように、ノードＦＮ１乃至ＦＮｎに所望の分割された電位を保持することによって
、電源線２４０からの電位の供給が停止されても、電位Ｖ１’乃至Ｖｎ’を出力すること
ができる。

よって、電源線２４０への電位の供給を連続的に行わなくてもよく、電源線への電位の供
給停止期間を設けることができるため、半導体装置、半導体装置の駆動方法において消費
電力を軽減することができる。

トランジスタ２３２＿１乃至トランジスタ２３２＿ｎに用いる、酸化物半導体層を用いた
トランジスタはオフ電流が極めて小さいため、長期にわたり電位を保持することが可能で
ある。よって、電位の供給を停止する期間を設けることが可能となり、常に電位を供給す
る場合と比較して、消費電力を十分に低減することができる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

（実施の形態４）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法に
ついて、図１０乃至図１２を参照して説明する。

図１０（Ａ）および図１０（Ｂ）は、図１の回路図で示した電位分割回路を有する半導体
装置の構成の一例である。図１０（Ａ）には、半導体装置の断面を、図１０（Ｂ）には、
半導体装置の平面をそれぞれ示す。図１０（Ａ）は、図１０（Ｂ）のＡ１−Ａ２における
断面図である。なお、図１０（Ｂ）の平面図においては、絶縁層１５０、絶縁層１５２、
及び配線１５８は省略しており、図面を簡略化している。

図１０（Ａ）および図１０（Ｂ）に示される半導体装置は、下部に第１の半導体材料を用
いたトランジスタ２１１＿１を有し、上部に第２の半導体材料を用いたスイッチトランジ
スタ２０２＿１を有するものである。

ここで、第１の半導体材料と第２の半導体材料とは異なる材料とすることが望ましい。本
実施の形態では、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）と
し、第２の半導体材料を酸化物半導体とする。酸化物半導体以外の材料を用いたトランジ
スタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特
性により長時間の電位の保持を可能とする。

図１０（Ａ）および図１０（Ｂ）におけるトランジスタ２１１＿１は、半導体材料（例え
ば、シリコンなど）を含む基板１８５に設けられたチャネル形成領域１１６と、チャネル
形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する
金属化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁層１０８と
、ゲート絶縁層１０８上に設けられたゲート電極１１０と、を有する。なお、図において
、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状
態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を
説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現す
ることがある。つまり、本明細書において、ソース電極との記載には、ソース領域が、ド
レイン電極との記載にはドレイン領域が含まれうる。

また、基板１００上にはトランジスタ２１１＿１を囲むように素子分離絶縁層１０６が設
けられており、トランジスタ２１１＿１を覆うように絶縁層１２８、絶縁層１３０が設け
られている。なお、高集積化を実現するためには、図１０（Ａ）および図１０（Ｂ）に示
すようにトランジスタ２１１＿１がサイドウォール絶縁層を有しない構成とすることが望
ましい。一方で、トランジスタ２１１＿１の特性を重視する場合には、ゲート電極１１０
の側面にサイドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１２０
を設けても良い。

ここで、絶縁層１３０は、平坦性の良好な表面を有しているのが好ましい。

図１０（Ａ）および図１０（Ｂ）におけるスイッチトランジスタ２０２＿１は、絶縁層１
３０上に形成された酸化物半導体層１４４と、ソース電極１４２ａおよびドレイン電極１
４２ｂと、酸化物半導体層１４４及びソース電極１４２ａおよびドレイン電極１４２ｂを
覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物半導体層１４４と重畳するよ
うに設けられたゲート電極１４８とを有する。なお、ゲート電極１４８は、図１に示す回
路図に示す選択線２４１と電気的に接続している。

ドレイン電極１４２ｂはトランジスタ２１１＿１のゲート電極１１０と接して形成されて
おり、スイッチトランジスタ２０２＿１のドレイン電極１４２ｂとトランジスタ２１１＿
１のゲート電極１１０とが電気的に接続することで、ノード（ＦＮ１）を構成する。

ここで、酸化物半導体層１４４は水素などの不純物が十分に除去され、十分な酸素が供給
されることにより、高純度化されたものであることが望ましい。具体的には、例えば、酸
化物半導体層１４４の水素濃度は５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、望ましくは５×
１０^１８ａｔｏｍｓ／ｃｍ^３以下、より望ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下
とする。

なお、上述の酸化物半導体層１４４中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：
Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐｙ）で測定されるもの
である。このように、水素濃度が十分に低減され、十分な酸素の供給により酸素欠乏に起
因するエネルギーギャップ中の欠陥準位が低減された酸化物半導体層１４４では、水素等
のドナーに起因するキャリア密度が１×１０^１２／ｃｍ^３未満、望ましくは、１×１０^１
１／ｃｍ^３未満、より望ましくは１．４５×１０^１０／ｃｍ^３未満となる。また、例えば
、室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は１
００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０^−２１Ａ）以下、望ましくは１０ｚＡ以
下となる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用
いることで、極めて優れたオフ電流特性のスイッチトランジスタ２０２＿１を得ることが
できる。

また、酸化物半導体層１４４は二次イオン質量分析法で測定される最低値が、ナトリウム
（Ｎａ）が５×１０^１６ｃｍ^−３以下、好ましくは１×１０^１６ｃｍ^−３以下、さらに好
ましくは１×１０^１５ｃｍ^−３以下とし、リチウム（Ｌｉ）が５×１０^１５ｃｍ^−３以下
、好ましくは１×１０^１５ｃｍ^−３以下とし、カリウム（Ｋ）が５×１０^１５ｃｍ^−３以
下、好ましくは１×１０^１５ｃｍ^−３以下とする。

アルカリ金属、及びアルカリ土類金属は酸化物半導体層１４４にとっては悪性の不純物で
あり、少ないほうがよい。特にアルカリ金属のうち、Ｎａは酸化物半導体層１４４に接す
る絶縁膜が酸化物であった場合、その中に拡散し、Ｎａ^＋となる。また、酸化物半導体層
１４４内において、金属と酸素の結合を分断し、あるいは結合中に割り込む。その結果、
酸化物半導体層１４４を用いたトランジスタの特性の劣化（例えば、ノーマリオン化（し
きい値の負へのシフト）、移動度の低下等）をもたらす。加えて、特性のばらつきの原因
ともなる。このような問題は、特に酸化物半導体層１４４中の水素の濃度が十分に低い場
合において顕著となる。したがって、酸化物半導体層１４４中の水素の濃度が５×１０^１
９ｃｍ^−３以下、特に５×１０^１８ｃｍ^−３以下である場合には、アルカリ金属の濃度を
上記の値にすることが強く求められる。

また、絶縁層１３０の表面であって酸化物半導体層１４４と接する領域は、その二乗平均
平方根（ＲＭＳ）粗さを１ｎｍ以下とすることが好ましい。このように、二乗平均平方根
（ＲＭＳ）粗さが１ｎｍ以下という極めて平坦な領域にスイッチトランジスタ２０２＿１
のチャネル形成領域を設けることにより、スイッチトランジスタ２０２＿１が微細化され
る状況においても、短チャネル効果などの不具合を防止し、良好な特性を有するスイッチ
トランジスタ２０２＿１を提供することが可能である。

スイッチトランジスタ２０２＿１とトランジスタ２１１＿１とを積層構造とすることによ
って半導体装置に占める占有面積を縮小することができる。よって、半導体装置の高集積
化を図ることができる。

スイッチトランジスタ２０２＿１の上には、絶縁層１５０が設けられており、絶縁層１５
０上には絶縁層１５２が設けられている。ゲート絶縁層１４６、絶縁層１５０及び絶縁層
１５２にはソース電極１４２ａに達する開口が形成され、該開口には電極１５６が形成さ
れている。絶縁層１５２上に、絶縁層１５２に埋め込まれるように形成された電極１５６
に接して配線１５８を形成することで、ソース電極１４２ａと配線１５８とが電気的に接
続している。ここで、配線１５８は、図１に示す回路において電源線２４０、又は電源線
２４０と電気的に接続する配線である。

なお、開示する発明に係る半導体装置の構成は、図１０（Ａ）および図１０（Ｂ）に示さ
れるものに限定されない。開示する発明の一態様の技術的思想は、酸化物半導体と、酸化
物半導体以外の材料と、を用いた積層構造を形成する点にあるから、電極の接続関係等の
詳細については、適宜変更することができる。

次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ２１１＿１の作製方法について図１１を参照して説明し、その後、上部のスイ
ッチトランジスタ２０２＿１および容量素子１６４の作製方法について図１２および図１
３を参照して説明する。

まず、半導体材料を含む基板１８５を用意する（図１１（Ａ）参照）。半導体材料を含む
基板１８５としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基
板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することがで
きる。ここでは、半導体材料を含む基板１８５として、単結晶シリコン基板を用いる場合
の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン
半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコ
ン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり
、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ
基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のも
のが含まれるものとする。

半導体材料を含む基板１８５として、特に、シリコンなどの単結晶半導体基板を用いる場
合には、半導体装置の回路の動作を高速化することができるため好適である。

なお、トランジスタのしきい値電圧を制御するために、後にトランジスタ２１１＿１のチ
ャネル形成領域１１６となる領域に、不純物元素を添加しても良い。ここでは、トランジ
スタ２１１＿１のしきい値電圧が正となるように導電性を付与する不純物元素を添加する
。半導体材料がシリコンの場合、該導電性を付与する不純物には、例えば、硼素、アルミ
ニウム、ガリウムなどがある。なお、不純物元素の添加後には、加熱処理を行い、不純物
元素の活性化や不純物元素の添加時に生じる欠陥の改善等を図るのが望ましい。

基板１８５に素子分離絶縁層１０６を形成する（図１１（Ｂ）参照）。）素子分離絶縁層
１０６は基板１８５を選択的に除去し、該除去領域を埋めるように絶縁層を成膜し、選択
的に除去することによって形成することができる。当該絶縁層は、酸化シリコンや窒化シ
リコン、酸化窒化シリコンなどを用いて形成される。絶縁層の除去方法としては、ＣＭＰ
（化学的機械的研磨）処理などの研磨処理やエッチング処理などがあるが、そのいずれを
用いても良い。なお、素子分離絶縁層１０６の形成領域以外の基板１８５は半導体領域と
して用いることができる。

次に、基板１８５の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形成する
。

絶縁層は後のゲート絶縁層となるものであり、例えば、基板１８５表面の熱処理（熱酸化
処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度プラズ
マ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘｅなど
の希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行うことが
できる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良い。当
該絶縁層は、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化ア
ルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ
（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞
０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、
ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の厚さ
は、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とするこ
とができる。

導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電
材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッ
タリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の
形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すもの
とする。

その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８
およびゲート電極１１０を形成する（図１１（Ｃ）参照）。

次に、基板１８５にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域１１６
および不純物領域１２０を形成する。なお、ここではｎ型トランジスタを形成するために
リンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアル
ミニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加する不純物の濃度は
適宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高
くすることが望ましい。

なお、ゲート電極１１０の周囲にサイドウォール絶縁層を形成して、不純物元素が異なる
濃度で添加された不純物領域を形成しても良い。

次に、ゲート電極１１０、不純物領域１２０等を覆うように金属層１２２を形成する。当
該金属層１２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法
を用いて形成することができる。金属層は、基板１８５を構成する半導体材料と反応する
ことによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。この
ような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバル
ト、白金等がある。

次に、熱処理を施して、上記金属層と半導体材料とを反応させる。これにより、不純物領
域１２０に接する金属化合物領域１２４が形成される。なお、ゲート電極１１０として多
結晶シリコンなどを用いる場合には、ゲート電極１１０の金属層と接触する部分にも、金
属化合物領域が形成されることになる。

上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域１２４を形成した後には、金属層は除去する。

以上により、半導体材料を含む基板１８５を用いたトランジスタ２１１＿１が形成される
（図１１（Ｄ）参照）。このようなトランジスタ２１１＿１は、高速動作が可能であると
いう特徴を有する。

なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工
程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でな
る多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。

次に、上述の工程により形成された各構成を覆うように、絶縁層１２８及び絶縁層１３０
を形成する。絶縁層１２８、絶縁層１３０は、酸化シリコン、酸化窒化シリコン、窒化シ
リコン、酸化アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。
特に、絶縁層１２８、絶縁層１３０に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、
各種電極や配線の重なりに起因する容量を十分に低減することが可能になるため好ましい
。なお、絶縁層１２８、絶縁層１３０には、これらの材料を用いた多孔性の絶縁層を適用
しても良い。多孔性の絶縁層では、密度の高い絶縁層と比較して誘電率が低下するため、
電極や配線に起因する容量をさらに低減することが可能である。また、絶縁層１２８、絶
縁層１３０は、ポリイミド、アクリル樹脂等の有機絶縁材料を用いて形成することも可能
である。

本実施の形態では、絶縁層１２８としてスパッタリング法により膜厚５０ｎｍの酸化窒化
シリコン膜を形成し、絶縁層１３０としてスパッタリング法により膜厚５５０ｎｍの酸化
シリコン膜を形成する。

次に、スイッチトランジスタ２０２＿１の形成前の処理として、絶縁層１２８及び絶縁層
１３０にＣＭＰ処理を施して、平坦化した絶縁層１２８、絶縁層１３０を形成し、同時に
ゲート電極１１０の上面を露出させる（図１１（Ｅ）参照。）。ゲート電極１１０の上面
を露出させる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能
である。

なお、絶縁層１３０の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は
、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。

ＣＭＰ処理により十分に平坦化した絶縁層１３０上に酸化物半導体層１４４を形成する（
図１２（Ａ）参照。）。

酸化物半導体層１４４は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三
元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−
Ｚｎ−Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ
系や、二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系
、Ｚｎ−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系や、Ｉｎ−Ｏ系、Ｓｎ−Ｏ系
、Ｚｎ−Ｏ系などを用いて形成することができる。また、上記酸化物半導体にＳｉＯ_２を
含んでもよい。

中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオ
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。

Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ_３（ＺｎＯ）
_ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭの表記を用い、ＩｎＭＯ_３
（ＺｎＯ）_ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガ
リウム（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍ
ｎ）、コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例
えば、Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、Ｇａおよ
びＭｎ、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から
導き出されるものであり、あくまでも一例に過ぎないことを付記する。

また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組
成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ_２Ｏ_３
：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に
換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１
５：１〜１．５：１（モル数比に換算するとＩｎ_２Ｏ_３：ＺｎＯ＝１５：２〜３：４）と
する。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比が
Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。

酸化物半導体層１４４をスパッタ法で作製するための酸化物ターゲットとしては、Ｉｎ：
Ｇａ：Ｚｎ＝１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比で表されるもの
を用いるのが好適である。例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［ａｔｏｍ比］（ｘ＝
１、ｙ＝１）、（すなわち、Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比
］）の組成比を有するターゲットなどを用いることができる。また、Ｉｎ：Ｇａ：Ｚｎ＝
１：１：０．５［ａｔｏｍ比］（ｘ＝１、ｙ＝０．５）の組成比を有するターゲットや、
Ｉｎ：Ｇａ：Ｚｎ＝１：１：２［ａｔｏｍ比］（ｘ＝１、ｙ＝２）の組成比を有するター
ゲットや、Ｉｎ：Ｇａ：Ｚｎ＝１：０：１［ａｔｏｍ比］（ｘ＝０、ｙ＝１）の組成比を
有するターゲットを用いることもできる。

本実施の形態では、非晶質構造の酸化物半導体層１４４を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金
属酸化物ターゲットを用いるスパッタ法により形成することとする。また、その膜厚は、
１ｎｍ以上５０ｎｍ以下、好ましくは２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以
上１５ｎｍ以下とする。

金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、
さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いる
ことにより、緻密な構造の酸化物半導体層を形成することが可能である。

酸化物半導体層１４４の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲
気、または、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である
。具体的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下
（望ましくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適
である。

酸化物半導体層１４４の形成の際には、例えば、減圧状態に保たれた処理室内に被処理物
を保持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００
℃以下となるように被処理物を熱する。または、酸化物半導体層１４４の形成の際の被処
理物の温度は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去し
つつ、水素や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物
半導体層１４４を形成する。被処理物を熱しながら酸化物半導体層１４４を形成すること
により、酸化物半導体層１４４に含まれる不純物を低減することができる。また、スパッ
タによる損傷を軽減することができる。処理室内の水分を除去するためには、吸着型の真
空ポンプを用いることが好ましい。例えば、クライオポンプ、イオンポンプ、チタンサブ
リメーションポンプなどを用いることができる。また、ターボポンプにコールドトラップ
を加えたものを用いてもよい。クライオポンプなどを用いて排気することで、処理室から
水素や水などを除去することができるため、酸化物半導体層中の不純物濃度を低減できる
。

酸化物半導体層１４４の形成条件としては、例えば、被処理物とターゲットの間との距離
が１７０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素
１００％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴン
の混合雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を
用いると、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一とな
るため好ましい。酸化物半導体層１４４の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは
２ｎｍ以上２０ｎｍ以下、より好ましくは３ｎｍ以上１５ｎｍ以下とする。開示する発明
に係る構成を採用することで、このような厚さの酸化物半導体層１４４を用いる場合であ
っても、微細化に伴う短チャネル効果を抑制することが可能である。ただし、適用する酸
化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから、その厚さは、
用いる材料や用途などに応じて選択することもできる。なお、上記のように絶縁層１４０
を形成することにより、酸化物半導体層１４４のチャネル形成領域に相当する部分の形成
表面を十分に平坦化することができるので、厚みの小さい酸化物半導体層であっても、好
適に形成することが可能である。また、図１２（Ａ）に示すように、酸化物半導体層１４
４のチャネル形成領域に相当する部分の断面形状を、平坦な形状とすることが好ましい。
酸化物半導体層１４４のチャネル形成領域に相当する部分の断面形状を平坦な形状とする
ことすることにより、酸化物半導体層１４４の断面形状が平坦でない場合と比較して、リ
ーク電流を低減することができる。

なお、酸化物半導体層１４４をスパッタ法により形成する前には、アルゴンガスを導入し
てプラズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層１４０の表面）の付
着物を除去しても良い。ここで、逆スパッタとは、通常のスパッタにおいては、スパッタ
ターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させることに
よってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法として
は、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマを
生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などによ
る雰囲気を適用してもよい。

酸化物半導体層１４４の形成後には、酸化物半導体層１４４に対して熱処理（第１の熱処
理）を行うことが望ましい。この第１の熱処理によって酸化物半導体層１４４中の、過剰
な水素（水や水酸基を含む）を除去し、酸化物半導体層１４４の構造を整え、エネルギー
ギャップ中の欠陥準位を低減することができる。第１の熱処理の温度は、例えば、３００
℃以上５５０℃未満、好ましくは４００℃以上５００℃以下とする。

熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせ
ず、水や水素の混入が生じないようにする。

熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射
によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐ
ｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅ
ｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ
）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ
、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラン
プなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。
ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴン
などの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が
用いられる。

例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい
。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温
度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素
を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、
酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである
。

なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等
）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（
すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。

いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型
に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実
現することができる。

ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、脱水素化処理は、酸化物半導体層１４４の形成後やゲート絶縁層１４６の形成後、ゲー
ト電極の形成後、などのタイミングにおいて行うことも可能である。また、このような脱
水化処理、脱水素化処理は、一回に限らず複数回行っても良い。

酸化物半導体層１４４のエッチングは、上記熱処理の前、または上記熱処理の後のいずれ
において行っても良い。また、素子の微細化という観点からはドライエッチングを用いる
のが好適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液
については被エッチング材料に応じて適宜選択することができる。なお、素子におけるリ
ークなどが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い
。

次に、ゲート電極１１０、絶縁層１２８、絶縁層１３０などの上に導電層を形成し、該導
電層を選択的にエッチングして、ゲート電極１１０と接するソース電極１４２ａ、ドレイ
ン電極１４２ｂを形成する（図１２（Ｂ）参照。）。

導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用
いて形成することができる。また、導電層の材料としては、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔ
ｉ、Ｍｏ、Ｗから選ばれた元素や、上述した元素を成分とする合金等を用いることができ
る。Ｍｎ、Ｍｇ、Ｚｒ、Ｂｅ、Ｎｄ、Ｓｃのいずれか、またはこれらを複数組み合わせた
材料を用いてもよい。

また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物とし
ては酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ）、酸化
インジウム酸化スズ（Ｉｎ_２Ｏ_３−ＳｎＯ_２、ＩＴＯと略記する場合がある）、酸化イン
ジウム酸化亜鉛（Ｉｎ_２Ｏ_３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン若
しくは酸化シリコンを含有させたものを用いることができる。また、導電層としてグラフ
ェンを用いてもよい。

導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタ
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極１４２ａ、およびドレイン電極１４２ｂへの加工が容易であるというメリッ
トがある。

上部のスイッチトランジスタ２０２＿１のチャネル長（Ｌ）は、ソース電極１４２ａ、お
よびドレイン電極１４２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）
が２５ｎｍ未満のトランジスタを形成する場合に用いるマスク形成の露光を行う際には、
数ｎｍ〜数１０ｎｍと波長の短い超紫外線を用いるのが望ましい。

次に、ソース電極１４２ａ、ドレイン電極１４２ｂ、及び酸化物半導体層１４４を覆うよ
うにゲート絶縁層１４６を形成する。

ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、
ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニ
ウム、酸化タンタル、酸化ハフニウム、酸化イットリウム、ハフニウムシリケート（Ｈｆ
Ｓｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘ
Ｏ_ｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ
（ｘ＞０、ｙ＞０））などを含むように形成するのが好適である。また、ゲート絶縁層１
４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特に限定さ
れないが、半導体装置を微細化する場合には、トランジスタの動作を確保するために薄く
するのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００ｎｍ以下
、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。

上述のように、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが
問題となる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウ
ム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０
、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉ_ｘＯ_ｙ（ｘ＞０、ｙ＞
０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌ_ｘＯ_ｙ（ｘ＞０、ｙ＞０）
）、などの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶
縁層１４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜
厚を大きくすることが可能になる。例えば、酸化ハフニウムは比誘電率が１５程度であり
、酸化シリコンの比誘電率の３〜４と比較して非常に大きな値を有している。このような
材料を用いることにより、酸化シリコン換算で１５ｎｍ未満、好ましくは２ｎｍ以上１０
ｎｍ以下のゲート絶縁層を実現することも容易になる。なお、ｈｉｇｈ−ｋ材料を含む膜
と、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニ
ウムなどのいずれかを含む膜との積層構造としてもよい。

また、ゲート絶縁層１４６のように、酸化物半導体層１４４と接する膜には、金属酸化物
膜を用いることが好ましい。金属酸化物膜は、例えば、酸化シリコン、窒化シリコン、酸
化窒化シリコン、窒化酸化シリコンなどの材料を用いて形成する。また、１３族元素およ
び酸素を含む材料を用いて形成することもできる。１３族元素および酸素を含む材料とし
ては、例えば、酸化ガリウム、酸化アルミニウム、酸化アルミニウムガリウムおよび酸化
ガリウムアルミニウムのいずれか一または複数を含む材料などがある。ここで、酸化アル
ミニウムガリウムとは、ガリウムの含有量（原子％）よりアルミニウムの含有量（原子％
）が多いものを示し、酸化ガリウムアルミニウムとは、ガリウムの含有量（原子％）がア
ルミニウムの含有量（原子％）以上のものを示す。金属酸化物膜は、上述の材料を用いて
、単層構造または積層構造で形成することができる。

ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱
処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５
０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行え
ばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４
に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）ま
たはｉ型に限りなく近い酸化物半導体層を形成することもできる。

なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、
第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の
熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第
１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさ
せても良い。

上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物
半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することが
できる。

次に、ゲート絶縁層１４６上にゲート電極１４８を形成する。

ゲート電極１４８は、ゲート絶縁層１４６上に導電層を形成した後に、当該導電層を選択
的にエッチングすることによって形成することができる。ゲート電極１４８となる導電層
は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用いて形
成することができる。詳細は、ソース電極１４２ａまたはドレイン電極１４２ｂなどの場
合と同様であり、これらの記載を参酌できる。

以上により、高純度化された酸化物半導体層１４４を用いたスイッチトランジスタ２０２
＿１が完成する（図１２（Ｃ）参照）。このようなスイッチトランジスタ２０２＿１は、
オフ電流が十分低減されているという特徴を有する。このため、当該トランジスタをスイ
ッチトランジスタとして用いることで、長時間の電位の保持を行うことができる。

次に、ゲート絶縁層１４６およびゲート電極１４８上に、絶縁層１５０を形成する。絶縁
層１５０は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコ
ン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁
材料を含む材料を用いて、単層または積層で形成することができる。

なお、絶縁層１５０には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）
を用いることが望ましい。絶縁層１５０の誘電率を低くすることにより、配線や電極など
の間に生じる容量を低減し、動作の高速化を図ることができるためである。

次に、ゲート絶縁層１４６、絶縁層１５０、および絶縁層１５２に、ソース電極１４２ａ
にまで達する開口を形成した後、開口に電極１５６を形成し、絶縁層１５２上に、電極１
５６に接する配線１５８を形成する（図１２（Ｄ）参照）。当該開口の形成は、マスクな
どを用いた選択的なエッチングにより行われる。

絶縁層１５２は、絶縁層１５０と同様に、ＰＶＤ法やＣＶＤ法などを用いて形成すること
ができる。また、酸化シリコン、酸化窒化シリコン、窒化シリコン、酸化ハフニウム、酸
化アルミニウム等の無機絶縁材料を含む材料を用いて、単層または積層で形成することが
できる。

なお、絶縁層１５２には、誘電率の低い材料や、誘電率の低い構造（多孔性の構造など）
を用いることが望ましい。絶縁層１５２の誘電率を低くすることにより、配線や電極など
の間に生じる容量を低減し、動作の高速化を図ることができるためである。

なお、上記絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面
が平坦になるように絶縁層１５２を形成することで、半導体装置を微細化した場合などに
おいても、絶縁層１５２上に、電極や配線などを好適に形成することができるためである
。なお、絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行う
ことができる。

電極１５６は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成
した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去するこ
とにより形成することができる。

より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶ
Ｄ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被
形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではドレイン電極１４
２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜
は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどに
よるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。

配線１５８は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法
を用いて導電層を形成した後、当該導電層を所望の形状にエッチング加工することによっ
て形成される。また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チ
タン、モリブデン、タングステンから選ばれた元素や、上述した元素を成分とする合金等
を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム
、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細
は、ソース電極１４２ａなどと同様である。

なお、上記工程の後に、各種配線や電極などを形成しても良い。配線や電極は、いわゆる
ダマシン法や、デュアルダマシン法などの方法を用いて形成することができる。

以上の工程より、図１０（Ａ）（Ｂ）に示すような構成の半導体装置を作製することがで
きる。

また、酸化物半導体層１４４とソース電極１４２ａ、ドレイン電極１４２ｂとの間に、ソ
ース領域及びドレイン領域として機能する酸化物導電層をバッファ層として設けてもよい
。図１０（Ａ）（Ｂ）においてスイッチトランジスタ２０２＿１として示したトランジス
タに酸化物導電層を設けたトランジスタ２５２、２６２を図１４（Ａ）（Ｂ）に示す。

図１４（Ａ）（Ｂ）のトランジスタ２５２、２６２は、酸化物半導体層１４４とソース電
極１４２ａ、ドレイン電極１４２ｂとの間に、ソース領域及びドレイン領域として機能す
る酸化物導電層１５５ａ、１５５ｂが形成されている。図１４（Ａ）（Ｂ）のトランジス
タ２５２、２６２は作製工程により酸化物導電層１５５ａ、１５５ｂの形状が異なる例で
ある。

また、図１４（Ａ）（Ｂ）では、絶縁層１３０とトランジスタ２５２、２６２との間に絶
縁層１５９を設ける例である。絶縁層１５９は、ＰＣＶＤ法またはスパッタリング法を用
いて、５０ｎｍ以上６００ｎｍ以下の膜厚の酸化物絶縁層を形成する。例えば、酸化シリ
コン膜、酸化ガリウム膜、酸化アルミニウム膜、酸化窒化シリコン膜、酸化窒化アルミニ
ウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層を用いることが
できる。

図１４（Ａ）のトランジスタ２５２では、酸化物半導体膜と酸化物導電膜の積層を形成し
、酸化物半導体膜と酸化物導電膜との積層を同じフォトリソグラフィ工程によって形状を
加工して島状の酸化物半導体層１４４と酸化物導電膜を形成する。酸化物半導体層及び酸
化物導電膜上にソース電極１４２ａ、ドレイン電極１４２ｂを形成した後、ソース電極１
４２ａ、ドレイン電極１４２ｂをマスクとして、島状の酸化物導電膜をエッチングし、ソ
ース領域およびドレイン領域となる酸化物導電層１５５ａ、１５５ｂを形成する。

図１４（Ｂ）のトランジスタ２６２では、酸化物半導体層１４４上に酸化物導電膜を形成
し、その上に金属導電膜を形成し、酸化物導電膜および金属導電膜を同じフォトリソグラ
フィ工程によって加工して、ソース領域およびドレイン領域となる酸化物導電層１５５ａ
、１５５ｂ、ソース電極１４２ａ、ドレイン電極１４２ｂを形成する。

なお、酸化物導電層の形状を加工するためのエッチング処理の際、酸化物半導体層が過剰
にエッチングされないように、エッチング条件（エッチング材の種類、濃度、エッチング
時間等）を適宜調整する。

酸化物導電層１５５ａ、１５５ｂの成膜方法は、スパッタリング法や真空蒸着法（電子ビ
ーム蒸着法など）や、アーク放電イオンプレーティング法や、スプレー法を用いる。酸化
物導電層の材料としては、酸化亜鉛、酸化亜鉛アルミニウム、酸化窒化亜鉛アルミニウム
、酸化亜鉛ガリウム、酸化インジウム、酸化スズ、酸化インジウム酸化スズ、酸化インジ
ウム酸化亜鉛などを適用することができる。また、上記材料に酸化シリコンを含ませても
よい。

ソース領域及びドレイン領域として、酸化物導電層を酸化物半導体層１４４とソース電極
１４２ａ、ドレイン電極１４２ｂとの間に設けることで、ソース領域及びドレイン領域の
低抵抗化を図ることができ、トランジスタ２５２、２６２が高速動作をすることができる
。

また、酸化物半導体層１４４、酸化物導電層１５５ｂ、ドレイン電極１４２ｂの構成とす
ることによって、トランジスタ２５２、２６２の耐圧を向上させることができる。

本実施の形態において示すスイッチトランジスタ２０２＿１では、酸化物半導体層１４４
が高純度化されているため、その水素濃度は、５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、望
ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より望ましくは５×１０^１７ａｔｏｍｓ
／ｃｍ^３以下である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコン
ウェハにおけるキャリア密度（１×１０^１４／ｃｍ^３程度）と比較して、十分に小さい値
（例えば、１×１０^１２／ｃｍ^３未満、より好ましくは、１．４５×１０^１０／ｃｍ^３未
満）をとる。そして、スイッチトランジスタ２０２＿１のオフ電流も十分に小さくなる。
例えば、スイッチトランジスタ２０２＿１の室温（２５℃）でのオフ電流（ここでは、単
位チャネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１
０^−２１Ａ）以下、望ましくは１０ｚＡ以下となる。

このように高純度化され、真性化された酸化物半導体層１４４を用いることで、スイッチ
トランジスタ２０２＿１のオフ電流を十分に低減することが容易になる。そして、このよ
うなスイッチトランジスタ２０２＿１を用いることで、長期にわたり電位を保持すること
が可能な半導体装置が得られる。

以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。

（実施の形態５）
本実施の形態では、本明細書に開示する半導体装置に適用できるトランジスタの例を示す
。本明細書に開示する半導体装置に適用できるトランジスタの構造は特に限定されず、例
えばトップゲート構造、又はボトムゲート構造のスタガ型及びプレーナ型などを用いるこ
とができる。また、トランジスタはチャネル形成領域が一つ形成されるシングルゲート構
造でも、２つ形成されるダブルゲート構造もしくは３つ形成されるトリプルゲート構造で
あっても良い。また、チャネル領域の上下にゲート絶縁層を介して配置された２つのゲー
ト電極層を有する、デュアルゲート型でもよい。

本明細書に開示する半導体装置（例えば、実施の形態１乃至４におけるスイッチトランジ
スタ２０２＿１乃至スイッチトランジスタ２０２＿ｎ、トランジスタ２３２＿１乃至トラ
ンジスタ２３２＿ｎ、トランジスタ２０４）に適用できるトランジスタの断面構造の例を
図１３（Ａ）乃至（Ｄ）に示す。図１３（Ａ）乃至（Ｄ）に示すトランジスタは絶縁層４
００上に設ける例を示すが、ガラス基板などの基板上に設けられてもよい。なお、図１３
（Ａ）乃至（Ｄ）に示すトランジスタを実施の形態４におけるスイッチトランジスタ２０
２＿１に適用する場合、絶縁層４００は、絶縁層１３０に相当する。

図１３（Ａ）に示すトランジスタ４１０は、ボトムゲート構造の薄膜トランジスタの一つ
であり、逆スタガ型薄膜トランジスタともいう。

トランジスタ４１０は、絶縁層４００上に、ゲート電極層４０１、ゲート絶縁層４０２、
酸化物半導体層４０３、ソース電極層４０５ａ、及びドレイン電極層４０５ｂを含む。ま
た、トランジスタ４１０を覆い、酸化物半導体層４０３に積層する絶縁層４０７が設けら
れている。絶縁層４０７上にはさらに絶縁層４０９が形成されている。

図１３（Ｂ）に示すトランジスタ４２０は、チャネル保護型（チャネルストップ型ともい
う）と呼ばれるボトムゲート構造の一つであり逆スタガ型薄膜トランジスタともいう。

トランジスタ４２０は、絶縁層４００上に、ゲート電極層４０１、ゲート絶縁層４０２、
酸化物半導体層４０３、酸化物半導体層４０３のチャネル形成領域を覆うチャネル保護層
として機能する絶縁層４２７、ソース電極層４０５ａ、及びドレイン電極層４０５ｂを含
む。また、トランジスタ４２０を覆い、絶縁層４０９が形成されている。

図１３（Ｃ）示すトランジスタ４３０はボトムゲート型の薄膜トランジスタであり、絶縁
表面を有する基板である絶縁層４００上に、ゲート電極層４０１、ゲート絶縁層４０２、
ソース電極層４０５ａ、ドレイン電極層４０５ｂ、及び酸化物半導体層４０３を含む。ま
た、トランジスタ４３０を覆い、酸化物半導体層４０３に接する絶縁層４０７が設けられ
ている。絶縁層４０７上にはさらに絶縁層４０９が形成されている。

トランジスタ４３０においては、ゲート絶縁層４０２は絶縁層４００及びゲート電極層４
０１上に接して設けられ、ゲート絶縁層４０２上にソース電極層４０５ａ、ドレイン電極
層４０５ｂが接して設けられている。そして、ゲート絶縁層４０２、及びソース電極層４
０５ａ、ドレイン電極層４０５ｂ上に酸化物半導体層４０３が設けられている。

図１３（Ｄ）に示すトランジスタ４４０は、トップゲート構造の薄膜トランジスタの一つ
である。トランジスタ４４０は、絶縁層４００上に、絶縁層４３７、ソース電極層４０５
ａ、及びドレイン電極層４０５ｂ、酸化物半導体層４０３、ゲート絶縁層４０２、ゲート
電極層４０１を含み、ソース電極層４０５ａ、ドレイン電極層４０５ｂにそれぞれ配線層
４３６ａ、配線層４３６ｂが接して設けられ電気的に接続している。

ボトムゲート構造のトランジスタ４１０、４２０、４３０を基板上に設ける場合、下地膜
となる絶縁膜を基板とゲート電極層の間に設けてもよい。下地膜は、基板からの不純物元
素の拡散を防止する機能があり、窒化シリコン膜、酸化シリコン膜、窒化酸化シリコン膜
、又は酸化窒化シリコン膜から選ばれた一又は複数の膜による積層構造により形成するこ
とができる。

ゲート電極層４０１の材料は、モリブデン、チタン、クロム、タンタル、タングステン、
アルミニウム、銅、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合
金材料を用いて、単層でまたは積層して形成することができる。

ゲート絶縁層４０２は、プラズマＣＶＤ法又はスパッタリング法等を用いて、酸化シリコ
ン層、窒化シリコン層、酸化窒化シリコン層、窒化酸化シリコン層、酸化アルミニウム層
、窒化アルミニウム層、酸化窒化アルミニウム層、窒化酸化アルミニウム層、又は酸化ハ
フニウム層を単層で又は積層して形成することができる。例えば、第１のゲート絶縁層と
してプラズマＣＶＤ法により膜厚５０ｎｍ以上２００ｎｍ以下の窒化シリコン層（ＳｉＮ
_ｙ（ｙ＞０））を形成し、第１のゲート絶縁層上に第２のゲート絶縁層として膜厚５ｎｍ
以上３００ｎｍ以下の酸化シリコン層（ＳｉＯ_ｘ（ｘ＞０））を積層して、合計膜厚２０
０ｎｍのゲート絶縁層とする。

ソース電極層４０５ａ、ドレイン電極層４０５ｂに用いる導電膜としては、例えば、Ａｌ
、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた元素、または上述した元素を成分とす
る合金か、上述した元素を組み合わせた合金膜等を用いることができる。また、Ａｌ、Ｃ
ｕなどの金属層の下側又は上側の一方または双方にＴｉ、Ｍｏ、Ｗなどの高融点金属層を
積層させた構成としても良い。また、Ａｌ膜に生ずるヒロックやウィスカーの発生を防止
する元素（Ｓｉ、Ｎｄ、Ｓｃなど）が添加されているＡｌ材料を用いることで耐熱性を向
上させることが可能となる。

ソース電極層４０５ａ、ドレイン電極層４０５ｂに接続する配線層４３６ａ、配線層４３
６ｂのような導電膜も、ソース電極層４０５ａ、ドレイン電極層４０５ｂと同様な材料を
用いることができる。

また、ソース電極層４０５ａ、ドレイン電極層４０５ｂ（これと同じ層で形成される配線
層を含む）となる導電膜としては導電性の金属酸化物で形成しても良い。導電性の金属酸
化物としては酸化インジウム（Ｉｎ_２Ｏ_３）、酸化スズ（ＳｎＯ_２）、酸化亜鉛（ＺｎＯ
）、酸化インジウム酸化スズ（Ｉｎ_２Ｏ_３―ＳｎＯ_２、ＩＴＯと略記する）、酸化インジ
ウム酸化亜鉛（Ｉｎ_２Ｏ_３―ＺｎＯ）またはこれらの金属酸化物材料に酸化シリコンを含
ませたものを用いることができる。

絶縁層４０７、４２７、４３７は、代表的には酸化シリコン膜、酸化窒化シリコン膜、酸
化アルミニウム膜、または酸化窒化アルミニウム膜などの無機絶縁膜を用いることができ
る。

絶縁層４０９は、窒化シリコン膜、窒化アルミニウム膜、窒化酸化シリコン膜、窒化酸化
アルミニウム膜などの無機絶縁膜を用いることができる。

また、絶縁層４０９上にトランジスタ起因の表面凹凸を低減するために平坦化絶縁膜を形
成してもよい。平坦化絶縁膜としては、ポリイミド、アクリル樹脂、ベンゾシクロブテン
系樹脂、等の有機材料を用いることができる。また上記有機材料の他に、低誘電率材料（
ｌｏｗ−ｋ材料）等を用いることができる。なお、これらの材料で形成される絶縁膜を複
数積層させることで、平坦化絶縁膜を形成してもよい。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。

（実施の形態６）
上記実施の形態１乃至５において、トランジスタ（例えば、実施の形態１乃至４における
スイッチトランジスタ２０２＿１乃至スイッチトランジスタ２０２＿ｎ、トランジスタ２
３２＿１乃至トランジスタ２３２＿ｎ、トランジスタ２０４）の半導体層に用いることの
できる酸化物半導体層の一形態を、図１５を用いて説明する。

本実施の形態の酸化物半導体層は、第１の結晶性酸化物半導体層上に第１の結晶性酸化物
半導体層よりも厚い第２の結晶性酸化物半導体層を有する積層構造である。

絶縁層１３０上に絶縁層１５９を形成する。本実施の形態では、絶縁層１５９として、Ｐ
ＣＶＤ法またはスパッタリング法を用いて、５０ｎｍ以上６００ｎｍ以下の膜厚の酸化物
絶縁層を形成する。例えば、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、酸
化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一
層またはこれらの積層を用いることができる。

次に、絶縁層１５９上に膜厚１ｎｍ以上１０ｎｍ以下の第１の酸化物半導体膜を形成する
。第１の酸化物半導体膜の形成は、スパッタリング法を用い、そのスパッタリング法によ
る成膜時における基板温度は２００℃以上４００℃以下とする。

本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用
ターゲット（Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、
基板とターゲットの間との距離を１７０ｍｍ、基板温度２５０℃、圧力０．４Ｐａ、直流
（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜
厚５ｎｍの第１の酸化物半導体膜を成膜する。

次いで、基板を配置するチャンバー雰囲気を窒素、または乾燥空気とし、第１の加熱処理
を行う。第１の加熱処理の温度は、４００℃以上７５０℃以下とする。第１の加熱処理に
よって第１の結晶性酸化物半導体層４５０ａを形成する（図１５（Ａ）参照）。

成膜時における基板温度や第１の加熱処理の温度にもよるが、成膜や第１の加熱処理によ
って、膜表面から結晶化が起こり、膜の表面から内部に向かって結晶成長し、Ｃ軸配向し
た結晶が得られる。第１の加熱処理によって、亜鉛と酸素が膜表面に多く集まり、上平面
が六角形をなす亜鉛と酸素からなるグラフェンタイプの二次元結晶が最表面に１層または
複数層形成され、これが膜厚方向に成長して重なり積層となる。加熱処理の温度を上げる
と表面から内部、そして内部から底部と結晶成長が進行する。

第１の加熱処理によって、酸化物絶縁層である絶縁層１５９中の酸素を第１の結晶性酸化
物半導体層４５０ａとの界面またはその近傍（界面からプラスマイナス５ｎｍ）に拡散さ
せて、第１の結晶性酸化物半導体層の酸素欠損を低減する。従って、下地絶縁層として用
いられる絶縁層１５９は、膜中（バルク中）、第１の結晶性酸化物半導体層４５０ａと絶
縁層１５９の界面、のいずれかには少なくとも化学量論比を超える量の酸素が存在するこ
とが好ましい。

次いで、第１の結晶性酸化物半導体層４５０ａ上に１０ｎｍよりも厚い第２の酸化物半導
体膜を形成する。第２の酸化物半導体膜の形成は、スパッタリング法を用い、その成膜時
における基板温度は２００℃以上４００℃以下とする。成膜時における基板温度を２００
℃以上４００℃以下とすることにより、第１の結晶性酸化物半導体層の表面上に接して成
膜する酸化物半導体層にプリカーサの整列が起き、所謂、秩序性を持たせることができる
。

本実施の形態では、酸化物半導体用ターゲット（Ｉｎ−Ｇａ−Ｚｎ−Ｏ系酸化物半導体用
ターゲット（Ｉｎ_２Ｏ_３：Ｇａ_２Ｏ_３：ＺｎＯ＝１：１：２［ｍｏｌ数比］）を用いて、
基板とターゲットの間との距離を１７０ｍｍ、基板温度４００℃、圧力０．４Ｐａ、直流
（ＤＣ）電源０．５ｋＷ、酸素のみ、アルゴンのみ、又はアルゴン及び酸素雰囲気下で膜
厚２５ｎｍの第２の酸化物半導体膜を成膜する。

次いで、基板を配置するチャンバー雰囲気を窒素、酸素、または乾燥空気とし、第２の加
熱処理を行う。第２の加熱処理の温度は、４００℃以上７５０℃以下とする。第２の加熱
処理によって第２の結晶性酸化物半導体層４５０ｂを形成する（図１５（Ｂ）参照）。第
２の加熱処理は、窒素雰囲気下、酸素雰囲気下、或いは窒素と酸素の混合雰囲気下で行う
ことにより、第２の結晶性酸化物半導体層の高密度化及び欠陥数の減少を図る。第２の加
熱処理によって、第１の結晶性酸化物半導体層４５０ａを核として膜厚方向、即ち底部か
ら内部に結晶成長が進行して第２の結晶性酸化物半導体層４５０ｂが形成される。

また、絶縁層１５９の形成から第２の加熱処理までの工程を大気に触れることなく連続的
に行うことが好ましい。絶縁層１５９の形成から第２の加熱処理までの工程は、水素及び
水分をほとんど含まない雰囲気（不活性雰囲気、減圧雰囲気、乾燥空気雰囲気など）下に
制御することが好ましく、例えば、水分については露点−４０℃以下、好ましくは露点−
５０℃以下の乾燥窒素雰囲気とする。

次いで、第１の結晶性酸化物半導体層４５０ａと第２の結晶性酸化物半導体層４５０ｂか
らなる酸化物半導体積層を加工して島状の酸化物半導体積層からなる酸化物半導体層４５
３を形成する（図１５（Ｃ）参照）。図では、第１の結晶性酸化物半導体層４５０ａと第
２の結晶性酸化物半導体層４５０ｂの界面を点線で示し、酸化物半導体積層と説明してい
るが、明確な界面が存在しているのではなく、あくまで分かりやすく説明するために図示
している。

酸化物半導体積層の加工は、所望の形状のマスクを酸化物半導体積層上に形成した後、当
該酸化物半導体積層をエッチングすることによって行うことができる。上述のマスクは、
フォトリソグラフィなどの方法を用いて形成することができる。または、インクジェット
法などの方法を用いてマスクを形成しても良い。

なお、酸化物半導体積層のエッチングは、ドライエッチングでもウェットエッチングでも
よい。もちろん、これらを組み合わせて用いてもよい。

また、上記作製方法により、得られる第１の結晶性酸化物半導体層及び第２の結晶性酸化
物半導体層は、Ｃ軸配向を有していることを特徴の一つとしている。ただし、第１の結晶
性酸化物半導体層及び第２の結晶性酸化物半導体層は、単結晶構造ではなく、非晶質構造
でもない構造であり、Ｃ軸配向を有した結晶（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓ
ｔａｌ；ＣＡＡＣとも呼ぶ）を含む酸化物を有する。なお、第１の結晶性酸化物半導体層
及び第２の結晶性酸化物半導体層は、一部に結晶粒界を有している。

なお、第１及び第２の結晶性酸化物半導体層は、少なくともＺｎを有する酸化物材料であ
り、四元系金属酸化物であるＩｎ−Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｓｎ−Ｇａ
−Ｚｎ−Ｏ系の材料や、三元系金属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｉｎ−
Ａｌ−Ｚｎ−Ｏ系の材料、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系の材
料、Ａｌ−Ｇａ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系の材料や、二元系金属酸化
物であるＩｎ−Ｚｎ−Ｏ系の材料、Ｓｎ−Ｚｎ−Ｏ系の材料、Ａｌ−Ｚｎ−Ｏ系の材料、
Ｚｎ−Ｍｇ−Ｏ系の材料や、Ｚｎ−Ｏ系の材料などがある。また、Ｉｎ−Ｓｉ−Ｇａ−Ｚ
ｎ−Ｏ系の材料や、Ｉｎ−Ｇａ−Ｂ−Ｚｎ−Ｏ系の材料や、Ｉｎ−Ｂ−Ｚｎ−Ｏ系の材料
を用いてもよい。また、上記の材料にＳｉＯ_２を含ませてもよい。ここで、例えば、Ｉｎ
−Ｇａ−Ｚｎ−Ｏ系の材料とは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）
を有する酸化物膜、という意味であり、その組成比は特に問わない。また、ＩｎとＧａと
Ｚｎ以外の元素を含んでいてもよい。

また、第１の結晶性酸化物半導体層上に第２の結晶性酸化物半導体層を形成する２層構造
に限定されず、第２の結晶性酸化物半導体層の形成後に第３の結晶性酸化物半導体層を形
成するための成膜と加熱処理のプロセスを繰り返し行って、３層以上の積層構造としても
よい。

上記作製方法で形成された酸化物半導体積層からなる酸化物半導体層４５３を、本明細書
に開示する半導体装置に適用できるトランジスタ（例えば、（例えば、実施の形態１乃至
４におけるスイッチトランジスタ２０２＿１乃至スイッチトランジスタ２０２＿ｎ、トラ
ンジスタ２３２＿１乃至トランジスタ２３２＿ｎ、トランジスタ２０４、２５２、２６２
）、実施の形態５におけるトランジスタ４１０、４２０、４３０、４４０）に、適宜用い
ることができる。

また、酸化物半導体層１４４として本実施の形態の酸化物半導体積層を用いた実施の形態
４におけるスイッチトランジスタ２０２＿１においては、酸化物半導体層の一方の面から
他方の面に電界が印加されることはなく、また、電流が酸化物半導体積層の厚さ方向（一
方の面から他方の面に流れる方向、具体的に図１０（Ｂ）では上下方向）に流れる構造で
はない。電流は、主として、酸化物半導体積層の界面を流れるトランジスタ構造であるた
め、トランジスタに光照射が行われ、またはＢＴストレスが与えられても、トランジスタ
特性の劣化は抑制される、または低減される。

酸化物半導体層４５３のような第１の結晶性酸化物半導体層と第２の結晶性酸化物半導体
層の積層をトランジスタに用いることで、安定した電気的特性を有し、且つ、信頼性の高
いトランジスタを実現できる。

本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。

（実施の形態７）
上記実施の形態で示した本明細書に開示する半導体装置が有する電位分割回路から出力さ
れた電位は多様な負荷に用いることができ、様々な機能を有する半導体装置を提供するこ
とができる。図１６に本明細書に開示する半導体装置の一形態のブロック図を示す。

図１６に示す半導体装置は、電位供給源３００、電位分割回路３０１、負荷３０２を有し
ている。電位供給源３００は電位分割回路３０１に高電位ＶＤＤＨを供給し、負荷３０２
に電位ＶＤＤと電位ＶＳＳを供給している。電位分割回路３０１は電位供給源３００より
供給された電位を分割し、電位Ｖ１乃至Ｖｎとして負荷３０２に供給している。

負荷３０２としては、画素部、駆動回路部などが設けられたディスプレイパネル（液晶パ
ネルや発光パネル）や、ローデコーダ回路、カラムデコーダ回路、メモリセルなどが設け
られたメモリなどを用いることができる。電位供給源３００としては負荷３０２にメモリ
を用いる場合は、昇圧回路などを用いることができる。

本明細書に開示する半導体装置は、様々な負荷３０２への電位供給に対応することができ
、負荷３０２を選択することによって、様々な機能を有する半導体装置を提供することが
できる。

上述の実施の形態で説明した半導体装置を適用した電子機器について、図１７を用いて説
明する。本実施の形態では、コンピュータ、携帯電話機（携帯電話、携帯電話装置ともい
う）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含む）、デジタルカメラ、デ
ジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレビ、またはテレビジョン受
信機ともいう）などの電子機器に、上述の半導体装置を適用する場合について説明する。

図１７（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、
表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２
の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、消
費電力が十分に低減されたノート型のパーソナルコンピュータが実現される。

図１７（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外
部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端
末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に
示す半導体装置が設けられている。そのため、消費電力が十分に低減された携帯情報端末
が実現される。

図１７（Ｃ）は、電子ペーパーを実装した電子書籍であり、電子書籍７２０は、筐体７２
１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それ
ぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸
部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。
また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている
。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設け
られている。そのため、消費電力が十分に低減された電子書籍が実現される。

図１７（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されて
いる。さらに、筐体７４０と筐体７４１は、スライドし、図１７（Ｄ）のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、操作
キー７４５、ポインティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４
８などを備えている。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９
、外部メモリスロット７５０などを備えている。また、アンテナは、筐体７４１に内蔵さ
れている。筐体７４０と筐体７４１の少なくとも一には、先の実施の形態に示す半導体装
置が設けられている。そのため、消費電力が十分に低減された携帯電話機が実現される。

図１７（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操
作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体
７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、消費電力
が十分に低減されたデジタルカメラが実現される。

図１７（Ｆ）は、テレビジョン装置７７０であり、筐体７７１、表示部７７３、スタンド
７７５などで構成されている。テレビジョン装置７７０の操作は、筐体７７１が備えるス
イッチや、リモコン操作機７８０により行うことができる。筐体７７１およびリモコン操
作機７８０には、先の実施の形態に示す半導体装置が搭載されている。そのため、消費電
力が十分に低減されたテレビジョン装置が実現される。

以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、消費電力を低減した電子機器が実現される。

Claims (2)

1. 第１のトランジスタと、第１の回路と、第２の回路と、を有し、
   前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有し、
   前記第１の回路は、第１の電位を生成する機能を有し、
   前記第２の回路は、第２のトランジスタを有し、
   前記第１の電位は、前記第１のトランジスタを介して前記第２のトランジスタのゲートに供給され、
   前記第１の回路の電源線への電位の供給が停止する期間において、前記第２のトランジスタのゲートの電位は、前記第１のトランジスタがオフになることによって保持されることを特徴とする半導体装置。
2. 第１のトランジスタと、第２のトランジスタと、第１の回路と、第２の回路と、第３の回路と、を有し、
   前記第１のトランジスタのチャネル形成領域は、酸化物半導体を有し、
   前記第１の回路は、第１の電位を生成する機能と、第２の電位を生成する機能と、を有し、
   前記第２の回路は、第３のトランジスタを有し、
   前記第３の回路は、第４のトランジスタを有し、
   前記第１の電位は、前記第１のトランジスタを介して前記第３のトランジスタのゲートに供給され、
   前記第２の電位は、前記第２のトランジスタを介して前記第４のトランジスタのゲートに供給され、
   前記第１の回路の電源線への電位の供給が停止する期間において、前記第３のトランジスタのゲートの電位は、前記第１のトランジスタがオフになることによって保持され、且つ前記第４のトランジスタのゲートの電位は、前記第２のトランジスタがオフになることによって保持されることを特徴とする半導体装置。

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