JPH09135170A - A/d変換回路 - Google Patents
A/d変換回路Info
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- JPH09135170A JPH09135170A JP31721595A JP31721595A JPH09135170A JP H09135170 A JPH09135170 A JP H09135170A JP 31721595 A JP31721595 A JP 31721595A JP 31721595 A JP31721595 A JP 31721595A JP H09135170 A JPH09135170 A JP H09135170A
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- Japan
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- potential
- comparator
- comparison operation
- operation period
- analog signal
- Prior art date
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Abstract
(57)【要約】
【課題】 アナログ信号とリファレンス信号の比較動作
期間を実比較動作にて必要な最短期間にすることによっ
て、消費電力を低減できるA/D変換回路を提供する。 【解決手段】 D/A変換回路110で形成されたリフ
ァレンス信号Vrefnとアナログ信号Vinとを入力
として比較動作を行うコンパレータ102と、最小電位
差を形成するアナログ信号Vinとリファレンス信号V
refnとの比較動作に要する最短比較動作期間を形成
する比較動作期間制御回路101とを備えたA/D変換
回路100では、コンパレータ102の比較動作期間が
比較動作期間制御回路101が形成する最短比較動作期
間とされる。
期間を実比較動作にて必要な最短期間にすることによっ
て、消費電力を低減できるA/D変換回路を提供する。 【解決手段】 D/A変換回路110で形成されたリフ
ァレンス信号Vrefnとアナログ信号Vinとを入力
として比較動作を行うコンパレータ102と、最小電位
差を形成するアナログ信号Vinとリファレンス信号V
refnとの比較動作に要する最短比較動作期間を形成
する比較動作期間制御回路101とを備えたA/D変換
回路100では、コンパレータ102の比較動作期間が
比較動作期間制御回路101が形成する最短比較動作期
間とされる。
Description
【0001】
【発明の属する技術分野】本発明は、A/D変換回路に
関し、詳しくは並列比較型A/D変換回路に関する。
関し、詳しくは並列比較型A/D変換回路に関する。
【0002】
【従来の技術】通常、並列比較型A/D変換回路は、ア
ナログ信号をデジタル信号に変換するために、デジタル
化精度に応じた複数のリファレンス電位を用い、夫々の
リファレンス電位とアナログ信号電位との比較動作をリ
ファレンス電位単位に設けられたコンパレータにて並列
処理している。マイクロコンピュータ等にオンチップ化
される上記並列型A/D変換回路には、チョッパー型コ
ンパレータが用いられている。チョッパー型コンパレー
タは、リファレンス電位を蓄積し、蓄積されたリファレ
ンス電位とアナログ信号電位との電位差に応ずる電圧を
形成するコンデンサと、コンデンサの出力端子側の電位
に応じた論理値を形成するCMOSインバータとから構
成される。リファレンス電位とアナログ信号電位との比
較動作の前に、上記CMOSインバータの入力端子と出
力端子とが接続され、当該CMOSインバータの入力端
子に結合される上記コンデンサの一方の電極はCMOS
インバータのスレショルド値(論理しきい値)とされ
る。このとき、コンデンサの他方の電極には、リファレ
ンス電位が与えられ、両方の電極間の電位差に応じた電
圧がコンデンサに蓄積される。その後、CMOSインバ
ータの入力と出力との短絡が解消され、コンデンサの他
方の電極にはアナログ信号電位が供給される。これによ
り、CMOSインバータの入力電圧は、そのスレショル
ド値に対してリファレンス電位とアナログ信号電位との
電位差に応じて変化し、その変化の方向によって、CM
OSインバータの論理出力値が決定される。これらコン
デンサとCMOSインバータとから成るコンパレータ
は、リファレンス電位単位に設けられており、各コンパ
レータの比較動作は並列処理されている。この様な並列
型A/D変換回路において、並列処理を効率良く行うた
めに、各リファレンス電位とアナログ信号電位との比較
動作期間は、リファレンス電位とアナログ信号電位との
組み合わせにおいて要する最長の比較動作期間に均一化
され、さらに誤動作を避けるために所定のマージンが付
加されて形成される。
ナログ信号をデジタル信号に変換するために、デジタル
化精度に応じた複数のリファレンス電位を用い、夫々の
リファレンス電位とアナログ信号電位との比較動作をリ
ファレンス電位単位に設けられたコンパレータにて並列
処理している。マイクロコンピュータ等にオンチップ化
される上記並列型A/D変換回路には、チョッパー型コ
ンパレータが用いられている。チョッパー型コンパレー
タは、リファレンス電位を蓄積し、蓄積されたリファレ
ンス電位とアナログ信号電位との電位差に応ずる電圧を
形成するコンデンサと、コンデンサの出力端子側の電位
に応じた論理値を形成するCMOSインバータとから構
成される。リファレンス電位とアナログ信号電位との比
較動作の前に、上記CMOSインバータの入力端子と出
力端子とが接続され、当該CMOSインバータの入力端
子に結合される上記コンデンサの一方の電極はCMOS
インバータのスレショルド値(論理しきい値)とされ
る。このとき、コンデンサの他方の電極には、リファレ
ンス電位が与えられ、両方の電極間の電位差に応じた電
圧がコンデンサに蓄積される。その後、CMOSインバ
ータの入力と出力との短絡が解消され、コンデンサの他
方の電極にはアナログ信号電位が供給される。これによ
り、CMOSインバータの入力電圧は、そのスレショル
ド値に対してリファレンス電位とアナログ信号電位との
電位差に応じて変化し、その変化の方向によって、CM
OSインバータの論理出力値が決定される。これらコン
デンサとCMOSインバータとから成るコンパレータ
は、リファレンス電位単位に設けられており、各コンパ
レータの比較動作は並列処理されている。この様な並列
型A/D変換回路において、並列処理を効率良く行うた
めに、各リファレンス電位とアナログ信号電位との比較
動作期間は、リファレンス電位とアナログ信号電位との
組み合わせにおいて要する最長の比較動作期間に均一化
され、さらに誤動作を避けるために所定のマージンが付
加されて形成される。
【0003】
【発明が解決しようとする課題】上記チョッパー型コン
パレータは、通常比較結果のデジタル化を高速化するた
めに複数のCMOSインバータを備えている。CMOS
インバータを直列接続させた多段構成にすることによっ
て、1段のCMOSインバータから成るコンパレータに
比べデジタル化速度が数段向上する。このCMOSイン
バータの電源電位間には、比較動作期間中貫通電流が流
されている。特に、アナログ信号とリファレンス電位と
の電位差が小さい場合、又CMOSインバータの初段に
おいて貫通電流量が顕著であることが本発明者によって
見いだされた。つまり、従来のように比較動作期間にマ
ージン等加えて余裕を与えることは、徒に電力消費を増
やすことを意味する。そこで、本発明者は、必要最小限
の比較動作期間を設定し、コンパレータに貫通電流が流
れる期間を短縮させる手段の必要性を見出した。
パレータは、通常比較結果のデジタル化を高速化するた
めに複数のCMOSインバータを備えている。CMOS
インバータを直列接続させた多段構成にすることによっ
て、1段のCMOSインバータから成るコンパレータに
比べデジタル化速度が数段向上する。このCMOSイン
バータの電源電位間には、比較動作期間中貫通電流が流
されている。特に、アナログ信号とリファレンス電位と
の電位差が小さい場合、又CMOSインバータの初段に
おいて貫通電流量が顕著であることが本発明者によって
見いだされた。つまり、従来のように比較動作期間にマ
ージン等加えて余裕を与えることは、徒に電力消費を増
やすことを意味する。そこで、本発明者は、必要最小限
の比較動作期間を設定し、コンパレータに貫通電流が流
れる期間を短縮させる手段の必要性を見出した。
【0004】本発明の目的は、コンパレータの比較動作
期間を比較結果取得に最低必要な期間に制御し、A/D
変換回路の電力消費を低減させることにある。
期間を比較結果取得に最低必要な期間に制御し、A/D
変換回路の電力消費を低減させることにある。
【0005】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【0006】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【0007】すなわち、アナログ信号をディジタル信号
に変換するために比較対象とされる複数のリファレンス
電位を形成するリファレンス電位形成手段と、上記アナ
ログ信号電位と上記リファレンス電位との比較手段と、
上記アナログ信号電位と上記リファレンス電位との比較
動作に必要な最短比較動作期間を形成する比較動作期間
形成手段とを備えてA/D変換回路を構成する。上記リ
ファレンス電位形成手段は抵抗分圧回路から構成され、
上記比較手段は、リファレンス電位を蓄積し、蓄積され
たリファレンス電位と供給されるアナログ信号電位との
電位差に応ずる電圧を形成するコンデンサと、入出力端
子がイコライズされてスレショルド値にされ、上記コン
デンサで形成された電圧をスレショルド値に応じたディ
ジタル値に変換するCMOSインバータと、CMOSイ
ンバータの駆動スイッチとから成るチョッパー型のコン
パレータにより構成され、上記比較動作期間形成手段
は、上記アナログ信号電位とリファレンス電位との組み
合わせにおいて、その電位差が最小とされるダミーアナ
ログ信号電位とダミーリファレンス電位とを用いた上記
ダミーアナログ信号電位を出力するアナログ電位供給回
路と、上記ダミーリファレンス電位を形成するリファレ
ンス電位供給回路と、ダミーアナログ信号電位とダミー
リファレンス電位とを比較する上記コンパレータと同じ
構成から成る第2のコンパレータと備えて構成すること
ができる。上記第2のコンパレータの出力は、上記コン
パレータ及び第2のコンパレータの比較動作期間を制御
することができる。
に変換するために比較対象とされる複数のリファレンス
電位を形成するリファレンス電位形成手段と、上記アナ
ログ信号電位と上記リファレンス電位との比較手段と、
上記アナログ信号電位と上記リファレンス電位との比較
動作に必要な最短比較動作期間を形成する比較動作期間
形成手段とを備えてA/D変換回路を構成する。上記リ
ファレンス電位形成手段は抵抗分圧回路から構成され、
上記比較手段は、リファレンス電位を蓄積し、蓄積され
たリファレンス電位と供給されるアナログ信号電位との
電位差に応ずる電圧を形成するコンデンサと、入出力端
子がイコライズされてスレショルド値にされ、上記コン
デンサで形成された電圧をスレショルド値に応じたディ
ジタル値に変換するCMOSインバータと、CMOSイ
ンバータの駆動スイッチとから成るチョッパー型のコン
パレータにより構成され、上記比較動作期間形成手段
は、上記アナログ信号電位とリファレンス電位との組み
合わせにおいて、その電位差が最小とされるダミーアナ
ログ信号電位とダミーリファレンス電位とを用いた上記
ダミーアナログ信号電位を出力するアナログ電位供給回
路と、上記ダミーリファレンス電位を形成するリファレ
ンス電位供給回路と、ダミーアナログ信号電位とダミー
リファレンス電位とを比較する上記コンパレータと同じ
構成から成る第2のコンパレータと備えて構成すること
ができる。上記第2のコンパレータの出力は、上記コン
パレータ及び第2のコンパレータの比較動作期間を制御
することができる。
【0008】上記した手段によれば、上記比較動作期間
形成手段は、アナログ信号とリファレンス信号との比較
動作に必要な最短の比較動作期間を形成する。リファレ
ンス電位とアナログ信号との比較動作期間は、アナログ
信号と比較動作に用いるリファレンス電位との組み合わ
せに応じて、比較結果を確定するために要する時間が異
なる。この時間は、リファレンス電位とアナログ信号と
の電位差に反比例して長くなる。上記最短の比較動作期
間を形成することによって、比較動作における消費電力
を低減できる。上記リファレンス電位はデジタル化の変
換精度に応じて所望の重み付けされた分圧電圧を形成す
る抵抗分圧回路から出力され、比較手段を構成するコン
パレータは供給されるリファレンス電位をコンデンサに
蓄積し、CMOSインバータの入出力端子をイコライズ
して所定のスレショルド値を設定する。次いで、コンパ
レータにはアナログ信号が入力され、コンデンサは上記
蓄積されたリファレンス電位との電位差に応じた電圧を
形成する。この電圧は、上記スレショルド値に応じてC
MOSインバータがディジタル値に変換され出力され
る。上記比較動作期間形成手段は、最小の電位差を形成
するダミーアナログ信号電位とダミーリファレンス電位
を第2のコンパレータに供給して比較動作を行う。比較
結果は、第2のコンパレータのスレショルド値に応じて
ディジタル値に変換されて出力される。このとき、第2
のコンパレータにて比較動作が開始されてから、その比
較結果がディジタル出力される迄の期間が最短の比較動
作期間とされる。この最短の比較動作期間は、第2のコ
ンパレータの比較動作期間ともされる。
形成手段は、アナログ信号とリファレンス信号との比較
動作に必要な最短の比較動作期間を形成する。リファレ
ンス電位とアナログ信号との比較動作期間は、アナログ
信号と比較動作に用いるリファレンス電位との組み合わ
せに応じて、比較結果を確定するために要する時間が異
なる。この時間は、リファレンス電位とアナログ信号と
の電位差に反比例して長くなる。上記最短の比較動作期
間を形成することによって、比較動作における消費電力
を低減できる。上記リファレンス電位はデジタル化の変
換精度に応じて所望の重み付けされた分圧電圧を形成す
る抵抗分圧回路から出力され、比較手段を構成するコン
パレータは供給されるリファレンス電位をコンデンサに
蓄積し、CMOSインバータの入出力端子をイコライズ
して所定のスレショルド値を設定する。次いで、コンパ
レータにはアナログ信号が入力され、コンデンサは上記
蓄積されたリファレンス電位との電位差に応じた電圧を
形成する。この電圧は、上記スレショルド値に応じてC
MOSインバータがディジタル値に変換され出力され
る。上記比較動作期間形成手段は、最小の電位差を形成
するダミーアナログ信号電位とダミーリファレンス電位
を第2のコンパレータに供給して比較動作を行う。比較
結果は、第2のコンパレータのスレショルド値に応じて
ディジタル値に変換されて出力される。このとき、第2
のコンパレータにて比較動作が開始されてから、その比
較結果がディジタル出力される迄の期間が最短の比較動
作期間とされる。この最短の比較動作期間は、第2のコ
ンパレータの比較動作期間ともされる。
【0009】
【発明の実施の形態】図1には、本発明のA/D変換回
路の一例ブロック図が示される。同図によれば、A/D
変換器100は、駆動スイッチ111を備えた抵抗分圧
回路から構成され、リファレンス信号Vrefnを形成
するD/A変換回路110と、アナログ信号Vinとト
ランスファ回路Trnを介して供給される上記リファレ
ンス信号Vrefnとを比較するコンパレータ102
と、コンパレータ102から出力される出力電位Com
poutをラッチするラッチ回路103と、ラッチ出力
された値を格納するレジスタ104と、A/D変換動作
を指示するコントロールロジック105と、上記コンパ
レータ102に比較動作期間を指示する比較動作期間制
御回路101とを備える。上記コンパレータ102と、
ラッチ回路103とは、D/A変換回路110から供給
されるリファレンス信号Vrefnに対応して設けら
れ、上記レジスタ104は全ラッチ回路103の出力を
まとめて蓄える。上記コントロールロジック105は、
クロック信号Clk、比較開始信号Adtr信号、スタ
ンバイ信号Stbyを用いて、比較制御信号Compc
tlやレジスタ制御信号Regctlを形成する。上記
比較制御信号Compctlは、コンパレータ102及
び駆動スイッチ111に供給され、コンパレータ102
の比較準備期間を制御する。また、比較制御信号Com
pctlは、比較動作期間制御回路101に供給されコ
ンパレータ102での比較動作を制御する比較動作期間
制御信号φDELやラッチ指示を行うラッチ制御信号φ
Lに変換される。上記レジスタ制御信号Regctl
は、レジスタの指定を行なう。本実施例は、従来のA/
D変換回路の構成に新たに比較動作期間制御回路101
を備えることで、従来のA/D変換回路で比較動作期間
を指示する比較制御信号Compctlを利用して必要
充分とされる最短の比較動作期間を指示する比較動作期
間制御信号φDELを形成する。
路の一例ブロック図が示される。同図によれば、A/D
変換器100は、駆動スイッチ111を備えた抵抗分圧
回路から構成され、リファレンス信号Vrefnを形成
するD/A変換回路110と、アナログ信号Vinとト
ランスファ回路Trnを介して供給される上記リファレ
ンス信号Vrefnとを比較するコンパレータ102
と、コンパレータ102から出力される出力電位Com
poutをラッチするラッチ回路103と、ラッチ出力
された値を格納するレジスタ104と、A/D変換動作
を指示するコントロールロジック105と、上記コンパ
レータ102に比較動作期間を指示する比較動作期間制
御回路101とを備える。上記コンパレータ102と、
ラッチ回路103とは、D/A変換回路110から供給
されるリファレンス信号Vrefnに対応して設けら
れ、上記レジスタ104は全ラッチ回路103の出力を
まとめて蓄える。上記コントロールロジック105は、
クロック信号Clk、比較開始信号Adtr信号、スタ
ンバイ信号Stbyを用いて、比較制御信号Compc
tlやレジスタ制御信号Regctlを形成する。上記
比較制御信号Compctlは、コンパレータ102及
び駆動スイッチ111に供給され、コンパレータ102
の比較準備期間を制御する。また、比較制御信号Com
pctlは、比較動作期間制御回路101に供給されコ
ンパレータ102での比較動作を制御する比較動作期間
制御信号φDELやラッチ指示を行うラッチ制御信号φ
Lに変換される。上記レジスタ制御信号Regctl
は、レジスタの指定を行なう。本実施例は、従来のA/
D変換回路の構成に新たに比較動作期間制御回路101
を備えることで、従来のA/D変換回路で比較動作期間
を指示する比較制御信号Compctlを利用して必要
充分とされる最短の比較動作期間を指示する比較動作期
間制御信号φDELを形成する。
【0010】図2には、上記コンパレータ102の一例
回路図が示される。同図によれば、コンパレータ102
は、アナログ信号Vinを入力制御するスイッチ201
と、リファレンス信号Vrefnを入力制御するスイッ
チ202と、上記スイッチ201、202から供給され
る信号をディジタル値に変換し出力電位Compout
として出力する直列3段構成のCMOSインバータ20
5を有するインバータ回路203とから構成される。上
記インバータ回路203は、蓄積されたリファレンス電
位と供給されるアナログ信号電位との電位差に応ずる電
圧を形成するコンデンサ204とコンデンサ204の出
力電位を制御ゲートに受け、スレショルド値に対する入
力信号電位に応じた信号を出力するCMOSインバータ
205とを1段構成とし、直列接続された3段のCMO
Sインバータ205から構成される。各CMOSインバ
ータ205には、上記φDELがゲートに供給されて動
作制御を行うNチャンネル型トランジスタのスイッチ2
06がGNDへの接続経路に設けられる。また、各CM
OSインバータ205の入力点iと出力点oには、ゲー
トに供給される上記比較制御信号Compctlによっ
てCMOSインバータ205の入出力電位をイコライズ
するNチャンネル型トランジスタのスイッチ207が接
続される。
回路図が示される。同図によれば、コンパレータ102
は、アナログ信号Vinを入力制御するスイッチ201
と、リファレンス信号Vrefnを入力制御するスイッ
チ202と、上記スイッチ201、202から供給され
る信号をディジタル値に変換し出力電位Compout
として出力する直列3段構成のCMOSインバータ20
5を有するインバータ回路203とから構成される。上
記インバータ回路203は、蓄積されたリファレンス電
位と供給されるアナログ信号電位との電位差に応ずる電
圧を形成するコンデンサ204とコンデンサ204の出
力電位を制御ゲートに受け、スレショルド値に対する入
力信号電位に応じた信号を出力するCMOSインバータ
205とを1段構成とし、直列接続された3段のCMO
Sインバータ205から構成される。各CMOSインバ
ータ205には、上記φDELがゲートに供給されて動
作制御を行うNチャンネル型トランジスタのスイッチ2
06がGNDへの接続経路に設けられる。また、各CM
OSインバータ205の入力点iと出力点oには、ゲー
トに供給される上記比較制御信号Compctlによっ
てCMOSインバータ205の入出力電位をイコライズ
するNチャンネル型トランジスタのスイッチ207が接
続される。
【0011】図3には、上記比較動作期間制御回路10
1の一例回路図が示される。同図によれば、比較動作期
間制御回路101は、アナログ信号Vinとリファレン
ス信号Vrefnとの組み合わせにおいて最小電位差を
形成するアナログ信号Vin電位を形成する定電位回路
301と、上記最小電位差を形成するリファレンス信号
Vrefn電位を形成する抵抗分圧回路302と、上記
定電位回路301の出力電位V1と抵抗分圧回路302
の出力電位V2とを比較するコンパレータ303と、コ
ンパレータ303の出力を反転させて比較動作期間制御
信号φDELを出力するインバータ304とから構成さ
れる。上記コンパレータ303は、上記コンパレータ1
02と同じ回路構成とされる。ここで、コンパレータ3
03の3段目のCMOSインバータ205のスレッショ
ルド値は、上記インバータ304を介することによっ
て、論理出力値’1’を形成するように設定されてい
る。すなわち、インバータ304のスレショルド値は、
コンパレータ303の3段目のCMOSインバータ20
5のスレショルド値よりも高くされている。上記抵抗分
圧回路302には、Nチャンネル型トランジスタの駆動
スイッチ305が設けられており、上記比較制御信号C
ompctlによってオン・オフ制御される。上記比較
制御信号Compctlは、コンパレータ303にも供
給されスイッチ207の制御を行う。また、コンパレー
タ303のスイッチ206には比較動作期間制御信号φ
DELと比較制御信号Compctlとを2入力とする
論理和回路306の出力が供給され、コンパレータ30
3の比較動作期間の制御がなされる。よって、コンパレ
ータ303では前記コンパレータ102と同期間イコラ
イズと比較動作が行われる。ここでは、比較動作期間制
御信号φDELはラッチ制御信号φLともされ、ラッチ
制御信号φLのローエッジに同期して、そのときコンパ
レータ102がラッチ回路103に供給している論理値
がレジスタ104へラッチ出力される。
1の一例回路図が示される。同図によれば、比較動作期
間制御回路101は、アナログ信号Vinとリファレン
ス信号Vrefnとの組み合わせにおいて最小電位差を
形成するアナログ信号Vin電位を形成する定電位回路
301と、上記最小電位差を形成するリファレンス信号
Vrefn電位を形成する抵抗分圧回路302と、上記
定電位回路301の出力電位V1と抵抗分圧回路302
の出力電位V2とを比較するコンパレータ303と、コ
ンパレータ303の出力を反転させて比較動作期間制御
信号φDELを出力するインバータ304とから構成さ
れる。上記コンパレータ303は、上記コンパレータ1
02と同じ回路構成とされる。ここで、コンパレータ3
03の3段目のCMOSインバータ205のスレッショ
ルド値は、上記インバータ304を介することによっ
て、論理出力値’1’を形成するように設定されてい
る。すなわち、インバータ304のスレショルド値は、
コンパレータ303の3段目のCMOSインバータ20
5のスレショルド値よりも高くされている。上記抵抗分
圧回路302には、Nチャンネル型トランジスタの駆動
スイッチ305が設けられており、上記比較制御信号C
ompctlによってオン・オフ制御される。上記比較
制御信号Compctlは、コンパレータ303にも供
給されスイッチ207の制御を行う。また、コンパレー
タ303のスイッチ206には比較動作期間制御信号φ
DELと比較制御信号Compctlとを2入力とする
論理和回路306の出力が供給され、コンパレータ30
3の比較動作期間の制御がなされる。よって、コンパレ
ータ303では前記コンパレータ102と同期間イコラ
イズと比較動作が行われる。ここでは、比較動作期間制
御信号φDELはラッチ制御信号φLともされ、ラッチ
制御信号φLのローエッジに同期して、そのときコンパ
レータ102がラッチ回路103に供給している論理値
がレジスタ104へラッチ出力される。
【0012】図4には、上記コントロールロジック10
5のブロック図が示される。上記比較制御信号Comp
ctlは、クロック信号Clkをカウンタ401でカウ
ントして形成される一定時間幅のパルスを基に比較制御
信号生成回路402で作られる。上記比較制御信号Co
mpctlは、アナログ信号Vinとリファレンス信号
Vrefnの比較動作において必要とされる時間に所定
のマージンを加えて形成されている。また、変換結果格
納レジスタ制御回路403は、レジスタ制御信号Reg
ctlを供給し、ディジタル化された信号を格納するレ
ジスタを選択する。
5のブロック図が示される。上記比較制御信号Comp
ctlは、クロック信号Clkをカウンタ401でカウ
ントして形成される一定時間幅のパルスを基に比較制御
信号生成回路402で作られる。上記比較制御信号Co
mpctlは、アナログ信号Vinとリファレンス信号
Vrefnの比較動作において必要とされる時間に所定
のマージンを加えて形成されている。また、変換結果格
納レジスタ制御回路403は、レジスタ制御信号Reg
ctlを供給し、ディジタル化された信号を格納するレ
ジスタを選択する。
【0013】図5には、上記並列比較型A/D変換回路
100で用いられる各種制御信号のタイムチャートが示
される。ここで、コンパレータ303に供給される上記
出力電位V2は、出力電位V1よりも高電位とされる。
上記比較開始信号Adtr信号がディスイネーブル状態
(ローレベル)のとき、コンパレータ102及び303
のスイッチ201、202はオフ状態にされている。コ
ントロールロジック105にイネーブル状態(ハイレベ
ル)の比較動作開始信号Adtrが供給されることによ
って、クロック信号Clkがコントロールロジック10
5の動作タイミング信号として用いられる。このとき、
クロック信号Clkの最初の1周期に、比較制御信号C
ompctlはハイレベルにされ、コンパレータ102
及び303のスイッチ202、207がオン状態にされ
る。比較制御信号Compctlがハイレベルにされる
ことによって、比較動作期間制御回路101の抵抗分圧
回路302の駆動スイッチ305がオン状態とされ、出
力電位V2がコンパレータ303に供給される。同時
に、ハイレベルの比較制御信号Compctlは、D/
A変換回路110の駆動スイッチ111に供給され、駆
動スイッチ111がオン状態とされ、リファレンス電位
Vrefnがコンパレータ102に供給される。ハイレ
ベルの比較制御信号Compctlが供給されたコンパ
レータ303では、1段目のコンデンサ204に出力電
位V2が蓄積され、各CMOSインバータ205の入出
力電位はスレショルド値にイコライズされる。例えば、
初段目、2段目のCMOSインバータ205のスレショ
ルド値はVpp/2、3段目のCMOSインバータ20
5のスレショルド値はVpp/4(イコライズ時、イン
バータ304の論理出力値が’1’となる値)とする。
よって、クロック信号Clkの最初の1周期の間(イコ
ライズ時)、3段目のCMOSインバータのスレショル
ド値によりインバータ304の出力である比較動作期間
制御信号φDELはハイレベルとされる。ハイレベルと
された比較動作期間制御信号φDELは、コンパレータ
102のスイッチ206に供給され、コンパレータ10
2を構成するCMOSインバータ205の電源電位Vp
p/GND間の貫通電流を許容し、各CMOSインバー
タ205の入出力電位のイコライズ動作を指示する。
100で用いられる各種制御信号のタイムチャートが示
される。ここで、コンパレータ303に供給される上記
出力電位V2は、出力電位V1よりも高電位とされる。
上記比較開始信号Adtr信号がディスイネーブル状態
(ローレベル)のとき、コンパレータ102及び303
のスイッチ201、202はオフ状態にされている。コ
ントロールロジック105にイネーブル状態(ハイレベ
ル)の比較動作開始信号Adtrが供給されることによ
って、クロック信号Clkがコントロールロジック10
5の動作タイミング信号として用いられる。このとき、
クロック信号Clkの最初の1周期に、比較制御信号C
ompctlはハイレベルにされ、コンパレータ102
及び303のスイッチ202、207がオン状態にされ
る。比較制御信号Compctlがハイレベルにされる
ことによって、比較動作期間制御回路101の抵抗分圧
回路302の駆動スイッチ305がオン状態とされ、出
力電位V2がコンパレータ303に供給される。同時
に、ハイレベルの比較制御信号Compctlは、D/
A変換回路110の駆動スイッチ111に供給され、駆
動スイッチ111がオン状態とされ、リファレンス電位
Vrefnがコンパレータ102に供給される。ハイレ
ベルの比較制御信号Compctlが供給されたコンパ
レータ303では、1段目のコンデンサ204に出力電
位V2が蓄積され、各CMOSインバータ205の入出
力電位はスレショルド値にイコライズされる。例えば、
初段目、2段目のCMOSインバータ205のスレショ
ルド値はVpp/2、3段目のCMOSインバータ20
5のスレショルド値はVpp/4(イコライズ時、イン
バータ304の論理出力値が’1’となる値)とする。
よって、クロック信号Clkの最初の1周期の間(イコ
ライズ時)、3段目のCMOSインバータのスレショル
ド値によりインバータ304の出力である比較動作期間
制御信号φDELはハイレベルとされる。ハイレベルと
された比較動作期間制御信号φDELは、コンパレータ
102のスイッチ206に供給され、コンパレータ10
2を構成するCMOSインバータ205の電源電位Vp
p/GND間の貫通電流を許容し、各CMOSインバー
タ205の入出力電位のイコライズ動作を指示する。
【0014】次いで、クロック信号Clkの2〜4周期
間、比較制御信号Compctlはローレベルにされ
る。この期間、コンパレータ102及び303のスイッ
チ207がオフ状態とされCMOSインバータ205の
入出力電位のイコライズ動作が停止され、スイッチ20
2がオフ状態とされ出力電位V2とリファレンス電位V
refnのコンデンサ204への供給が断たれる。ま
た、駆動スイッチ111、305がオフ状態とされ、出
力電位V2とリファレンス電位Vrefnの出力が停止
される。一方、コンパレータ102及び303のスイッ
チ201がオン状態とされることによって、コンパレー
タ303には出力電位V1が入力電位Compinとし
て供給され、各コンパレータ102にはアナログ信号V
inが供給される。コンパレータ303の入力電位Co
mpinが出力電位V1にされ、コンデンサ204の入
力端子の容量電極電位が下降されることによって、初段
目のCMOSインバータ205への入力電位はスレショ
ルド値Vpp/2よりも下降する。それに伴い、初段目
のCMOSインバータ205の出力電位は上昇する。2
段目のCMOSインバータ205の入力電位は初段目の
CMOSインバータ205の出力電位の上昇により上昇
し、出力電位は下降する。3段目のCMOSインバータ
205の入力電位は、2段目のCMOSインバータ20
5の出力電位の下降により下降し、出力電位は上昇す
る。こうして、コンパレータ303で出力電位V1とV
2の比較結果が確定した時点で、比較動作期間制御信号
φDELはハイレベルからローレベルにされる。比較動
作期間制御信号φDELがローレベルにされることによ
って、コンパレータ303及び102のスイッチ206
はオフ状態とされ、双方のコンパレータ303、102
での比較動作は停止される。この比較制御信号Comp
ctlのローエッジから比較動作期間制御信号φDEL
のローエッジ迄の期間は、コンパレータ102に供給さ
れるあらゆるアナログ信号Vinとリファレンス信号V
refnと組み合わせの比較動作を行う上で必要充分な
期間とされる。このように、並列比較型A/D変換回路
100の比較動作期間は、コンパレータ303で実際比
較動作で得られる必要最小限の期間とされる。従来マー
ジン設定により許容していた必要以上の比較動作期間
(比較制御信号Compctlがローレベルの期間)
は、本発明の並列比較型A/D変換回路100では不要
とされる。コンパレータ102、303のCMOSイン
バータ205の電源電位VPP/GND間の貫通電流
は、真に比較動作に要する期間のみ流される。
間、比較制御信号Compctlはローレベルにされ
る。この期間、コンパレータ102及び303のスイッ
チ207がオフ状態とされCMOSインバータ205の
入出力電位のイコライズ動作が停止され、スイッチ20
2がオフ状態とされ出力電位V2とリファレンス電位V
refnのコンデンサ204への供給が断たれる。ま
た、駆動スイッチ111、305がオフ状態とされ、出
力電位V2とリファレンス電位Vrefnの出力が停止
される。一方、コンパレータ102及び303のスイッ
チ201がオン状態とされることによって、コンパレー
タ303には出力電位V1が入力電位Compinとし
て供給され、各コンパレータ102にはアナログ信号V
inが供給される。コンパレータ303の入力電位Co
mpinが出力電位V1にされ、コンデンサ204の入
力端子の容量電極電位が下降されることによって、初段
目のCMOSインバータ205への入力電位はスレショ
ルド値Vpp/2よりも下降する。それに伴い、初段目
のCMOSインバータ205の出力電位は上昇する。2
段目のCMOSインバータ205の入力電位は初段目の
CMOSインバータ205の出力電位の上昇により上昇
し、出力電位は下降する。3段目のCMOSインバータ
205の入力電位は、2段目のCMOSインバータ20
5の出力電位の下降により下降し、出力電位は上昇す
る。こうして、コンパレータ303で出力電位V1とV
2の比較結果が確定した時点で、比較動作期間制御信号
φDELはハイレベルからローレベルにされる。比較動
作期間制御信号φDELがローレベルにされることによ
って、コンパレータ303及び102のスイッチ206
はオフ状態とされ、双方のコンパレータ303、102
での比較動作は停止される。この比較制御信号Comp
ctlのローエッジから比較動作期間制御信号φDEL
のローエッジ迄の期間は、コンパレータ102に供給さ
れるあらゆるアナログ信号Vinとリファレンス信号V
refnと組み合わせの比較動作を行う上で必要充分な
期間とされる。このように、並列比較型A/D変換回路
100の比較動作期間は、コンパレータ303で実際比
較動作で得られる必要最小限の期間とされる。従来マー
ジン設定により許容していた必要以上の比較動作期間
(比較制御信号Compctlがローレベルの期間)
は、本発明の並列比較型A/D変換回路100では不要
とされる。コンパレータ102、303のCMOSイン
バータ205の電源電位VPP/GND間の貫通電流
は、真に比較動作に要する期間のみ流される。
【0015】上記実施例によれば、以下の作用効果が得
られる。 (1)比較動作期間制御回路101は、A/D変換回路
100に供給されるアナログ信号Vin電位と、D/A
変換回路110で形成されるリファレンス信号Vref
n電位との最小電位差のとき比較動作に必要な実比較動
作期間を比較動作期間制御信号φDELとしてコンパレ
ータ102に供給する。比較動作期間制御信号φDEL
は、コンパレータ102、303を構成するCMOSイ
ンバータ205の貫通電流制御をスイッチ206で行
い、上記実際に必要な比較動作期間のみCMOSインバ
ータ205の貫通電流を許容する。よって、コンパレー
タ102の比較動作期間は、アナログ信号Vinをディ
ジタル信号へ変換するのに無駄なマージンを設けない最
短期間とされる。 (2)コンパレータ303は、比較制御信号φDELを
用いて自らの比較動作を制御している。よって、コンパ
レータ303の比較動作期間は、コンパレータ102の
比較動作期間と同じくされる。コンパレータ303で
も、上記最短期間以外の貫通電流が停止できる。 (3)このように、比較動作にて貫通電流を要するコン
パレータ102、303での比較動作期間を比較に必要
な最短期間とすることができるから、A/D変換回路1
00の消費電力は低減される。
られる。 (1)比較動作期間制御回路101は、A/D変換回路
100に供給されるアナログ信号Vin電位と、D/A
変換回路110で形成されるリファレンス信号Vref
n電位との最小電位差のとき比較動作に必要な実比較動
作期間を比較動作期間制御信号φDELとしてコンパレ
ータ102に供給する。比較動作期間制御信号φDEL
は、コンパレータ102、303を構成するCMOSイ
ンバータ205の貫通電流制御をスイッチ206で行
い、上記実際に必要な比較動作期間のみCMOSインバ
ータ205の貫通電流を許容する。よって、コンパレー
タ102の比較動作期間は、アナログ信号Vinをディ
ジタル信号へ変換するのに無駄なマージンを設けない最
短期間とされる。 (2)コンパレータ303は、比較制御信号φDELを
用いて自らの比較動作を制御している。よって、コンパ
レータ303の比較動作期間は、コンパレータ102の
比較動作期間と同じくされる。コンパレータ303で
も、上記最短期間以外の貫通電流が停止できる。 (3)このように、比較動作にて貫通電流を要するコン
パレータ102、303での比較動作期間を比較に必要
な最短期間とすることができるから、A/D変換回路1
00の消費電力は低減される。
【0016】以上本発明者によってなされた発明を実施
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
例に基づいて具体的に説明したが、本発明はそれに限定
されるものではなく、その要旨を逸脱しない範囲におい
て種々変更可能であることは言うまでもない。
【0017】例えば、本実施例では、比較動作期間制御
回路101を用いて比較動作に最低必要な期間を形成し
たが、比較制御信号Compctlを調整する回路を用
いて比較動作期間を形成することができる。但し、この
場合の最短期間は本実施例で形成される実比較動作で形
成される最短期間と全く同じくすることは困難である。
回路101を用いて比較動作に最低必要な期間を形成し
たが、比較制御信号Compctlを調整する回路を用
いて比較動作期間を形成することができる。但し、この
場合の最短期間は本実施例で形成される実比較動作で形
成される最短期間と全く同じくすることは困難である。
【0018】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である並列比
較型A/D変換回路に適用したが、逐次比較型A/D変
換回路にも適用することができる。
なされた発明をその背景となった利用分野である並列比
較型A/D変換回路に適用したが、逐次比較型A/D変
換回路にも適用することができる。
【0019】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【0020】すなわち、比較手段での比較動作期間は、
アナログ信号とリファレンス電位との実際の比較に要す
る最短期間が比較動作期間形成回路で設定される。この
最短期間は、リファレンス電位とアナログ信号とが最小
電位差のとき比較動作に要する最短期間とされる。よっ
て、比較結果が確定した後、速やかに比較動作を停止す
ることができるため、比較動作の消費電力を低減するこ
とができる。
アナログ信号とリファレンス電位との実際の比較に要す
る最短期間が比較動作期間形成回路で設定される。この
最短期間は、リファレンス電位とアナログ信号とが最小
電位差のとき比較動作に要する最短期間とされる。よっ
て、比較結果が確定した後、速やかに比較動作を停止す
ることができるため、比較動作の消費電力を低減するこ
とができる。
【図1】本発明のA/D変換回路の一例ブロック図であ
る。
る。
【図2】本実施例のコンパレータの一例回路図である。
【図3】本実施例の比較動作期間制御回路の一例ブロッ
ク図である。
ク図である。
【図4】本発明のA/D変換回路のコントロールロジッ
クの一例ブロック図である。
クの一例ブロック図である。
【図5】本発明のA/D変換回路の比較動作におけるタ
イムチャートである。
イムチャートである。
100 A/D変換回路 101 比較動作期間制御回路 102 コンパレータ 103 ラッチ回路 104 レジスタ 105 コントロールロジック 110 D/A変換回路 111 駆動スイッチ Rn 抵抗 Trn トランスファ回路 Compctl 比較制御信号 Compout 出力電位 φDEL 比較動作期間制御信号 φL ラッチ制御信号 Regctl レジスタ制御信号 Vin アナログ信号 Vrefn リファレンス信号
Claims (3)
- 【請求項1】 アナログ信号をディジタル信号に変換す
るために比較対象とされる複数のリファレンス電位を形
成するリファレンス電位形成手段と、 上記アナログ信号電位と上記リファレンス電位との比較
手段と、 上記アナログ信号電位と上記リファレンス電位との比較
動作に必要な最短比較動作期間を形成する比較動作期間
形成手段と、を備え、 上記最短比較動作期間は、上記比較手段の比較動作期間
にされることを特徴とするA/D変換回路。 - 【請求項2】 上記リファレンス電位形成手段は抵抗分
圧回路から構成され、 上記比較手段は、リファレンス電位を蓄積し、蓄積され
たリファレンス電位と供給されるアナログ信号電位との
電位差に応ずる電圧を形成するコンデンサと、入出力端
子がイコライズされてスレショルド値にされ、上記コン
デンサで形成された電圧をスレショルド値に応じたディ
ジタル値に変換するCMOSインバータと、CMOSイ
ンバータの駆動スイッチとから成るコンパレータにより
構成され、 上記比較動作期間形成手段は、上記アナログ信号電位と
リファレンス電位との組み合わせにおいて、その電位差
が最小とされるダミーアナログ信号電位とダミーリファ
レンス電位とを用いた上記ダミーアナログ信号電位を出
力するアナログ電位供給回路と、上記ダミーリファレン
ス電位を形成するリファレンス電位供給回路と、ダミー
アナログ信号電位とダミーリファレンス電位とを比較す
る上記コンパレータと同じ構成から成る第2のコンパレ
ータと備えて構成されることを特徴とする請求項1記載
のA/D変換回路。 - 【請求項3】 上記第2のコンパレータの出力は、上記
コンパレータ及び第2のコンパレータの比較動作期間を
制御することを特徴とする請求項2記載のA/D変換回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31721595A JPH09135170A (ja) | 1995-11-10 | 1995-11-10 | A/d変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31721595A JPH09135170A (ja) | 1995-11-10 | 1995-11-10 | A/d変換回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH09135170A true JPH09135170A (ja) | 1997-05-20 |
Family
ID=18085761
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31721595A Withdrawn JPH09135170A (ja) | 1995-11-10 | 1995-11-10 | A/d変換回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH09135170A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008026440A1 (fr) * | 2006-08-31 | 2008-03-06 | Panasonic Corporation | Convertisseur a/n |
JP2008206056A (ja) * | 2007-02-22 | 2008-09-04 | Fujitsu Ltd | Ad変換回路及びマイクロコントローラ |
WO2010010660A1 (ja) * | 2008-07-21 | 2010-01-28 | 株式会社アドバンテスト | Ad変換装置 |
KR20120020072A (ko) * | 2010-08-27 | 2012-03-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 구동 방법 |
-
1995
- 1995-11-10 JP JP31721595A patent/JPH09135170A/ja not_active Withdrawn
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2008026440A1 (fr) * | 2006-08-31 | 2008-03-06 | Panasonic Corporation | Convertisseur a/n |
JPWO2008026440A1 (ja) * | 2006-08-31 | 2010-01-21 | パナソニック株式会社 | A/d変換器 |
JP4554688B2 (ja) * | 2006-08-31 | 2010-09-29 | パナソニック株式会社 | A/d変換器 |
US7834794B2 (en) | 2006-08-31 | 2010-11-16 | Panasonic Corporation | A/D converter |
JP2008206056A (ja) * | 2007-02-22 | 2008-09-04 | Fujitsu Ltd | Ad変換回路及びマイクロコントローラ |
WO2010010660A1 (ja) * | 2008-07-21 | 2010-01-28 | 株式会社アドバンテスト | Ad変換装置 |
US7696918B2 (en) | 2008-07-21 | 2010-04-13 | Tokyo Institute Of Technology | A-D convert apparatus |
KR20120020072A (ko) * | 2010-08-27 | 2012-03-07 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체 장치 및 반도체 장치의 구동 방법 |
JP2012070364A (ja) * | 2010-08-27 | 2012-04-05 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の駆動方法 |
US8952728B2 (en) | 2010-08-27 | 2015-02-10 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method of driving semiconductor device |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20030204 |