JP2014219786A - 信号同期化回路 - Google Patents

Abstract

【課題】異なるクロック信号で動作する複数の回路のリセット状態が解除されるまでの時間を短縮するとともに、複数の回路間で、クロック信号に同期してリセット状態が解除されるタイミングを近づける。【解決手段】第１信号同期化回路１は、リセット信号ＲＳＴを第１クロック信号ＣＬＫ１に同期して遅延させる第１遅延回路１１と、第１遅延回路１１により遅延されたリセット信号ＲＳＴを示す第１遅延信号ＲＳＴ１と、リセット信号ＲＳＴが遅延された他の遅延信号との論理積に基づく合成リセット信号を出力する第１ゲート回路１２と、第１ゲート回路１２から出力された合成リセット信号を第１クロック信号ＣＬＫ１に同期して遅延させる第１遅延リセット信号ＲＳＴＯ１を出力する第２遅延回路１３とを備える。【選択図】図１

Description

本発明は、リセット信号をクロック信号に同期させる信号同期化回路に関するものである。

従来、リセット信号をクロック信号に同期させて出力することが行われている。例えば、図５に示すように、リセット信号を、集積回路（以下、ＩＣという）で用いられるクロック信号に同期させる同期化回路が知られている（例えば、特許文献１参照）。

図５に示す同期化回路１００は、設定値記憶部１０１と、カウンタ１０２と、Ｄフリップフロップ回路１０３と、Ｄフリップフロップ回路１０４と、Ｄフリップフロップ回路１０５とを備える。

この同期化回路１００では、カウンタ１０２は、リセット信号ＲＳＴが入力されると、設定値記憶部１０１に記憶されている設定値に基づいて、リセット信号をＣＰＵクロック信号ＣＬＫの所定周期分伸長する。
Ｄフリップフロップ回路１０３は、カウンタから出力された出力信号を入力信号とし、この入力信号をＣＰＵクロック信号ＣＬＫに基づいて遅延させる。

Ｄフリップフロップ回路１０４及びＤフリップフロップ回路１０３は、Ｄフリップフロップ回路１０３の出力信号をＩＣのクロック信号ＣＬＫＡに同期して遅延させる。このようにして、同期化回路１００では、リセット信号からクロック信号ＣＬＫＡに同期した同期リセット信号ＲＳＴＯを生成することができる。

特開２０１０−９４２７号公報

ところで、装置内では、それぞれ異なるクロック信号によって複数のＩＣが動作する場合がある。複数のＩＣの起動時に、それぞれのＩＣに対して、それぞれのＩＣを動作させるクロックに同期したリセット信号を入力する場合に、リセット信号を同期化する回路に各クロック信号が入力されるまでの時間に差があると、複数のＩＣ間でリセット信号が解除されるタイミングが異なり、誤動作の原因となる。そこで、複数のＩＣ間で、リセット信号がクロック信号に同期して解除されるタイミングを近くする必要がある。

このような問題に対応するために、各クロック信号が入力されるまでの時間を予め想定し、当該時間に比べてリセット信号の入力時間を長くすることが行われている。しかしながら、このような手法では、リセット信号の入力時間を、各クロック信号が入力されるまでの時間のばらつきに応じたマージンを加えた時間にする必要があるので、複数のＩＣのリセット状態が解除されるまでにかかる時間が長くなるという問題があった。

そこで、本発明はこれらの点に鑑みてなされたものであり、異なるクロック信号で動作する複数の回路のリセット状態が解除されるまでの時間を短縮するとともに、複数の回路間で、クロック信号に同期してリセット状態が解除されるタイミングを近づけることができる信号同期化回路を提供することを目的とする。

本発明の第１の態様においては、リセット信号をクロック信号に同期して遅延させる第１遅延回路と、第１遅延回路により遅延されたリセット信号である遅延信号と、リセット信号と異なる他のリセット信号が遅延された他の遅延信号との論理積に基づく合成リセット信号を出力するゲート回路と、ゲート回路から出力された合成リセット信号を上記のクロック信号に同期して遅延させた遅延リセット信号を出力する第２遅延回路とを備える、信号同期化回路を提供する。

上記の信号同期化回路では、第１遅延回路は、クロック信号とリセット信号とが入力され、リセット信号が解除されると、クロック信号に同期して論理値が変化する出力信号を出力する第１フリップフロップ回路と、上記のクロック信号と第１フリップフロップ回路の出力信号とが入力され、当該出力信号を前記クロック信号に同期して遅延させた前記遅延信号を出力する第２フリップフロップ回路とを有し、第２遅延回路は、クロック信号と合成リセット信号とが入力され、合成リセット信号が解除されると、クロック信号に同期して論理値が変化する出力信号を出力する第３フリップフロップ回路と、クロック信号と第３フリップフロップ回路の出力信号とが入力され、当該出力信号をクロック信号に同期して遅延させた遅延リセット信号を出力する第４フリップフロップ回路とを有してもよい。

上記の信号同期化回路では、ゲート回路は、入力された複数の遅延信号の少なくともいずれかをマスキング可能なマスキング部と、マスキング部によりマスキングされなかった複数の遅延信号の論理積を合成リセット信号として出力するゲート部とを有してもよい。

本発明の第２の態様においては、リセット信号を第１クロック信号に同期して遅延させる第１遅延回路と、リセット信号を第１クロック信号とは異なる第２クロック信号に同期して遅延させる第３遅延回路と、第１遅延回路により遅延されたリセット信号を示す第１遅延信号と、第３遅延回路により遅延されたリセット信号を示す第２遅延信号との論理積を示す合成リセット信号を出力する第１ゲート回路と、第１遅延信号と、第２遅延信号との論理積を示す合成リセット信号を出力する第２ゲート回路と、第１ゲート回路から出力された合成リセット信号を第１クロック信号に同期して遅延させる第２遅延回路と、第２ゲート回路から出力された合成リセット信号を第２クロック信号に同期して遅延させる第４遅延回路とを備える信号同期化回路を提供する。

本発明に係る信号同期化回路によれば、異なるクロック信号で動作する複数の回路のリセット状態が解除されるまでの時間を短縮するとともに、複数の回路間で、クロック信号に同期してリセット状態が解除されるタイミングを近づけることができるという効果を奏する。

第１の実施形態に係る信号同期化回路を２つ接続した例を示す図である。 第１の実施形態に係る２つの信号同期化回路におけるタイミングチャート（その１）である。 第１の実施形態に係る２つの信号同期化回路におけるタイミングチャート（その２）である。 本実施形態の第１ゲート回路の構成を示す図である。 従来の同期化回路の構成を示す図である。

＜第１の実施形態＞
［信号同期化回路の回路構成］
以下、本発明の第１の実施形態について、図面を参照しながら説明する。
図１は、本実施形態に係る信号同期化回路を２つ接続した例を示す図である。
図１では、第１信号同期化回路１と第２信号同期化回路２とが接続されている。第１信号同期化回路１及び第２信号同期化回路２は、入力されるリセット信号を、それぞれの回路に入力されるクロック信号に同期して遅延させる。そして、第１信号同期化回路１及び第２信号同期化回路２は、それぞれが遅延させた信号の論理積を、それぞれのクロック信号に同期させて遅延リセット信号として出力する。

第１信号同期化回路１は、第１遅延回路１１と、第１ゲート回路１２と、第２遅延回路１３とを備える。
第１遅延回路１１は、リセット信号ＲＳＴを第１クロック信号ＣＬＫ１に同期して遅延させる。リセット信号ＲＳＴは０又は１の２つの論理値をとり、リセット信号ＲＳＴが０の場合にはリセット状態を示し、１の場合にはリセット解除状態を示す。リセット信号ＲＳＴが０の間、第１遅延回路１１の出力信号は０であり、リセット信号ＲＳＴが１の間に第１クロック信号ＣＬＫ１が立ち上がるタイミングで１に変化する。

第１遅延回路１１は、第１フリップフロップ回路１１１と、第２フリップフロップ回路１１２とを備える。第１フリップフロップ回路１１１は、Ｄフリップフロップ回路であり、ハイレベル信号ＶｄｄがＤ端子に、第１クロック信号ＣＬＫ１がクロック端子に、リセット信号ＲＳＴがリセット端子に入力され、リセット信号ＲＳＴが解除されると、第１クロック信号ＣＬＫ１に同期して論理値が変化する出力信号を出力する。具体的には、第１フリップフロップ回路１１１は、リセット信号ＲＳＴが立ち上がった後に、第１クロック信号ＣＬＫ１の立ち上がりに同期して立ち上がる出力信号を出力する。なお、後述する他のフリップフロップ回路も、Ｄフリップフロップ回路であるものとする。また、ハイレベル信号とは、２値（０又は１）をとる信号において、１を示す信号である。

第２フリップフロップ回路１１２は、第１フリップフロップ回路１１１の出力信号がＤ端子に、第１クロック信号ＣＬＫ１がクロック端子に、リセット信号ＲＳＴがリセット端子に入力され、当該出力信号を第１クロック信号ＣＬＫ１に同期して遅延させた第１遅延信号ＲＳＴ１を出力する。具体的には、第２フリップフロップ回路１１２は、第１フリップフロップ回路１１１の出力信号を第１クロック信号ＣＬＫ１の１クロック分遅延させた第１遅延信号ＲＳＴ１を出力する。これにより、第１遅延回路１１においては、第１クロック信号がリセット信号ＲＳＴの立ち上がりから２回立ち上がると第１遅延信号ＲＳＴ１が出力される。

第１ゲート回路１２は、第１遅延信号ＲＳＴ１と、リセット信号ＲＳＴが遅延された他の遅延信号との論理積に基づく合成リセット信号ＣＲＳＴを出力する。具体的には、第１ゲート回路１２には、第１遅延信号ＲＳＴ１と、第２信号同期化回路２の第３遅延回路２１から出力された第２遅延信号ＲＳＴ２とが入力される。第１ゲート回路１２は、第１遅延信号ＲＳＴ１と、第２遅延信号ＲＳＴ２との論理積を合成リセット信号ＣＲＳＴとして出力する。

第２遅延回路１３は、第１ゲート回路１２から出力された合成リセット信号ＣＲＳＴを第１クロック信号ＣＬＫ１に同期して遅延させた遅延リセット信号を出力する。第２遅延回路１３は、第３フリップフロップ回路１３１と、第４フリップフロップ回路１３２とを備える。第３フリップフロップ回路１３１は、ハイレベル信号ＶｄｄがＤ端子に、第１クロック信号ＣＬＫ１がクロック端子に、第１ゲート回路１２から出力された合成リセット信号ＣＲＳＴとがリセット端子に入力され、当該合成リセット信号ＣＲＳＴが解除されると、第１クロック信号ＣＬＫ１に同期して論理値が変化する出力信号を出力する。例えば、第３フリップフロップ回路１３１は、合成リセット信号ＣＲＳＴが立ち上がった後に、第１クロック信号ＣＬＫ１の立ち上がりに同期して立ち上がる出力信号を出力する。

第４フリップフロップ回路１３２は、第３フリップフロップ回路１３１の出力信号がＤ端子に、第１クロック信号ＣＬＫ１がクロック端子に、合成リセット信号ＣＲＳＴがリセット端子に入力され、当該出力信号を第１クロック信号ＣＬＫ１に同期して遅延させた遅延リセット信号を出力する。例えば、第４フリップフロップ回路１３２は、第３フリップフロップ回路１３１の出力信号を第１クロック信号ＣＬＫ１の１クロック分遅延させた第１遅延リセット信号ＲＳＴＯ１を出力する。

続いて、第２信号同期化回路２の構成について説明する。
第２信号同期化回路２は、第１信号同期化回路１と同様の構成を有していてもよく、第３遅延回路２１と、第２ゲート回路２２と、第４遅延回路２３とを備える。
第３遅延回路２１は、リセット信号ＲＳＴを第２クロック信号ＣＬＫ２に同期して遅延させて第２遅延信号ＲＳＴ２を出力する。第３遅延回路２１は、第１遅延回路１１と同様の構成を有しており、第５フリップフロップ回路２１１と、第６フリップフロップ回路２１２とを備える。

第５フリップフロップ回路２１１は、第１フリップフロップ回路１１１と同様に、第２クロック信号ＣＬＫ２と、ハイレベル信号Ｖｄｄと、リセット信号ＲＳＴとが入力され、リセット信号ＲＳＴが解除されると、第２クロック信号ＣＬＫ２に同期して論理値が変化する出力信号を出力する。
第６フリップフロップ回路２１２は、第２フリップフロップ回路１１２と同様に、第２クロック信号ＣＬＫ２と、第５フリップフロップ回路２１１の出力信号と、リセット信号ＲＳＴとが入力され、当該出力信号を第２クロック信号ＣＬＫ２に同期して遅延させた遅延信号を出力する。

第２ゲート回路２２は、第１ゲート回路１２と同様の構成であり、第１遅延信号ＲＳＴ１と、第２遅延信号ＲＳＴ２との論理積に基づく合成リセット信号を出力する。具体的には、第２ゲート回路２２には、第１遅延信号ＲＳＴ１と、第２遅延信号ＲＳＴ２とが入力される。第２ゲート回路２２は、第１遅延信号ＲＳＴ１と第２遅延信号ＲＳＴ２との論理積を合成リセット信号ＣＲＳＴとして出力する。

第４遅延回路２３は、第２ゲート回路２２から出力された合成リセット信号ＣＲＳＴを第２クロック信号ＣＬＫ２に同期して遅延させた遅延リセット信号を出力する。第４遅延回路２３は、第２遅延回路１３と同様の構成を有しており、第７フリップフロップ回路２３１と、第８フリップフロップ回路２３２とを備える。

第７フリップフロップ回路２３１は、第３フリップフロップ回路１３１と同様に、第２クロック信号ＣＬＫ２と、ハイレベル信号Ｖｄｄと、第２ゲート回路２２から出力された合成リセット信号ＣＲＳＴとが入力され、当該合成リセット信号ＣＲＳＴが解除されると、第２クロック信号ＣＬＫ２に同期して論理値が変化する出力信号を出力する。
第８フリップフロップ回路２３２は、第４フリップフロップ回路と同様に、第２クロック信号ＣＬＫ２と、第７フリップフロップ回路２３１の出力信号と、合成リセット信号ＣＲＳＴとが入力され、当該出力信号を第２クロック信号ＣＬＫ２の１クロック分遅延させた第２遅延リセット信号ＲＳＴＯ２を出力する。

［信号同期化回路の動作］
続いて、信号同期化回路の動作について説明する。
図２は、本実施形態に係る２つの信号同期化回路におけるタイミングチャート（その１）である。図２は、２つのクロック信号が予め入力されている状態におけるタイミングチャートを示す。

まず、時刻Ｔ１においてリセット信号ＲＳＴが、０（リセット状態）に変化すると、第１遅延信号ＲＳＴ１、第２遅延信号ＲＳＴ２、合成リセット信号ＣＲＳＴ、第１遅延リセット信号ＲＳＴＯ１、第２遅延リセット信号ＲＳＴＯ２が１から０に変化する。
続いて、時刻Ｔ２においてリセット信号ＲＳＴが、１（リセット解除状態）に変化すると、第２遅延信号ＲＳＴ２は、時刻Ｔ２から第２クロック信号ＣＬＫ２が２回立ち上がる時刻Ｔ３において０から１に変化し、第１遅延信号ＲＳＴ１は、時刻Ｔ２から第１クロック信号ＣＬＫ１が２回立ち上がる時刻Ｔ４において０から１に変化する。

合成リセット信号ＣＲＳＴは、第１遅延信号ＲＳＴ１と第２遅延信号ＲＳＴ２との論理積であるので、時刻Ｔ４において０から１に変化する。
合成リセット信号ＣＲＳＴが時刻Ｔ４において１に変化すると、第２遅延リセット信号ＲＳＴＯ２は、時刻Ｔ４から第２クロック信号ＣＬＫ２が２回立ち上がる時刻Ｔ５において０から１に変化する。同様に、第１遅延リセット信号ＲＳＴＯ１は、時刻Ｔ４から第１クロック信号ＣＬＫ１が２回立ち上がる時刻Ｔ６において０から１に変化する。

図３は、本実施形態に係る２つの信号同期化回路におけるタイミングチャート（その２）である。図３は、第１クロック信号ＣＬＫ１が予め入力され、第２クロック信号ＣＬＫ２が時刻Ｔ１４において入力された状態におけるタイミングチャートを示す。例えば、第２クロック信号ＣＬＫ２が、ＦＰＧＡ（Field-Programmable Gate Array）により生成される場合、第２クロック信号ＣＬＫ２は、図３に示すように、ＦＰＧＡに入力されるリセット信号ＲＳＴがリセット解除状態になってから所定の時間が経過した後に出力され始める。

まず、時刻Ｔ１１においてリセット信号ＲＳＴが０（リセット状態）に変化すると、第１遅延信号ＲＳＴ１、第２遅延信号ＲＳＴ２、合成リセット信号ＣＲＳＴ、第１遅延リセット信号ＲＳＴＯ１、第２遅延リセット信号ＲＳＴＯ２が１から０に変化する。
続いて、時刻Ｔ１２においてリセット信号ＲＳＴが１（リセット解除状態）に変化すると、第１遅延信号ＲＳＴ１は、時刻Ｔ１２から第１クロック信号ＣＬＫ１が２回立ち上がる時刻Ｔ１３において０から１に変化する。これに対して、第２遅延信号ＲＳＴ２は、第２クロック信号ＣＬＫ２が入力されていない状態であることから変化しない。

その後、時刻Ｔ１４において第２クロック信号ＣＬＫ２が入力されると、第２遅延信号ＲＳＴ２は、時刻Ｔ１４から第２クロック信号ＣＬＫ２が２回立ち上がる時刻Ｔ１５において０から１に変化する。
合成リセット信号ＣＲＳＴは、第１遅延信号ＲＳＴ１と第２遅延信号ＲＳＴ２との論理積であるので、時刻Ｔ１５において０から１に変化する。

合成リセット信号ＣＲＳＴが時刻Ｔ１５において１に変化すると、第１遅延リセット信号ＲＳＴＯ１は、時刻Ｔ１５から第１クロック信号ＣＬＫ１が２回立ち上がる時刻Ｔ１６において０から１に変化する。同様に、第２遅延リセット信号ＲＳＴＯ２は、時刻Ｔ１５から第２クロック信号ＣＬＫ２が２回立ち上がる時刻Ｔ１７において０から１に変化する。

図３に示す例では、第２クロック信号ＣＬＫ２の入力が遅延した結果、第１遅延信号ＲＳＴ１と第２遅延信号ＲＳＴ２との時間差がＴ１５−Ｔ１３である。これに対して、第１遅延リセット信号ＲＳＴＯ１と、第２遅延リセット信号ＲＳＴＯ２との時間差がＴ１７−Ｔ１６となり、第１遅延信号ＲＳＴ１と、第２遅延信号ＲＳＴ２との時間差がＴ１５−Ｔ１３よりも短くなることが確認できた。

［第１の実施形態の効果］
以上、第１の実施形態によれば、第１信号同期化回路１は、リセット信号ＲＳＴを第１クロック信号ＣＬＫ１に同期して遅延させる第１遅延回路１１と、第１遅延回路１１により遅延されたリセット信号ＲＳＴを示す第１遅延信号ＲＳＴ１と、リセット信号ＲＳＴが遅延された他の遅延信号としての第２遅延信号ＲＳＴ２との論理積に基づく合成リセット信号ＣＲＳＴを出力する第１ゲート回路１２と、第１ゲート回路１２から出力された合成リセット信号ＣＲＳＴを第１クロック信号ＣＬＫ１に同期して遅延させる第２遅延回路１３とを備える。そして、第１ゲート回路に入力される、２つの信号同期化回路それぞれから出力される遅延信号が立ち上がった後に、第２遅延回路１３において同期化を開始する。第２信号同期化回路２も同様の動作を行う。

したがって、遅延信号のいずれかの立ち上がりタイミングが、他の遅延信号の立ち上がりタイミングに比べて遅れた場合であっても、立ち上がりタイミングが遅い遅延信号が立ち上がると速やかに、第２遅延回路１３及び第４遅延回路２３における同期化処理が開始される。その結果、異なるクロック信号で動作する複数のＩＣのリセット状態が解除されるまでの時間を短縮するとともに、複数のＩＣでクロック信号に同期してリセット状態が解除されるタイミングを近づけることができる。

また、第１信号同期化回路１の第１遅延回路１１は、第１フリップフロップ回路１１１と、第２フリップフロップ回路１１２とを有し、第２遅延回路１３は、第３フリップフロップ回路１３１と、第４フリップフロップ回路１３２とを有するので、メタステーブル状態になることを回避することができ、リセット信号ＲＳＴを安定して遅延させることができる。

＜第２の実施形態＞
［遅延信号のいずれかをマスキングする］
続いて、第２の実施形態について説明する。
本実施形態の第１ゲート回路１２及び第２ゲート回路２２は、入力された複数の遅延信号の少なくともいずれかをマスキング可能である点で第１の実施形態と異なり、その他の点では同じである。
なお、第１ゲート回路１２及び第２ゲート回路２２は同一の構成を有するので、第１ゲート回路１２について説明を行い、第２ゲート回路２２の説明を省略する。

図４は、本実施形態の第１ゲート回路１２の構成を示す図である。
第１ゲート回路１２は、マスキング部１２１と、ゲート部１２２とを有する。
マスキング部１２１には、複数の遅延信号として、第１遅延信号ＲＳＴ１及び第２遅延信号ＲＳＴ２が入力され、これら遅延信号の少なくともいずれかをマスキング可能である。具体的には、マスキング部１２１は、制御レジスタ１２１Ａと、ＡＮＤ素子１２１Ｂと、ＡＮＤ素子１２１Ｃとを備える。

制御レジスタ１２１Ａには、第１遅延信号ＲＳＴ１と第２遅延信号ＲＳＴ２とのそれぞれに対するイネーブル制御ビットが設けられている。このイネーブル制御ビットの値によって、合成リセット信号ＣＲＳＴの生成に第１遅延信号ＲＳＴ１及び第２遅延信号ＲＳＴ２のいずれの信号を使用するかが制御される。

例えば、第１遅延信号ＲＳＴ１に対応するイネーブル制御ビットが０の場合、ＡＮＤ素子１２１Ｂの出力値は、第１遅延信号ＲＳＴ１の値によらず０になるので、第１遅延信号ＲＳＴ１をマスキングする状態となる。また、第１遅延信号ＲＳＴ１に対応するイネーブル制御ビットが１の場合、ＡＮＤ素子１２１Ｂの出力値は、第１遅延信号ＲＳＴ１の論理値と等しくなるので、第１遅延信号ＲＳＴ１をマスキングしない状態となる。

ゲート部１２２は、例えばＡＮＤ素子によって構成される。ＡＮＤ素子１２２Ａは、マスキング部１２１によりマスキングされなかった複数の遅延信号の論理積を合成リセット信号ＣＲＳＴとして出力する。

［第２の実施形態の効果］
以上、第２の実施形態によれば、第１信号同期化回路１は、マスキング部１２１により、遅延信号の少なくともいずれかをマスキング可能とするので、回路構成に応じて、どのリセット信号ＲＳＴの出力を用いて、同期化された遅延リセット信号を生成するかを選択することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。そのような変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

例えば、第１の実施形態では、２つの信号同期化回路を接続した例について説明したが、３つ以上の信号同期化回路をそれぞれ接続させてもよい。この場合、各信号同期化回路のゲート回路に、それぞれの信号同期化回路の第１遅延回路が出力する遅延信号が入力されてもよい。この場合において、第２実施形態のマスキング部１２１は、３つ以上の信号同期化回路それぞれの遅延信号についてマスキング可能に構成される。また、第２実施形態のゲート部１２２は、３つ以上の信号同期化回路それぞれの遅延信号について、論理積をとる。

また、第１の実施形態では、リセット信号ＲＳＴが、リセット状態を０、リセット解除状態を１で示し、第１フリップフロップ回路１１１が、リセット信号ＲＳＴの立ち上がりを第１クロック信号ＣＬＫ１の立ち上がりに同期させたが、これに限らない。例えば、リセット信号ＲＳＴは、リセット状態が１、リセット解除状態が０であってもよい。また、リセット信号ＲＳＴの立ち上がりを第１クロック信号ＣＬＫ１の立ち下がりに同期させたり、リセット信号ＲＳＴの立ち下がりを第１クロック信号ＣＬＫ１の立ち上がり又は立ち下がりに同期させたりしてもよい。

また、上記の実施形態では、第１フリップフロップ回路１１１及び第２フリップフロップ回路１１２のＤ端子にハイレベル信号Ｖｄｄが入力され、リセット端子にリセット信号ＲＳＴが入力されていたが、Ｄ端子にリセット信号ＲＳＴが入力されてもよい。同様に、上記の実施形態では、第３フリップフロップ回路１３１及び第４フリップフロップ回路１３２のＤ端子にハイレベル信号Ｖｄｄが入力され、リセット端子に合成リセット信号ＣＲＳＴが入力されていたが、Ｄ端子に合成リセット信号ＣＲＳＴが入力されてもよい。

１・・・第１信号同期化回路、２・・・第２信号同期化回路、１１・・・第１遅延回路、１２・・・第１ゲート回路、１３・・・第２遅延回路、２１・・・第３遅延回路、２２・・・第２ゲート回路、２３・・・第４遅延回路、１０１・・・設定値記憶部、１０２・・・カウンタ、１０３、１０４、１０５・・・Ｄフリップフロップ回路、１１１・・・第１フリップフロップ回路、１１２・・・第２フリップフロップ回路、１２１・・・マスキング部、１２１Ａ・・・制御レジスタ、１２１Ｂ、１２１Ｃ・・・ＡＮＤ素子、１２２・・・ゲート部、１３１・・・第３フリップフロップ回路、１３２・・・第４フリップフロップ回路、２１１・・・第５フリップフロップ回路、２１２・・・第６フリップフロップ回路、２３１・・・第７フリップフロップ回路、２３２・・・第８フリップフロップ回路、ＣＬＫ・・・ＣＰＵクロック信号、ＣＬＫ０・・・クロック信号、ＣＬＫ１・・・第１クロック信号、ＣＬＫ２・・・第２クロック信号、ＣＲＳＴ・・・合成リセット信号、ＲＳＴ・・・リセット信号、ＲＳＴ１・・・第１遅延信号、ＲＳＴ２・・・第２遅延信号、ＲＳＴＯ１・・・第１遅延リセット信号、ＲＳＴＯ２・・・第２遅延リセット信号

Claims (4)

1. リセット信号をクロック信号に同期して遅延させる第１遅延回路と、
   前記第１遅延回路により遅延された前記リセット信号である遅延信号と、リセット信号が遅延された他の遅延信号との論理積に基づく合成リセット信号を出力するゲート回路と、
   前記ゲート回路から出力された前記合成リセット信号を前記クロック信号に同期して遅延させた遅延リセット信号を出力する第２遅延回路とを備える、
   信号同期化回路。
2. 前記第１遅延回路は、
   前記クロック信号と前記リセット信号とが入力され、前記リセット信号が解除されると、前記クロック信号に同期して論理値が変化する出力信号を出力する第１フリップフロップ回路と、
   前記クロック信号と前記第１フリップフロップ回路の出力信号とが入力され、当該出力信号を前記クロック信号に同期して遅延させた前記遅延信号を出力する第２フリップフロップ回路とを有し、
   前記第２遅延回路は、
   前記クロック信号と前記合成リセット信号とが入力され、前記合成リセット信号が解除されると、前記クロック信号に同期して論理値が変化する出力信号を出力する第３フリップフロップ回路と、
   前記クロック信号と前記第３フリップフロップ回路の出力信号とが入力され、当該出力信号を前記クロック信号に同期して遅延させた前記遅延リセット信号を出力する第４フリップフロップ回路とを有する、
   請求項１に記載の信号同期化回路。
3. 前記ゲート回路は、
   入力された複数の前記遅延信号の少なくともいずれかをマスキング可能なマスキング部と、
   前記マスキング部によりマスキングされなかった複数の前記遅延信号の論理積を前記合成リセット信号として出力するゲート部とを有する、
   請求項１又は２に記載の同期化回路。
4. リセット信号を第１クロック信号に同期して遅延させる第１遅延回路と、
   リセット信号を前記第１クロック信号とは異なる第２クロック信号に同期して遅延させる第３遅延回路と、
   前記第１遅延回路により遅延された前記リセット信号を示す第１遅延信号と、前記第３遅延回路により遅延された前記リセット信号を示す第２遅延信号との論理積に基づく合成リセット信号を出力する第１ゲート回路と、
   前記第１遅延信号と、前記第２遅延信号との論理積に基づく前記合成リセット信号を出力する第２ゲート回路と、
   前記第１ゲート回路から出力された前記合成リセット信号を前記第１クロック信号に同期して遅延させる第２遅延回路と、
   前記第２ゲート回路から出力された前記合成リセット信号を前記第２クロック信号に同期して遅延させる第４遅延回路とを備える、
   信号同期化回路。
   

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