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JP2014187185A - 半導体装置の製造方法 - Google Patents

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JP2014187185A
JP2014187185A JP2013061088A JP2013061088A JP2014187185A JP 2014187185 A JP2014187185 A JP 2014187185A JP 2013061088 A JP2013061088 A JP 2013061088A JP 2013061088 A JP2013061088 A JP 2013061088A JP 2014187185 A JP2014187185 A JP 2014187185A
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JP
Japan
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pattern
semiconductor chip
recognition
semiconductor device
chip
Prior art date
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Pending
Application number
JP2013061088A
Other languages
English (en)
Inventor
Bunji Yasumura
文次 安村
Yoshinobu Deguchi
善宣 出口
Bunichi Takei
文一 竹井
Akio Hasebe
昭男 長谷部
Naohiro Makihira
尚宏 槇平
Mitsuyuki Kubo
光之 久保
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
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Publication date
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Priority to TW106132731A priority patent/TWI618217B/zh
Priority to CN201810692239.8A priority patent/CN108878371A/zh
Priority to CN201410106343.6A priority patent/CN104064482A/zh
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Abstract

【課題】半導体装置の組み立て性の向上を図る。
【解決手段】ロジックチップ１上にメモリチップを搭載する際に、ロジックチップ１の裏面に形成された認識マーク１ｈを含む認識範囲Ｃを撮像して認識範囲Ｃの模様を認識し、この認識の結果に基づいてロジックチップ１の複数のバンプ１ｅと上記メモリチップの複数の突起電極との位置合わせを行って、ロジックチップ１上に上記メモリチップを搭載する。その際、認識範囲Ｃの模様は、複数のバンプ１ｅの配列模様のいずれの部分とも異なっており、その結果、認識範囲Ｃの模様における認識マーク１ｈを確実に認識することができ、ロジックチップ１の複数のバンプ１ｅと上記メモリチップの複数の突起電極との位置合わせを高精度に行う。
【選択図】図２２

Description

本発明は、半導体装置の製造技術に関し、例えば貫通電極が形成された半導体チップを有する半導体装置の組み立てに適用して有効な技術に関するものである。
半導体チップのパッドが形成された面に位置合わせマークが形成され、この位置合わせマークを、プローブなどが当たる試験専用パッドとする構造が、例えば特開２００９−２６０３７３号公報（特許文献１）に開示されている。
また、貫通電極を形成する工程と同一の工程で形成され、かつ同一の構造からなる位置合わせマークを基板に形成し、この位置合わせマークを使って積層する半導体チップと基板との位置合わせを行う技術が、例えば特開２００５−１７５２６３号公報（特許文献２）に開示されている。
また、ウエハの上面に複数の回路領域が造り込まれ、それぞれの回路領域の内部に位置合わせマークが設けられている構造が、例えば特開２０１１−４９３１８号公報（特許文献３）に開示され、さらにこの特許文献３には、ウエハに形成される貫通電極の先端を位置合わせマークとして用いることができる旨が記載されている。
また、半導体ウエハに対して、位置合わせマークを基準として、半導体回路を構成するトランジスタや抵抗等の素子と、この素子に接続すべき配線とを順次形成すると共に、半導体ウエハに貫通孔を形成して電極および貫通電極を形成することが、例えば特開２００８−１５３４９９号公報（特許文献４）に開示されている。
特開２００９−２６０３７３号公報 特開２００５−１７５２６３号公報 特開２０１１−４９３１８号公報 特開２００８−１５３４９９号公報
半導体装置（半導体パッケージ）の小型化・高密度実装化の技術の流れにおいて、現在３次元構造でＳＩＰ（System In Package）化する３次元実装技術の開発が盛んに行われている。３次元実装技術の中でも、特にウエハ状態でチップに貫通孔を開け、導電材を埋め込んで貫通電極を形成し、この貫通電極を介して積層されたチップ同士を電気的に接続するＴＳＶ（Through Silicon Via （シリコン貫通電極）) 技術は、多数のチップを積層しつつ小型化するのに有効な技術である。
このＴＳＶ技術を用いた半導体装置の一例として、配線基板（パッケージ基板）上に貫通電極を備えた第１半導体チップ（例えば、ロジックチップ）がフリップチップ実装され、さらにこの第１半導体チップの裏面上に突起電極を備えた第２半導体チップ（例えば、メモリチップ）が搭載（積層）されたものが挙げられる。第１半導体チップの裏面には貫通電極に対応した電極パッドが設けられており、第２半導体チップは、前述の突起電極、電極パッド、および貫通電極を介して第１半導体チップと電気的に接続されている。
このような半導体装置は、以下の手順で組み立てられる場合が多い。
１）配線基板に形成された位置合わせマークをチップ搭載機の認識部により認識。
２）１）の認識結果を基に第１半導体チップを配線基板上に搭載。
３）再び配線基板に形成された位置合わせマークをチップ搭載機の認識部により認識。
４）３）の認識結果を基に第２半導体チップを第１半導体チップ上に搭載。
ところが、本願発明者は、上記のように配線基板に形成された位置合わせマークを上記１）と３）の工程で共通で使用した場合、第１半導体チップの配線基板に対する位置ずれ（搭載誤差、搭載精度のばらつき）が、第２半導体チップの第１半導体チップに対する位置ずれに加算されてしまうことに気付いた。つまり、配線基板に形成された位置合わせマークを認識して、第１半導体チップ上に第２半導体チップを搭載する上記３）、４）の工程は、あくまでも第２半導体チップと配線基板との位置については精度保証可能であるが、第２半導体チップと第１半導体チップとの位置については精度を保証することはできない。加えて、近年、第１半導体チップに形成された複数の貫通電極間の隣接ピッチは５０μｍ程度と狭くなってきており、各貫通電極に対応した複数の電極パッドの隣接ピッチも同程度となってきている。そのため、第１半導体チップの電極パッドと第２半導体チップの突起電極との間に僅かでも位置ずれが生じると、第１半導体チップと第２半導体チップとの安定した接続（電極パッドと突起電極との安定した接続）を確保することができなくなってしまう。
そこで、本願発明者は、第１半導体チップと第２半導体チップとの位置合わせ精度を向上（安定化）させるために、上記３）の工程で使用する位置合わせマークを第１半導体チップの裏面上に設けることを検討した。しかしながら、位置合わせマークの模様によっては、複数の電極パッドの配列模様と近似してしまい、認識時に誤認識が発生してしまうという更なる課題を本願発明者は見出した。
本願において開示される実施の形態の目的は、半導体装置の組み立て性を向上させることができる技術を提供することにある。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態の半導体装置の製造方法は、第１半導体チップ上に第２半導体チップを搭載する工程を有し、第１半導体チップの主面上には複数の電極パッドと認識マークが配置され、上記第２半導体チップを搭載する際に、第１半導体チップの上記認識マークを含む認識範囲を撮像して上記認識範囲の模様を認識する。さらに、上記認識の結果に基づいて第１半導体チップの複数の電極パッドと第２半導体チップの複数の突起電極との位置合わせを行って、第１半導体チップ上に第２半導体チップを搭載する。その際、上記認識範囲の模様は、上記複数の電極パッドの配列模様のいずれの部分とも異なっているものである。
上記一実施の形態によれば、半導体装置の組み立て性を向上させることができる。
実施の形態の半導体装置の構造の一例を示す断面図である。 図１の半導体装置の組み立ての素子形成〜配線形成後の構造の一例を示す部分断面図である。 図１の半導体装置の組み立ての銅ポストバンプ形成後の構造の一例を示す部分断面図である。 図１の半導体装置の組み立てのウエハサポート取り付け〜裏面研摩後の構造の一例を示す部分断面図である。 図１の半導体装置の組み立てにおける裏面バンプ形成後の構造の一例を示す部分断面図である。 図１の半導体装置の組み立てのテープ貼り付け〜キャリア取り外し後の構造の一例を示す部分断面図である。 図１の半導体装置の組み立てのダイシング後の構造の一例を示す部分断面図である。 図１の半導体装置の組み立ての下段チップのフリップチップ実装後の構造の一例を示す部分断面図である。 図１の半導体装置の組み立ての位置合わせ時の構造の一例を示す部分断面図である。 図１の半導体装置の組み立ての上段チップのフリップチップ実装後の構造の一例を示す部分断面図である。 比較検討を行ったプローバの構造の一例を示す概念図である。 図１１のプローバに搭載されたウエハの表面側の構造を示す平面図と拡大平面図である。 図１１のプローバに搭載されたウエハの裏面側の構造を示す平面図である。 図１３のＡ部の構造を示す平面図と部分拡大平面図である。 比較検討を行った位置合わせ方法を示す概念図である。 図１５に示す位置合わせ時に認識する認識範囲を示す平面図と拡大部分平面図である。 図１の半導体装置の組み立てのフリップチップ工程における位置合わせ時の状態の一例を示す概念図である。 図１の半導体装置の組み立てのフリップチップ工程におけるフリップチップ実装後の構造の一例を示す概念図である。 図１７の位置合わせ時の構造の一例を示す断面図である。 図１８に示すフリップチップ実装後の構造の一例を示す断面図である。 本実施の形態で用いられるウエハの表面側の構造を示す平面図である。 図２１のＡ部の構造を示す平面図と部分拡大平面図である。 比較検討を行った半導体チップの平面図とパターンの部分拡大平面図である。 図１の半導体装置の組み立てのフリップチップ工程で用いられるチップ搭載機の構造の一例を示すブロック図である。 図１の半導体装置の組み立ての検査工程で用いられるプローバ装置の構造の一例を示すブロック図である。 図２５のプローバ装置において検査時のウエハの保持状態の一例を示す部分断面図である。 図１の半導体装置に組み込まれる半導体チップにおける認識マークの形成工程の一例を示す断面図である。 図１の半導体装置に組み込まれる半導体チップにおける認識マークの形成工程の一例を示す断面図である。 図１の半導体装置に組み込まれる半導体チップにおける認識マークの形成工程の第１変形例を示す断面図である。 図２２の貫通電極によるパターンのピッチと大きさの一例を示す概念図である。 図１の半導体装置に組み込まれるロジックチップの裏面側の構造の一例を示す平面図である。 第２変形例の認識範囲の模様を示す平面図と拡大部分平面図である。 第３変形例の認識範囲の模様を示す平面図と拡大部分平面図である。 第４変形例の認識範囲の模様を示す平面図と拡大部分平面図である。 第５変形例の認識範囲の模様を示す平面図と拡大部分平面図である。 第６変形例の認識範囲の模様を示す平面図と拡大部分平面図である。 第７変形例の認識範囲の模様を示す平面図と拡大部分平面図である。 第８変形例の認識範囲の模様を示す拡大平面図である。 第９変形例の認識範囲の模様を示す拡大平面図である。 第１０変形例の認識範囲の模様を示す拡大平面図である。 実施の形態の第１１変形例の半導体装置の構造を示す断面図である。 実施の形態の第１２変形例の半導体装置の構造を示す拡大部分断面図である。 実施の形態の第１３変形例の半導体装置の構造を示す断面図である。 実施の形態の第１４変形例の半導体装置の構造を示す断面図である。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
また、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
また、以下の実施の形態において、構成要素等について、「Ａからなる」、「Ａよりなる」、「Ａを有する」、「Ａを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲等についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態）
図１は実施の形態の半導体装置の構造の一例を示す断面図である。
本実施の形態の半導体装置は、図１に示すように、配線が形成されたパッケージ基板（配線基板）３上に複数の半導体チップが積層された半導体パッケージであり、本実施の形態では、上記半導体パッケージの一例として、パッケージ基板３の下面（裏面）３ｂ側に外部接続端子となる複数のボール電極９が格子状に設けられたＢＧＡ（Ball Grid Array)６を取り上げて説明する。なお、ボール電極９は、例えば半田ボールである。
ＢＧＡ６の詳細構造について説明すると、ＢＧＡ６には、２つの半導体チップが積層された状態で搭載されている。これら２つの半導体チップのうち、下段側に配置された半導体チップがロジックチップ（マイクロコンピュータを備えた半導体チップ、マイコンチップ）１であり、一方、ロジックチップ１上に積層された上段側の半導体チップはメモリチップ２である。なお、ロジックチップ１とメモリチップ２は電気的に接続されており、上段側のメモリチップ２は、下段側のロジックチップ１によって制御される。したがって、本実施の形態のＢＧＡ６は、ＳＩＰ（System In Package)タイプの半導体パッケージであるとも言える。
なお、ロジックチップ１は、突起電極である複数の銅（Ｃｕ）ポストバンプ（銅ピラーバンプ、金属バンプ、金属製突起電極）５を介してパッケージ基板３上にフリップチップ実装されている。つまり、後述する図８に示すように、ロジックチップ１は、素子が形成され、かつ複数の銅ポストバンプ５が配置された表面（第１主面）１ａが、パッケージ基板３の上面（表面）３ａと対向するように配置され、パッケージ基板３の上面３ａ上に実装されている。
さらに、ロジックチップ１には、複数の貫通電極１ｃが形成されている。貫通電極１ｃは、シリコンベース部分を貫通して形成され、かつチップの表裏面に形成された電極と電気的に接続されている。
図８に示すように、ＢＧＡ６のロジックチップ１における貫通電極１ｃは、その一端がロジックチップ１の表面（素子形成面、下面）１ａ側において、表層の絶縁層１ｆに形成された配線部１ｇの一端と電気的に接続されている。さらに、配線部１ｇの他端は、ロジックチップ１の表面１ａに形成されたパッド１ｄと電気的に接続されている。さらに、パッド１ｄは、銅ポストバンプ５と電気的に接続されている。また、貫通電極１ｃの他端は、ロジックチップ１の表面１ａとは反対側の裏面（第２主面、上面）１ｂ側に設けられたバンプ（電極パッド）１ｅと電気的に接続されている。つまり、ロジックチップ１の裏面１ｂに設けられたバンプ１ｅは、ロジックチップ１の裏面１ｂから表面１ａにかけて、貫通電極１ｃ−配線部１ｇ−パッド１ｄ−銅ポストバンプ５と電気的に接続されていることになる。
さらに、図８に示すように、ロジックチップ１の裏面１ｂに設けられたバンプ１ｅとメモリチップ２の表面２ａに設けられたパッド２ｄとが電気的に接続されることにより、ロジックチップ１とロジックチップ１の裏面１ｂ上に積層されたメモリチップ２とが電気的に接続されている。
具体的には、図１０に示すように、ロジックチップ１の裏面１ｂ上には、マトリックス状に配置された複数のバンプ（電極パッド）１ｅが形成されており、一方、メモリチップ２の表面２ａ上には、複数のバンプ１ｅに対応した複数のバンプ２ｅが配置され、メモリチップ２とロジックチップ１とが、バンプ１ｅと接続するバンプ２ｅを介してフリップチップ接続されている。
また、ロジックチップ１の裏面１ｂには、複数のバンプ１ｅが形成されている。さらに、ＢＧＡ６の組み立て工程のうち、プローブ検査工程やフリップチップ実装工程での位置合わせに用いるチップ位置認識用の認識マーク１ｈが形成されている。
つまり、この認識マーク１ｈは、ＢＧＡ６の組み立て工程におけるプローブ検査工程やフリップチップ実装工程において、ロジックチップ１の裏面（上面）１ｂに形成された認識マーク１ｈを認識して、ロジックチップ１の位置合わせを行うものである。
また、ＢＧＡ６では、パッケージ基板３からロジックチップ１を介して上段側のメモリチップ２に電源・ＧＮＤ・信号を供給する構造となっている。
なお、一例として、銅ポストバンプ５のピッチは、１００μｍ以下程度であり、一方、その反対側のバンプ１ｅのピッチは、５０μｍ前後であり、これらの範囲で、銅ポストバンプ５の電極ピッチ＞バンプ１ｅの電極ピッチの関係となっている。また、複数のバンプ１ｅのそれぞれの直下に配置されている複数の貫通電極１ｃの平面視のピッチもバンプ１ｅの電極ピッチと同じく５０μｍ前後となっている。そして、パッケージ基板３とロジックチップ１とは、複数の銅ポストバンプ５を介して電気的に接続されている。
なお、図８に示すように、パッケージ基板３の上面３ａには、複数のランド（第１パッド電極）３ｉとこのランド３ｉの外周部を覆うソルダレジスト膜（絶縁膜）３ｋとが形成されており、複数のランド３ｉそれぞれの露出する部分に、例えば導電性材料である半田７を介して銅ポストバンプ５が電気的に接続されている。
一方、パッケージ基板３の下面３ｂには、複数のランド３ｊとこのランド３ｊの外周部を覆うソルダレジスト膜（絶縁膜）３ｋとが形成されており、複数のランド３ｊそれぞれの露出する部分に、外部接続端子となるボール電極９が電気的に接続されている。
また、パッケージ基板３の上面３ａの複数のランド３ｉと、下面３ｂの複数のランド３ｊとは、内部配線３ｇやスルーホール配線３ｈを介して電気的に接続されている。
また、図１に示すように、パッケージ基板３上に積層されたロジックチップ１とメモリチップ２は、例えばエポキシ樹脂等から成る封止体４によって樹脂封止されている。
次に、本実施の形態の半導体装置の製造方法について説明する。
図２は図１の半導体装置の組み立ての素子形成〜配線形成後の構造の一例を示す部分断面図、図３は図１の半導体装置の組み立ての銅ポストバンプ形成後の構造の一例を示す部分断面図、図４は図１の半導体装置の組み立てのウエハサポート取り付け〜裏面研摩後の構造の一例を示す部分断面図である。また、図５は図１の半導体装置の組み立てにおける裏面バンプ形成後の構造の一例を示す部分断面図、図６は図１の半導体装置の組み立てのテープ貼り付け〜キャリア取り外し後の構造の一例を示す部分断面図、図７は図１の半導体装置の組み立てのダイシング後の構造の一例を示す部分断面図である。さらに、図８は図１の半導体装置の組み立ての下段チップのフリップチップ実装後の構造の一例を示す部分断面図、図９は図１の半導体装置の組み立ての位置合わせ時の構造の一例を示す部分断面図、図１０は図１の半導体装置の組み立ての上段チップのフリップチップ実装後の構造の一例を示す部分断面図である。
まず、図２のステップＳ１に示す素子形成を行う。ここでは、半導体基板である半導体ウエハ（以降、単にウエハとも言う）８の表面８ａに素子１ｓを形成する。すなわち、シリコンから成るベース基板１ｒ上の絶縁層１ｐと保護膜１ｑとからなる表面層にトランジスタなどの素子１ｓを形成する。
次に、ステップＳ２の貫通電極形成を行う。ここでは、まず、ウエハ８の表面８ａ上にメタル層１ｍを形成し、その後、ウエハ８内にメタル層１ｍと電気的に接続された複数の貫通電極１ｃを形成する。なお、それぞれの貫通電極１ｃの表面は、ＳｉＯ2 （ＴｉＮも含む）などの絶縁膜１ｔによって覆われており、これによって、貫通電極１ｃの拡散を防止している。複数の貫通電極１ｃの電極間ピッチは、ここでは、例えば５０μｍ程度である。
次に、ステップＳ３の配線形成を行う。ここでは、まず、表面（第１面）８ａ上の絶縁層１ｆにメタル層１ｎを形成する。すなわち、メタル層１ｍ上に複数の貫通電極１ｃと電気的に接続されたメタル層１ｎを形成する。メタル層１ｎは、複数の配線層から成り、各配線層のそれぞれの間には層間絶縁膜が形成されている。
さらに、絶縁層１ｆ上に、メタル層１ｎと電気的に接続された複数のパッド１ｄを形成する。パッド１ｄは、例えばここでは、アルミ（Ａｌ）で形成されたパッドである。
次に、図３のステップＳ４の銅ポストバンプ形成を行う。ここでは、メタル層１ｎ上にメタル層１ｎと電気的に接続された複数の突起電極である銅ポストバンプ５を形成する。すなわち、絶縁層１ｆ上に形成され、かつメタル層１ｎと電気的に接続された複数のパッド１ｄ上に突起電極である銅ポストバンプ５を形成する。さらに、それぞれの銅ポストバンプ５上には半田７が形成されている。なお、ここでは、銅（Ｃｕ）からなるポストバンプを例に挙げて説明しているが、これに限定されるものではなく、他の金属ポストバンプであっても構わない。
また、複数の銅ポストバンプ５を、ここでは、例えば１００μｍ以下のピッチで設ける。メモリチップ側に必要となる貫通電極１ｃの端子数の方が、パッケージ基板側に接続する銅ポストバンプ数より多いため、複数の銅ポストバンプ５のそれぞれの電極ピッチ＞複数の貫通電極１ｃのそれぞれの電極ピッチの関係となる。
次に、プローブ検査を実施する。すなわち、銅ポストバンプ５を形成した後、複数の銅ポストバンプ５にプロービングを行って（図示しないテストプローブを当てて）、電気的試験である第１プローブ検査を行う。この第１プローブ検査は、ウエハ８に形成されたロジックチップ１の良否判定を行うものであり、ウエハ８のチップ領域に形成された複数のロジックチップ１に対して行う。
次に、図４のステップＳ５に示すウエハサポート取り付けを行う。ここでは、ウエハ８の表面８ａ側をキャリア１１に接着剤１２を介して貼り付ける。なお、キャリア１１は、例えば石英ガラス等からなるガラスキャリアである。また、接着剤１２は、例えば有機系接着剤である。ただし、接着剤１２は、有機系接着剤に限定されるものではなく、導電性接着剤等を用いてもよい。
次に、図４のステップＳ６に示す裏面研摩（研削、バックグラインド）を行う。ここでは、ウエハ８の表面８ａとは反対側の裏面８ｂを研摩（研削）し、ステップＳ２で予め形成しておいた複数の貫通電極１ｃのそれぞれの先端（一部）を露出させる。この時の研摩は、例えばポリッシングとケミカルエッチングなどである。
次に、図５のステップＳ７に示す裏面バンプ形成を行う。ここでは、まず、ウエハ８の裏面８ｂに露出した複数の貫通電極１ｃの先端の周囲に絶縁膜１ｕを形成する。この絶縁膜１ｕは、例えばＳｉＯ2 （ＴｉＮも含む）膜などである。さらに、複数の貫通電極１ｃの裏面８ｂ側に露出した先端のそれぞれにバンプ１ｅを形成する。バンプ１ｅは、例えばメッキなどによって形成される。また、バンプ１ｅは、例えば金（Ａｕ）等からなる場合が多い。
これにより、ウエハ８の裏面８ｂには複数のバンプ１ｅが形成される。なお、複数のバンプ１ｅのそれぞれは、ウエハ８の裏面８ｂに露出する複数の貫通電極１ｃの先端に形成したものであるため、複数のバンプ１ｅの電極ピッチは、複数の貫通電極１ｃのピッチと同じである。そのため、ウエハ８の表裏面において、複数の銅ポストバンプ５のそれぞれの電極ピッチ＞複数のバンプ１ｅ（貫通電極１ｃ）のそれぞれの電極ピッチの関係となっている。
次に、プローブ検査を実施する。ここでは、複数の銅ポストバンプ５と複数のバンプ１ｅとの電気的接続状態（導通状態）を検査する第２プローブ検査を実施する。なお、第２プローブ検査は、キャリア１１をウエハ８に貼り付けた状態でウエハ８を支持し、この状態で複数のバンプ１ｅのそれぞれの電極間の導通確認を行う。
つまり、この第２プローブ検査は、ウエハ８内（チップ内）に形成された複数の貫通電極１ｃのそれぞれの良否判定を行うものである。
なお、第２プローブ検査では、図８に示すロジックチップ１の裏面１ｂに形成された認識マーク１ｈを認識し、この認識結果に基づいてロジックチップ１の裏面１ｂの複数のバンプ１ｅにプローブのテスト針を接触させてプローブ検査を行う。
上記第２プローブ検査完了後、図６のステップＳ８に示すテープ貼り付けを行う。ここでは、上記第２プローブ検査を実施したウエハ８の裏面８ｂ側をダイシングテープ１５に貼り付ける。
次に、ステップＳ９に示すキャリア取り外しを行う。ここでは、上記第２プローブ検査を終え、かつダイシングテープ１５を貼り付けたウエハ８に対して、表面８ａ側に接着剤１２を介して貼り付けられているキャリア１１を、ウエハ８から取り外す（除去する）。さらにエッチングを行って接着剤１２を除去する。この時、エッチングによって接着剤１２を除去すると共に、他の異物なども除去することができ、複数の銅ポストバンプ５や素子形成面（表面８ａ）の洗浄を行うことができる。
次に、図７のステップＳ１０に示すダイシングを行う。ここでは、ダイシングテープ１５に支持されたウエハ８を切断し、複数の良品の半導体チップ（ここではロジックチップ１）を取得する。
次に、フリップチップ実装を行う。
ここでは、図８のステップＳ１１に示すロジックチップ（下段チップ）１のフリップチップ実装を行う。最初に、パッケージ基板（配線基板、多連基板）３を準備する。なお、パッケージ基板３の上面３ａには、ロジックチップ１の複数の銅ポストバンプ５に接続される複数のランド３ｉが形成されており、一方、パッケージ基板３の上面３ａとは反対側の下面３ｂには複数のランド３ｉと電気的に接続された複数のランド３ｊが形成されている。
また、パッケージ基板３の上下面のそれぞれにはその表層にソルダレジスト膜３ｋが形成されており、各ランド３ｉ，３ｊの一部が露出している。
パッケージ基板３を準備した後、上記第２プローブ検査で良品となったロジックチップ１をパッケージ基板３の上面３ａ上に搭載し加熱・加圧することにより、銅ポストバンプ５上に形成された半田７を介してパッケージ基板３と複数の銅ポストバンプ５とを電気的に接続する。その後、ロジックチップ１とパッケージ基板３との隙間に液状の封止樹脂であるアンダーフィル１０を注入し充填する。なお、これについては、パッケージ基板３上に予め液状の封止樹脂であるアンダーフィル１０を塗布しておき、ロジックチップ１を搭載することにより銅ポストバンプ５とパッケージ基板３との電気的な接続と、ロジックチップ１とパッケージ基板３との隙間の樹脂充填と、を同時に行ってもよい。
次に、プローブ検査を実施する。ここでは、ロジックチップ１とパッケージ基板３との電気的接続状態を検査する第３プローブ検査を実施する。なお、この第３プローブ検査では、ロジックチップ１の裏面１ｂに形成された認識マーク１ｈを認識し、この認識結果に基づいてロジックチップ１の裏面１ｂの複数のバンプ１ｅにプローブのテスト針を接触させて導通検査を行う。
この第３プローブ検査により、ロジックチップ１とパッケージ基板３の導通が確実に確保されているか否か確認することができる。
次に、図９のステップＳ１２に示すメモリチップ（上段チップ）２の積層を行う。
まず、ロジックチップ１とメモリチップ２の位置合わせを行う。ここでは、上記第３プローブ検査の際に認識したロジックチップ１の裏面１ｂの認識マーク１ｈの認識結果に基づき、ロジックチップ１の裏面１ｂの複数のバンプ１ｅと、メモリチップ２の表面２ａの複数のバンプ２ｅとの位置合わせを行う。そして、位置合わせが完了した後、図１０に示すようにロジックチップ１上にメモリチップ２をフリップチップ実装する。
ここでは、ロジックチップ１の複数のバンプ１ｅと、メモリチップ２の複数のバンプ２ｅとの位置合わせを行って、ロジックチップ１の裏面１ｂとメモリチップ２の表面２ａとが対向するようにロジックチップ１上にメモリチップ２を搭載してフリップチップ実装を行う。その後、ロジックチップ１とメモリチップ２との隙間にアンダーフィル１０を充填する。
次に、樹脂封止工程において、ロジックチップ１とメモリチップ２と複数の銅ポストバンプ５と複数のバンプ２ｅ等を封止樹脂で覆って封止体４を形成し、さらに、外部接続端子となるボール電極９の搭載を行う。搭載後、パッケージ基板３を個片に切り離し、図１に示すＢＧＡ６の組み立て完了となる。
次に、本実施の形態の上記プローブ検査で行う半導体ウエハの位置合わせ方法、およびフリップチップ実装で行う半導体チップの位置合わせ方法について説明する。図１１は比較検討を行ったプローバの構造の一例を示す概念図、図１２は図１１のプローバに搭載されたウエハの表面側の構造を示す平面図と拡大平面図、図１３は図１１のプローバに搭載されたウエハの裏面側の構造を示す平面図、図１４は図１３のＡ部の構造を示す平面図と部分拡大平面図である。また、図１５は比較検討を行った位置合わせ方法を示す概念図、図１６は図１５に示す位置合わせ時に認識する認識範囲を示す平面図と拡大部分平面図である。
図１１に示すプローバ３０は、ウエハ３１のプローブ検査を行うものであり、ローダ・アンローダ３０ｄに搬送されたウエハ３１を取り出してＸ，Ｙ，Ｚ方向に可動自在のステージ３０ａ上に載置し、プローバ３０のテストヘッド３０ｂに設けられた複数のプローブ針３０ｃをウエハ３１の電極に接触させて導通検査や電気的特性検査等を実施するものである。
この時、プローブ検査は、チップ単位のテスト端子（パッドまたはバンプ）にプローブ針３０ｃを正確に接触させ、特性を検査する必要がある。そのため、ウエハ３１をチップ単位で移動させるプローバ３０は、１チップ分を認識し、高精度に移動する必要がある。したがって、チップ内の固有パターンなど、指定された位置合わせマークを認識することで１チップ分の移動が可能になる。
図１２は、複数の貫通電極３１ｄが形成されたウエハ３１の表面３１ａ側の構造を示したものであり、表面３１ａ側には、その拡大図に示す複数の貫通電極３１ｄの端子以外にスクライブライン３１ｃが形成されており、チップの区分が認識可能になっている。また、チップ領域３１ｅ内は、上記端子等からなる固有パターンが繰り返されており、位置合わせ時に固有部分のパターンを認識して位置合わせする。加えて、チップ領域３１ｅの角部に位置合わせ用の位置合わせマーク３１ｆも形成されており、上記プローブ検査時の半導体３１の位置合わせに用いられる。
一方、図１３はウエハ３１の裏面３１ｂ側の構造を示すものであり、貫通電極３１ｄに接続された複数のバンプ３１ｇのみが見えるだけである。したがって、ウエハ状態で、裏面３１ｂ側のバンプ３１ｇにプローブ針３０ｃを接触させて上記プローブ検査を行う際には、位置合わせ用のマークが必要になるが、上述のように裏面３１ｂ側には複数のバンプ３１ｇのみが見えているだけであるため、上記プローブ検査でプローブ針３０ｃをバンプ３１ｇに接触させるのは困難である。例えば、ウエハ３１の裏面３１ｂ側に対して、プローバ３０において位置合わせのための認識を行うと、図１４の拡大図のＡ部とＢ部に示すように、カメラが撮像した認識範囲Ｃと撮像範囲Ｄでその模様が同じであるため、類似パターンと判断し、プローバ３０が誤認識する確率が高くなるという課題が起こる。
また、この課題は、チップ搭載工程において、チップ積層を行う際の上段側の半導体チップ（例えば、図９に示すメモリチップ２）の位置合わせの時にも生じる。例えば、図１５に示す配線基板３にチップ３２をフリップチップ実装し、さらにチップ３２上に積層する上段の上記半導体チップの位置合わせのための認識を、カメラ３４によって複数の貫通電極３１ｄを認識して行うと、上述のプローブ検査の時と同様に、図１４の認識範囲Ｃと撮像範囲Ｄとでその模様が同じであるため、誤認識する確率が高くなるという課題が生じる。
なお、下段側のチップ３２の搭載については、フリップチップ接続用の電極間ピッチ（図８のパッド１ｄ間のピッチであり、例えば１００μｍ以下程度）が、貫通電極３１ｄ間のピッチ（例えば、５０μｍ前後）に比べて遥かに大きいため、配線基板３に形成された位置合わせ用のマークを認識して位置合わせを行うことが可能である。
しかしながら、上段側に積層される上記半導体チップは下段のチップ３２の狭ピッチ配列された複数の貫通電極３１ｄに対してフリップチップ実装するので、チップ３２の裏面にも位置精度を確保するための位置合わせ用のマークが必要となる。
なお、図１６に示すように、チップ領域３１ｅ内に点画からなる位置合わせマーク３５を形成したとしても、複数のバンプ３１ｇの配列パターンとの比較で、位置合わせマーク３５による認識範囲Ｃの模様と、バンプ３１ｇによる撮像範囲Ｄの模様とが類似しているため、誤認識に至る可能性が高い。
次に、本実施の形態の特徴について説明する。
図１７は図１の半導体装置の組み立てのフリップチップ工程における位置合わせ時の状態の一例を示す概念図、図１８は図１の半導体装置の組み立てのフリップチップ工程におけるフリップチップ実装後の構造の一例を示す概念図、図１９は図１７の位置合わせ時の構造の一例を示す断面図、図２０は図１８に示すフリップチップ実装後の構造の一例を示す断面図である。また、図２１は本実施の形態で用いられるウエハの表面側の構造を示す平面図、図２２は図２１のＡ部の構造を示す平面図と部分拡大平面図、図２３は図２１のＡ部の構造を示す平面図と部分拡大平面図である。さらに、図２４は図１の半導体装置の組み立てのフリップチップ工程で用いられるチップ搭載機の構造の一例を示すブロック図、図２５は図１の半導体装置の組み立ての検査工程で用いられるプローバ装置の構造の一例を示すブロック図、図２６は図２５のプローバ装置において検査時のウエハの保持状態の一例を示す部分断面図である。
本実施の形態では、図１７および図１８に示すようにロジックチップ１の裏面１ｂに位置合わせ用の認識マーク１ｈを形成している。そして、ロジックチップ１の裏面１ｂ上にメモリチップ２をフリップチップ実装する際に、この認識マーク１ｈを含む認識範囲内の模様を認識してメモリチップ２の位置合わせを行う。
このように、ロジックチップ１の裏面１ｂに位置合わせ用の認識マーク１ｈを設けることにより、複数の貫通電極１ｃの一部を認識するよりも誤認識を減らすことができる。さらに、図１９と図２０に示すように、ロジックチップ１上にメモリチップ２を搭載した際、ロジックチップ１の複数の貫通電極１ｃとメモリチップ２の複数のバンプ２ｅとを高精度に位置合わせすることができる。ここで、図２１は、図２２に示すような認識マーク１ｈが形成されたウエハ８の裏面８ｂ側を示すものであり、裏面８ｂ側の各チップ領域には、それぞれ複数のバンプ１ｅが設けられていると共に、図２２に示すようにチップ角部に認識マーク１ｈが形成されている。
なお、図２２に示す認識マーク１ｈは、複数の貫通電極１ｃのそれぞれと接続されたバンプ１ｅによる点画であり、上方から眺めると、所謂Ｌ形状に見えるようになっている。
これにより、フリップチップ接続工程では、まず、ロジックチップ１の裏面１ｂ上の認識マーク１ｈを含む認識範囲Ｃを、図１９に示すカメラ１４によって撮像して図２２に示す認識範囲Ｃの模様を認識する。
ここで、認識範囲Ｃの模様は、複数のバンプ１ｅの配列模様のいずれの部分とも異なっている。すなわち、ロジックチップ１の裏面１ｂ側において、カメラ１４が撮像して認識すべき認識範囲Ｃの模様は、複数のバンプ１ｅの配列における撮像範囲Ｄの配列模様と同一ではない。
なお、「模様が異なる」とは、認識マーク１ｈを含む認識範囲Ｃの模様が、ロジックチップ１の裏面１ｂの複数のバンプ１ｅの配列模様のいずれの部分とも異なっているということである。あるいは、認識マーク１ｈを含む認識範囲Ｃの模様を複数のバンプ１ｅが配列された領域に重ねた時に、それぞれの模様が一致することがない（一致することが起きない）ということである。
図２２に示す例では、認識マーク１ｈは、複数のパターン１ｈａの集合体から成り、さらに、認識マーク１ｈを含む認識範囲Ｃは、複数のパターン１ｈａが配列された第１領域１ｉと、パターン１ｈａが配置されていない第２領域１ｊとを有している。
一方、撮像範囲Ｄは、複数のバンプ１ｅが配置された領域（第１領域１ｉに相当）のみを有しており、上記第２領域１ｊに相当する領域は有していない。
したがって、チップ上に形成された認識範囲Ｃの模様と撮像範囲Ｄの配列模様とは確実に異なっており、両者は、類似パターン（類似模様）ではない。
したがって、カメラ１４がロジックチップ１の裏面１ｂを撮像した際に、撮像範囲Ｄの配列模様を、認識すべき認識範囲Ｃの模様と誤認識することを低減することができる。
また、チップ搭載機等の認識部においては、所定の場所のマークを認識する際、おおよその認識位置（設計値）は装置内に記憶されており、マークの（Ｘ，Ｙ）座標を設定することによりマークを探す動作を行う場合が多い。しかしながら、その座標の周囲に類似パターンが形成されていると、認識部はこの類似パターンをマークとして誤認識する可能性がある。したがって、類似パターンと認識パターンとは、可能な限り離して配置する方が好ましい。
ここで、図２３は、本願発明の課題（位置合わせマークの模様が、複数の電極パッドの配列模様と近似していると、認識時に誤認識が発生する）の一解決方法を示すものである。図２３のＡ部は、バンプ１ｅの配列のうちの比較的誤認識し易い中央部付近を撮像した場合であり、撮像範囲Ｄのバンプ１ｅの配列模様と認識範囲Ｃの認識マーク１ｈの配列が近似しているため、誤認識する可能性が高い。
したがって、半導体チップの裏面の角部に認識マーク１ｈを配置することにより、複数のバンプ１ｅと認識マーク１ｈの位置を離して配置することができ、その結果、誤認識を防ぐことができる。
ところが、認識マーク１ｈをバンプ１ｅから離れた位置に配置することは、半導体チップの面積の増大を招くことになる。
そこで、図２２に示す本願発明のように、認識範囲Ｃの認識マーク１ｈの模様を、撮像範囲Ｄの配列模様と確実に異なった模様とすることにより、認識マーク１ｈを複数のバンプ１ｅに近づけて配置することができ、その結果、半導体チップの面積を小さくすることができる。さらに、半導体チップを形成する半導体ウエハの大型化（ウエハサイズの大型化）を抑制することができる。
次に、図２２に示す認識マーク１ｈが形成されたロジックチップ１上に、メモリチップ２をフリップチップ接続する際の詳細方法について説明する。
最初に、フリップチップ接続で用いられる図２４に示すチップ搭載機１３について説明する。チップ搭載機１３は、図２２に示すロジックチップ１の認識マーク１ｈを含む認識範囲Ｃの模様を撮像するカメラ１４と、カメラ１４により撮像した画像データを保存し、かつ上記画像データを処理する認識部１６と、認識部１６が処理した上記画像データを基に上段側のメモリチップ２を位置決めして搭載するチップ搭載部１７とを有している。
フリップチップ接続時には、まず、チップ搭載機１３のカメラ１４によって、図２２のロジックチップ１の裏面１ｂ上の認識マーク１ｈを含む認識範囲Ｃを撮像して認識範囲Ｃの模様を認識する。この時、予め認識部１６に保存された認識範囲Ｃの模様の画像データと、新たにカメラ１４によって撮像した認識範囲Ｃの模様の画像データとを比較する。その際、認識範囲Ｃの模様と複数のバンプ１ｅの撮像範囲Ｄの配列模様とで、認識範囲Ｃの模様が、上記配列模様のいずれの部分とも異なっているため、撮像範囲Ｄの配列模様を、認識すべき認識範囲Ｃの模様と誤認識することはなく、認識部１６によって認識範囲Ｃの模様を確実に認識することができる。
次に、チップ搭載部１７により、認識範囲Ｃの模様を認識した結果に基づいて、図９に示すように、ロジックチップ１の複数のバンプ１ｅとメモリチップ２の複数の突起電極であるバンプ２ｅとの位置合わせを行う。
さらに、上記位置合わせ後、チップ搭載部１７によってロジックチップ１上にメモリチップ２を搭載し、ロジックチップ１の複数のバンプ１ｅとメモリチップ２の複数のバンプ２ｅとを電気的に接続する。これにより、フリップチップ接続を完了する。
このように、ロジックチップ１の裏面１ｂに、バンプ１ｅの配列模様とは異なる模様を形成する認識マーク１ｈが形成されていることにより、認識範囲Ｃの模様における認識マーク１ｈを確実に認識することができ、ロジックチップ１の複数のバンプ１ｅとメモリチップ２の複数のバンプ２ｅとの位置合わせを高精度に行うことができる。
その結果、フリップチップ接続の信頼性を高めることができ、半導体装置（ＢＧＡ６）の組み立て性を向上させることができる。
次に、本実施の形態のＢＧＡ６の組み立て工程におけるプローブ検査（第２プローブ検査または第３プローブ検査）時に、図２２に示す認識マーク１ｈが形成されたロジックチップ１（半導体ウエハ８）とプローブ針との位置合わせを行う詳細方法について説明する。
最初に、上記プローブ検査で用いられる図２５に示すプローバ装置１８について説明する。プローバ装置１８は、認識マーク１ｈを含む認識範囲Ｃの模様を撮像するカメラ１９と、カメラ１９により撮像した画像データを保存し、かつ上記画像データを処理する認識部２０と、認識部２０が処理した上記画像データを基に半導体チップにコンタクトする複数のプローブ針２１と、複数のプローブ針２１を介して上記半導体チップの電気特性を測定する測定部２２とを有している。
プローブ検査時には、まず、プローバ装置１８のカメラ１９によって、図２２のロジックチップ１の裏面１ｂ上の認識マーク１ｈを含む認識範囲Ｃを撮像して認識範囲Ｃの模様を認識する。この時、予め認識部２０に保存された認識範囲Ｃの模様の画像データと、新たにカメラ１９によって撮像した認識範囲Ｃの模様の画像データとを比較する。その際、認識範囲Ｃの模様と複数のバンプ１ｅの撮像範囲Ｄの配列模様とで、認識範囲Ｃの模様が、上記配列模様のいずれの部分とも異なっているため、撮像範囲Ｄの配列模様を、認識すべき認識範囲Ｃの模様と誤認識することはなく、認識部２０によって認識範囲Ｃの模様を確実に認識することができる。
その後、認識範囲Ｃの模様を認識した結果に基づいて、図９に示すロジックチップ１の複数のバンプ１ｅ（または図５のウエハ８の裏面８ｂの複数のバンプ１ｅ）と、図２５の複数のプローブ針２１との位置合わせを行う。
上記位置合わせ後、ロジックチップ１の複数のバンプ１ｅのそれぞれに複数のプローブ針２１をコンタクトさせ、さらに測定部２２によってロジックチップ１の電気特性を測定する。
このように、ロジックチップ１の裏面１ｂに、バンプ１ｅの配列模様とは異なる模様を形成する認識マーク１ｈが形成されていることにより、認識範囲Ｃの模様における認識マーク１ｈを確実に認識することができ、ロジックチップ１の複数のバンプ１ｅとプローバ装置１８のプローブ針２１との位置合わせを高精度に行うことができる。
その結果、プローブ検査における検査の信頼性を高めることができ、半導体装置（ＢＧＡ６）の組み立て性を向上させることができる。
なお、図５に示すステップＳ７の裏面バンプ形成工程で、バンプ１ｅを形成した後に第２プローブ検査を行う場合は、キャリア１１に貼り付けられたウエハ８の状態でプローブ検査を行う。このウエハ状態でのプローブ検査は、図２６に示すように、プローバ装置１８のステージ２３上に、キャリア１１を介してウエハ８を保持した状態でプローブ検査を実施する。
このウエハ状態でプローブ検査を実施する場合には、プローブ検査後、ウエハ８を、図７に示すようにダイシングして、上記プローブ検査（第２プローブ検査）で良品となったロジックチップ１を取得し、その後、この良品のロジックチップ１を図８に示すようにパッケージ基板３に搭載する。
なお、本実施の形態のＢＧＡ６の組み立てでは、上記第２および第３プローブ検査は、必ずしも実施しなくてもよい。また、上記第２および第３プローブ検査のうち、いずれか一方のみを実施してもよく、あるいは両方を実施してもよい。
また、図９に示す上段側のメモリチップ２のフリップチップ接続においても、認識マーク１ｈを撮像して行う位置合わせは、必ずしも実施しなくてもよい。ただし、その場合には、上記第２および第３プローブ検査のうちの少なくともいずれか一方において、認識マーク１ｈを撮像して行うプローブ針２１との位置合わせを行う。
また、上記第１プローブ検査や上記第２プローブ検査において撮像する認識マーク１ｈを含む認識範囲Ｃの模様は、図９に示す上段側のメモリチップ２のフリップチップ接続において撮像する認識マーク１ｈを含む認識範囲Ｃの模様と共通化するとよい。すなわち、プローブ検査とフリップチップ接続で位置合わせのために撮像する認識マーク１ｈは共通のものを使用するとよい。
これにより、チップ裏面に工程毎に対して別々の認識マーク１ｈを形成することを避けることができ、半導体チップ内の領域を効率良く使用することができる。
次に、本実施の形態の認識マーク１ｈの形成方法について説明する。
図２７は図１の半導体装置に組み込まれる半導体チップにおける認識マークの形成工程の一例を示す断面図、図２８は図１の半導体装置に組み込まれる半導体チップにおける認識マークの形成工程の一例を示す断面図、図２９は図１の半導体装置に組み込まれる半導体チップにおける認識マークの形成工程の第１変形例を示す断面図である。
さらに、図３０は図２２の貫通電極によるパターンのピッチと大きさの一例を示す概念図、図３１は図１の半導体装置に組み込まれるロジックチップの裏面側の構造の一例を示す平面図である。
最初に、貫通電極形成工程とは別の工程で認識マークを形成する場合を説明する。図２７のステップＳ２１に示すように、まず、ウエハ８の表面８ａに素子１ｓを形成する。すなわち、シリコンから成るベース基板１ｒ上の絶縁層１ｐと保護膜１ｑとからなる表面層にトランジスタなどの素子１ｓを形成する。
次に、貫通電極形成を行う。ここでは、まず、ウエハ８の表面８ａ上にメタル層１ｍを形成し、その後、ウエハ８内にメタル層１ｍと電気的に接続された複数の貫通電極１ｃを形成する。なお、それぞれの貫通電極１ｃの表面は、ＳｉＯ2 （ＴｉＮも含む）などの絶縁膜１ｔによって覆われており、これによって、貫通電極１ｃの拡散を防止している。
次に、パッド１ｄに銅ポストバンプ５を形成した後、ウエハ８に接着剤１２を介してキャリア１１を貼り付ける。さらに、ステップＳ２２に示す裏面研摩を行う。すなわち、キャリア１１によって保持されたウエハ８の裏面８ｂを研摩して複数の貫通電極１ｃの先端部を突出させる。
次に、図２８のステップＳ２３に示す裏面バンプ形成を行う。ここでは、各貫通電極１ｃのそれぞれの先端にバンプ１ｅを形成する。
次に、ステップＳ２４に示すマーク形成を行う。例えば、メッキなどによってウエハ８の裏面８ｂに認識マーク１ｋを形成する。
このように、認識マーク１ｋを貫通電極形成工程とは別の工程で形成することにより、貫通電極１ｃの配列模様とは全く異なった模様で形成することが可能である。すなわち、認識マーク１ｈとは、大きさ、形、ピッチ等を全く変えて認識マーク１ｋを形成することができる。
なお、図３０に示すように、マトリックス状に配列された複数の貫通電極１ｃは、ＪＥＤＥＣ（Joint Electron Device Engineering Council standards)により、隣り合う電極間のピッチＸが、Ｘ＝５０μｍ、ピッチＹが、Ｙ＝４０μｍ、電極の直径φが、φ＝２０μｍと定められている。
したがって、認識マーク１ｋを貫通電極形成工程とは別の工程で形成する場合には、これらの数値に限られることなく、ピッチや大きさ、形等を変えて認識マーク１ｋを形成してもよいし、また、同一のピッチ、直径、形で形成してもよい。
一方、図２９に示す第１変形例は、貫通電極形成工程で認識マーク１ｈを同時に形成する場合を示す図である。
最初に、ウエハ８の表面８ａに素子１ｓを形成する。すなわち、シリコンから成るベース基板１ｒ上の絶縁層１ｐと保護膜１ｑとからなる表面層にトランジスタなどの素子１ｓを形成する。
次に、ステップＳ３１に示すように、貫通電極形成工程において貫通電極１ｃと一緒に認識マーク１ｈ用の複数の貫通電極１ｖを形成する。まず、ウエハ８の表面８ａ上にメタル層１ｍを形成し、その後、ウエハ８内にメタル層１ｍと電気的に接続された複数の貫通電極１ｃ，１ｖを形成する。なお、それぞれの貫通電極１ｃ，１ｖの表面は、ＳｉＯ2 （ＴｉＮも含む）などの絶縁膜１ｔによって覆われており、これによって、貫通電極１ｃ，１ｖの拡散を防止している。
さらに、パッド１ｄに銅ポストバンプ５を形成した後、ウエハ８に接着剤１２を介してキャリア１１を貼り付ける。その後、ステップＳ３２に示す裏面研摩を行う。すなわち、キャリア１１によって保持されたウエハ８の裏面８ｂを研摩して複数の貫通電極１ｃ，１ｖのそれぞれの先端部を突出させる。
次に、ステップＳ３３に示すマーク形成（裏面バンプ形成）を行う。ここでは、ウエハ８の裏面８ｂに突出した複数の貫通電極１ｃのそれぞれの先端にバンプ１ｅを形成すると共に、複数の貫通電極１ｖのそれぞれの先端に認識マーク１ｈを形成する。なお、複数のバンプ１ｅおよび認識マーク１ｈは、例えば、メッキなどによって形成する。
なお、貫通電極形成工程で同時に認識マーク１ｈを形成する場合には、認識マーク１ｈは、点画（パターン１ｈａ）の集合体、もしくは単一の点画となる。
このように認識マーク１ｈを貫通電極形成工程で同時に形成することにより、１枚のマスクを用いて貫通電極１ｃと同時に認識マーク用の貫通電極１ｖを形成することができるため、高精度に複数の認識マーク１ｈを形成することができる。
さらに、認識マーク１ｈを形成するための工程を省略することができ、その結果、効率よく認識マーク１ｈを形成することができる。
また、認識マーク１ｈを貫通電極形成工程で同時に形成する場合においても、隣り合う貫通電極１ｖのピッチや大きさを変えることも可能であり、また貫通電極１ｃと形を変えることも可能である。例えば、上記ピッチＸのみを変えてもよく、上記ピッチＹのみを変えてもよいし、あるいは上記ピッチＸとＹの両方を変えてもよい。
ただし、複数の貫通電極１ｖは、複数の貫通電極１ｃと同一のピッチ、直径、形で形成してもよい。
次に、図３１を用いて、ロジックチップ１の裏面１ｂの形が略正方形の場合の認識マーク１ｈの形成位置について説明する。
ロジックチップ１では、その裏面１ｂの中央部に複数の貫通電極１ｃがマトリックス状に配置されている。したがって、複数の貫通電極１ｃの周囲にはセル領域を確保する必要がある。そこで、認識マーク１ｈは、図３１に示すように、裏面１ｂの複数の貫通電極１ｃが配置された領域から離れた位置に形成することが好ましい。例えば、裏面１ｂの角部等の端部領域である。
これにより、セル領域を十分に確保することができる。
さらに、認識マーク１ｈを裏面１ｂの複数の貫通電極１ｃが配置された領域から離れた位置（裏面１ｂの端部）に形成することにより、認識マーク１ｈの認識率を高めることができる。すなわち、認識マーク１ｈが、複数の貫通電極１ｃに接続されたバンプ１ｅから十分に離れた位置に形成されていることにより、カメラ１４，１９で撮像した際に認識マーク１ｈの認識がし易く、認識マーク１ｈの認識率を高めることができる。
ただし、図２２のロジックチップ１に示すように、複数のバンプ１ｅ（貫通電極１ｃ）が配置された領域から近い位置に認識マーク１ｈが形成されている場合には、バンプ１ｅと認識マーク１ｈとの距離が近いため、フリップチップ接続を行う場合のチップ搭載精度を高めることができる。
したがって、認識マーク１ｈの認識率を高めるために、認識マーク１ｈが複数のバンプ１ｅ（貫通電極１ｃ）から離れた位置に形成されている方が好ましいが、フリップチップ接続時のチップ搭載精度を高める必要がある場合には、認識マーク１ｈを複数のバンプ１ｅ（貫通電極１ｃ）に近い位置に形成してもよい。
次に、他の変形例について説明する。
図３２は第２変形例の認識範囲の模様を示す平面図と拡大部分平面図、図３３は第３変形例の認識範囲の模様を示す平面図と拡大部分平面図、図３４は第４変形例の認識範囲の模様を示す平面図と拡大部分平面図、図３５は第５変形例の認識範囲の模様を示す平面図と拡大部分平面図、図３６は第６変形例の認識範囲の模様を示す平面図と拡大部分平面図である。また、図３７は第７変形例の認識範囲の模様を示す平面図と拡大部分平面図、図３８は第８変形例の認識範囲の模様を示す拡大平面図、図３９は第９変形例の認識範囲の模様を示す拡大平面図、図４０は第１０変形例の認識範囲の模様を示す拡大平面図である。さらに、図４１は実施の形態の第１１変形例の半導体装置の構造を示す断面図、図４２は実施の形態の第１２変形例の半導体装置の構造を示す拡大部分断面図、図４３は実施の形態の第１３変形例の半導体装置の構造を示す断面図、図４４は実施の形態の第１４変形例の半導体装置の構造を示す断面図である。
なお、図３２〜図３７の変形例において、便宜上、チップ裏面の形が長方形であり、かつ認識マーク１ｈが、複数のバンプ１ｅが配置された領域から近い位置に形成されている場合を取り上げて説明するが、チップ裏面の形、および認識マーク１ｈと複数のバンプ１ｅとの配置関係については、図３１に示すロジックチップ１と同様に正方形に近い形であってもよいことは言うまでもない。
図３２に示す第２変形例は、認識マーク１ｈの変形例を示すものであり、認識マーク１ｈは、複数のパターン１ｈａの集合体から成ると共に、平面視で＋形状となっており、認識マーク１ｈを含む認識範囲Ｃは、パターン１ｈａが配置されていない第２領域１ｊを４箇所（４隅）に有している。
一方、撮像範囲Ｄは、上記第２領域１ｊに相当する領域は有していないため、認識範囲Ｃの模様と撮像範囲Ｄの配列模様とは確実に異なっており、両者は、類似パターン（類似模様）ではない。
その結果、図２４のカメラ１４や図２５のカメラ１９がロジックチップ１の裏面１ｂを撮像した際に、撮像範囲Ｄの配列模様を、認識すべき認識範囲Ｃの模様と誤認識することを低減することができる。
また、図３３に示す第３変形例も、認識マーク１ｈの変形例を示すものであり、認識マーク１ｈは、単一の第１パターン１ｈｂから成ると共に、平面視で円形となっている。さらに、複数のバンプ１ｅのそれぞれの面積は等しいが、第１パターン１ｈｂの面積と複数のバンプ１ｅのそれぞれの面積とは異なっており、第１パターン１ｈｂの面積の方がバンプ１ｅそれぞれの面積より遥かに大きくなっている。
なお、第３変形例においても、認識マーク１ｈを含む認識範囲Ｃは、第１パターン１ｈｂが配置されていない第２領域１ｊを有している。
一方、撮像範囲Ｄは、上記第２領域１ｊに相当する領域は有していないため、認識範囲Ｃの模様と撮像範囲Ｄの配列模様とは確実に異なっており、両者は、類似パターン（類似模様）ではない。
その結果、図２４のカメラ１４や図２５のカメラ１９がロジックチップ１の裏面１ｂを撮像した際に、撮像範囲Ｄの配列模様を、認識すべき認識範囲Ｃの模様と誤認識することを低減することができる。
また、第１パターン１ｈｂの面積の方がバンプ１ｅそれぞれの面積より遥かに大きくなっており、第１パターン１ｈｂとバンプ１ｅの大きさが明らかに異なっているため、認識マーク１ｈを含む認識範囲Ｃの認識率をさらに高めることができる。
また、図３４に示す第４変形例も、認識マーク１ｈの変形例を示すものであり、認識マーク１ｈは、第１パターン１ｈｂと第２パターン１ｈｃと第３パターン１ｈｄと第４パターン１ｈｅとを有している。ここで、第１パターン１ｈｂを基準としたときに第２パターン１ｈｃは第１方向１ｗに沿って配置されており、第３パターン１ｈｄは第１方向１ｗと直交する第２方向１ｘに沿って配置されている。さらに、第４パターン１ｈｅは、第３パターン１ｈｄを基準として第１方向１ｗに沿って配置されている。
なお、第１パターン１ｈｂと第２パターン１ｈｃと第３パターン１ｈｄと第４パターン１ｈｅは、それぞれ平面視で円形であると共に、各パターンのそれぞれの面積は等しく、さらに、複数のバンプ１ｅのそれぞれの面積とは異なっている。
すなわち、第１パターン１ｈｂと第２パターン１ｈｃと第３パターン１ｈｄと第４パターン１ｈｅの円形のそれぞれの面積（大きさ）は、複数のバンプ１ｅのそれぞれの面積（大きさ）とは明らかに異なっている。つまり、各パターンそれぞれの面積は、複数のバンプ１ｅのそれぞれの面積（大きさ）より明らかに大きい。
また、第１パターン１ｈｂと第２パターン１ｈｃとのピッチ間距離Ｐ１は、複数のバンプ１ｅのそれぞれのピッチ間距離Ｐ２よりも大きく、Ｐ１＞Ｐ２の関係となっている。さらに、第１パターン１ｈｂと第３パターン１ｈｄとのピッチ間距離Ｐ３は、複数のバンプ１ｅのそれぞれのピッチ間距離Ｐ２よりも大きく、Ｐ３＞Ｐ２の関係となっている。
すなわち、本第４変形例では、個々のパターンとそれぞれのバンプ１ｅとの大きさが全く異なり、かつ両者の隣り合うパターン（バンプ１ｅ）との配置ピッチも全く異なるため、認識範囲Ｃの模様と撮像範囲Ｄの配列模様とは確実に異なっており、第４変形例では、両者は、さらに明確に異なった模様となっている。
したがって、図２４のカメラ１４や図２５のカメラ１９がロジックチップ１の裏面１ｂを撮像した際に、撮像範囲Ｄの配列模様を、認識すべき認識範囲Ｃの模様と誤認識することをさらに確実に低減することができる。
また、図３５に示す第５変形例も、認識マーク１ｈの変形例を示すものであり、認識マーク１ｈは、単一の第１パターン１ｈｂから成ると共に、平面視で円形となっている。さらに、複数のバンプ１ｅのそれぞれの面積は等しいが、第１パターン１ｈｂの面積と複数のバンプ１ｅのそれぞれの面積とは異なっており、第１パターン１ｈｂの面積の方がバンプ１ｅそれぞれの面積より遥かに大きくなっている。
したがって、認識範囲Ｃの模様と撮像範囲Ｄの配列模様とは確実に異なっており、両者は、類似パターン（類似模様）ではない。
その結果、図２４のカメラ１４や図２５のカメラ１９がロジックチップ１の裏面１ｂを撮像した際に、撮像範囲Ｄの配列模様を、認識すべき認識範囲Ｃの模様と誤認識することを低減することができる。
さらに、図３５の本第５変形例の認識範囲Ｃは、その面積が第１パターン１ｈｂの１つ分となっており、図２２の認識範囲Ｃと比較して遥かに小さい。
したがって、認識範囲Ｃを狭くすることにより、セル領域の面積を大きく確保することができる。
また、図３６に示す第６変形例も、認識マーク１ｈの変形例を示すものであり、認識マーク１ｈは、複数の第１パターン１ｈｂから成ると共に、平面視でＬ型となっている。さらに、複数の第１パターン１ｈｂそれぞれの面積は等しいが、複数のバンプ１ｅのそれぞれの面積とは異なっており、第１パターン１ｈｂの面積の方がバンプ１ｅそれぞれの面積より遥かに小さくなっている。
また、複数の第１パターン１ｈｂの配置ピッチと複数のバンプ１ｅの配置ピッチも異なっており、複数の第１パターン１ｈｂの配置ピッチの方が、複数のバンプ１ｅの配置ピッチよりも遥かに小さい。
なお、本第６変形例においても、認識マーク１ｈを含む認識範囲Ｃは、第１パターン１ｈｂが配置されていない第２領域１ｊを有している。
したがって、認識範囲Ｃの模様と撮像範囲Ｄの配列模様とは確実に異なっており、両者は、類似パターン（類似模様）ではない。
その結果、図２４のカメラ１４や図２５のカメラ１９がロジックチップ１の裏面１ｂを撮像した際に、撮像範囲Ｄの配列模様を、認識すべき認識範囲Ｃの模様と誤認識することを低減することができる。
さらに、本第６変形例においても、認識範囲Ｃが狭くなっているため、セル領域の面積を大きく確保することができる。
また、図３７に示す第７変形例も、認識マーク１ｈの変形例を示すものであり、認識マーク１ｈは、複数の第１パターン１ｈｂと第２パターン１ｈｃから成ると共に、第１パターン１ｈｂと第２パターン１ｈｃが、第１方向１ｗおよび第２方向１ｘにおいて交互に千鳥配置で並んでいる。
なお、第１パターン１ｈｂと第２パターン１ｈｃの面積は等しく、かつ第１パターン１ｈｂおよび第２パターン１ｈｃのそれぞれの面積は、複数のバンプ１ｅのそれぞれの面積とも等しくなっている。
ただし、複数の第１パターン１ｈｂと第２パターン１ｈｃが交互に千鳥配置で並んでおり、第１パターン１ｈｂと第２パターン１ｈｃの配置ピッチが、複数のバンプ１ｅの配置ピッチの２倍程度の大きさとなっている。
したがって、両者の配置ピッチが全く異なるため、認識範囲Ｃの模様と撮像範囲Ｄの配列模様とは確実に異なっており、両者は、類似パターン（類似模様）ではない。
その結果、図２４のカメラ１４や図２５のカメラ１９がロジックチップ１の裏面１ｂを撮像した際に、撮像範囲Ｄの配列模様を、認識すべき認識範囲Ｃの模様と誤認識することを低減することができる。
次に、図３８〜図４０に示す変形例は、認識マーク１ｈの１つのパターン１ｈａの平面視の形状の変形例を示すものである。まず、図３８に示す第８変形例は、認識マーク１ｈの１つのパターン１ｈａの形状が平面視で八角形の場合である。また、図３９に示す第９変形例は、認識マーク１ｈの１つのパターン１ｈａの形状が平面視で＋形状の場合である。さらに、図４０に示す第１０変形例は、認識マーク１ｈの１つのパターン１ｈａの形状が平面視で−形状の場合である。
このように、認識マーク１ｈの１つのパターン１ｈａの形状を、図３８〜図４０に示す変形例の形状としても、図２２に示す円形の場合と同様の効果を得ることができる。
次に、図４１〜図４４に示す変形例は、半導体装置の構造に関する変形例である。
まず、図４１に示す第１１変形例は、ロジックチップ１とその上に積層されたメモリチップ２とを樹脂封止ではなく、ケース２４によって封止を行ったＢＧＡ（半導体装置）２５を示すものである。このＢＧＡ２５においても、その組み立てにおけるフリップチップ接続工程やプローブ検査工程において、図２２に示すような認識マーク１ｈを含む認識範囲Ｃを認識することにより、積層するメモリチップ２のフリップチップ接続時の狭ピッチ電極の位置合わせや、プローブ検査時のプローブ針２１（図２５参照）の狭ピッチ電極との位置合わせを高精度に行うことができる。これにより、ＢＧＡ２５の組み立て性を向上させることができる。
また、図４２の第１２変形例の積層構造は、ロジックチップ１上に複数のメモリチップ２を積層した半導体装置を示すものである。すなわち、パッケージ基板３上に銅ポストバンプ５を介してロジックチップ１が搭載され、このロジックチップ１上に複数のメモリチップ２が積層された構造となっている。
この時、ロジックチップ１と、その上に積層される複数のメモリチップ２のそれぞれには、複数の貫通電極１ｃ，２ｃが形成されている。貫通電極１ｃ，２ｃは、シリコンベース部分を貫通して形成され、かつチップの表裏面の電極を電気的に接続するビア配線である。すなわち、ウエハ状態でチップに貫通孔を開け、導電材を埋め込んで形成した電極であり、多数の半導体チップを、狭パッドピッチを維持した状態で積層するのに有効とされている。
そこで、ロジックチップ１における貫通電極１ｃは、表面１ａのパッド１ｄと接続された銅ポストバンプ５と、その反対側の裏面１ｂ側に設けられたバンプ１ｅとを、表層の絶縁層１ｆに形成された配線部１ｇを介して電気的に接続している。
一方、メモリチップ２における貫通電極２ｃは、表面２ａに設けられたパッド２ｄと、その反対側の裏面２ｂ側に設けられたバンプ２ｅとを、同様に表層の絶縁層２ｆに形成された配線部２ｇを介して電気的に接続している。
なお、ロジックチップ１とその上段側の複数のメモリチップ２（第２半導体チップ、第３半導体チップ）の積層では、ロジックチップ１の貫通電極１ｃに直接接続されたバンプ１ｅと、メモリチップ２の表面２ａ側のパッド２ｄとが電気的に接続されている。さらに、２段目のメモリチップ２の貫通電極２ｃに直接接続された上面側のバンプ２ｅと、３段目のメモリチップ２の下面側のパッド２ｄとが電気的に接続された構造となっている。２段目のメモリチップ２と３段目のメモリチップ２は、同一チップである。
例えば、この３段目のメモリチップ２を２段目のメモリチップ２上に積層する際に、２段目のメモリチップ２の裏面２ｂに形成された認識マーク２ｈを認識して位置合わせを行うことにより、２段目のメモリチップ２と３段目のメモリチップ２との間で高精度に位置合わせすることができる。
ここで、図４２に示す構造を樹脂封止で封止した半導体装置の一例として、図４３の第１３変形例のＢＧＡ２６に示す。
また、図４２に示す構造をケース２４で封止した半導体装置の一例として、図４４の第１４変形例のＢＧＡ２７に示す。
図４３に示すＢＧＡ２６や図４４に示すＢＧＡ２７においても、それぞれの組み立てにおけるフリップチップ接続工程やプローブ検査工程で、図２２に示すような認識マーク１ｈを含む認識範囲Ｃを認識することにより、積層するメモリチップ２のフリップチップ接続時の狭ピッチ電極の位置合わせを高精度に行うことができる。さらに、プローブ検査時のプローブ針２１（図２５参照）の狭ピッチ電極との位置合わせを高精度に行うことができる。その結果、ＢＧＡ２６，２７の組み立て性を向上させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、上記実施の形態および変形例において、組み立て工程でウエハを支持する支持部材として、キャリア以外のＢＧテープ等を用いても良い。
また、上記実施の形態および変形例では、半導体装置がＢＧＡの場合を取り上げて説明したが、前記半導体装置は、配線基板上に複数の半導体チップを積層して成る構造のものであれば、ＢＧＡに限らず、例えばＬＧＡ（Land Grid Array)などであってもよい。
また、以下の実施の形態を含んでもよい。
（付記）
［項１］
（ａ）第１主面と、前記第１主面とは反対側の第２主面と、を有する第１半導体チップと、第１主面と、前記第１主面とは反対側の第２主面と、を有する第２半導体チップと、を準備する工程と、
（ｂ）前記第１半導体チップの前記第２主面と前記第２半導体チップの前記第１主面とが対向するように前記第１半導体チップ上に前記第２半導体チップを搭載する工程と、を有し、
前記第１半導体チップの前記第２主面上には、マトリックス状に配置された複数の電極パッドと認識マークが配置され、
前記第２半導体チップの前記第１主面上には、前記第１半導体チップの前記複数の電極パッドに対応した複数の突起電極が配置され、
前記（ｂ）工程は、
（ｂ１）前記第１半導体チップの前記第２主面上の前記認識マークを含む認識範囲を撮像して前記認識範囲の模様を認識する工程と、
（ｂ２）前記認識範囲の模様を認識した結果に基づいて前記第１半導体チップの前記複数の電極パッドと前記第２半導体チップの前記複数の突起電極との位置合わせを行う工程と、
（ｂ３）前記第１半導体チップ上に前記第２半導体チップを搭載し、前記第１半導体チップの前記複数の電極パッドと前記第２半導体チップの前記複数の突起電極とを電気的に接続する工程と、を有し、
前記認識範囲の模様は、前記複数の電極パッドの配列模様のいずれの部分とも異なる半導体装置の製造方法。
［項２］
項１に記載の半導体装置の製造方法において、
前記第１半導体チップはマイクロコンピュータを備えたロジックチップであり、前記第２半導体チップはメモリチップである半導体装置の製造方法。
［項３］
項２に記載の半導体装置の製造方法において、
前記第２半導体チップ上に第３半導体チップを搭載する半導体装置の製造方法。
［項４］
項３に記載の半導体装置の製造方法において、
前記第２半導体チップと前記第３半導体チップは同一チップである半導体装置の製造方法。
［項５］
項４に記載の半導体装置の製造方法において、
前記第３半導体チップはメモリチップである半導体装置の製造方法。
［項６］
項１に記載の半導体装置の製造方法において、
前記（ｂ）工程の後、
前記第１半導体チップ、前記第２半導体チップおよび前記複数の突起電極を封止する封止工程を有する半導体装置の製造方法。
１ ロジックチップ（第１半導体チップ）
１ａ 表面（第１主面）
１ｂ 裏面（第２主面）
１ｃ 貫通電極
１ｄ パッド
１ｅ バンプ（電極パッド）
１ｆ 絶縁層
１ｇ 配線部
１ｈ 認識マーク
１ｈａ パターン
１ｈｂ 第１パターン
１ｈｃ 第２パターン
１ｈｄ 第３パターン
１ｈｅ 第４パターン
１ｉ 第１領域
１ｊ 第２領域
１ｋ 認識マーク
１ｍ メタル層
１ｎ メタル層
１ｐ 絶縁層
１ｑ 保護膜
１ｒ ベース基板
１ｓ 素子
１ｔ 絶縁膜
１ｕ 絶縁膜
１ｖ 貫通電極
１ｗ 第１方向
１ｘ 第２方向
２ メモリチップ（第２半導体チップ）
２ａ 表面（第１主面）
２ｂ 裏面（第２主面）
２ｃ 貫通電極
２ｄ パッド
２ｅ バンプ
２ｆ 絶縁層
２ｇ 配線部
２ｈ 認識マーク
３ パッケージ基板（配線基板、多連基板）
３ａ 上面
３ｂ 下面
３ｇ 内部配線
３ｈ スルーホール配線
３ｉ ランド
３ｊ ランド
３ｋ ソルダレジスト膜
４ 封止体
５ 銅ポストバンプ
６ ＢＧＡ（半導体装置）
７ 半田
８ ウエハ
８ａ 表面
８ｂ 裏面
９ ボール電極
１０ アンダーフィル
１１ キャリア
１２ 接着剤
１３ チップ搭載機
１４ カメラ
１５ ダイシングテープ
１６ 認識部
１７ チップ搭載部
１８ プローバ装置
１９ カメラ
２０ 認識部
２１ プローブ針
２２ 測定部
２３ ステージ
２４ ケース
２５ ＢＧＡ（半導体装置）
２６ ＢＧＡ（半導体装置）
２７ ＢＧＡ（半導体装置）
３０ プローバ
３０ａ ステージ
３０ｂ テストヘッド
３０ｃ プローブ針
３０ｄ ローダ・アンローダ
３１ ウエハ
３１ａ 表面
３１ｂ 裏面
３１ｃ スクライブライン
３１ｄ 貫通電極
３１ｅ チップ領域
３１ｆ 位置合わせマーク
３１ｇ バンプ
３２ チップ
３４ カメラ
３５ 位置合わせマーク

Claims (20)

  1. （ａ）第１主面と、前記第１主面とは反対側の第２主面と、を有する第１半導体チップと、第１主面と、前記第１主面とは反対側の第２主面と、を有する第２半導体チップと、を準備する工程と、
    （ｂ）前記第１半導体チップの前記第２主面と前記第２半導体チップの前記第１主面とが対向するように前記第１半導体チップ上に前記第２半導体チップを搭載する工程と、を有し、
    前記第１半導体チップの前記第２主面上には、マトリックス状に配置された複数の電極パッドと認識マークが配置され、
    前記第２半導体チップの前記第１主面上には、前記第１半導体チップの前記複数の電極パッドに対応した複数の突起電極が配置され、
    前記（ｂ）工程は、
    （ｂ１）前記第１半導体チップの前記第２主面上の前記認識マークを含む認識範囲を撮像して前記認識範囲の模様を認識する工程と、
    （ｂ２）前記認識範囲の模様を認識した結果に基づいて前記第１半導体チップの前記複数の電極パッドと前記第２半導体チップの前記複数の突起電極との位置合わせを行う工程と、
    （ｂ３）前記第１半導体チップ上に前記第２半導体チップを搭載し、前記第１半導体チップの前記複数の電極パッドと前記第２半導体チップの前記複数の突起電極とを電気的に接続する工程と、を有し、
    前記認識範囲の模様は、前記複数の電極パッドの配列模様のいずれの部分とも異なる半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記認識マークは第１パターンを有し、
    前記複数の電極パッドのそれぞれの電極パッドの面積は等しく、
    前記第１パターンの面積と前記複数の電極パッドのそれぞれの電極パッドの面積とは異なる半導体装置の製造方法。
  3. 請求項２に記載の半導体装置の製造方法において、
    前記認識マークの前記第１パターンの面積は、前記複数の電極パッドのそれぞれの電極パッドの面積よりも大きい半導体装置の製造方法。
  4. 請求項２に記載の半導体装置の製造方法において、
    前記認識マークの前記第１パターンの面積は、前記複数の電極パッドのそれぞれの電極パッドの面積よりも小さい半導体装置の製造方法。
  5. 請求項１に記載の半導体装置の製造方法において、
    前記認識マークは第１パターンと第２パターンとを有し、前記第１パターンと前記第２パターンとのピッチ間距離は、前記複数の電極パッドのそれぞれの電極パッドのピッチ間距離よりも大きい半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法において、
    前記認識マークは第３パターンを有し、前記第１パターンと前記第３パターンとのピッチ間距離は、前記複数の電極パッドのそれぞれの電極パッドのピッチ間距離よりも大きい半導体装置の製造方法。
  7. 請求項６に記載の半導体装置の製造方法において、
    前記第１パターンを基準としたときに前記第２パターンは第１方向に配置されており、前記第３パターンは前記第１方向と直交する第２方向に配置されている半導体装置の製造方法。
  8. 請求項５に記載の半導体装置の製造方法において、
    前記認識マークの前記第１および第２パターンの面積は等しく、
    前記第１および第２パターンの面積は、前記複数の電極パッドのそれぞれの面積と異なる半導体装置の製造方法。
  9. 請求項５に記載の半導体装置の製造方法において、
    前記認識マークの前記第１および第２パターンの面積は等しく、
    前記第１および第２パターンの面積は、前記複数の電極パッドのそれぞれの面積と等しい半導体装置の製造方法。
  10. 請求項１に記載の半導体装置の製造方法において、
    前記認識マークを含む前記認識範囲は、複数のパターンが配列された第１領域とパターンが配置されていない第２領域とを有する半導体装置の製造方法。
  11. 請求項１０に記載の半導体装置の製造方法において、
    前記認識マークの前記複数のパターンのそれぞれの面積は等しく、前記複数の電極パッドのそれぞれの面積とは異なる半導体装置の製造方法。
  12. 請求項１に記載の半導体装置の製造方法において、
    前記（ｂ）工程は、前記認識マークを含む前記認識範囲の模様を撮像するカメラ、前記カメラにより撮像した画像データを保存し、前記画像データを処理する認識部、および、前記認識部が処理した前記画像データを基に半導体チップを位置決めして搭載するチップ搭載部を有するチップ搭載機により行い、
    前記（ｂ２）工程は、予め前記認識部に保存された前記認識範囲の模様の画像データと、新たに撮像した前記認識範囲の模様の画像データとを比較する工程を含む半導体装置の製造方法。
  13. 請求項１に記載の半導体装置の製造方法において、
    前記第１半導体チップは、複数の貫通電極を有し、前記複数の貫通電極は前記複数の電極パッドのそれぞれと電気的に接続されている半導体装置の製造方法。
  14. （ａ）第１主面と、前記第１主面とは反対側の第２主面と、を有する第１半導体チップと、第２半導体チップと、を準備する工程と、
    （ｂ）前記第１半導体チップの電気特性を測定する工程と、
    （ｃ）前記（ｂ）工程で良品となった前記第１半導体チップ上に前記第２半導体チップを搭載する工程と、を有し、
    前記第１半導体チップの前記第２主面上には、マトリックス状に配置された複数の電極パッドと認識マークが配置され、
    前記（ｂ）工程は、
    （ｂ１）前記第１半導体チップの前記第２主面上の前記認識マークを含む認識範囲を撮像して前記認識範囲の模様を認識する工程と、
    （ｂ２）前記認識範囲の模様を認識した結果に基づいて前記第１半導体チップの前記複数の電極パッドと複数のプローブ針との位置合わせを行う工程と、
    （ｂ３）前記第１半導体チップの前記複数の電極パッドのそれぞれに前記複数のプローブ針をコンタクトさせ、前記第１半導体チップの前記電気特性を測定する工程と、を有し、
    前記認識範囲の模様は、前記複数の電極パッドの配列模様のいずれの部分とも異なる半導体装置の製造方法。
  15. 請求項１４に記載の半導体装置の製造方法において、
    前記（ｂ）工程は、ウエハの状態で行う半導体装置の製造方法。
  16. 請求項１５に記載の半導体装置の製造方法において、
    （ｄ）前記（ｂ）工程の後、前記（ｃ）工程の前に前記ウエハをダイシングし、前記（ｂ）工程で良品となった前記第１半導体チップを取得する工程をさらに有する半導体装置の製造方法。
  17. 請求項１４に記載の半導体装置の製造方法において、
    （ｅ）前記（ａ）工程の前に、前記第１半導体チップを配線基板上に搭載する工程を有する半導体装置の製造方法。
  18. 請求項１４に記載の半導体装置の製造方法において、
    前記（ｂ）工程は、前記認識マークを含む前記認識範囲の模様を撮像するカメラ、前記カメラにより撮像した画像データを保存し、前記画像データを処理する認識部、前記認識部が処理した前記画像データを基に半導体チップにコンタクトする前記複数のプローブ針、前記複数のプローブ針を介して前記半導体チップの前記電気特性を測定する測定部を有するプローバ装置により行い、
    前記（ｂ２）工程は、予め前記認識部に保存された前記認識範囲の模様の画像データと、新たに撮像した前記認識範囲の模様の画像データとを比較する工程を含む半導体装置の製造方法。
  19. （ａ）第１主面と、前記第１主面とは反対側の第２主面と、を有する第１半導体チップと、第１主面と、前記第１主面とは反対側の第２主面と、を有する第２半導体チップと、を準備する工程と、
    （ｂ）前記第１半導体チップの電気特性を測定する工程と、
    （ｃ）前記（ｂ）工程で良品となった前記第１半導体チップの前記第２主面と前記第２半導体チップの前記第１主面とが対向するように前記第１半導体チップ上に前記第２半導体チップを搭載する工程と、を有し、
    前記第１半導体チップの前記第２主面上には、マトリックス状に配置された複数の電極パッドと認識マークが配置され、
    前記第２半導体チップの前記第１主面上には、前記第１半導体チップの前記複数の電極パッドに対応した複数の突起電極が配置され、
    前記（ｂ）工程は、
    （ｂ１）前記第１半導体チップの前記第２主面上の前記認識マークを含む認識範囲を撮像して前記認識範囲の模様を認識する工程と、
    （ｂ２）前記認識範囲の模様を認識した結果に基づいて前記第１半導体チップの前記複数の電極パッドと複数のプローブ針との位置合わせを行う工程と、
    （ｂ３）前記第１半導体チップの前記複数の電極パッドのそれぞれに前記複数のプローブ針を接触させ、前記第１半導体チップの前記電気特性を測定する工程と、を有し、
    前記（ｃ）工程は、
    （ｃ１）前記第１半導体チップの前記第２主面上の前記認識マークを含む前記認識範囲を撮像して前記認識範囲の模様を認識する工程と、
    （ｃ２）前記認識範囲の模様を認識した結果に基づいて前記第１半導体チップの前記複数の電極パッドと前記第２半導体チップの前記複数の突起電極との位置合わせを行う工程と、
    （ｃ３）前記第１半導体チップ上に前記第２半導体チップを搭載し、前記第１半導体チップの前記複数の電極パッドと前記第２半導体チップの前記複数の突起電極とを電気的に接続する工程と、を有し、
    前記認識範囲の模様は、前記複数の電極パッドの配列模様のいずれの部分とも異なる半導体装置の製造方法。
  20. 請求項１９に記載の半導体装置の製造方法において、
    前記（ｂ１）および（ｃ１）工程で撮像する前記認識マークを含む前記認識範囲の模様は共通である半導体装置の製造方法。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5876000B2 (ja) * 2012-06-11 2016-03-02 株式会社新川 ボンディング装置およびボンディング方法
JP6207190B2 (ja) * 2013-03-22 2017-10-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2014187185A (ja) * 2013-03-22 2014-10-02 Renesas Electronics Corp 半導体装置の製造方法
JP6489965B2 (ja) * 2015-07-14 2019-03-27 新光電気工業株式会社 電子部品装置及びその製造方法
US9799571B2 (en) * 2015-07-15 2017-10-24 Globalfoundries Singapore Pte. Ltd. Methods for producing integrated circuits with interposers and integrated circuits produced from such methods
JP6544160B2 (ja) * 2015-09-09 2019-07-17 三菱電機株式会社 半導体装置
JP6624973B2 (ja) * 2016-03-03 2019-12-25 ルネサスエレクトロニクス株式会社 半導体装置
US10056528B1 (en) * 2017-03-31 2018-08-21 Intel Corporation Interposer structures, semiconductor assembly and methods for forming interposer structures
US10636757B2 (en) * 2017-08-29 2020-04-28 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit component package and method of fabricating the same
KR102674029B1 (ko) * 2018-10-26 2024-06-13 삼성전자주식회사 테스트 패드를 포함하는 반도체 패키지
US11694967B2 (en) * 2019-03-14 2023-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of fabricating the same
US11600590B2 (en) * 2019-03-22 2023-03-07 Advanced Semiconductor Engineering, Inc. Semiconductor device and semiconductor package
CN112378934B (zh) * 2021-01-15 2021-09-10 同源微（北京）半导体技术有限公司 光学芯片、探测器以及制作方法
JP2022121116A (ja) * 2021-02-08 2022-08-19 ローム株式会社 半導体素子、当該半導体素子を備えた半導体装置、および、半導体素子の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005217071A (ja) * 2004-01-28 2005-08-11 Nec Electronics Corp マルチチップ半導体装置用チップ及びその製造方法
JP2007180232A (ja) * 2005-12-27 2007-07-12 Toshiba Corp ボンディング装置及び半導体装置の製造方法
JP2011171607A (ja) * 2010-02-19 2011-09-01 Sony Corp 半導体装置および貫通電極のテスト方法
US20120056315A1 (en) * 2010-09-02 2012-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment Marks in Substrate Having Through-Substrate Via (TSV)
JP2012114381A (ja) * 2010-11-29 2012-06-14 Kyocer Slc Technologies Corp 配線基板およびその製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6977396B2 (en) * 2003-02-19 2005-12-20 Lumileds Lighting U.S., Llc High-powered light emitting device with improved thermal properties
JP4379102B2 (ja) 2003-12-12 2009-12-09 セイコーエプソン株式会社 半導体装置の製造方法
KR100580635B1 (ko) * 2003-12-30 2006-05-16 삼성전자주식회사 전자소자 및 그 제조방법
JP4632690B2 (ja) * 2004-05-11 2011-02-16 スタンレー電気株式会社 半導体発光装置とその製造方法
TWI414580B (zh) * 2006-10-31 2013-11-11 Sumitomo Bakelite Co 黏著帶及使用該黏著帶而成之半導體裝置
JP2008153499A (ja) 2006-12-19 2008-07-03 Sharp Corp 半導体装置の製造方法
JP5218319B2 (ja) 2009-07-27 2013-06-26 富士通セミコンダクター株式会社 半導体基板
JP5531508B2 (ja) 2009-08-26 2014-06-25 株式会社ニコン 基板重ね合わせ装置、基板重ね合わせ方法、及びデバイスの製造方法
JP5984394B2 (ja) * 2010-01-15 2016-09-06 東レエンジニアリング株式会社 ３次元実装方法および装置
US8896136B2 (en) 2010-06-30 2014-11-25 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment mark and method of formation
JP2012222161A (ja) 2011-04-08 2012-11-12 Elpida Memory Inc 半導体装置
JP2014187185A (ja) * 2013-03-22 2014-10-02 Renesas Electronics Corp 半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005217071A (ja) * 2004-01-28 2005-08-11 Nec Electronics Corp マルチチップ半導体装置用チップ及びその製造方法
JP2007180232A (ja) * 2005-12-27 2007-07-12 Toshiba Corp ボンディング装置及び半導体装置の製造方法
JP2011171607A (ja) * 2010-02-19 2011-09-01 Sony Corp 半導体装置および貫通電極のテスト方法
US20120056315A1 (en) * 2010-09-02 2012-03-08 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment Marks in Substrate Having Through-Substrate Via (TSV)
JP2012114381A (ja) * 2010-11-29 2012-06-14 Kyocer Slc Technologies Corp 配線基板およびその製造方法

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