JP2014175640A - 縦型複合パワーｍｏｓｆｅｔ - Google Patents

Abstract

【課題】縦型パワーＭＯＳＦＥＴ等のパワー系半導体素子を複数個、単一の半導体チップに集積する場合、通常、個別の素子のセル構造およびチップ周辺構造をほぼそのまま集積するのが一般的である。しかし、本願発明者等が具体的な複合デバイスを検討したところによると、このような単純集積型レイアウトでは、チップ周辺構造が占有する面積が、必要以上に大きくなってしまうことが明らかとなった。これは、たとえば、縦型パワーＭＯＳＦＥＴについて言えば、個別の素子のソースドレイン耐圧は、比較的高いとしても、複数の素子間のソース間耐圧は、同等に高いとは、限らないからである。
【解決手段】本願発明は、縦型複合パワーＭＯＳＦＥＴにおいて、二つのソース電位領域間を分離領域で分離し、その中に多重フローティングフィールドリングを設けたものである。
【選択図】図１

Description

本願は、半導体集積回路装置（または半導体装置）に関し、たとえば、パワーＭＯＳＦＥＴ等のパワー系半導体デバイスに適用することができるものである。

日本特開平８−１６７８３８号公報（特許文献１）または、これに対応する米国特許第５６２９５４２号公報（特許文献２）は、縦型複合パワーＭＯＳＦＥＴ等に関するものである。そこには、単一のチップ上に形成された複数の縦型パワーＭＯＳＦＥＴ同士を分離するために、チャンネルストップ領域、または、これとメタルガードリングの組み合わせを用いた技術が開示されている。

日本特開平９−３０７１０３号公報（特許文献３）は、縦型複合パワーＭＯＳＦＥＴに関するものである。そこには、単一のチップ上に形成された複数の縦型パワーＭＯＳＦＥＴ同士を分離するために、チャンネルストップ領域とメタルガードリングの組み合わせを用いた技術が開示されている。

特開平８−１６７８３８号公報 米国特許第５６２９５４２号公報 特開平９−３０７１０３号公報

縦型パワーＭＯＳＦＥＴ等のパワー系半導体素子を複数個、単一の半導体チップに集積する場合、通常、個別の素子のセル構造およびチップ周辺構造をほぼそのまま集積するのが一般的である。

しかし、本願発明者等が具体的な複合デバイスを検討したところによると、このような単純集積型レイアウトでは、チップ周辺構造が占有する面積が、必要以上に大きくなってしまうことが明らかとなった。これは、たとえば、縦型パワーＭＯＳＦＥＴについて言えば、個別の素子のソースドレイン耐圧は、比較的高いとしても、複数の素子間のソース間耐圧は、同等に高いとは、限らないからである。

このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、本願の一実施の形態の概要は、縦型複合パワーＭＯＳＦＥＴにおいて、二つのソース電位領域間を分離領域で分離し、その中に多重フローティングフィールドリングを設けたものである。

本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

すなわち、前記本願の一実施の形態によれば、不必要なチップ周辺構造を省略することができる。

本願の一実施の形態の縦型複合パワーＭＯＳＦＥＴについてのデバイス構造等を説明するためのチップ上面全体図である。 図１の分離領域ＴＲ１（内部接合終端領域）および共通接合終端領域ＴＲ３の内部構造の詳細を説明するための模式的チップ上面全体図である。 図１のＡ−Ａ’断面に対応するチップ断面図である。 図１のＢ−Ｂ’断面に対応するチップ断面図である。 本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（Ｐ型ウエル導入工程）の図１のＡ−Ａ’断面に対応するチップ断面図（図３に対応）である。 本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（Ｐ型ウエル導入工程）の図１のＢ−Ｂ’断面に対応するチップ断面図（図４に対応）である。 本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（トレンチエッチング工程）の図１のＡ−Ａ’断面に対応するチップ断面図（図３に対応）である。 本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（トレンチエッチング工程）の図１のＢ−Ｂ’断面に対応するチップ断面図（図４に対応）である。 本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（ゲート絶縁膜およびゲートポリＳｉ膜成膜工程）の図１のＡ−Ａ’断面に対応するチップ断面図（図３に対応）である。 本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（ゲート絶縁膜およびゲートポリＳｉ膜成膜工程）の図１のＢ−Ｂ’断面に対応するチップ断面図（図４に対応）である。 本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（ポリＳｉ膜加工工程）の図１のＡ−Ａ’断面に対応するチップ断面図（図３に対応）である。 本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（ポリＳｉ膜加工工程）の図１のＢ−Ｂ’断面に対応するチップ断面図（図４に対応）である。 本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（ポリＳｉ膜酸化工程）の図１のＡ−Ａ’断面に対応するチップ断面図（図３に対応）である。 本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（ポリＳｉ膜酸化工程）の図１のＢ−Ｂ’断面に対応するチップ断面図（図４に対応）である。 本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（層間絶縁膜成膜工程）の図１のＡ−Ａ’断面に対応するチップ断面図（図３に対応）である。 本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（層間絶縁膜成膜工程）の図１のＢ−Ｂ’断面に対応するチップ断面図（図４に対応）である。 本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（コンタクト溝エッチング工程）の図１のＡ−Ａ’断面に対応するチップ断面図（図３に対応）である。 本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（コンタクト溝エッチング工程）の図１のＢ−Ｂ’断面に対応するチップ断面図（図４に対応）である。 本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（表面側メタル電極およびファイナルパッシベーション膜成膜工程）の図１のＡ−Ａ’断面に対応するチップ断面図（図３に対応）である。 本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（表面側メタル電極およびファイナルパッシベーション膜成膜工程）の図１のＢ−Ｂ’断面に対応するチップ断面図（図４に対応）である。 本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（バックグラインディング工程）の図１のＡ−Ａ’断面に対応するチップ断面図（図３に対応）である。 本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（バックグラインディング工程）の図１のＢ−Ｂ’断面に対応するチップ断面図（図４に対応）である。 本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴの動作の状況を説明する各端子間の電位関係図である。 本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴの一つのアウトラインを説明するための図２に対応し、更に簡略化した模式的チップ上面全体図である。 本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴの他の一つのアウトラインを説明するための図２に対応し、更に簡略化した模式的チップ上面全体図である。 本願の前記一実施の形態の変形例に関する縦型複合パワーＭＯＳＦＥＴの動作の状況を説明する各端子間の電位関係図である。 図２６に示す電位関係の場合におけるデバイス構造の変形例を説明するための簡略化した模式的チップ上面全体図である。

〔実施の形態の概要〕
先ず、本願において開示される代表的な実施の形態について概要を説明する。

１．以下を含む縦型複合パワーＭＯＳＦＥＴ：
（ａ）第１の主面および第２の主面を有し、第１のパワーＭＯＳＦＥＴおよび第２のパワーＭＯＳＦＥＴが形成された半導体基板；
（ｂ）前記半導体基板の前記第２の主面の表面領域に設けられ、第１導電型を有する共通ドレイン領域；
（ｃ）前記半導体基板の前記第１の主面の表面領域に設けられ、前記第１導電型を有する前記第１のパワーＭＯＳＦＥＴを構成する第１のソース電位領域；
（ｄ）前記半導体基板の前記第１の主面の表面領域に設けられ、前記第１導電型を有する前記第２のパワーＭＯＳＦＥＴを構成する第２のソース電位領域；
（ｅ）前記第１の主面に於いて、前記第１のソース電位領域を囲み、前記第２のソース電位領域との間を分離する分離領域；
（ｆ）前記分離領域内に設けられた第１の多重フローティングフィールドリング。

２．前記項１に記載の縦型複合パワーＭＯＳＦＥＴにおいて、前記第１の多重フローティングフィールドリングの各々は、前記第１導電型と反対導電型の第２導電型を有するウエル領域と同時に形成された不純物ドープ領域から構成されている。

３．前記項１または２に記載の縦型複合パワーＭＯＳＦＥＴにおいて、更に、以下を含む：
（ｇ）前記分離領域の上方に延在する前記第２のソース電位領域に接続されたインバースフィールドプレート。

４．前記項１から３のいずれか一つに記載の縦型複合パワーＭＯＳＦＥＴにおいて、更に、以下を含む：
（ｈ）前記第１のソース電位領域および前記第２のソース電位領域を囲む第２の多重フローティングフィールドリング。

５．前記項４に記載の縦型複合パワーＭＯＳＦＥＴにおいて、前記第１の多重フローティングフィールドリングのピッチは、前記第２の多重フローティングフィールドリングのピッチよりも狭い。

６．前記項４または５に記載の縦型複合パワーＭＯＳＦＥＴにおいて、前記第１の多重フローティングフィールドリングの幅は、前記第２の多重フローティングフィールドリングの幅よりも狭い。

７．以下を含む縦型複合パワーＭＯＳＦＥＴ：
（ａ）第１の主面および第２の主面を有し、第１のパワーＭＯＳＦＥＴおよび第２のパワーＭＯＳＦＥＴが形成された半導体基板；
（ｂ）前記半導体基板の前記第２の主面の表面領域に設けられ、第１導電型を有する共通ドレイン領域；
（ｃ）前記半導体基板の前記第１の主面の表面領域に設けられ、前記第１導電型を有する前記第１のパワーＭＯＳＦＥＴを構成する第１のソース電位領域；
（ｄ）前記半導体基板の前記第１の主面の表面領域に設けられ、前記第１導電型を有する前記第２のパワーＭＯＳＦＥＴを構成する第２のソース電位領域；
（ｅ）前記第１の主面に於いて、前記第１のソース電位領域を囲む第１の環状接合終端構造；
（ｆ）前記第１の主面に於いて、前記第１のソース電位領域および前記第１の環状接合終端構造を囲む第２の環状接合終端構造。

８．前記項７に記載の縦型複合パワーＭＯＳＦＥＴにおいて、更に、以下を含む：
（ｇ）前記第２の環状接合終端構造を囲む環状チップ端部構造。

９．前記項７または８に記載の縦型複合パワーＭＯＳＦＥＴにおいて、更に、以下を含む：
（ｈ）前記第１の環状接合終端構造の上方に延在する前記第２のソース電位領域に接続されたインバースフィールドプレート。

１０．前記項７から９のいずれか一つに記載の縦型複合パワーＭＯＳＦＥＴにおいて、前記第１の環状接合終端構造は、第１の多重フローティングフィールドリングを有する。

１１．前記項７から１０のいずれか一つに記載の縦型複合パワーＭＯＳＦＥＴにおいて、前記第２の環状接合終端構造は、第２の多重フローティングフィールドリングを有する。

１２．前記項１０または１１に記載の縦型複合パワーＭＯＳＦＥＴにおいて、前記第１の多重フローティングフィールドリングの各々は、ウエル領域と同時に形成された不純物ドープ領域から構成されている。

１３．前記項１１または１２に記載の縦型複合パワーＭＯＳＦＥＴにおいて、前記第２の多重フローティングフィールドリングの各々は、ウエル領域と同時に形成された不純物ドープ領域から構成されている。

１４．前記項１１から１３のいずれか一つに記載の縦型複合パワーＭＯＳＦＥＴにおいて、前記第１の多重フローティングフィールドリングのピッチは、前記第２の多重フローティングフィールドリングのピッチよりも狭い。

１５．前記項１１から１４のいずれか一つに記載の縦型複合パワーＭＯＳＦＥＴにおいて、前記第１の多重フローティングフィールドリングの幅は、前記第２の多重フローティングフィールドリングの幅よりも狭い。

次に、本願において開示される代表的な実施の形態についてその他の概要を説明する。

１６．以下を含む縦型複合パワーＭＯＳＦＥＴ：
（ａ）第１の主面および第２の主面を有し、第１のパワーＭＯＳＦＥＴおよび第２のパワーＭＯＳＦＥＴが形成された半導体基板；
（ｂ）前記半導体基板の前記第２の主面の表面領域に設けられ、第１導電型を有する共通ドレイン領域；
（ｃ）前記半導体基板の前記第１の主面の表面領域に設けられ、前記第１導電型を有する前記第１のパワーＭＯＳＦＥＴを構成する第１のソース電位領域；
（ｄ）前記半導体基板の前記第１の主面の表面領域に設けられ、前記第１導電型を有する前記第２のパワーＭＯＳＦＥＴを構成する第２のソース電位領域；
（ｅ）前記第１の主面に於いて、前記第２のソース電位領域を囲む第３の環状接合終端構造；
（ｆ）前記第１の主面に於いて、前記第１のソース電位領域および前記第３の環状接合終端構造を囲む第２の環状接合終端構造。

１７．前記項１６に記載の縦型複合パワーＭＯＳＦＥＴにおいて、更に、以下を含む：
（ｇ）前記第２の環状接合終端構造を囲む環状チップ端部構造。

１８．前記項１６または１７に記載の縦型複合パワーＭＯＳＦＥＴにおいて、更に、以下を含む：
（ｈ）前記第３の環状接合終端構造の上方に延在する前記第１のソース電位領域に接続されたインバースフィールドプレート。

１９．前記項１６から１８のいずれか一つに記載の縦型複合パワーＭＯＳＦＥＴにおいて、前記第３の環状接合終端構造は、第３の多重フローティングフィールドリングを有する。

２０．前記項１６から１９のいずれか一つに記載の縦型複合パワーＭＯＳＦＥＴにおいて、前記第２の環状接合終端構造は、第２の多重フローティングフィールドリングを有する。

２１．前記項１９または２０に記載の縦型複合パワーＭＯＳＦＥＴにおいて、前記第３の多重フローティングフィールドリングの各々は、ウエル領域と同時に形成された不純物ドープ領域から構成されている。

２２．前記項２０または２１に記載の縦型複合パワーＭＯＳＦＥＴにおいて、前記第２の多重フローティングフィールドリングの各々は、ウエル領域と同時に形成された不純物ドープ領域から構成されている。

２３．前記項２０から２２のいずれか一つに記載の縦型複合パワーＭＯＳＦＥＴにおいて、前記第３の多重フローティングフィールドリングのピッチは、前記第２の多重フローティングフィールドリングのピッチよりも狭い。

２４．前記項２０から２３のいずれか一つに記載の縦型複合パワーＭＯＳＦＥＴにおいて、前記第３の多重フローティングフィールドリングの幅は、前記第２の多重フローティングフィールドリングの幅よりも狭い。

〔本願における記載形式、基本的用語、用法の説明〕
１．本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。

更に、本願において、「半導体装置」というときは、主に、各種トランジスタ（能動素子）単体、またはそれらを中心に、抵抗、コンデンサ等を半導体チップ等（たとえば単結晶シリコン基板）上に集積したもの（それらのチップを一つ又は複数有するパッケージ体を含む）をいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。本願では、パワー系半導体素子を対象とするが、「パワー系半導体素子」とは、主に、５ワット以上の電力を取り扱う各種半導体素子、たとえば、パワーＭＯＳＦＥＴ、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、パワーダイオード、これらのうち少なくとも一つを含む複合素子等を指す。

パワーＭＯＳＦＥＴは、横型パワーＭＯＳＦＥＴ（一般に「ＬＤＭＯＳＦＥＴ」と呼ぶ）と縦型パワーＭＯＳＦＥＴ（一般に「Ｖｅｒｔｉｃａｌ ＭＯＳＦＥＴ」と呼ぶ）に分類することができる。縦型パワーＭＯＳＦＥＴは、更に、プレーナ（Ｐｌａｎａｒ）型とトレンチ（Ｔｒｅｎｃｈ）型に分類されるが、本願では、主に、トレンチ型を例に取り具体的に説明するが、プレーナ型にも同様に適用できることは言うまでもない。

２．同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。

同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン（Ｕｎｄｏｐｅｄ Ｓｉｌｉｃｏｎ Ｄｉｏｘｉｄｅ）だけでなく、その他の酸化シリコンを主要な成分とする絶縁膜を含む。たとえば、ＴＥＯＳベース酸化シリコン（ＴＥＯＳ−ｂａｓｅｄ ｓｉｌｉｃｏｎ ｏｘｉｄｅ）、ＰＳＧ（Ｐｈｏｓｐｈｏｒｕｓ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等の不純物をドープした酸化シリコン系絶縁膜も酸化シリコン膜である。また、熱酸化膜、ＣＶＤ酸化膜のほか、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）、ナノクラスタリングシリカ（ＮＳＣ：Ｎａｎｏ−Ｃｌｕｓｔｅｒｉｎｇ Ｓｉｌｉｃａ）等の塗布系膜も酸化シリコン膜または酸化シリコン系絶縁膜である。そのほか、ＦＳＧ（Ｆｌｕｏｒｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）、ＳｉＯＣ（Ｓｉｌｉｃｏｎ Ｏｘｉｃａｒｂｉｄｅ）またはカーボンドープ酸化シリコン（Ｃａｒｂｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃｏｎ ｏｘｉｄｅ）またはＯＳＧ（Ｏｒｇａｎｏｓｉｌｉｃａｔｅ Ｇｌａｓｓ）等のＬｏｗ−ｋ絶縁膜も同様に、酸化シリコン膜または酸化シリコン系絶縁膜である。更に、これらと同様な部材に空孔を導入したシリカ系Ｌｏｗ−ｋ絶縁膜（ポーラス系絶縁膜、「ポーラスまたは多孔質」というときは、分子性多孔質を含む）も酸化シリコン膜または酸化シリコン系絶縁膜である。

また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統に属する材料としては、ＳｉＮ，ＳｉＣＮ，ＳｉＮＨ，ＳｉＣＮＨ等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、ＳｉＮおよびＳｉＮＨの両方を含む。同様に、「ＳｉＣＮ」というときは、特にそうでない旨明示したときを除き、ＳｉＣＮおよびＳｉＣＮＨの両方を含む。

なお、ＳｉＣは、ＳｉＮと類似の性質を有するが、ＳｉＯＮは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多いが、エッチストップ膜とする場合は、ＳｉＣ，ＳｉＮ等に近い。

３．「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。

また、本願に於いて、「半導体基板」というときは、半導体ウエハ又は半導体チップの全部あるいは一部を含み、これらにエッチング、エピタキシャル成長、成膜その他の処理を施したものを言う。

４．図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。従って、たとえば、「正方形」とは、ほぼ正方形を含み、「直交」とは、ほぼ直交する場合を含み、「一致」とは、ほぼ一致する場合を含む。このことは、「平行」、「直角」についても同じである。従って、たとえば、完全な平行からの１０度程度のずれは、平行に属する。

また、ある領域について、「全体」、「全般」、「全域」等というときは、「ほぼ全体」、「ほぼ全般」、「ほぼ全域」等の場合を含む。従って、たとえば、ある領域の８０％以上は、「全体」、「全般」、「全域」ということができる。このことは、「全周」、「全長」等についても同じである。

更に、有るものの形状について、「矩形」というときは、「ほぼ矩形」を含む。従って、たとえば、矩形と異なる部分の面積が、全体の２０％程度未満であれば、矩形ということができる。この場合に於いて、このことは、「環状」等についても同じである。この場合に於いて、環状体が、分断されている場合は、その分断された要素部分を内挿または外挿した部分が環状体の一部である。

また、周期性についても、「周期的」は、ほぼ周期的を含み、個々の要素について、たとえば、周期のずれが２０％未満程度であれば、個々の要素は「周期的」ということができる。更に、この範囲から外れるものが、その周期性の対象となる全要素のたとえば２０％未満程度であれば、全体として「周期的」ということができる。

なお、本節の定義は、一般的なものであり、以下の個別の記載で異なる定義があるときは、ここの部分については、個別の記載を優先する。ただし、当該個別の記載部分に規定等されていない部分については、明確に否定されていない限り、本節の定義、規定等がなお有効である。

５．さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。

６．チップ周辺領域におけるガードリングとは、ほぼリング状のフィールドプレート（作用の観点からは、逆フィールドプレート）であって、その下の半導体基板（例えば、ドレイン電位）に電気的に接続された物を言う。なお、本願に於いて、「リング状（環状）」とは、通常、クローズドループ（このループの形状は、ほぼ矩形環でも、ほぼ円環、または、ほぼ楕円環でもよい）を成すものを言うが、厳密に閉じている必要はなく、外形的に閉じていれば良い。すなわち、相互に分離した導体のリング状配列であっても良い。なお、言うまでもないことであるが、クローズドループの方が、耐圧特性の面から好適である。

また、本願に於いて、「矩形」または「矩形形状」とは、ほぼ正方形又は長方形の形状を指すが、全体の面積に比して比較的小さな面積を有する凹凸を有しても良いし、ラウンド、面取り処理等がされていても良い。

なお、本願に於いて、「耐圧」、「耐圧特性」というときは、特にそうでない旨、断らない限り、パワーＭＯＳＦＥＴに関しては、ソースドレイン耐圧である。

フローティングフィールドリング（Ｆｌｏａｔｉｎｇ Ｆｉｅｌｄ Ｒｉｎｇ）またはフィールドリミッティングリング（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）とは、以下の場合をいう（以下、Ｎチャネル型デバイスを例に取り説明する）。すなわち、ドリフト領域の表面（デバイス面）にＰ型ボディ領域（Ｐ型ウエル領域）とは分離して設けられ、それと同一導電形を有するとともに類似した濃度（主接合に逆方向電圧が印加されたときに完全空乏化しない程度の濃度である）を有し、リング状にセル部を1重又は多重に取り巻く不純物領域または不純物領域群を言う。

また、ソース電位のフィールドプレート（Ｆｉｅｌｄ Ｐｌａｔｅ）とは、ソース電位又はそれと等価な電位に接続された導電体膜パターンであって、絶縁膜を介してドリフト領域の表面（デバイス面）の上方に延在し、セル部を取り巻く部分を言う。フィールドプレートには、ソース電位のフィールドプレートのほか、その他の電位に接続されたものや、フローティングフィールドプレートがあり、フローティングフィールドリングに接続されたものは、フローティングフィールドプレートである。フィールドプレートは、通常、主に、空乏層を延びやすくするために設けられるが（通常フィールドプレート）、主に空乏層の伸びを抑制するために設けられるものを特に区別するときは、インバースフィールドプレートと呼ぶ。

〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。

また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。

なお、二者択一の場合の呼称に関して、一方を「第１」等として、他方を「第２」等と呼ぶ場合に於いて、代表的な実施の形態に沿って、対応付けして例示する場合があるが、たとえば「第１」といっても、例示した当該選択肢に限定されるものではないことは言うまでもない。

１．本願の一実施の形態の縦型複合パワーＭＯＳＦＥＴについてのデバイス構造等の説明（主に図１から図４）
以下の例では、耐圧が６００ボルト程度のデバイスを例にとり、具体的に説明するが、それ以外の耐圧を有するデバイスにも、同様に適用できることは言うまでもない。

また、以下に説明するガードリング、各種不純物領域、接合終端構造、配線、電極、絶縁膜等は、特に明示しない場合を除き必須のものではない。また、同様のリング状構造物のようその数は、一例であって、表示した数以上でも以下でも良い。

更に、以下の例では、Ｎチャネル型デバイスを例にとり、具体的に説明するが、Ｐチャネル型デバイスにもＰＮ反転操作を実行することにより、ほぼ同様に適用できることは言うまでもない。ただし、Ｎチャネル型デバイスの方が、チップ面積が５０％程度になるメリットを有する。

図１は本願の一実施の形態の縦型複合パワーＭＯＳＦＥＴについてのデバイス構造等を説明するためのチップ上面全体図である。図２は図１の分離領域ＴＲ１（内部接合終端領域）および共通接合終端領域ＴＲ３の内部構造の詳細を説明するための模式的チップ上面全体図である。図３は図１のＡ−Ａ’断面に対応するチップ断面図である。図４は図１のＢ−Ｂ’断面に対応するチップ断面図である。これらに基づいて、本願の一実施の形態の縦型複合パワーＭＯＳＦＥＴについてのデバイス構造等を説明する。

まず、チップの上面から見た全体レイアウトの概要を図１に示す。図１に示すように、半導体チップ２の表面１ａ（第１の主面）には、たとえば、主パワーＭＯＳＦＥＴ（第１のパワーＭＯＳＦＥＴ）Ｑ１および副パワーＭＯＳＦＥＴ（第２のパワーＭＯＳＦＥＴ）Ｑ２が設けられている。半導体チップ２の表面１ａの内部には、パワーＭＯＳＦＥＴ（Ｑ１）のセル領域ＴＣ１およびパワーＭＯＳＦＥＴ（Ｑ２）のセル領域ＴＣ２が設けられている。

パワーＭＯＳＦＥＴ（Ｑ１）のセル領域ＴＣ１上には、たとえば、アルミニウム系メタル膜を主要な構成要素とするパワーＭＯＳＦＥＴ（Ｑ１）のメタルソース電極ＳＭ１が設けられている。一方、パワーＭＯＳＦＥＴ（Ｑ２）のセル領域ＴＣ２上には、パワーＭＯＳＦＥＴ（Ｑ２）のメタルソース電極ＳＭ２が設けられている。メタルソース電極ＳＭ１上には、パワーＭＯＳＦＥＴ（Ｑ１）のソースパッド開口ＳＰ１が設けられており、メタルソース電極ＳＭ２上には、パワーＭＯＳＦＥＴ（Ｑ２）のソースパッド開口ＳＰ２が設けられている。

半導体チップ２の半導体基板の表面領域であって、パワーＭＯＳＦＥＴ（Ｑ１）のセル領域ＴＣ１の内部から、その周辺に亘る領域には、Ｐ型ボディ領域ＰＢ１が設けられている。一方、半導体チップ２の半導体基板の表面領域であって、パワーＭＯＳＦＥＴ（Ｑ２）のセル領域ＴＣ２の内部から、その周辺に亘る領域には、Ｐ型ボディ領域ＰＢ２が設けられている。

更に、半導体チップ２の半導体基板の表面領域であって、Ｐ型ボディ領域ＰＢ１の周辺には、これに接して、セル領域ＴＣ１およびＰ型ボディ領域ＰＢ１を取り囲むように、Ｐ型ウエル領域ＰＷ１（第２導電型ウエル領域ＰＷ）が設けられている。一方、半導体チップ２の半導体基板の表面領域であって、Ｐ型ボディ領域ＰＢ２の周辺には、これに接して、セル領域ＴＣ２およびＰ型ボディ領域ＰＢ２を取り囲むように、Ｐ型ウエル領域ＰＷ２（第２導電型ウエル領域ＰＷ）が設けられている。

ここで、Ｐ型ボディ領域ＰＢ１、Ｐ型ウエル領域ＰＷ１等は、ソース電位領域Ｓ１（第１のソース電位領域）すなわち、動作時に、基本的にパワーＭＯＳＦＥＴ（Ｑ１）のソース電位となる同一導電型領域を構成している。一方、Ｐ型ボディ領域ＰＢ２、Ｐ型ウエル領域ＰＷ２等は、ソース電位領域Ｓ２（第２のソース電位領域）すなわち、動作時に、基本的にパワーＭＯＳＦＥＴ（Ｑ２）のソース電位となる同一導電型領域を構成している。

半導体チップ２の表面１ａ上であって、メタルソース電極ＳＭ１から間隔を置いて、その外部には、パワーＭＯＳＦＥＴ（Ｑ１）のメタルゲート電極ＧＭ１が設けられており、これに連結して、メタルゲート配線ＧＷ１が、たとえば、メタルソース電極ＳＭ１を、ほぼ取り囲むように配置されている。メタルゲート電極ＧＭ１の内部には、ゲートパッド開口ＧＰ１が設けられている。一方、半導体チップ２の表面１ａ上であって、メタルソース電極ＳＭ２から間隔を置いて、その外部には、パワーＭＯＳＦＥＴ（Ｑ２）のメタルゲート電極ＧＭ２が設けられており、これに連結して、メタルゲート配線ＧＷ２が、たとえば、メタルソース電極ＳＭ２を、ほぼ取り囲むように配置されている。

ここで、メタルゲート電極ＧＭ１、メタルゲート配線ＧＷ１、メタルゲート電極ＧＭ２およびメタルゲート配線ＧＷ２は、たとえば、メタルソース電極ＳＭ１およびメタルソース電極ＳＭ２と同層のアルミニウム系メタル膜を主要な構成要素とするメタル膜から構成されている。

メタルゲート電極ＧＭ２およびメタルゲート配線ＧＷ２の外部周辺近傍には、メタルソース電極ＳＭ２に連結し、メタルゲート電極ＧＭ２およびメタルゲート配線ＧＷ２の外部を取り囲むように、パワーＭＯＳＦＥＴ（Ｑ２）のソース電位のフィールドプレートＦＰ２が設けられている。一方、メタルゲート電極ＧＭ１およびメタルゲート配線ＧＷ１の外部周辺近傍には、メタルソース電極ＳＭ１に連結し、メタルゲート電極ＧＭ１およびメタルゲート配線ＧＷ１の外部を取り囲むように、パワーＭＯＳＦＥＴ（Ｑ１）のソース電位のフィールドプレートＦＰ１が設けられている。

ここで、フィールドプレートＦＰ２およびフィールドプレートＦＰ１は、たとえば、メタルソース電極ＳＭ１およびメタルソース電極ＳＭ２と同層のアルミニウム系メタル膜を主要な構成要素とするメタル膜から構成されている。

パワーＭＯＳＦＥＴ（Ｑ１）のソース電位領域Ｓ１は、半導体チップ２の表面１ａにおいて、たとえば、矩形環状（より一般的には環状）の分離領域ＴＲ１（内部接合終端領域）によって平面的に囲まれており、分離領域ＴＲ１の一部は、セル間領域ＩＣにある。そして、パワーＭＯＳＦＥＴ（Ｑ２）のソース電位のフィールドプレートＦＰ２の内のパワーＭＯＳＦＥＴ（Ｑ１）側への延長部分ＦＰ２ｅ（インバースフィールドプレート）は、フィールドプレートＦＰ１、メタルソース電極ＳＭ１等を囲むように、分離領域ＴＲ１（第１の環状接合終端構造）の上方に延在または、これを上方に於いてカバーしている。このように、インバースフィールドプレートＦＰ２ｅを設けることにより、ソース間耐圧を制御する接合終端領域の面積を削減することができる。これは、ソース間での空乏層の伸びを効率的に制御できるからである。

チップ周辺領域ＣＰ内であって、半導体チップ２の表面１ａにおいては、ソース電位のフィールドプレートＦＰ１（インバースフィールドプレートＦＰ１ｅを含む）を取り囲むように、たとえば、矩形環状の共通接合終端領域ＴＲ３が設けられている。

更に、半導体チップ２の表面１ａの端部近傍には、チップ２の４辺にほぼ沿うように、矩形環状のメタルガードリング３（環状チップ端部構造）が設けられている。ここで、メタルガードリング３は、たとえば、メタルソース電極ＳＭ１およびメタルソース電極ＳＭ２と同層のアルミニウム系メタル膜を主要な構成要素とするメタル膜から構成されている。

次に、分離領域ＴＲ１（内部接合終端領域）および共通接合終端領域ＴＲ３内の具体的な構造を模式的に図２に示す。図２に示すように、内部接合終端領域ＴＲ１内には、たとえば、矩形円環状のフローティングフィールドリングを複数同心的に束ねた多重フローティングフィールドリングＦＲ１が設けられている。言い換えると、多重フローティングフィールドリングＦＲ１は、第１の環状接合終端構造の全部又は一部を構成している。このように、多重フローティングフィールドリングＦＲ１を設けることにより、ソース間の耐圧を比較的小さな面積で、保持することができる。

一方、共通接合終端領域ＴＲ３内には、たとえば、矩形円環状のフローティングフィールドリングを複数同心的に束ねた多重フローティングフィールドリングＦＲ３が設けられている。言い換えると、多重フローティングフィールドリングＦＲ３は、第２の環状接合終端構造の全部又は一部を構成している。多重フローティングフィールドリングＦＲ３を設けることにより、両デバイスに共通の接合終端領域が形成されるので、接合終端領域の占有面積を低減することができ、そのことによって、接合終端長を短くすることができる。

ここで、この例に於いては、多重フローティングフィールドリングＦＲ１の幅Ｗ１（全体の幅）は、多重フローティングフィールドリングＦＲ３の幅Ｗ３（全体の幅）よりも狭い。このことにより、多重フローティングフィールドリングＦＲ１の占有面積を低減することができ、そのことにより、接合終端長を短くすることができる。

また、多重フローティングフィールドリングＦＲ１を構成する各フローティングフィールドリングのピッチは、多重フローティングフィールドリングＦＲ３を構成する各フローティングフィールドリングのピッチよりも狭い。このことにより、多重フローティングフィールドリングＦＲ１の占有面積を低減することができ、そのことにより、接合終端長を短くすることができる。

更に、この例に於いては、多重フローティングフィールドリングＦＲ３を構成する各フローティングフィールドリングには、フローティングのフィールドプレートが接続されており、それらが複数同心的に束ねられて多重フィールドプレートＦＰ３（第２の環状接合終端構造）を構成している。これに関して、多重フィールドプレートＦＰ３は、たとえば、メタルソース電極ＳＭ１およびメタルソース電極ＳＭ２と同層のアルミニウム系メタル膜を主要な構成要素とするメタル膜から構成されている。

また、この例に示した各種の多重フローティングフィールドリングＦＲ１，ＦＲ３等を構成する各フローティングフィールドリングには、たとえば、ウエル領域ＰＷと同時に形成された不純物ドープ領域（第２導電型領域、たとえば、Ｐ型）等から構成されている。このことにより、プロセスの簡素化が可能となる。

次に、図１のＡ−Ａ’断面を図３に示す。図３に示すように、半導体チップ２（縦型複合パワーＭＯＳＦＥＴ）の裏面１ｂ（第２の主面）側の半導体表面は、たとえば、Ｎ＋型の共通ドレイン領域６となっており、裏面側の半導体表面上には、共通裏面メタル電極７が設けられている。半導体チップ２の主要部を構成する半導体基板、具体的には、たとえば、Ｎ−型エピタキシャル層１ｅ（たとえば、図５参照）のほとんどの領域は、Ｎ−型ドリフト領域５となっている。

半導体チップ２の表面１ａ（第１の主面）側における半導体基板（Ｎ−型ドリフト領域５）の表面領域であって、パワーＭＯＳＦＥＴ（Ｑ２）のセル領域ＴＣ２およびその周辺近傍には、Ｐ型ボディ領域ＰＢ２が設けられており、半導体基板の表面から、Ｐ型ボディ領域ＰＢ２を貫通するように、多数のトレンチ８が設けられている。各トレンチ８内には、ゲート絶縁膜９を介して、たとえば、ゲートポリシリコン電極１０等（ダミーゲート電極等を含む）が埋め込まれている。Ｐ型ボディ領域ＰＢ２の表面には、たとえば、Ｎ＋型ソース領域１１およびＰ＋型ボディコンタクト領域１２が設けられている。Ｎ＋型ソース領域１１およびＰ＋型ボディコンタクト領域１２は、層間絶縁膜２１を貫通するコンタクトホール１５（コンタクト溝）内に形成されたバリアメタル膜１７（例えば、ＴｉＷ膜等）等を介して、メタルソース電極ＳＭ２に接続されている。なお、この例では、コンタクト構造として、アルミニウム系電極膜およびバリアメタル膜で直接、半導体基板と接続するものを具体的に説明するが、コンタクト溝１５等の内部に、たとえば、Ｔｉ/ＴｉＮ等からなるバリアメタル層を介して、タングステンプラグを埋め込み、その上に、アルミニウム系電極膜を形成するようにしてもよい。

次に、セル領域ＴＣ２とチップ周辺領域ＣＰの境界近傍からチップ周辺領域ＣＰに亘って、半導体チップ２の表面１ａ（第１の主面）側における半導体基板（Ｎ−型ドリフト領域５）の表面領域には、Ｐ型ボディ領域ＰＢ２と部分的にオーバラップするように、Ｐ型ボディ領域ＰＢ２よりも深さが深いパワーＭＯＳＦＥＴ（Ｑ２）のＰ型ウエル領域ＰＷ２が設けられている。Ｐ型ウエル領域ＰＷ２上には、ゲート絶縁膜９を介して、たとえば、ポリＳｉゲート配線１４が設けられており、メタルゲート配線ＧＷ２と同様に、これにほぼ沿うように、メタルソース電極ＳＭ２の周りをほぼ取り巻いている。ポリＳｉゲート配線１４は、たとえば、ゲートポリシリコン電極１０と同層のポリシリコン膜から構成されている。ポリＳｉゲート配線１４上には、層間絶縁膜２１を貫通する接続孔４５（図１７参照）を介して、メタルゲート配線ＧＷ２（たとえば、バリアメタル膜等を含む）と接続されている。接続孔４５の底のポリＳｉゲート配線１４内にあるのは、Ｐ＋型ボディコンタクト領域ＰＢ２の導入時にポリシリコン膜に導入されたＰ＋領域３２である。また、Ｐ型ウエル領域ＰＷ２には、Ｐ＋型ボディコンタクト領域ＰＢ２と同時に導入された高濃度コンタクト領域４２等を介して、ソース電位のフィールドプレートＦＰ２が接続されている。

Ｐ型ウエル領域ＰＷ２の外側は、共通接合終端領域ＴＲ３となっており、半導体チップ２の表面１ａ（第１の主面）側における半導体基板の表面領域には、複数のフローティングフィールドリング（例えば、５本）から構成された多重フローティングフィールドリングＦＲ３が設けられている。多重フローティングフィールドリングＦＲ３を構成する各フローティングフィールドリングは、たとえば、Ｐ型ウエル領域ＰＷ２と同時に形成されたＰ型不純物領域である。更に、多重フローティングフィールドリングＦＲ３を構成する各フローティングフィールドリングは、たとえば、Ｐ＋型ボディコンタクト領域ＰＢ２と同時に導入された高濃度コンタクト領域４２等を介して、多重フィールドプレートＦＰ３を構成する各フィールドプレートに接続されている。なお、多重フィールドプレートＦＰ３を構成する各フィールドプレートは、フィールド絶縁膜、層間絶縁膜２１等から構成された（たとえば、ゲート絶縁膜と比べて）比較的厚い絶縁膜上に延在している。

多重フローティングフィールドリングＦＲ３の外側の領域であって、半導体チップ２の表面１ａ側における半導体基板上に於いては、耐圧等を確保する等のために、（たとえば、個々のフローティングフィールドリング等の幅と比べて）比較的幅の広いリング状の（たとえば、ゲート絶縁膜と比べて）比較的厚い絶縁膜が設けられている。この比較的厚い絶縁膜は、先にも説明したように、たとえば、フィールド絶縁膜１６、層間絶縁膜２１等から構成されている。

更に、この比較的厚い絶縁膜（１６，２１）の外端部には、半導体基板にコンタクトされたリング状のメタルガードリング３（環状チップ端部構造）が設けられており、その内端部は、たとえば、その全周に於いて、厚い絶縁膜（１６，２１）上に延びており、インバースフィールドプレートとして作用するようにされている。メタルガードリング３は、チップ２の端部のリング状のＰ＋型チップ端部環状領域１９および、厚い絶縁膜（１６，２１）の外端部に沿って形成された、たとえば、リング状のＮ＋型チップ端部環状領域１８とコンタクトされている。Ｐ＋型チップ端部環状領域１９は、Ｐ＋型ボディコンタクト領域ＰＢ２と同時に導入された不純物領域であり、Ｎ＋型チップ端部環状領域１８は、Ｎ＋型ソース領域１１と同時に導入された不純物領域である。これらのメタルガードリング３、Ｎ＋型チップ端部環状領域１８、Ｐ＋型チップ端部環状領域１９等は、全体として、又は、それぞれ個別に、チャンネルストップとして作用するものである。

半導体チップ２の表面１ａ側は、たとえば、ソースパッド開口ＳＰ１（図１、以下同じ），ソースパッド開口ＳＰ２，ゲートパッド開口ＧＰ１，ゲートパッド開口ＧＰ２等の部分を除いて、ファイナルパッシベーション膜２２によって被覆されている。

次に、図１のＢ−Ｂ’断面を図４に示す。以下の説明では、原則として、図３について、すでに説明した部分以外を説明する。図４に示すように、半導体チップ２の表面１ａ（第１の主面）側における半導体基板（Ｎ−型ドリフト領域５）の表面領域であって、パワーＭＯＳＦＥＴ（Ｑ１）のセル領域ＴＣ１およびその周辺近傍には、Ｐ型ボディ領域ＰＢ１が設けられており、半導体基板の表面から、Ｐ型ボディ領域ＰＢ１を貫通するように、多数のトレンチ８が設けられている。Ｐ型ボディ領域ＰＢ１は、たとえば、Ｐ型ボディ領域ＰＢ２の導入と同時に導入されたものである。

各トレンチ８内には、ゲート絶縁膜９を介して、たとえば、ゲートポリシリコン電極１０等（ダミーゲート電極等を含む）が埋め込まれている。Ｐ型ボディ領域ＰＢ１の表面には、たとえば、Ｎ＋型ソース領域１１およびＰ＋型ボディコンタクト領域１２が設けられている。Ｎ＋型ソース領域１１およびＰ＋型ボディコンタクト領域１２は、層間絶縁膜２１を貫通するコンタクトホール１５（コンタクト溝）、バリアメタル膜１７（例えば、ＴｉＷ膜等）等を介して、メタルソース電極ＳＭ１に接続されている。なお、この例では、コンタクト構造として、アルミニウム系電極膜およびバリアメタル膜で直接、半導体基板と接続するものを具体的に説明するが、コンタクト溝１５等に、たとえば、Ｔｉ/ＴｉＮ等からなるバリアメタル層を介して、タングステンプラグを埋め込み、その上に、アルミニウム系電極膜を形成するようにしてもよい。

次に、セル領域ＴＣ１とセル間領域ＩＣの境界近傍からセル間領域ＩＣに亘って、半導体チップ２の表面１ａ（第１の主面）側における半導体基板（Ｎ−型ドリフト領域５）の表面領域には、Ｐ型ボディ領域ＰＢ１と部分的にオーバラップするように、Ｐ型ボディ領域ＰＢ１よりも深さが深いパワーＭＯＳＦＥＴ（Ｑ１）のＰ型ウエル領域ＰＷ１が設けられている。Ｐ型ウエル領域ＰＷ１は、たとえば、Ｐ型ウエル領域ＰＷ２と同時に導入されたものである。Ｐ型ウエル領域ＰＷ１上には、ゲート絶縁膜９を介して、たとえば、ポリＳｉゲート配線１４が設けられており、メタルゲート配線ＧＷ１と同様に、これにほぼ沿うように、メタルソース電極ＳＭ１の周りをほぼ取り巻いている。ポリＳｉゲート配線１４は、たとえば、ゲートポリシリコン電極１０と同層のポリシリコン膜から構成されている。ポリＳｉゲート配線１４上には、層間絶縁膜２１を貫通する接続孔４５（図１８参照）を介して、メタルゲート配線ＧＷ１（たとえば、バリアメタル膜等を含む）と接続されている。接続孔４５の底のポリＳｉゲート配線１４内にあるのは、Ｐ＋型ボディコンタクト領域ＰＢ１の導入時にポリシリコン膜に導入されたＰ＋領域３２である。また、Ｐ型ウエル領域ＰＷ１には、Ｐ＋型ボディコンタクト領域ＰＢ１と同時に導入された高濃度コンタクト領域４２等を介して、ソース電位のフィールドプレートＦＰ１が接続されている。

次に、セル領域ＴＣ２とセル間領域ＩＣの境界近傍からセル間領域ＩＣに亘って、半導体チップ２の表面１ａ（第１の主面）側における半導体基板（Ｎ−型ドリフト領域５）の表面領域には、Ｐ型ボディ領域ＰＢ２と部分的にオーバラップするように、Ｐ型ボディ領域ＰＢ２よりも深さが深いパワーＭＯＳＦＥＴ（Ｑ２）のＰ型ウエル領域ＰＷ２が設けられている。Ｐ型ウエル領域ＰＷ２上には、ゲート絶縁膜９を介して、たとえば、ポリＳｉゲート配線１４が設けられており、メタルゲート配線ＧＷ２と同様に、これにほぼ沿うように、メタルソース電極ＳＭ２の周りをほぼ取り巻いている。ポリＳｉゲート配線１４は、たとえば、ゲートポリシリコン電極１０と同層のポリシリコン膜から構成されている。ポリＳｉゲート配線１４上には、層間絶縁膜２１を貫通する接続孔４５（図１７参照）を介して、メタルゲート配線ＧＷ２（たとえば、バリアメタル膜等を含む）と接続されている。接続孔４５の底のポリＳｉゲート配線１４内にあるのは、Ｐ＋型ボディコンタクト領域ＰＢ２の導入時にポリシリコン膜に導入されたＰ＋領域３２である。また、Ｐ型ウエル領域ＰＷ２には、Ｐ＋型ボディコンタクト領域ＰＢ２と同時に導入された高濃度コンタクト領域４２等を介して、ソース電位のフィールドプレートＦＰ１のパワーＭＯＳＦＥＴ（Ｑ１）側への延長部分ＦＰ２ｅ（インバースフィールドプレート）が接続されている。

セル間領域ＩＣ側のＰ型ウエル領域ＰＷ１とＰ型ウエル領域ＰＷ２の間における半導体チップ２の表面１ａ（第１の主面）側における半導体基板（Ｎ−型ドリフト領域５）の表面領域には、複数（たとえば、４本）のフローティングフィールドリングから構成された多重フローティングフィールドリングＦＲ１が設けられている。ここで、多重フローティングフィールドリングＦＲ１は、分離領域ＴＲ１（内部接合終端領域）の内部に設けられている。この分離領域ＴＲ１上の半導体基板表面上には、フィールド絶縁膜１６、層間絶縁膜２１等から構成された（例えば、ゲート絶縁膜と比べて）比較的厚い絶縁膜（１６，２１）が設けられている。そして、インバースフィールドプレートＦＰ２ｅは、たとえば、その全周に於いて、比較的厚い絶縁膜（１６，２１）上に於いて、メタルソース電極ＳＭ１から見て、外側から内側に延びている。

２．本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等の説明（主に図５から図２２）
このセクションで説明するプロセスは、セクション１で説明したデバイス構造に対するものであり、その好適な一例に過ぎない。従って、種々プロセスを変形可能であることは言うまでもない。たとえば、不純物の導入順序、各種マスク部材の選択、絶縁膜、バリアメタル膜、メタル膜その他の導電膜の組み合わせ等は、必要に応じて種々変更可能である。

図５は本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（Ｐ型ウエル導入工程）の図１のＡ−Ａ’断面に対応するチップ断面図（図３に対応）である。図６は本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（Ｐ型ウエル導入工程）の図１のＢ−Ｂ’断面に対応するチップ断面図（図４に対応）である。図７は本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（トレンチエッチング工程）の図１のＡ−Ａ’断面に対応するチップ断面図（図３に対応）である。図８は本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（トレンチエッチング工程）の図１のＢ−Ｂ’断面に対応するチップ断面図（図４に対応）である。図９は本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（ゲート絶縁膜およびゲートポリＳｉ膜成膜工程）の図１のＡ−Ａ’断面に対応するチップ断面図（図３に対応）である。図１０は本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（ゲート絶縁膜およびゲートポリＳｉ膜成膜工程）の図１のＢ−Ｂ’断面に対応するチップ断面図（図４に対応）である。図１１は本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（ポリＳｉ膜加工工程）の図１のＡ−Ａ’断面に対応するチップ断面図（図３に対応）である。図１２は本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（ポリＳｉ膜加工工程）の図１のＢ−Ｂ’断面に対応するチップ断面図（図４に対応）である。図１３は本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（ポリＳｉ膜酸化工程）の図１のＡ−Ａ’断面に対応するチップ断面図（図３に対応）である。図１４は本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（ポリＳｉ膜酸化工程）の図１のＢ−Ｂ’断面に対応するチップ断面図（図４に対応）である。図１５は本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（層間絶縁膜成膜工程）の図１のＡ−Ａ’断面に対応するチップ断面図（図３に対応）である。図１６は本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（層間絶縁膜成膜工程）の図１のＢ−Ｂ’断面に対応するチップ断面図（図４に対応）である。図１７は本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（コンタクト溝エッチング工程）の図１のＡ−Ａ’断面に対応するチップ断面図（図３に対応）である。図１８は本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（コンタクト溝エッチング工程）の図１のＢ−Ｂ’断面に対応するチップ断面図（図４に対応）である。図１９は本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（表面側メタル電極およびファイナルパッシベーション膜成膜工程）の図１のＡ−Ａ’断面に対応するチップ断面図（図３に対応）である。図２０は本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（表面側メタル電極およびファイナルパッシベーション膜成膜工程）の図１のＢ−Ｂ’断面に対応するチップ断面図（図４に対応）である。図２１は本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（バックグラインディング工程）の図１のＡ−Ａ’断面に対応するチップ断面図（図３に対応）である。図２２は本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明するための製造プロセス途中（バックグラインディング工程）の図１のＢ−Ｂ’断面に対応するチップ断面図（図４に対応）である。これらに基づいて、本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴに関する製造プロセスの一例等を説明する。

まず、たとえば、２００φ程度のＮ＋型シリコン単結晶ウエハ（たとえば、ＣＺ法によるもの）を準備する。ウエハの直径としては、２００φでも、それ以外でも良い（すなわち、たとえば３００φ、４５０φ、１５０φ、１００φなど）。ウエハの厚さとしては、たとえば、７００マイクロメートル程度（好適な範囲としては、４００から１０００マイクロメートル程度）を好適なものとして例示することができる。また、ウエハの抵抗率としては、２ｍΩｃｍ程度を好適なものとして例示することができる。なお、ドーパントは、たとえば、砒素を好適なものとして例示することができるが、ドーパントは、砒素以外（例えば、アンチモン、燐等）でも良いことは言うまでもない。

次に、図５および図６に示すように、Ｎ＋型シリコン単結晶ウエハ１（１ｓ）の表面１ａ側に、Ｎ−型エピタキシャル領域１ｅ（エピタキシャル層）を形成する。Ｓｉエピタキシャル層１ｅの厚さは、ソースドレイン耐圧によるが、たとえば、ソースドレイン耐圧として６００ボルト程度を想定すると、たとえば、５０マイクロメートル程度を好適なものとして、例示することができる。この場合、Ｓｉエピタキシャル層１ｅの抵抗率としては、たとえば、２０Ωｃｍ程度を好適なものとして例示することができる。なお、ドーパントは、たとえば、燐を好適なものとして例示することができるが、ドーパントは、燐以外（例えば、アンチモン、砒素等）でも良いことは言うまでもない。

次に、ウエハ１の表面１ａ、すなわち、Ｎ−型エピタキシャル領域１ｅの表面のほぼ全面に、例えば、熱酸化により、フィールド酸化膜１６として、酸化シリコン膜（たとえば、厚さ１マイクロメートル程度）を成膜する。次に、たとえば、通常のリソグラフィにより、フィールド酸化膜１６をパターニングする。その後、必要に応じて、たとえば、熱酸化によって、ウエハ１の表面１ａ側のほぼ全面に、比較的薄いイオン注入用酸化シリコン膜２０を成膜する。この状態で、ウエハ１の表面１ａ側に、Ｐ型ウエル領域導入用レジスト膜を形成し、たとえば、通常のリソグラフィにより、パターニングし、このパターニングされたＰ型ウエル領域導入用レジスト膜がある状態で、Ｐ型ウエル領域ＰＷ１，ＰＷ２、多重フローティングフィールドリングＦＲ１，ＦＲ３等の導入のためのイオン注入を実行する。この際のイオン注入の条件としては、たとえば、イオン種：ボロン、ドーズ量：５．０ｘ１０^１３/ｃｍ^２程度、注入エネルギ：７０ＫｅＶ程度、注入角度：ほぼ垂直を好適なものとして例示することができる。その後、不要になったＰ型ウエル領域導入用レジスト膜を、たとえば、アッシング等により除去する。次に、必要に応じて、例えば、摂氏１１００度程度で、数時間程度の熱処理を実行する。その後、イオン注入用酸化シリコン膜２０を、たとえば、弗酸系エッチング液等を用いたウエットエッチング等により除去する。

次に、図７および図８に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により、トレンチエッチング用ハードマスク膜として、たとえば、酸化シリコン膜（たとえば、厚さ３００ｎｍ程度）を成膜する。次に、トレンチエッチング用ハードマスク膜を、たとえば、通常のリソグラフィにより、パターニングし、このパターニングされたトレンチエッチング用ハードマスク膜をエッチングマスクとして、異方性ドライエッチング（たとえば、ハロゲン系エッチングガスを用いる）により、ウエハ１の表面１ａに多数のトレンチ８を形成する。なお、ハロゲン系エッチングガスとしては、たとえば、Ｃｌ_２/Ｏ_２系を好適なものとして例示することができる。その後、不要になったトレンチエッチング用ハードマスク膜を、たとえば、弗酸系エッチング液等を用いたウエットエッチング等により除去する。

次に、図９および図１０に示すように、ウエハ１の表面１ａのほぼ全面（トレンチ８の内面を含む）に、たとえば、熱酸化により、ゲート絶縁膜９（例えば、厚さ１２０ｎｍ程度）を成膜する。次に、ウエハ１の表面１ａ側のほぼ全面（トレンチ８の内面を含む）に、たとえば、ＣＶＤ等により、ゲート電極１０等となるポリシリコン膜ＰＳ（たとえば、厚さ６００ｎｍ程度の燐ドープトポリシリコン膜）を成膜する。

次に、図１１および図１２に示すように、ポリシリコン膜ＰＳを、たとえば、通常のリソグラフィにより、パターニングすることにより、ゲートポリシリコン電極１０、ポリＳｉゲート配線１４（ゲート引き出し配線等を含む）等を形成する。

次に、図１３および図１４に示すように、ウエハ１の表面１ａ側に、Ｐ型ボディ領域導入用レジスト膜を成膜し、たとえば、通常のリソグラフィにより、パターニングし、このＰ型ボディ領域導入用レジスト膜をイオン注入のマスクとして、例えば、イオン注入により、Ｐ型ボディ領域ＰＢ１，ＰＢ２を導入する。この際のイオン注入の条件としては、たとえば、イオン種：ボロン、ドーズ量：５．０ｘ１０^１３/ｃｍ^２程度、注入エネルギ：７０ＫｅＶ程度、注入角度：ほぼ垂直を好適なものとして例示することができる。その後、不要になったＰ型ボディ領域導入用レジスト膜を、たとえば、アッシング等により除去する。その後、たとえば、摂氏１０００度程度で、例えば、１時間程度熱処理する。なお、この熱処理と同時、または、相前後して、例えば、熱酸化により、ゲートポリシリコン電極１０、ポリＳｉゲート配線１４等の表面に比較的薄い酸化シリコン膜、すなわち、ポリシリコン表面酸化膜２３を形成する。

次に、図１５および図１６に示すように、ウエハ１の表面１ａ側に、Ｎ＋型ソース領域導入用レジスト膜を成膜し、たとえば、通常のリソグラフィにより、パターニングし、このＮ＋型ソース領域導入用レジスト膜をイオン注入のマスクとして、例えば、イオン注入により、Ｎ＋型ソース領域１１、Ｎ＋型チップ端部環状領域１８等を導入する。この際のイオン注入の条件としては、たとえば、イオン種：砒素、ドーズ量：５．０ｘ１０^１５/ｃｍ^２程度、注入エネルギ：８０ＫｅＶ程度、注入角度：ほぼ垂直を好適なものとして例示することができる。その後、不要になったＮ＋型ソース領域導入用レジスト膜を、たとえば、アッシング等により除去する。その後、たとえば、摂氏９００度程度で、例えば、１時間程度熱処理する。次に、ウエハ１の表面１ａ側のほぼ全面に、たとえば、ＣＶＤにより、層間絶縁膜２１（たとえば、厚さ６００ｎｍ程度）を成膜する。層間絶縁膜２１として、たとえば、ＰＳＧ（Ｐｈｏｓｐｈｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜を好適なものとして例示することができる。この層間絶縁膜２６の材料としては、ＰＳＧ膜のほか、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＮＳＧ（Ｎｏｎ−ｄｏｐｅｄ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）膜、ＳＯＧ（Ｓｐｉｎ−Ｏｎ−Ｇｌａｓｓ）膜または、これらの複合膜等を好適なものとして例示することができる。なお、ポリシリコン表面酸化膜２３は、層間絶縁膜２１等と一体となるので、図には表示していない。

次に、図１７および図１８に示すように、ウエハ１の表面１ａ側に、コンタクト溝形成用レジスト膜を成膜し、たとえば、通常のリソグラフィにより、パターニングする。そして、このコンタクト溝形成用レジスト膜をエッチングマスクとして、たとえば、（例えば、Ａｒ/ＣＨＦ_３/ＣＦ_４系ガス等のフルオロカーボン系エッチングガスを用いた）異方性ドライエッチングにより、半導体基板表面に至るコンタクト溝１５等を形成する。次に、不要になったコンタクト溝形成用レジスト膜を、たとえば、アッシング等により除去する。次に、コンタクト溝１５等を介して、たとえば、（例えば、Ｃｌ_２/Ｏ_２系ガス等のハロゲン系エッチングガスを用いた）異方性ドライエッチングにより、半導体基板表面をエッチングすることにより、コンタクト溝１５等（ポリＳｉゲート配線に対する接続孔４５等を含む）を必要に応じて延長する。次に、コンタクト溝１５等を介して、たとえば、イオン注入により、Ｐ＋型ボディコンタクト領域１２、Ｐ＋型チップ端部環状領域１９、Ｐ＋領域３２、高濃度コンタクト領域４２等を導入する。この際のイオン注入の条件としては、たとえば、イオン種：ボロン、ドーズ量：５．０ｘ１０^１５/ｃｍ^２程度、注入エネルギ：３０ＫｅＶ程度、注入角度：ほぼ垂直を好適なものとして例示することができる。

次に、図１９および図２０に示すように、ウエハ１の表面１ａ側のほぼ全面に、たとえば、スパッタリングにより、バリアメタル膜１７（たとえば、ＴｉＷ膜、Ｔｉ膜、ＴｉＮ膜又は、これらの複合膜）を成膜する。次に、ウエハ１の表面１ａ側のほぼ全面に、たとえば、スパッタリングにより、アルミニウム系メタル膜ＡＬ（たとえば、厚さ５マイクロメートル程度）を成膜する。次に、たとえば、レジスト膜を用いた通常のリソグラフィにより、アルミニウム系メタル膜ＡＬおよびバリアメタル膜１７等から構成された上面メタル電極膜を、たとえば、ドライエッチング（ガス系は、たとえば、Ｃｌ_２/ＢＣｌ_３等）により、パターニングする。その後、不要になったレジスト膜を、例えば、アッシング等により除去する。これにより、メタルガードリング３、多重フィールドプレートＦＰ１，ＦＰ２ｅ、ＦＰ２，ＦＰ３、メタルゲート配線ＧＷ１，ＧＷ２，メタルソース電極ＳＭ１，ＳＭ２等が形成される。次に、ウエハ１の表面１ａ側のほぼ全面に、たとえば、塗布により、ファイナルパッシベーション膜２２として、例えば、ポリイミドを主要な成分とする有機膜（例えば、厚さ２．５マイクロメートル程度）を成膜する。次に、たとえば、レジスト膜を用いた通常のリソグラフィにより、ファイナルパッシベーション膜２２に、ゲートパッド開口ＧＰ１，ＧＰ２、ソースパッド開口ＳＰ１，ＳＰ２等を開口する。

次に、図２１および図２２に示すように、ウエハ１の裏面１ｂに対して、たとえば、バックグラインディングを実施することにより、ウエハ１の薄膜化を行う。目標となる厚さは、耐圧によって大きく異なるが、例えば、２００マイクロメートル程度（好適な範囲としては、５０から５００マイクロメートル程度）を例示することができる。これにより、Ｎ＋型単結晶シリコン基板１ｓの部分は、共通ドレイン領域６となる。

その後、ウエハ１の裏面１ｂに共通裏面メタル電極７（図３参照）を、例えば、スパッタリングにより成膜する。共通裏面メタル電極７の構成としては、共通ドレイン領域６側から、たとえば、Ｔｉバリア膜（たとえば、厚さ１００ｎｍ程度）、Ｎｉ中間膜（たとえば、厚さ２００ｎｍ程度）および金のトップコート膜（たとえば、厚さ１００ｎｍ程度）を好適なものとして例示することができる。共通裏面メタル電極７の構成は、デバイスの用途、実装方法、デバイス特性等に応じて種々変更可能であり、個々に例示したものは単なる一例である。

その後、例えば、ダイシングにより、ウエハ１を個別のチップ２に分割すると図１に示すようなデバイスチップとなる。その後、必要に応じて、パッケージング処理等を行う。

３．前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察（主に図２３から２７）
このセクションでは、ここまで説明した前記実施の形態（以下に説明する変形例を含む）に関する補足的説明並びに全般についての考察を行う。

図２３は本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴの動作の状況を説明する各端子間の電位関係図である。図２４は本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴの一つのアウトラインを説明するための図２に対応し、更に簡略化した模式的チップ上面全体図である。図２５は本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴの他の一つのアウトラインを説明するための図２に対応し、更に簡略化した模式的チップ上面全体図である。図２６は本願の前記一実施の形態の変形例に関する縦型複合パワーＭＯＳＦＥＴの動作の状況を説明する各端子間の電位関係図である。図２７は図２６に示す電位関係の場合におけるデバイス構造の変形例を説明するための簡略化した模式的チップ上面全体図である。これらに基づいて、前記実施の形態（変形例を含む）に関する補足的説明並びに全般についての考察を行う。

（１）動作状態における電位関係等および技術課題等に関する考察並びに補足的説明（主に図２３）：
本願の前記一実施の形態（主にセクション１等で説明）の縦型複合パワーＭＯＳＦＥＴの応用対象の一例としては、たとえば、ＬＥＤ（Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）駆動用ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）とともに用いるＬＥＤ駆動回路を上げることができる。ここで、図１の縦型複合パワーＭＯＳＦＥＴの内、主パワーＭＯＳＦＥＴ（Ｑ１）は、たとえば、ＬＥＤドライブスイッチ（Ｄｒｉｖｅ Ｓｗｉｔｃｈ）すなわち、ＬＥＤ駆動用トランジスタとして使用される。一方、副パワーＭＯＳＦＥＴ（Ｑ２）は、たとえば、主パワーＭＯＳＦＥＴ（Ｑ１）のゲート駆動用ＩＣの電源起動用スイッチ、すなわち、電源起動トランジスタとして使用される。この場合、ＬＥＤ駆動電源を９０ボルトから２７０ボルト程度の交流電源を想定すると、両方のパワーＭＯＳＦＥＴ（Ｑ１，Ｑ２）ともに、６００ボルト程度のソースドレイン耐圧を必要とする。

従って、これらの複数のパワーＭＯＳＦＥＴ（Ｑ１，Ｑ２）を単一のチップに集積する場合は、二つのソース電位領域Ｓ１，Ｓ２の周りに、ソースドレイン耐圧に対応するだけの接合終端領域を、それぞれレイアウトすることとなり、接合終端領域の占める面積が非常に大きなものとなる。すなわち、終端長が過大になるのである。

しかし、ソース間耐圧に着目すると、ソースドレイン耐圧のような大きな耐圧は要求されない場合が多いと考えられる。すなわち、ソース間電位差は、ほぼゼロボルトか、有っても数十ボルト程度（たとえば、３０ボルト程度）である場合が多い。また、複数のソースの電位関係について言えば、共通ドレイン電位を基準電位としてみたとき（Ｎチャネル型デバイスで説明）、必ず、特定の一方が低く（ソースドレイン耐圧が高い）、特定の他方が高い（ソースドレイン耐圧が低い）という場合が、ほとんどである。具体的に例示すると、図２３に示すように、たとえば、主パワーＭＯＳＦＥＴ（Ｑ１）のソース電位と比較して、副パワーＭＯＳＦＥＴ（Ｑ２）のソース電位の方が高いという類型を想定することができる。

そうすると、比較的終端長の長いソースドレイン耐圧の共通部分を両パワーＭＯＳＦＥＴ（Ｑ１，Ｑ２）で共有できる可能性が出てくるのである。このような発想に基づいて、構成されたのが、本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴであり、以下にそのアウトラインを説明する。

なお、「主パワーＭＯＳＦＥＴ（Ｑ１）」、「副パワーＭＯＳＦＥＴ（Ｑ２）」等といっても、面積的には、いずれが大きくてもよいことはいうまでもない。一般的には、主パワーＭＯＳＦＥＴ（Ｑ１）の方が、飽和電流が多いことにより、占有面積が大きくなる場合が多いと考えられる。

（２）本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴのアウトラインの説明（主に図２４）：
すなわち、図２４に示すように、この構造に於いては、パワーＭＯＳＦＥＴ（Ｑ１）のソース電位領域Ｓ１の周りを、分離領域ＴＲ１で、パワーＭＯＳＦＥＴ（Ｑ２）のソース電位領域Ｓ２との間を分離するように、２次元的に囲んでいる。そして、分離領域ＴＲ１内には、第１の多重フローティングフィールドリングＦＲ１が設けられている。

このようにすることにより、ソース間耐圧は、比較的占有面積の小さい第１の多重フローティングフィールドリングＦＲ１によって保持されるので、その分のチップ面積が節約可能である。すなわち、終端長を短くすることができる。

（３）本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴの他のアウトラインの説明（主に図２５）：
また、本願の前記一実施の形態の縦型複合パワーＭＯＳＦＥＴのアウトラインは、以下のようにも説明することができる。すなわち、図２５に示すように、この構造に於いては、パワーＭＯＳＦＥＴ（Ｑ１）のソース電位領域Ｓ１の周りを、環状接合終端構造ＦＲ１（たとえば、フローティングフィールドリング）で、パワーＭＯＳＦＥＴ（Ｑ２）のソース電位領域Ｓ２との間を分離するように、２次元的に囲んでいる。そして、更に、パワーＭＯＳＦＥＴ（Ｑ２）のソース電位領域Ｓ２および環状接合終端構造ＦＲ１を環状接合終端構造ＦＲ３で２次元的に囲む構造とするのである。

このようにすることにより、ソースドレイン耐圧の大部分を占める部分は、共通の接合終端構造である環状接合終端構造ＦＲ３によって保持されるので、その分のチップ面積が節約可能である。すなわち、終端長を短くすることができる。

なお、環状接合終端構造ＦＲ１および環状接合終端構造ＦＲ３としては、フローティングフィールドリングまたは多重フローティングフィールドリングのほか、フィールドプレートまたは多重フィールドプレート又は、これらの組み合わせであっても良い。また、フィールドプレート等の材料は、ポリシリコン膜またはメタルソース電極と同層（または他層）のアルミニウム系メタル膜又は、これらの組み合わせであってもよい。このことは、変形例に於いても同じである。

（４）チップ上面レイアウトの変形例の説明（主に図２６および図２７）：
このサブセクションで説明する内容は、基本的にサブセクション（３）で説明したものと、ほとんどの部分は同じであるので、以下では、原則として異なる部分のみを説明する。

先のサブセクション（１）においては、主パワーＭＯＳＦＥＴ（Ｑ１）のソース電位と比較して、副パワーＭＯＳＦＥＴ（Ｑ２）のソース電位の方が高いという類型を想定して、チップレイアウトの設計をしている。しかし、理論的には、図２６に示すように、電位関係が反対に成るケースも考えられる。

このような場合のチップの平面レイアウトは、たとえば、図２７に示すようなものとなる。すなわち、この構造に於いては、副パワーＭＯＳＦＥＴ（Ｑ２）の副パワーＭＯＳＦＥＴのソース電位領域Ｓ２（第２のソース電位領域）の周りを第３の環状接合終端構造ＦＲ２で囲んでいる。更に、主パワーＭＯＳＦＥＴ（Ｑ１）のソース電位領域Ｓ１（第１のソース電位領域）および第３の環状接合終端構造ＦＲ２を第２の環状接合終端構造ＦＲ３で囲んでいる。このようにすることにより、ソースドレイン耐圧の大部分を占める部分は、共通の接合終端構造である環状接合終端構造ＦＲ３によって保持されるので、その分のチップ面積が節約可能である。すなわち、終端長を短くすることができる。また、この例では、第３の環状接合終端構造ＦＲ２を設ける副パワーＭＯＳＦＥＴ（Ｑ２）の面積の方が小さい場合が多いので、第３の環状接合終端構造ＦＲ２のレイアウトが容易になるメリットを有する。

なお、図１の副パワーＭＯＳＦＥＴ（Ｑ２）の副パワーＭＯＳＦＥＴのソース電位領域Ｓ２（第２のソース電位領域）から、主パワーＭＯＳＦＥＴ（Ｑ１）側へ延びるインバースフィールドプレートＦＰ２ｅは、この場合に於いては、適用する場合は、逆のレイアウトになる。すなわち、これとは逆に、インバースフィールドプレートは、主パワーＭＯＳＦＥＴ（Ｑ１）のソース電位に接続されており、副パワーＭＯＳＦＥＴ（Ｑ２）側に延びている。このようにすることにより、第２のソース電位領域Ｓ２から第１のソース電位領域Ｓ１側へ延びてくる空乏層の制御を効率的に行うことができる。このため、接合終端の占める面積を低減することができる。

更に、第２の環状接合終端構造ＦＲ３の周辺を、たとえばガードリング３等から構成された環状チップ端部構造で囲んだ場合は、空乏層の制御を効率的に行うことができる。

また、環状接合終端構造ＦＲ２としては、たとえば、多重フローティングフィールドリングを有するものが有効である。これは、保持すべき耐圧が比較的低いから、占有面積が必要以上に大きくならないからである（一般に、他の接合終端構造に較べて、多重フローティングフィールドリングは、占有面積が大きいと考えられている）。

同様に、環状接合終端構造ＦＲ３としては、たとえば、多重フローティングフィールドリングを有するものが有効である。これは、両方のパワーＭＯＳＦＥＴに対して、共通のものとして作用するので、占有面積が比較的大きくとも許容されるからである。すなわち、個別に作る場合に比較してほぼ５０％程度の占有面積となる。

また、環状接合終端構造ＦＲ２または環状接合終端構造ＦＲ３としての多重フローティングフィールドリングは、ウエル領域ＰＷと同時に形成することが、プロセスの簡素化の点から有効である。

更に、環状接合終端構造ＦＲ２としての多重フローティングフィールドリングのピッチは、環状接合終端構造ＦＲ３としての多重フローティングフィールドリングのピッチよりも、狭い場合は、接合終端構造の面積の低減に有効である。これは、環状接合終端構造ＦＲ２としての多重フローティングフィールドリングは、保持すべき耐圧が比較的小さいからである。

同様に、環状接合終端構造ＦＲ２としての多重フローティングフィールドリングの全体の幅は、環状接合終端構造ＦＲ３としての多重フローティングフィールドリングの全体の幅よりも、小さい場合は、接合終端構造の面積の低減に有効である。これは、環状接合終端構造ＦＲ２としての多重フローティングフィールドリングは、保持すべき耐圧が比較的小さいからである。

４．サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

例えば、前記実施の形態では、主に、ほぼ正方形の平面形状を有するチップを例にとり、具体的に説明したが、本発明はそれに限定されるものではなく、長方形の平面形状を有するチップにも適用できることは言うまでもない。

また、前記実施の形態では、主に、アルミニウム系メタル膜をソース電極等の主要な材料とした例を具体的に説明したが、本発明はそれに限定されるものではなく、チタン、タングステン、銅、銀、金、パラジュウムその他の金属および合金をソース電極等の主要な材料としたものにも適用できることは言うまでもない。

更に、前記実施の形態では、主に、ガードリングとして、アルミニウム系メタル膜を主要な材料とした例を具体的に説明したが、本発明はそれに限定されるものではなく、ポリシリコン膜、チタン、タングステン、銅、銀、金、パラジュウムその他の金属および合金を主要な材料としたものでも良いことは言うまでもない。

１ 半導体ウエハ
１ａ ウエハ又はチップの表面（第１の主面）
１ｂ ウエハ又はチップの裏面（第２の主面）
１ｅ Ｎ−型エピタキシャル領域（エピタキシャル層）
１ｓ Ｎ＋型単結晶シリコン基板
２ 半導体チップまたはチップ領域
３ メタルガードリング（環状チップ端部構造）
５ Ｎ−型ドリフト領域
６ 共通ドレイン領域
７ 共通裏面メタル電極
８ トレンチ
９ ゲート絶縁膜
１０ ゲートポリシリコン電極
１１ Ｎ＋型ソース領域
１２ Ｐ＋型ボディコンタクト領域
１４ ポリＳｉゲート配線
１５ コンタクトホール（コンタクト溝）
１６ フィールド絶縁膜
１７ バリアメタル膜
１８ Ｎ＋型チップ端部環状領域
１９ Ｐ＋型チップ端部環状領域
２０ イオン注入用酸化シリコン膜
２１ 層間絶縁膜
２２ ファイナルパッシベーション膜
２３ ポリシリコン表面酸化膜
３２ Ｐ＋型ボディコンタクト領域の導入時にポリシリコン膜に導入されたＰ＋領域
４２ Ｐ＋型ボディコンタクト領域と同時に導入された高濃度コンタクト領域
４５ ポリＳｉゲート配線に対する接続孔
ＡＬ アルミニウム系メタル膜
ＣＰ チップ周辺領域
ＦＰ１ 第１のパワーＭＯＳＦＥＴのソース電位のフィールドプレート
ＦＰ２ｅ 第２のパワーＭＯＳＦＥＴのソース電位のフィールドプレートの内の第１のパワーＭＯＳＦＥＴ側への延長部分（インバースフィールドプレート）
ＦＰ２ 第２のパワーＭＯＳＦＥＴのソース電位のフィールドプレート
ＦＰ３ 共通のフローティングフィールドリングの多重フィールドプレート（第２の環状接合終端構造）
ＦＲ１ 主パワーＭＯＳＦＥＴ固有のフローティングフィールドリングまたは多重フローティングフィールドリング（第１の多重フローティングフィールドリング、または第１の環状接合終端構造）
ＦＲ２ 副パワーＭＯＳＦＥＴ固有のフローティングフィールドリングまたは多重フローティングフィールドリング（第３の多重フローティングフィールドリング、または第３の環状接合終端構造）
ＦＲ３ 共通のフローティングフィールドリングまたは多重フローティングフィールドリング（第２の環状接合終端構造または第２の多重フローティングフィールドリング）
ＧＭ１ 第１のパワーＭＯＳＦＥＴのメタルゲート電極
ＧＭ２ 第２のパワーＭＯＳＦＥＴのメタルゲート電極
ＧＰ１ 第１のパワーＭＯＳＦＥＴのゲートパッド開口
ＧＰ２ 第２のパワーＭＯＳＦＥＴのゲートパッド開口
ＧＷ１ 第１のパワーＭＯＳＦＥＴのメタルゲート配線
ＧＷ２ 第２のパワーＭＯＳＦＥＴのメタルゲート配線
ＩＣ セル間領域
ＰＢ１ 第１のパワーＭＯＳＦＥＴのＰ型ボディ領域
ＰＢ２ 第２のパワーＭＯＳＦＥＴのＰ型ボディ領域
ＰＳ ポリシリコン膜（燐ドープトポリシリコン膜）
ＰＷ Ｐ型ウエル領域（第２導電型ウエル領域）
ＰＷ１ 第１のパワーＭＯＳＦＥＴのＰ型ウエル領域
ＰＷ２ 第２のパワーＭＯＳＦＥＴのＰ型ウエル領域
Ｑ１ 主パワーＭＯＳＦＥＴ（第１のパワーＭＯＳＦＥＴ）
Ｑ２ 副パワーＭＯＳＦＥＴ（第２のパワーＭＯＳＦＥＴ）
Ｓ１ 主パワーＭＯＳＦＥＴのソース電位領域（第１のソース電位領域）
Ｓ２ 副パワーＭＯＳＦＥＴのソース電位領域（第２のソース電位領域）
ＳＭ１ 第１のパワーＭＯＳＦＥＴのメタルソース電極
ＳＭ２ 第２のパワーＭＯＳＦＥＴのメタルソース電極
ＳＰ１ 第１のパワーＭＯＳＦＥＴのソースパッド開口
ＳＰ２ 第２のパワーＭＯＳＦＥＴのソースパッド開口
ＴＣ１ 第１のパワーＭＯＳＦＥＴのセル領域
ＴＣ２ 第２のパワーＭＯＳＦＥＴのセル領域
ＴＲ１ 分離領域（内部接合終端領域）
ＴＲ３ 共通接合終端領域
Ｗ１ 第１の多重フローティングフィールドリングの幅
Ｗ３ 第２の多重フローティングフィールドリングの幅

Claims (15)

1. 以下を含む縦型複合パワーＭＯＳＦＥＴ：
   （ａ）第１の主面および第２の主面を有し、第１のパワーＭＯＳＦＥＴおよび第２のパワーＭＯＳＦＥＴが形成された半導体基板；
   （ｂ）前記半導体基板の前記第２の主面の表面領域に設けられ、第１導電型を有する共通ドレイン領域；
   （ｃ）前記半導体基板の前記第１の主面の表面領域に設けられ、前記第１導電型を有する前記第１のパワーＭＯＳＦＥＴを構成する第１のソース電位領域；
   （ｄ）前記半導体基板の前記第１の主面の表面領域に設けられ、前記第１導電型を有する前記第２のパワーＭＯＳＦＥＴを構成する第２のソース電位領域；
   （ｅ）前記第１の主面に於いて、前記第１のソース電位領域を囲み、前記第２のソース電位領域との間を分離する分離領域；
   （ｆ）前記分離領域内に設けられた第１の多重フローティングフィールドリング。
2. 請求項１に記載の縦型複合パワーＭＯＳＦＥＴにおいて、前記第１の多重フローティングフィールドリングの各々は、前記第１導電型と反対導電型の第２導電型を有するウエル領域と同時に形成された不純物ドープ領域から構成されている。
3. 請求項２に記載の縦型複合パワーＭＯＳＦＥＴにおいて、更に、以下を含む：
   （ｇ）前記分離領域の上方に延在する前記第２のソース電位領域に接続されたインバースフィールドプレート。
4. 請求項３に記載の縦型複合パワーＭＯＳＦＥＴにおいて、更に、以下を含む：
   （ｈ）前記第１のソース電位領域および前記第２のソース電位領域を囲む第２の多重フローティングフィールドリング。
5. 請求項４に記載の縦型複合パワーＭＯＳＦＥＴにおいて、前記第１の多重フローティングフィールドリングのピッチは、前記第２の多重フローティングフィールドリングのピッチよりも狭い。
6. 請求項５に記載の縦型複合パワーＭＯＳＦＥＴにおいて、前記第１の多重フローティングフィールドリングの幅は、前記第２の多重フローティングフィールドリングの幅よりも狭い。
7. 以下を含む縦型複合パワーＭＯＳＦＥＴ：
   （ａ）第１の主面および第２の主面を有し、第１のパワーＭＯＳＦＥＴおよび第２のパワーＭＯＳＦＥＴが形成された半導体基板；
   （ｂ）前記半導体基板の前記第２の主面の表面領域に設けられ、第１導電型を有する共通ドレイン領域；
   （ｃ）前記半導体基板の前記第１の主面の表面領域に設けられ、前記第１導電型を有する前記第１のパワーＭＯＳＦＥＴを構成する第１のソース電位領域；
   （ｄ）前記半導体基板の前記第１の主面の表面領域に設けられ、前記第１導電型を有する前記第２のパワーＭＯＳＦＥＴを構成する第２のソース電位領域；
   （ｅ）前記第１の主面に於いて、前記第１のソース電位領域を囲む第１の環状接合終端構造；
   （ｆ）前記第１の主面に於いて、前記第１のソース電位領域および前記第１の環状接合終端構造を囲む第２の環状接合終端構造。
8. 請求項７に記載の縦型複合パワーＭＯＳＦＥＴにおいて、更に、以下を含む：
   （ｇ）前記第２の環状接合終端構造を囲む環状チップ端部構造。
9. 請求項８に記載の縦型複合パワーＭＯＳＦＥＴにおいて、更に、以下を含む：
   （ｈ）前記第１の環状接合終端構造の上方に延在する前記第２のソース電位領域に接続されたインバースフィールドプレート。
10. 請求項９に記載の縦型複合パワーＭＯＳＦＥＴにおいて、前記第１の環状接合終端構造は、第１の多重フローティングフィールドリングを有する。
11. 請求項１０に記載の縦型複合パワーＭＯＳＦＥＴにおいて、前記第２の環状接合終端構造は、第２の多重フローティングフィールドリングを有する。
12. 請求項１１に記載の縦型複合パワーＭＯＳＦＥＴにおいて、前記第１の多重フローティングフィールドリングの各々は、ウエル領域と同時に形成された不純物ドープ領域から構成されている。
13. 請求項１２に記載の縦型複合パワーＭＯＳＦＥＴにおいて、前記第２の多重フローティングフィールドリングの各々は、ウエル領域と同時に形成された不純物ドープ領域から構成されている。
14. 請求項１３に記載の縦型複合パワーＭＯＳＦＥＴにおいて、前記第１の多重フローティングフィールドリングのピッチは、前記第２の多重フローティングフィールドリングのピッチよりも狭い。
15. 請求項１４に記載の縦型複合パワーＭＯＳＦＥＴにおいて、前記第１の多重フローティングフィールドリングの幅は、前記第２の多重フローティングフィールドリングの幅よりも狭い。

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