JP2014143339A5

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Publication number: JP2014143339A5
Application number: JP2013011820A
Authority: JP
Filing date: 2013-01-25
Publication date: 2015-10-08
Anticipated expiration: 2033-01-25

Claims

半導体基板の主表面に形成されるメモリセルと周辺トランジスタとを含む半導体装置の製造方法であって、
前記半導体基板を準備する工程と、
前記メモリセルが形成されるメモリセル形成領域における前記主表面に、第１の絶縁膜と、前記第１の絶縁膜の上面に接する第１のダミー電極とが積層された第１の積層構造を形成する工程と、
前記メモリセル形成領域における前記主表面に、前記第１の積層構造の側面に接するとともに前記半導体基板の前記主表面上にまで延びる延長部を有するように形成された第２の絶縁膜と、前記第２の絶縁膜の前記延長部の上面を含めて前記第２の絶縁膜に接する第２のダミー電極とが積層された第２の積層構造を形成する工程と、
前記周辺トランジスタが形成される周辺トランジスタ形成領域における前記主表面に、第３の絶縁膜と、前記第３の絶縁膜の上面に接する第３のダミー電極とが積層された第３の積層構造を形成する工程と、
前記第１、第２および第３の積層構造を覆うように層間絶縁層を形成する工程と、
前記第１、第２および第３のダミー電極の上面が前記層間絶縁層から露出し、前記層間絶縁層の上面と、露出した前記第１、第２および第３のダミー電極の上面とが平坦になるように、前記層間絶縁層の一部と前記第１、第２および第３のダミー電極の上面とを研磨する工程と、
露出した前記第１、第２および第３のダミー電極を除去して第１の開口部、第２の開口部および第３の開口部のそれぞれを形成する工程と、
前記第１の開口部と前記第２の開口部と前記第３の開口部とのそれぞれに、金属含有膜および他の膜を含む金属含有積層膜を埋設することにより、第１の金属含有膜と、第２の金属含有膜と、第３の金属含有膜とを形成する工程とを備え、
前記第１および第２の積層構造の高さは前記第３の積層構造の高さよりも高くなるように形成される、半導体装置の製造方法。
前記第２の絶縁膜には電荷を蓄積する電荷蓄積膜を含む、請求項１に記載の半導体装置の製造方法。
前記電荷蓄積膜はシリコン窒化膜である、請求項２に記載の半導体装置の製造方法。
前記第２の絶縁膜は、第１のシリコン酸化膜と、シリコン窒化膜と、第２のシリコン酸化膜とがこの順に積層された構成を有する、請求項１に記載の半導体装置の製造方法。
前記シリコン窒化膜の端部は、前記第２の金属含有膜の端部よりも内側に配置される、請求項３または４に記載の半導体装置の製造方法。
前記第１および第２の積層構造を形成する工程の後、前記メモリセル形成領域における前記主表面に前記メモリセルのソース領域およびドレイン領域を形成する工程と、
前記ソース領域および前記ドレイン領域にシリサイドを形成する工程とをさらに備える、請求項１に記載の半導体装置の製造方法。
前記第３の積層構造を形成する工程の後、前記周辺トランジスタ形成領域における前記主表面に前記周辺トランジスタのソース領域およびドレイン領域を形成する工程と、
前記ソース領域および前記ドレイン領域にシリサイドを形成する工程とをさらに備える、請求項１に記載の半導体装置の製造方法。
前記第１、第２および第３の金属含有膜を形成する工程は、前記層間絶縁層の上面と、前記第１、第２および第３の開口部とに前記金属含有積層膜を堆積する工程と、前記層間絶縁層が露出するように前記金属含有積層膜を研磨する工程とを含み、
前記金属含有積層膜を研磨する工程では、前記第１の金属含有膜の上面と、前記第２の金属含有膜の上面と、前記第３の金属含有膜の上面とが同一の高さの平坦な面を形成するように研磨される、請求項１に記載の半導体装置の製造方法。
前記金属含有膜は窒化チタンの薄膜のみを含む、請求項１に記載の半導体装置の製造方法。
前記金属含有膜は、窒化チタンの薄膜と、多結晶シリコンの薄膜とがこの順に積層された構成を有する、請求項１に記載の半導体装置の製造方法。
前記第１の金属含有膜は前記第１の絶縁膜の上面に形成され、前記第１の金属含有膜は前記第１の絶縁膜より誘電率が高い誘電体膜と、前記誘電体膜の仕事関数を調整する調整膜と、前記金属含有膜とがこの順に積層された構造を有し、
前記第２の金属含有膜は前記第２の絶縁膜の上面に形成され、前記第２の金属含有膜は前記誘電体膜と、前記調整膜と、前記金属含有膜とがこの順に積層された構造を有し、
前記第３の金属含有膜は前記第３の絶縁膜の上面に形成され、前記第３の金属含有膜は前記誘電体膜と、前記調整膜と、前記金属含有膜とがこの順に積層された構造を有し、
前記他の膜は前記誘電体膜と前記調整膜とを含む、請求項１に記載の半導体装置の製造方法。
前記主表面には、前記メモリセルおよび前記周辺トランジスタが形成される素子形成領域と、前記素子形成領域の周囲に形成されるダイシング領域とを有し、
前記第１または第２の積層構造を形成する工程と同時に、前記ダイシング領域に、前記第１および第２の積層構造と同じ厚みを有する構造体が形成される工程をさらに備える、請求項１に記載の半導体装置の製造方法。