JP2014022708A

JP2014022708A - 半導体装置とその動作方法

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Publication number: JP2014022708A
Application number: JP2012171456A
Authority: JP
Inventors: Yoshitaka Sugawara; 良孝菅原
Original assignee: Individual
Current assignee: Individual
Priority date: 2012-07-17
Filing date: 2012-07-17
Publication date: 2014-02-03

Abstract

【課題】逆導通ＩＧＢＴのターンオフ時のスナップバック現象を抑制するとともに、スナップバック現象による半導体本体の損傷も抑制し、信頼性が高い高耐圧の半導体装置とその動作方法を提供する。
【解決手段】逆導通ＩＧＢＴをワイドギャップ半導体で形成し、コレクタ短絡部１０３間の距離Ｗｐを、Ｓｉ半導体で形成した同耐圧・同一構成の逆導通ＩＧＢＴの短絡部間距離Ｗｐ（Ｓｉ）を上限とし、ＡｘＷｐ（Ｓｉ）を下限とする範囲に設定する。ここで、係数Ａは、前記ワイドギャップ半導体のｐｎ接合のビルトイン電圧Ｖｂｉ（ＷＢ）とワイドギャップ半導体装置の特性オン抵抗ＲｏｎＳ（ＷＢ）との積を、前記Ｓｉ半導体装置のｐｎ接合のビルトイン電圧Ｖｂｉ（Ｓｉ）とＳｉ半導体装置の特性オン抵抗ＲｏｎＳ（Ｓｉ）との積で割算した値とする。
【選択図】図２

Description

本発明は、半導体装置に係わり、特に高性能の逆導通ＩＧＢＴとその動作方法に関する。

現在、高耐圧の大電力および中電力用途ではもっぱらシリコン（Ｓｉ）を材料としたＳｉ−ＩＧＢＴが主要半導体装置として種々の応用分野で多用されており、６ｋＶ級まで製品が供給されている。近年これらのＳｉ−ＩＧＢＴのターンオフ速度を短くし損失を低減するために様々な工夫がこらされている。その代表的な例として、図５に示す従来例１や図６に示す従来例２のＳｉ逆導通ＩＧＢＴが開発され、各々非特許文献１や２に開示されている。

従来例１の短絡コレクタＳｉ−ＩＧＢＴではｎ⁻ドリフト層がｐコレクタ層に設けたｎ^＋短絡部によりコレクタ電極に短絡されており、ターンオフ時にｎ⁻ドリフト層内に残存するキャリアをこのｎ^＋短絡部を介して排除することによりターンオフ時間を短くし損失の低減を図っている。
従来例２のＳｉ逆導通ＩＧＢＴは、逆導通Ｓｉ−ＩＧＢＴ領域とパイロットＩＧＢＴ領域とから構成されている。Ｓｉ逆導通ＩＧＢＴ領域には従来例１と同様にｎドリフト層がｐコレクタ層に設けたｎ^＋短絡部によりコレクタ電極に短絡されており、ターンオフ時にｎドリフト層内に残存するキャリアをこのｎ^＋短絡部を介して排除することによりターンオフ時間を短くし損失の低減を図っている。また、パイロットＩＧＢＴ領域のコレクタの幅は逆導通ＩＧＢＴ領域のコレクタの幅よりも大幅に大きくし、パイロットＩＧＢＴ領域が逆導通ＩＧＢＴ領域に先駆けてオンするようにしている。
なお、これらの開示されているＩＧＢＴはｎドリフト層がｎ^＋短絡部によりコレクタ電極に短絡されているので、逆電圧に対する阻止能力がないために、近年逆導通ＩＧＢＴと総称されている。それ故、以下ではいづれも逆導通ＩＧＢＴと呼ぶ。

ハジメ・アキヤマ（ＨａｊｉｍｅＡＫＩＹＡＭＡ）、他５名、イヘクトオブショーテドコレクタオンキャラクタリスティックスオブＩＧＢＴＳ（ＥＦＥＣＴＳＯＦＳＨＯＲＴＥＤＣＯＬＬＥＣＴＯＲＯＮＣＨＡＲＡＣＴＥＲＩＳＴＩＣＳＯＦＩＧＢＴＳ）、プロシーディングスオブザセカンドインターナショナルシンポジュームオンパワーセミコンダクタデバイシズアンドＩＣｓ（ＰｒｏｃｅｅｄｉｎｇｓｏｆＴｈｅ２ｎｄＩｎｔｅｒｎａｔｉｏｎａｌＳｙｍｐｏｓｉｕｍｏｎＰｏｗｅｒＳｅｍｉｃｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓ＆ＩＣｓ），１９９０年４月、ｐ．１３１−１３６リウタウラスストラスタ（ＬｉｔａｕｒａｓＳｔｏｒａｓｔａ），他２名、アコンパリソンオブチャージダイナミックスインザレヴァースーコンダクテングＲＣＩＧＢＴアンドバイモードインシュレイテドゲイトトランジスタＢｉＧＴ）（ＡＣｏｍｐａｒｉｓｏｎｏｆｃｈａｒｇｅｄｙｎａｍｉｃｓｉｎｔｈｅＲｅｖｅｒｓｅ−ＣｏｎｄｕｃｔｉｎｇＲＣＩＧＢＴａｎｄＢｉ−ｍｏｄｅＩｎｓｕｌａｔｅｄＧａｔｅＴｒａｎｓｉｓｔｏｒＢｉＧＴ）、プロシーディングスオブザトエンテイセカンドインターナショナルシンポジュームオンパワーセミコンダクタデバイシズアンドＩＣｓ（ＰｒｏｃｅｅｄｉｎｇｓｏｆＴｈｅ２２ｎｄＩｎｔｅｒｎａｔｉｏｎａｌＳｙｍｐｏｓｉｕｍｏｎＰｏｗｅｒＳｅｍｉｃｏｎｄｕｃｔｏｒＤｅｖｉｃｅｓ＆ＩＣｓ），２０１０年６月、ｐ．３９１−３９４

ところで、開示されている従来例１および２のＳｉ逆導通ＩＧＢＴの出力特性、すなわちコレクターエミッタ間電圧（以下、Ｖｃｅと記す）とコレクターエミッタ間電流（以下、Ｉｃｅと記す）の間のＩｃｅ−Ｖｃｅ特性には、オン直前のコレクターエミッタ間電圧がオン直後のコレクターエミッタ間電圧（以下、Ｖｏｎ０と記す）よりも大きいというスナップバック現象が発生する。オン直前のコレクターエミッタ間電圧を、従来例１ではｋｎｅｅｐｏｉｎｔｖｏｌｔａｇｅと呼び、従来例２ではスナップバック前ピーク電圧と呼んでいるが、以下ではスナップバック電圧と呼び、Ｖｓｂと記述する。また、このＶｓｂにおけるコレクターエミッタ間電流をスナップバック電流と呼びＩｓｂと記述する。

ところで、これらの逆導通ＩＧＢＴはオン直前から直後に推移するまでの時間すなわちターンオン時間が短いので、スナップバック現象が存在するとターンオン時に急峻な電圧変化（以下ｄＶ／ｄｔと表記）や急峻な電流変化（以下ｄＩ／ｄｔと表記）を生じる。この結果、回路内に存在する寄生容量により急峻な跳ね上がり電圧（Ｃ・ｄｖ／ｄｔ）が、また寄生リアクトルにより急峻な跳ね上がり電流（Ｌ・ｄＩ／ｄｔ）が生じ、これに起因して大きな過度現象が誘発される。このため、この逆導通ＩＧＢＴを用いた回路に大きな擾乱を招いてしまい誤動作を起したり、場合によっては素子や回路の破壊に至る。これは極めて深刻な第１の課題である。

また、従来例２のＳｉ逆導通ＩＧＢＴでは、多数の逆導通ＩＧＢＴセルから構成される逆導通ＩＧＢＴ領域に隣接してパイロットＩＧＢＴ領域を設けている。パイロットＩＧＢＴ領域のｐコレクタ幅は逆導通ＩＧＢＴ領域のＩＧＢＴセルのｐコレクタ幅よりも大幅に大きくすることによりｐコレクタ上のバッファー層の横方向抵抗を大きくしており、従ってまず小さいＩｃｅでパイロットＩＧＢＴ領域をオンさせるようにしている。これにより、パイロットＩＧＢＴ領域のスナップバック現象を抑制している。この結果、まずスナップバック現象が抑制されたパイロットＩＧＢＴ領域が小さなＩｃｅでオンしてより大きなオン電流が流れ、このオン電流が拡がって最隣接の逆導通ＩＧＢＴセルに流れ込む。最隣接の逆導通ＩＧＢＴセルのｐコレクタは幅が小さいためｐコレクタ上のバッファー層の横方向抵抗が小さいが、パイロットＩＧＢＴのオン電流の一部が大きな拡がり電流となって流れ込むために、最隣接の逆導通ＩＧＢＴセルのｐコレクタ接合が容易にビルトイン電圧に達してオンする。この結果、オン電流が更に増大し、この最近接の逆導通ＩＧＢＴセルに隣接する逆導通ＩＧＢＴセルが同様にオンする。このような動作を繰り返して、パイロットＩＧＢＴ領域に近接する逆導通ＩＧＢＴセルから順次オンしてゆき、逆導通Ｓｉ−ＩＧＢＴ全体がオンするに至る。

しかし、この引例２の場合は全体のＩＧＢＴチップ面積に占めるパイロットＩＧＢＴ領域の面積がかなり大きくなってしまう。例えば、引例２の場合、データから読み取ると、逆導通ＩＧＢＴセルのｐコレクタ幅が１８０μｍであるのに対し、パイロットＩＧＢＴのｐコレクタ幅を約４倍以上の７２０μｍ以上にすることにより、Ｖｓｂをビルトイン電圧である０．７Ｖ以下にしている。この結果、スナップバック現象は解消されるが逆導通ＩＧＢＴ領域の面積が少なくなるので、ターンオフ時に残存するキャリアを排除するという本来の逆導通ＩＧＢＴの機能が大幅に損ねられてしまう。これは歩留まりなどの経済性の点から素子のチップサイズが通常１２ｍｍ×１２ｍｍ以下程度に設定されている現状では大きな問題であり、解決すべき第２の課題である。

高耐圧の逆導通ＩＧＢＴの場合は、耐圧が高くなるほどチップ表面の電界を緩和するのにより大きな占有面積が必要となるため活性面積がより少なくなるので、この第２の課題はより深刻になる。

またスナップバック現象に基づく回路動作の擾乱を介して逆導通ＩＧＢＴが誤動作や部分破壊を起こすといった間接的な半導体装置の信頼性の問題は、上記のように明らかにされている。しかし、スナップバック現象により直接的に半導体本体に及ぼされる損傷に関連する信頼性の問題は明らかにされておらず、引例でも言及されていない。これは重要な第３の課題である。

本発明は、前記の従来技術の課題を解消し、ＶｓｂやＩｓｂを小さくできスナップバック現象を抑制できる高性能逆導通ＩＧＢＴを提供することを目的にする。また、この発明は、パイロットＩＧＢＴ領域を設けた逆導通ＩＧＢＴにおいて、パイロットＩＧＢＴ領域の専有面積を小さくでき、且つターンオフ時の残存キャリアの排除機能があまり抑制されない高性能逆導通ＩＧＢＴを提供することを目的にする。更に、この発明はスナップバック現象が直接的な原因となって生じる半導体本体の劣化に起因して信頼性が損ねられるのを抑制し、高い信頼性を達成できる高性能逆導通ＩＧＢＴと逆導通ＩＧＢＴの動作方法を提供することを目的にする。

以下では、理解を容易にするために、各半導体層や半導体領域が機能的にどの層に相当するかを括弧内に付記して説明する。

上記した課題を解決し本発明の目的を達成するため、この発明にかかる半導体装置は、第１導電型の第１半導体層（ドリフト層）と、
前記半導体層（ドリフト層）の裏面に設けられた第２導電型の第１半導体層（コレクタ層）と、前記第２導電型の第１半導体層（コレクタ層）を貫通する複数の第１導電型の第１半導体領域（短絡部）とを備え、
前記第１導電型の第１半導体層（ドリフト層）のおもて面には、選択的に設けられた複数の第２導電型の第１半導体領域（ｐボディ層）と、
前記第２導電型の第１半導体領域（ｐボディ層）の各々のおもて面に選択的に設けられた第１導電型の第２半導体領域（エミッタ層）と、
前記各々の第２導電型の第１半導体領域（ｐボディ層）と前記第１導電型の第２半導体領域（エミッタ層）とに接する第１の主電極（エミッタ電極）と、
前記各々の第２導電型の第１半導体領域（ｐボディ層）の、前記各々の第１導電型の第２半導体領域（エミッタ層）と前記第１導電型の第１半導体層（ドリフト層）とに挟まれた部分の表面に、絶縁膜を介して設けられた制御電極と、
前記第２導電型の第１半導体層（コレクタ層）と前記複数の第１導電型の第１半導体領域（短絡部）との裏面に接する第２の主電極（コレクタ電極）とを備えた半導体装置において、
各半導体層と各半導体領域がワイドギャップ半導体から構成されており
前記複数の第１導電型の第１半導体領域（短絡部）間の距離Ｗｐ（ＷＢ）を、
Ｓｉ半導体で構成した同耐圧でほぼ同一構成の前記半導体装置の前記距離Ｗｐ（Ｓｉ）を上限とし、
前記ワイドギャップ半導体のｐｎ接合のビルトイン電圧Ｖｂｉ（ＷＢ）とワイドギャップ半導体装置の特性オン抵抗ＲｏｎＳ（ＷＢ）との積を、前記Ｓｉ半導体装置のｐｎ接合のビルトイン電圧Ｖｂｉ（Ｓｉ）とＳｉ半導体装置の特性オン抵抗ＲｏｎＳ（Ｓｉ）との積で割算した値に前記短絡部間距離Ｗｐ（Ｓｉ）を乗じた値を下限とする範囲より選択したことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、
前記第１導電型の第１半導体層（ドリフト層）と、前記第２導電型の第１半導体層（コレクタ層）および前記複数の第１導電型の第１半導体領域（短絡部）との間に第１導電型の第２半導体層（バッファー層）を設けたことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、
前記複数の第１導電型の第１半導体領域（短絡部）間の距離Ｗｐ（ＷＢ）のうち、少なくとも一つの距離Ｗｐ（ＷＢ）を前記範囲の上限以下で下限よりも十分大きな値とし、それ以外のＷｐ（ＷＢ）を前記範囲の下限に近い値としたことを特徴とする。

また、この発明にかかる半導体装置は、上述した発明において、
セル内に１個以上の前記第１導電型の第１半導体領域（短絡部）を有し、その幅Ｗｎ（ＷＢ）と前記第１導電型の第１半導体領域（短絡部）間の距離Ｗｐ（ＷＢ）との比率Ｗｎ（ＷＢ）／Ｗｐ（ＷＢ）を０．３〜５．０にしたことを特徴とする。

また、この発明にかかる半導体装置の動作方法は、上述した発明において
前記第１の主電極（エミッタ電極）と前記第２の主電極（コレクタ電極）間に順方向電圧を印加し且つ前記制御電極にも低い電圧を印加して順方向バイアス状態し、前記複数の第１導電型の第１半導体領域（短絡部）を介して多数キャリアによる順方向電流を流し、この電流により半導体装置を４０℃以上に昇温させた後に、前記第２導電型の第１半導体層（コレクタ層）から前記第１導電型の第１半導体層（ドリフト層）に少数キャリアが注入されるように前記第１の主電極（エミッタ電極）と前記第２の主電極（コレクタ電極）間の電圧および前記制御電極の電圧、もしくはいづれか一方の電圧をより高い電圧に制御することを特徴とする。

この発明によれば、各半導体層と各半導体領域をワイドギャップ半導体で構成し、前記短絡部間の距離Ｗｐ（ＷＢ）を（１）式に示すように、その上限をＳｉ半導体で構成した同耐圧で同一構成の半導体装置の短絡部間距離Ｗｐ（Ｓｉ）とし、その下限を新しく発見した下限、すなわちＡｘＷｐ（Ｓｉ）とするようにし、これらの上限と下限の間の値になるように設定する。

ここで新しく発見した係数Ａは（２）式に示すが、前記ワイドギャップ半導体のｐｎ接合のビルトイン電圧Ｖｂｉ（ＷＢ）とワイドギャップ半導体装置の特性オン抵抗ＲｏｎＳ（ＷＢ）との積を、前記Ｓｉ半導体装置のｐｎ接合のビルトイン電圧とＳｉ半導体装置の特性オン抵抗との積で割算したものである。
この係数Ａは１よりも大幅に小さい値である。

なお、ここで「Ｓｉ半導体で構成した同耐圧で同一構成の半導体装置」とは、「ワイドギャップ半導体逆導通ＩＧＢＴと断面形状は同じであり且つｎ^＋短絡部の不純物濃度と幅も同じであるが、同耐圧を実現するためにＳｉ材料特有の物性を考慮して、必要な各半導体層や各半導体領域の不純物濃度や厚さおよび幅を採用しているＳｉ逆導通ＩＧＢＴ構造の半導体装置」を意味する。

このように逆導通ワイドギャップ半導体ＩＧＢＴの短絡部間の距離Ｗｐ（ＷＢ）を設定することにより、引例と同耐圧で同一構成のＳｉ逆導通ＩＧＢＴに比べてＷｐを小さくしているにもかかわらずスナップバック現象を抑制でき、且つ高速化とスイッチング損失の大幅低減による高性能化も達成でき、第１の課題を解決できるものである。

以下に、その理由を新しく発見した係数Ａの導出とあわせて、図１を参照しながら説明する。
図１はｎ型Ｓｉ逆導通ＩＧＢＴの断面図の一部を示す。以下のように構成されている。逆導通ＩＧＢＴのコレクタ電極１に接する裏面には、ｐコレクタ領域２とｎ＋短絡部３とが交互に設けられ、これらの領域２と３のおもて面には、ｎ（第２導電型）バッファー層４が設けられている。ｎバッファー層４の表面には、ｎ⁻ドリフト層（第１半導体層）５が、またその表面には、ｎ型半導体層（電流密度増大層：ＣＥＬ、第２半導体層）６を設けている。ｎＣＥＬ６の表面層には、ｐボディ領域（第１半導体領域）７が選択的に複数設けられ、その表面層には、ｎ^＋エミッタ領域（第２半導体領域）８およびｐ⁻低濃度チャネル領域９やｐ＋コンタク領域１０が選択的に設けられている。ｐ⁻低濃度チャネル領域９の表面には、ゲート絶縁膜１１を介してゲート電極（制御電極）１２が設けられている。エミッタ電極（入力電極）１３は、ｎ^＋エミッタ領域８に接するとともにｐ^＋コンタクト層１０を介してｐボディ領域７にも接する。また、エミッタ電極１３はゲート電極１２から絶縁されている。

まず、この逆導通ＩＧＢＴを用いてスナップバック現象の発生メカニズムを説明する。逆導通Ｓｉ−ＩＧＢＴのＭＯＳゲート電極１２にしきい値以上のゲート電圧を印加しコレクタ電極１とエミッタ電極１３の間の順方向電圧Ｖｃｅを印加し上昇してゆくと、まずＭＯＳＦＥＴ部が動作し、エミッタ電極１３からｎ^＋エミッタ領域８、ｐ⁻低濃度チャネル領域９、ｎＣＥＬ層６、ｎ⁻ドリフト層５、ｎバッファー層４、ｎ^＋短絡部３を順次介してコレクタ電極に電子電流が流れる。図中にはこの電子電流の流路を図式的にａ、ｂ、ｃの点線で示してある。この電流の一部ｃはコレクタ接合上のバッファー層４を横方向に流れｎ^＋短絡部３を介してコレクタ電極１に流れるが、この横方向の電子電流によりｐコレクタ接合中央部１４とコレクタ電極１の間に電位差を生じ、この電位差がコレクタ接合のビルトイン電圧Ｖｂｉ（Ｓｉの場合は約０．７Ｖ）を超えるとｐコレクタ２からｎバッファー層４ついでｎドリフト層５に正孔の注入が生じ実線の矢印で示した正孔電流ｄが流れ、ＩＧＢＴ部がオンする。この際、ｐコレクタ層２の幅が小さい場合は横方向抵抗が小さいので、横方向電流による電位差をビルトイン電圧Ｖｂｉ以上にするためには大きな電流が必要となり、この結果ｎ⁻ドリフト層での電圧降下とＭＯＳＦＥＴ部での電圧降下が大きくなりＶｓｂが大きくなってしまう。しかし、一旦ＩＧＢＴ部がオンするとｐコレクタ２から注入された正孔によりｎ⁻ドリフト層５に伝導度変調が生じｎ⁻ドリフト層の内部抵抗が激減するので、オン後のＶｃｅは大幅に低くなる。このためスナップバック現象が生じてしまうのである。

次に新しく発見した係数Ａをどのようにして導き出したのか説明する。
まず、上記のスナップバック現象の発生のメカニズムの考察から、Ｓｉ逆導通ＩＧＢＴのコレクタから正孔の注入が生じる時のＶｂｉ（Ｓｉ）は下式２項目のように表せ、４項目のように変換できる。
ここで、Ｒｂ（Ｓｉ）とρｂ（Ｓｉ）は各々Ｓｉ逆導通ＩＧＢＴのバッファー層の抵抗と抵抗率を、Ｊｓｂ（Ｓｉ）はスナップバック電流密度を示す。
これよりＷｐ（Ｓｉ）は近似的に（２）式で示すことができる。
同様に、同じ構成のワイドギャップ半導体逆導通ＩＧＢＴにおいてコレクタからの正孔の注入が生じる条件は
ここで、ρｂ（ＷＢ）はワイドギャップ半導体逆導通ＩＧＢＴのバッファー層の抵抗率を、Ｊｓｂ（ＷＢ）はスナップバック電流密度を示す。

ところで、高耐圧ＩＧＢＴで定状オン損失とターンオフ損失をバランスよく低減し適正化するには、コレクタからの正孔の適正な注入を行う必要がある。この適正な正孔注入を行うためのｎバッファー層４のρｂは半導体材料にあまり依存しないでほぼ一義的に定めることができるので、ほぼ ρｂ（Ｓｉ）＝ρｂ（ＷＢ）となる。従って、（３）と（４）式から（５）式を導くことができる。

ところで、高耐圧ＩＧＢＴの場合はオンする前はドレイン層が伝導度変調されていないので、ＭＯＳＦＥＴ部のチャネル抵抗での電圧ドロップＶｃｈやコレクタのビイルトイン電圧Ｖｂｉに比べてドレイン層の電圧ドロップＶｄｒｉｆｔがはるかに大きい。従って、
逆導通ＩＧＢＴのオン直前のＶｃｅがＶｓｂであり、ＩｃｅがＩｓｂであるので、
（５）式に（６）式より求めたＪｓｂを代入すると、
従って、同耐圧のワイドギャップ半導体逆導通ＩＧＢＴとＳｉ逆導通ＩＧＢＴとでＶｓｂを同じにするための短絡部間距離Ｗｐ（ＷＢ）とＷｐ（Ｓｉ）との間の関係は、Ｖｓｂ（ＷＢ）＝Ｖｓｂ（Ｓｉ）とすることにより（７）式となる。
このようにして、（２）式の係数Ａを導くことができる。

次にＷｐ（ＷＢ）を（１）式に示すように設定することにより第１の課題を解決できる理由を説明する。
（７）式より、Ｓｉ逆導通ＩＧＢＴに比べてワイドギャップ半導体逆導通ＩＧＢＴは短絡部間距離Ｗｐ（ＷＢ）を大幅に低減できることが判る。例えば、ワイドギャップ半導体の一種である炭化ケイ素（以下、ＳｉＣと記す）半導体で構成したＳｉＣ逆導通ＩＧＢＴの場合は、ＲｏｎＳ（ＳｉＣ）がＲｏｎＳ（Ｓｉ）の約１／１０００、Ｖｂｉ（ＳｉＣ）がＶｂｉ（Ｓｉ）の約４倍なので、（７）式よりＷｐ（ＳｉＣ）がＷｐ（Ｓｉ）の約１／２５０となる。従って、Ｗｐ（ＳｉＣ）をＷｐ（Ｓｉ）の約１／２５０まで大幅に低減しても、ほぼ同じＶｓｂにできる。典型的な高耐圧Ｓｉ逆導通ＩＧＢＴのケースについて試算してみると、Ｗｐ（Ｓｉ）は（３）式から１７５μｍと算出でき、従ってＳｉＣ逆導通ＩＧＢＴのＶｓｂを同耐圧のＳｉ逆導通ＩＧＢＴよりも抑制できる範囲は（１）式から、次のようになる。
１７５μｍ＞Ｗｐ（ＳｉＣ）＞０．７μｍ
この結果、同耐圧で同じチップサイズの場合、ＳｉＣ逆導通ＩＧＢＴのＶｓｂをＳｉ逆導通ＩＧＢＴのＶｓｂと同じにする時、Ｗｐ（ＳｉＣ）を１７５μｍまで大幅に増大できる余地が生じることになる。従って、Ｗｐ（ＳｉＣ）をＷｐ（Ｓｉ）以上にならない範囲で大幅に増大してＩｓｂを小さくすることによりＶｓｂを大幅に小さくできる。これはスナップバック現象を大幅に抑制できることを意味するものである。

また、同耐圧で同じチップサイズの場合、Ｗｐ（ＷＢ）を上記の範囲内でＷｐ（Ｓｉ）よりも小さく設定することにより上記のようにスナップバック現象を抑制する一方、その小さくした分の一部で短絡領域のみの面積を増やしたり、セル数を増やしたりすることができ、いづれの場合もｎ^＋短絡部のトータル面積を大幅に増加できる。この結果、逆導通ＩＧＢＴのターンオフ時の残存キャリアの排除機能を大幅に増大できるので、ターンオフ時間を低減させ逆導通ＩＧＢＴを高速化することができるとともにスイッチング損失も低減でき、ワイドギャップ半導体逆導通ＩＧＢＴをより高性能化できる。

このように、スナップバック現象を大幅に抑制でき且つ逆導通ＩＧＢＴをより高性能化できるので、第１の課題を解決できる。
なお当然ながら、ワイドギャップ半導体で構成していることに起因して同耐圧のままで損失を低減できるという公知の効果も享受できるものである。

またこの発明によれば、上記構成により、前記複数の第１導電型の第１半導体領域（短絡部）間の距離Ｗｐのうち、少なくとも一つの距離Ｗｐを上限に近い値、すなわち前記範囲の上限以下で下限の数倍以上のかなり大きな値とし、それ以外のＷｐを前記範囲の下限に近い値としている。この短絡部間距離が上限に近い部分はパイロットＩＧＢＴ部として十分機能させることができる。従って、Ｓｉ逆導通ＩＧＢＴに比べてワイドギャップ半導体逆導通ＩＧＢＴはパイロットＩＧＢＴ部の専有面積をはるかに小さく抑えることできる。このため、同耐圧で同じチップサイズの場合、パイロットＩＧＢＴ部以外の逆導通ＩＧＢＴ領域の面積を増やすことができ、その結果パイロットＩＧＢＴ部を導入してスナップバック現象を抑制したにもかかわらず、ターンオフ時に残存するキャリアを排除するという逆導通ＩＧＢＴ本来の機能の低下を防止でき、逆に増大も可能であり第２の課題を解決できる。これは歩留まりなどの経済性の点からワイドギャップ半導体素子のチップサイズが１０ｍｍ×１０ｍｍ以下、一般的には５ｍｍ×５ｍｍ程度以下に制約されている現状では、逆導通ＩＧＢＴの本来の機能を発揮させる上で極めて効果が大きいものである。

当然ながら、同構造のＳｉ逆導通ＩＧＢＴのパイロットＩＧＢＴ部のＷｐを超えない範囲内で、本発明になる逆導通ＩＧＢＴのパイロットＩＧＢＴ部のＷｐを大きくした場合は更にスナップバック現象を抑制できる。

また、この発明によれば、第１導電型の第１半導体領域（短絡部）の幅Ｗｎと前記第１導電型の第１半導体領域（短絡部）間の距離Ｗｐの比率を特定の範囲に限定にしており、これによりスナップバック現象が直接的な原因となって生じる半導体本体の劣化を抑制し、高性能逆導通ＩＧＢＴの高い信頼性を実現でき、第３の課題を達成できる。

一般に、ワイドギャップ半導体材料にはＳｉよりも各種の欠陥が多量に発生する。それらの欠陥のうちの積層欠陥は、注入された少数キャリアが結晶の格子点に衝突すると衝突エネルギーで格子点の原子が動かされるので積層欠陥が拡大してしまうというワイドギャップ半導体特有の性質がある。この積層欠陥は少数キャリアをトラップして再結合させ通電にあまり寄与することなく消滅させてしまうので、積層欠陥の拡大はＩＧＢＴ半導体装置の内部抵抗の増大を招く。従って、ＩＧＢＴのようなバイポーラタイプのワイドギャップ半導体装置の場合は、装置を稼働し通電している間に注入される少数キャリアにより積層欠陥が拡大し内部抵抗が増大してゆくので、オン電圧増大すなわちオン電圧劣化をもたらし信頼性が大きく損ねられてしまう。しかし、このワイドギャップ半導体の積層欠陥が少数キャリアをトラップして再結合させ消滅させてしまうという現象は、温度を約４０℃以上に上げると徐々に抑制され、２００℃以上ではほぼ完全に消失することが発明者らにより見出されており、ＳｉｌｉｃｏｎＣａｒｂｉｄｅａｎｄＲｅｌａｔｅｄＭａｔｅｒｉａｌｓ２００７の論文集（Ｋ．Ｎａｋａｙａｍａ他７名、ＢｅｈａｖｉｏｒｏｆＳｔａｃｋｉｎｇＦａｕｌｔｓｉｎＴＥＤＲＥＣＰｈｅｎｏｍｅｎａｆｏｒ４．５ｋＶＳｉＣＧＴ、ＳｉｌｉｃｏｎＣａｒｂｉｄｅａｎｄＲｅｌａｔｅｄＭａｔｅｒｉａｌｓ２００７、２００７年１０月、ｐ．１１７５−１１７８）に開示されている。
以下では、この種のオン電圧増大を、オン電流増大に伴うオン電圧の増大と区別するためにオン電圧劣化と記述する。

ワイドギャップ半導体逆導通ＩＧＢＴにスナップバック現象が存在すると、オンする直前のＶｓｂではコレクタから少数キャリアの注入を生じるのに必要な電圧降下すなわちＶｂｉを実現するために比較的大きなＩｓｂを流す必要がある。オンする直前のＶｓｂまではもっぱら多数キャリアによるＩｓｂが流れており積層欠陥を拡大しないが、一旦オンするとこのＩｓｂに対応する多量の少数キャリア電流がコレクタから一挙にバッファー層やドリフト層に流れ込む。これによりワイドギャップ半導体逆導通ＩＧＢＴに存在する積層欠陥が一挙に拡大してしまい、オン電圧劣化の急速な進展を招き、半導体本体が劣化し、ついには損傷や破壊に至ってしまう。このスナップバック現象が存在するワイドギャップ半導体逆導通ＩＧＢＴがオンする際のオン電圧の急速な劣化を、以後急速オン電圧劣化と記載する。

しかし、この発明によれば、ｎ^＋短絡部の幅Ｗｎを増大しｎ^＋短絡部のトータル面積を増大することにより、上記のスナップバック現象が直接的な原因となって生じる半導体本体が劣化するという急速オン電圧劣化を抑制でき高い信頼性を実現できる。
すなわち、スナップバック現象が存在する逆導通ＩＧＢＴがオンする前にｎ^＋短絡部を介してＩｓｂが流れるが、この電流は多数キャリ電流であり積層欠陥の拡大を招かない。そこで、ｎ^＋短絡部の幅Ｗｎを増大しｎ^＋短絡部の面積を増大することにより積極的に多数キャリアで構成されるＩｓｂの増大を図り、これにより逆導通ＩＧＢＴの素子温度を、積層欠陥が少数キャリアをトラップして再結合させ消滅させてしまう現象が抑制される温度まで、逆導通ＩＧＢＴがオンする前に上昇させ、オン時点での急速オン電圧劣化を抑制することができる。

同耐圧で同じチップサイズの場合、セルの第１導電型の第１半導体領域（ｎ^＋短絡部）の幅Ｗｎの増大によるｎ^＋短絡部のトータル面積を増大は、セルの前記第１導電型の第１半導体領域（ｎ^＋短絡部）間の距離Ｗｐの減小ひいてはコレクタ面積の減少を招く。これは前者の場合はスナップバック現象の増大を招き後者の場合はオン後のオン電圧の増大即ち電力損失の増大を招く。すなわち、セルの幅を一定にした場合、Ｗｎ／Ｗｐの比率が小さいとオン電圧劣化を抑制できるレベルまでの温度上昇が容易でなく、大きすぎるとスナップバック現象の増大やオン電圧の増大による電力損失の増大を招く。従って、Ｗｎ／Ｗｐの比率を適正な範囲に設定する必要がある。一方、高耐圧素子ほどドリフト領域の不純物濃度は低く且つその厚さは厚く設定されるので、ドリフト領域の内部抵抗が大きく素子温度をより少ないＩｓｂで上昇できる。従って、Ｗｎ／Ｗｐの適正範囲は耐圧によっても異なる。発明者は種々の検討の結果、３ｋＶ以上の高耐圧逆導通ＩＧＢＴにおいては、Ｗｎ／Ｗｐの適正範囲はＳｉＣ半導体の場合、０．２〜５．０の範囲にするのが良く、より好ましくは０．３〜３．０の範囲にするのが良いことを見出した。
これにより第３の課題を解決し、高性能逆導通ＩＧＢＴの高い信頼性を実現できる。

また、この発明の動作方法によれば、ワイドギャップ半導体逆導通ＩＧＢＴの急速オン電圧劣化に加えて初動時のオン電圧劣化も抑制でき高い信頼性を実現できる。

ワイドギャップ半導体逆導通ＩＧＢＴには上記のように積層欠陥に起因し通常のオン電圧劣化が発生するとともに、スナップバック現象に起因し急速オン電圧劣化が発生する。
従って、この発明の動作方法により、少なくともワイドギャップ半導体逆導通ＩＧＢＴがオンする前に所定の低いゲート電圧でＭＯＳＦＥＴ部をオンさせて前記短絡部を介して多数キャリアによる順方向電流を流し、この積層欠陥の増大を招かない多数キャリア電流により半導体装置を所定温度まで昇温させ、その後にゲート電圧を高くしてコレクタ層から少数キャリアを注入させ、逆導通ＩＧＢＴをオンさせる。
これにより、すでに存在する積層欠陥の拡大のみならず、スナップバック現象によりコレクタ層からバッファー層やドリフト層に大量の少数キャリアが短時間に急激に注入されることによる積層欠陥の急速拡大も、温度上昇により積層欠陥の少数キャリアトラップ現象を抑制できるので通常のオン電圧劣化のみならず急速オン電圧劣化も抑制できる。
ワイドギャップ半導体逆導通ＩＧＢＴは一旦オンすると自己発熱で温度が上昇してゆくので、通常のオン電圧劣化や急速オン電圧劣化の影響は抑制される。しかし、初動時にはワイドギャップ半導体逆導通ＩＧＢＴの温度は周囲温度と同程度に低くなっている。この状態でオンさせると既に存在する積層欠陥が更に拡大しオン電圧劣化を促進し信頼性が損なわれる。
従って、少なくともワイドギャップ半導体逆導通ＩＧＢＴの初動時には、この発明の動作方法により、逆導通ＩＧＢＴをオンさせる前に積層欠陥の少数キャリアトラップ現象を抑制できる所定温度まで昇温させものである。これにより、初動時にもオン電圧の劣化の影響を大幅に抑制でき信頼性を向上できる。
現象は大幅に抑制されるためオン電圧の増大のような劣化を大幅に抑制でき信頼性を向上できる。

逆導通ＩＧＢＴの積層欠陥の量や大きさに依存して適切な昇温温度が異なるが、少なくとも初動時には４０℃以上に昇温するのが好ましく、より好ましくは５０℃以上である。また、動作開始後に４０℃以上を維持できない場合でも、動作開始後の各オン時に本発明の動作方法を適用すると初動時と同様に甚大なオン電圧劣化の悪影響を抑制できる。
このように、この動作方法により第３の課題をより効果的に解決し、高性能逆導通ＩＧＢＴの高い信頼性を実現できる。

以上のように、本発明により、逆導通ＩＧＢＴの短絡部の面積をあまり狭めることなくスナップバック現象を抑制でき、ターンオフ時の残存キャリアの排除もより効果的にできる。この結果、スナップバック現象に起因する回路動作の擾乱や破壊を低減できるとともに、ターンオフ時間をより短くしてスイッチング損失をより低減できる。また、より小さいチップ面積にしてもスナップバック現象を抑制ができるので低コスト化が図れる。また、オン電圧劣化の影響を抑制し信頼性の向上が図れる。

発見した係数Ａの導出法説明図実施の形態１にかかる半導体装置の模式的断面図実施の形態２にかかる半導体装置の模式的断面図実施の形態３にかかる半導体装置の模式的断面図実施の形態４にかかる半導体装置の模式的断面図実施の形態５にかかる半導体装置の模式的断面図従来例１の高耐圧Ｓｉ逆導通ＩＧＢＴ装置の断面図。従来例２の高耐圧Ｓｉ逆導通ＩＧＢＴ装置の断面図。

以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎまたはｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。図面中の層や領域を示す番号と矢印は同じ層や領域の場合、各々代表して１個のみに記し他は省略してある。

（実施の形態１）
図２は、実施の形態１にかかる半導体装置を模式的に示す断面図である。図２に示す実施の形態１にかかる半導体装置は、炭化珪素（ＳｉＣ）半導体を用いて作製された例えば設計耐圧１５ｋＶ級のプレーナゲート構造の逆導通ＩＧＢＴ１００である。図２には、逆導通ＩＧＢＴ１００の活性領域の一部のみを示す。ＳｉＣ逆導通ＩＧＢＴ１００は、例えば活性領域を囲むように耐圧構造部（不図示）を備えている。活性領域とは、半導体装置のオン時に電流が流れる領域であり、耐圧構造部とは、半導体装置を構成するｐｎ接合表面の電界強度を緩和し、所望の耐圧を実現する構造部である。
ＳｉＣ逆導通ＩＧＢＴ１００のチップサイズは８ｍｍ×８ｍｍであり、活性領域は６ｍｍ×６ｍｍであり、活性領域を囲んでいる耐圧構造部の幅は１ｍｍである。活性領域中の逆導通ＩＧＢＴセルはストライブ状であり、セルの幅は１６ミクロンメートルである。

図２に示すように、ＳｉＣ逆導通ＩＧＢＴ１００において、コレクタ電極１０１に接する裏面にはｐコレクタ層とこの層を貫通する複数のｎ^＋短絡部が設けられ、ｐコレクタ領域１０２とｎ^＋短絡部領域１０３とが交互に形成されている。これらの領域１０２と１０３のおもて面には、ｎ（第２導電型）バッファー層１０４が設けられている。ｎバッファー層１０４は、ＳｉＣエピタキシャル層である。ｐコレクタ領域１０２の不純物濃度および厚さは、例えば、それぞれ３．５×１０^１７ｃｍ^−３および１．５μｍであってもよい。ｎ＋短絡部１０３の不純物濃度および厚さは、例えば、それぞれ１×１０^１９ｃｍ^−３および１．５μｍであってもよい。また、ｎバッファー層１０４の不純物濃度および厚さは、例えば、それぞれ１．５×１０^１６ｃｍ^−３および１０μｍであってもよい。セルの中のｎ＋短絡部１０３はセルの中心付近に設けられてもよく、その幅は４μｍであってもよい。ｎ＋短絡部間の距離、これはｐコレクタ領域の幅に該当するが、この幅は１２μｍであってもよい。

ｎバッファ層１０４の表面には、ｎ⁻ドリフト層（第１半導体層）１０５が設けられている。ｎ⁻ドリフト層１０５は、ＳｉＣエピタキシャル層である。ｎ⁻ドリフト層１０５の不純物濃度は、ｎバッファー層１０２の不純物濃度よりも低い。具体的には、ｎ⁻ドリフト層１０５の不純物濃度および厚さは、例えば、それぞれ２×１０^１４ｃｍ^−３および１５０μｍであってもよい。概略的にこの程度の不純物濃度の場合、ｎ⁻ドリフト層１０５の厚さ１０μｍ当たり例えば耐圧１ｋＶは容易に実現することができる。このため、ｎ⁻ドリフト層１０５の厚さを１５０μｍとすることで、耐圧１５ｋＶが期待できる

ｎ⁻ドリフト層１０５の表面には、ｎ型半導体層１０６を設けている。この層１０６はｐコレクタ領域１０２から注入された正孔をｎ⁻ドリフト層１０５表面付近に蓄積させＩＧＢＴのオン電圧を低減させる効果を持つ層であり、以下ではｎ電荷蓄積層と記述する。このｎ電荷蓄積層は例えば窒素（Ｎ）を不純物としてエピタキシャル成長させたＳｉＣエピタキシャル層であるが、窒素イオンをイオン注入することによって形成された半導体層であってもよい。また、ｎ電荷蓄積層１０６は、活性領域のみに設けられていてもよく、例えば活性領域のｎ⁻ドリフト層１０５にイオン注入によって形成した半導体層であってもよい。

ｎ電荷蓄積層の不純物濃度は、ｎ⁻ドリフト層１０５の不純物濃度よりも高く、後述するｐボディ領域（ｐベース領域）１０７の不純物濃度よりも低い。但し、ｎ電荷蓄積層１０６は、逆導通ＩＧＢＴ１００の耐圧よりも小さい印加電圧で空乏化する不純物濃度および厚さを有することが肝要である。具体的には、ｎ電荷蓄積層１０６の不純物濃度は、３×１０^１５ｃｍ^−３以上５×１０^１７ｃｍ^−３以下であってもよい。またｎ電荷蓄積層１０６のｎ⁻ドリフト層１０５とｐボディ領域（ｐベース領域）間の厚さは、例えば０．３μｍ以上１．６μｍ以下であってもよい。

ｎ電荷蓄積層１０６の表面層には、ｐボディ領域（第１半導体領域）１０７が選択的に複数設けられている。ｐボディ領域１０７の不純物濃度は、ｎ⁻ドリフト層１０５、ｎ電荷蓄積層１０６の不純物濃度よりも高い。具体的には、ｐボディ領域１０７の不純物濃度および厚さは、例えば、それぞれ１×１０^１８ｃｍ^−３および０．３μｍであってもよい。隣り合うｐボディ領域１０７に挟まれたｎ電荷蓄積層１０６の、ｐボディ領域１０７が並列する方向（以下、水平方向とする）の幅は、例えば６μｍであってもよい。

ｐボディ領域１０７は、例えばアルミニュームのイオン注入によって形成された拡散層である。本実施例ではｎ電荷蓄積層１０６の不純物濃度を５×１０^１６ｃｍ^−３、厚さを０．７μｍとした。

なお、ＳｉＣ半導体は深さ方向に直行する方向の不純物拡散がシリコン半導体に比べて少ないので、図２において半導体層を矩形状に図示する（以下、図３〜５に示す逆導通ＩＧＢＴにおいても同様に、半導体層を矩形状に図示する）。

ｐボディ領域１０７の表面層には、ｎ^＋エミッタ領域（第２半導体領域）１０８およびｐ⁻低濃度チャネル領域１０９やｐ＋コンタク領域１１０が選択的に設けられている。ｎ^＋エミッタ領域１０８およびｐ⁻低濃度チャネル領域１０９やｐ＋コンタク領域１１０は、例えばイオン注入によって形成された半導体層である。ｐ⁻低濃度チャネル領域１０９は、ｐボディ領域１０８の一方の端部に設けられｎ電荷蓄積層１０６に接する。ｎ^＋エミッタ領域８は、ｐ⁻低濃度チャネル領域１０９のｎ電荷蓄積層１０６に接する端部に対して反対側の端部に接する。

ｎ^＋エミッタ領域１０８の、ｐ⁻低濃度チャネル領域１０９に接していない側の端部は、ｐ＋コンタク領域１１０に接している。各ｐボディ領域１０７に設けられたｐ⁻低濃度チャネル領域１０９およびｎ^＋エミッタ領域１０８は、隣り合う他のｐボディ領域１０７のｐ⁻低濃度チャネル領域１０９およびｎ^＋エミッタ領域１０８と対称に配置されている。

ｐ⁻低濃度チャネル領域１０９の不純物濃度は、ｐボディ領域１０７の不純物濃度よりも低い。具体的には、ｐ⁻低濃度チャネル領域１０９の不純物濃度および厚さは、例えば、それぞれ３×１０^１６ｃｍ^−３および０．３μｍであってもよい。またチャネルの長さは０．７５μｍであってもよい。
ｎ^＋エミッタ領域１０８の不純物濃度は、ｎ⁻ドリフト層１０５、ｎ電荷蓄積層１０６の不純物濃度よりも高い。具体的には、ｎ^＋エミッタ領域８の不純物濃度および厚さは、例えば、それぞれ５×１０^１９ｃｍ^−３および０．３μｍであってもよい。ｐ＋コンタク領域１０の不純物濃度および厚さは、例えば１×１０^１９ｃｍ^−３および０．３μｍであってもよい。

ｐ⁻低濃度チャネル領域１０９およびｎ^＋エミッタ領域１１０は、ｐボディ領域１０８の表面層にそれぞれイオン注入によって形成される。ｐ⁻低濃度チャネル領域１０９およびｎ^＋エミッタ領域１０８はｐボディ領域１０７の表面層に例えば０．３μｍの深さで設けられるので、ｐボディ領域１０７の、ｎ電荷蓄積層１０６とｐ⁻低濃度チャネル領域１０９およびｎ^＋エミッタ領域１０８とに挟まれた部分の厚さは例えば０．３μｍとなる。

ｐ⁻低濃度チャネル領域１０９の水平方向の幅は、例えば０．７５μｍであってもよい。ｎ^＋エミッタ領域１０８の水平方向の幅は、例えば３μｍであってもよい。

ｐ⁻低濃度チャネル領域１０９の表面には、ゲート絶縁膜１１１を介してゲート電極（制御電極）１１２が設けられている。ゲート絶縁膜１１１の厚さは約５００オングストロームであってもよい。エミッタ電極（入力電極）１１３は、ｎ^＋エミッタ領域１０８に接するとともにｐ^＋コンタクト層１１０を介してｐボディ領域１０７にも接する。また、エミッタ電極１１３はゲート電極１１２から絶縁されている。

つぎに、図２に示すＳｉＣ逆導通ＩＧＢＴ１００の製造方法について説明する。
まず、３００μｍ厚のオフアングルｎ^＋ＳｉＣ基板に厚さ１７０μｍのｎドリフト層１０５を、ついで１１．５μｍ厚のｎバッファー層１０４をエピタキシャル成長で順次形成する。更に１．５μｍ厚のｐコレクタ層をアルミニュームのイオン注入により形成し、ついで選択的に窒素のイオン注入により１．５μｍ厚のｎ短絡部領域１０３とｐコレクタ領域１０２を形成する。以下では本明細書全体に渡って、ｎ短絡部領域およびｐコレクタ領域を単にｎ短絡部およびｐコレクタと記述する。
その後、ｎ^＋ＳｉＣ基板の研磨時にｐコレクタ１０２と短絡部１０３を保護する保護用被覆膜をｐコレクタ１０２上と短絡部１０３上に形成する。次に研磨によりｎ^＋ＳｉＣ基板を完全に除去し、ｎドリフト層１０５も約２０μｍ研磨し１５０μｍの厚さにする。

つぎに、例えば窒素を不純物としてドープしてエピタキシャル成長を行い、ｎ⁻ドリフト層１０５の表面にｎＣＥＬ１０６を成長させる。ｎＣＥＬ１０６は、少なくとも活性領域にのみ設けられていればよいので、例えばイオン注入によって、活性領域のｎ⁻ドリフト層１０５の表面層のみにｎＣＥＬを形成してもよい。

イオン注入によってｎＣＥＬ１０６を形成する場合、まず、ｎ⁻ドリフト層１０５の表面に、ｎＣＥＬ１０６の形成領域が露出する開口部を有するレジストマスクを形成する。そして、このレジストマスクをマスクとして、レジストマスクの開口部に露出するｎ⁻ドリフト層１０５に例えば窒素イオンをイオン注入する。さらに、熱アニール処理を行う。これにより、活性領域全体にわたってｎ⁻ドリフト層１０５の表面層にｎ電荷蓄積層１０６が形成される。その後、ｎ電荷蓄積層１０６の形成に用いたレジストマスクを除去する。
ｎ電荷蓄積層１０６をエピタキシャル成長で形成する場合は、例えば窒素を不純物としてドープしてエピタキシャル成長をさせる。

つぎに、ｎ電荷蓄積層１０６の表面に、ｐボディ領域１０７の形成領域が露出する開口部を有するレジストマスクを形成する。そして、このレジストマスクをマスクとして、レジストマスクの開口部に露出するｎ電荷蓄積層１０６にｐ型不純物イオンをイオン注入する。このとき、後の工程においてｐボディ領域１０７の表面層にｐボディ領域１０７よりも不純物濃度が低いｐ⁻低濃度チャネル領域１０９を形成するために、ｐボディ領域１０７の、浅い部分の不純物濃度が深い部分の不純物濃度よりも低くなるようにイオン注入を行うのが好ましい。

つぎに、熱アニール処理を行う。これにより、ｎ電荷蓄積層１０６の表面層に選択的にｐボディ領域１０７が形成される。つぎに、ｐボディ領域１０７の形成に用いたレジストマスクを除去する。つぎに、ｐボディ領域１０７の表面にｐ^＋コンタクト層形成領域１１０が露出する開口部を有するレジストマスクを形成する。そして、このレジストマスクをマスクとして、レジストマスクの開口部に露出するｐボディ領域１０７にｐ型不純物イオンをイオン注入する。
更に、ｐ⁻低濃度チャネル領域１０９の形成領域が露出する開口部を有するレジストマスクを形成する。そして、このレジストマスクをマスクとして、レジストマスクの開口部に露出するｐボディ領域１０７に不純物イオンをイオン注入する。

ｐ⁻低濃度チャネル領域１０９を形成するためのイオン注入では、ｐボディ領域１０７の表面層の不純物濃度がｐ⁻低濃度チャネル領域１０９の所望の不純物濃度よりも低い場合には、ｐ⁻低濃度チャネル領域１０９が所望の不純物濃度となるようにｐ型不純物濃度をイオン注入する。一方、ｐボディ領域１０７の表面層の不純物濃度がｐ⁻低濃度チャネル領域１０９の所望の不純物濃度よりも高い場合には、ｐ⁻低濃度チャネル領域１０９が所望の不純物濃度となるようにｎ型不純物濃度をイオン注入する。

つぎに、熱アニール処理を行う。ｐボディ領域１０７の表面層に選択的にｐ⁻低濃度チャネル領域１０９が形成される。つぎに、ｐ⁻低濃度チャネル領域１０９の形成に用いたレジストマスクを除去する。つぎに、ｐ⁻低濃度チャネル領域１０９の表面に、ｎ^＋エミッタ領域８の形成領域が露出する開口部を有するレジストマスクを形成する。そして、このレジストマスクをマスクとして、レジストマスクの開口部に露出するｐボディ領域１０７にｎ型不純物イオンをイオン注入する。

つぎに、熱アニール処理を行う。これにより、ｐボディ領域１０７の表面層に選択的にｎ^＋エミッタ領域１０８が形成される。つぎに、ｎ^＋エミッタ領域１０８の形成に用いたレジストマスクを除去する。つぎに、ｐ⁻低濃度チャネル領域１０９の表面に、ゲート絶縁膜１１１を介して多結晶シリコンのゲート電極１１２を形成する。つぎに、おもて面に層間絶縁膜１１３を形成し、層間絶縁膜１１３でゲート電極１１２を覆う。

つぎに、フォトリソグラフィによって層間絶縁膜１１３およびゲート絶縁膜１１１を選択的に除去し、ｎ^＋エミッタ領域１０８およびｐ^＋コンタクト層形成領域１１０とエミッタ電極１１４とを接続するためのコンタクトホールを形成する。つぎに、おもて面およびコンタクトホール内にエミッタ電極１１４を形成し、エミッタ電極１１４と、ｎ^＋エミッタ領域１０８およびｐ^＋コンタクト領域１１０とを接続する。つぎに、半導体基板のおもて面に保護膜（不図示）などを形成する。その後、半導体基板の裏面に、ｐコレクタ１０２とｎ短絡部１０３に接するコレクタ電極１１１を形成し、図１に示す逆導通ＩＧＢＴ１００が完成する。

次に、前記の製造方法で作製するＩＧＢＴ１００の特性について説明する。
前記のＩＧＢＴ１００はＴＯ型の高耐圧パッケージのリードフレームにダイボンデングし、更にエミッタ電極１１４上に結線用のＡｌワイヤを複数本ワイヤボンデングし、ついで保護用の高耐熱レジン（ナノテクレジン）でチップとＡｌワイヤを完全に被覆して半導体装置にしたのち動作試験に供する。
ゲート電圧を印加しない状態でエミッタ電極１１４とコレクタ電極１０１間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は約１６．４ｋである。また、なだれ降伏前のリーク電流は室温で３．５×１０^−３Ａ／ｃｍ^２以下、２５０℃の高温でも５×１０^−２Ａ／ｃｍ^２以下と良好である。

ゲート電極１１２に閾値電圧以上のゲート電圧を印加し、ついでコレクタ電極−エミッタ電極間に順方向電圧を印加し増加してゆくと約２．７Ｖのビルトイン電圧付近でオン電流が流れ始め、スナップバック現象は観察されない。これは本発明の効果である。コレクターエミッタ間電圧（以下Ｖｃｅ）が５ＶでのＪｃｅは１０５Ａ／ｃｍ^２と良好である。

（７）式より導出したＳｉＣ逆導通ＩＧＢＴのＷｐ（ＳｉＣ）の下限値はＷｐ（Ｓｉ）の約１／２５０である。ｎ^＋短絡部間距離Ｗｐはｐコレクタの幅そのものであり、本実施例では前記のように例えば１２μｍであってもよい。従って、同耐圧・同構成でのスナップバック現象を解消できるＳｉ逆導通ＩＧＢＴの場合は、ｎ^＋短絡部間距離Ｗｐ（Ｓｉ）は３０００μｍである。ここで同構成とは、前記したように図２と同じ構造であるが、Ｓｉ材料の物性を考慮して同耐圧を実現するために必要な各半導体層や各半導体領域の不純物濃度や厚さ及び幅等を採用している逆導通ＩＧＢＴ構造を意味する。両者のＷｎは４μｍであり活性領域の面積を同程度の約６ｍｍ×６ｍｍにすると、Ｓｉ逆導通ＩＧＢＴの場合は２個のｐコレクタと３個のｎ^＋短絡部しか設けることができない。このため、スナップバック現象は解消できても逆導通ＩＧＢＴの狙いとするターンオフ速度の改善はＷｎの占有面積があまりにも少ないため微々たるものであろうと推測される。実際には上記のスナップバック現象を解消した１５ｋＶ級ＳｉＣ逆導通ＩＧＢＴと同耐圧・同構成設計の逆導通Ｓｉ−ＩＧＢＴはシミュレーション検討ではＩＧＢＴ動作が達成できていない。そこで、耐圧を６ｋＶに低減した同構成のＳｉ逆導通ＩＧＢＴを検討したところ、上記の逆導通ＳｉＣ−ＩＧＢＴと同じくＷｎ（Ｓｉ）を４μｍおよびＷｐ（Ｓｉ）を１２μｍにした場合、Ｖｓｂが０．７ｋＶ以上でありオン動作を繰り返す過程で破壊する可能性が大である。

本実施の形態になる半導体装置の場合は、直流電源電圧６ｋＶ、電流密度５０Ａ／ｃｍ通電時のターンオフ時間を１．１μｓに短縮できている。同耐圧で同構成の上記の６ｋＶＳｉ逆導通ＩＧＢＴの場合はターンオフ時間は６．５μｓである。一般に耐圧を高くするとターンオフ時間は更に長くなる傾向にあるので、本実施の形態の効果が明らかである。すなわち、本実施の形態のＳｉＣ逆導通ＩＧＢＴはｎ^＋短絡部の幅は同じであるが、ｎ^＋短絡部間距離Ｗｐがはるかに小さいので、その分セル数を増やすことができトータルのｎ^＋短絡部１０３の占有面積を増加できるため、逆導通ＩＧＢＴ本来のターンオフ時のキャリアの排除機能を増加できるものである。

また、ｎ^＋短絡幅Ｗｎが４μｍ、ｎ＋短絡部間距離Ｗｐが３０００μｍとＳｉ逆導通ＩＧＢＴと同じであり、それ以外の構造が本実施例と同じＳｉＣ逆導通ＩＧＢＴのターンオフ時間は４．２μｓである。更に、Ｗｐを１μｍにしターンオフ時のキャリアの排除機能の大幅増加を図ったＳｉＣ逆導通ＩＧＢＴはターンオフ時間を約０．３５μｓに短縮できたが、顕著なスナップバック現象が発生した。

本実施の形態になるＳｉＣ逆導通ＩＧＢＴを、Ｊｃｅ１００Ａ／ｃｍ^２で５００時間の通電試験実施後のオン電圧の増大は、ほとんどの素子がＳｉ逆導通ＩＧＢＴと同等の０．１Ｖ以下にとどまり顕著な信頼性への悪影響は見いだされない。

一方、ｎ＋短絡部間距離Ｗｐを極端に小さくしてスナップバック現象を意図的に発生させたＳｉＣ逆導通ＩＧＢＴの場合は、同様の通電試験で２Ｖ以上のオン電圧劣化を示すＩＧＢＴが発生する。また、この構造のＳｉＣ逆導通ＩＧＢＴはＪｃｅ６０Ａ／ｃｍ^２でパルス幅５００μｓとする２０時間のオン・オフ繰り返し試験後に、オン電圧の急速オン電圧劣化が観察され７Ｖ以上のオン電圧劣化を示すＩＧＢＴも発生する。

これらのＳｉＣ逆導通ＩＧＢＴは前記の本発明になる動作方法の適用により、ＩＧＢＴ動作時のオン電圧の増大を０．２Ｖ以下に抑制でき信頼性への悪影響を解消できるとともに、上記のオン・オフ繰り返し試験でも、急速オン電圧劣化を解消できる。すなわち、まずコレクタ電極とエミッタ電極間に所定のＶｃｅ電圧を印加し且つゲート電極にＩＧＢＴ動作が始まらないゲート電圧、例えば５Ｖ程度を印加し動作させる。これにより、ｎ^＋短絡部１０３を介してＭＯＳＦＥＴ電流を流し、この電流で素子の温度を上昇させる。素子の温度が５０℃以上になった時点でゲート電圧を２０Ｖ程度に昇圧しＩＧＢＴ動作をさせる。このような本発明になる動作方法の適用により、オン電圧の増大をもたらした積層欠陥による少数キャリアをトラップし消滅させる現象が大幅に抑制されることによるものである。

なお、上記本発明になる動作方法を適用しない場合、すなわち、所定のＶｃｅ電圧と２０Ｖのゲート電圧を印加してオンさせる動作をＳｉＣ逆導通ＩＧＢＴが周囲温度程度に冷える時間間隔をおいて何回か繰り返す場合は、そのたびにオン電圧の増大が更に進行し、オン時に破壊に至る素子が発生する可能性が増大する。

以上に説明したように、実施の形態１にかかる半導体装置によれば、スナップバック現象を大幅に抑制でき且つ更なる高速・低損失化により高性能化できるとともに、オン電圧劣化が抑制でき信頼性も高い逆導通ＩＧＢＴ１００を実現できる。また、ｎ^＋短絡部間距離Ｗｐを極端に小さくしてスナップバック現象を意図的に発生させたＳｉＣ逆導通ＩＧＢＴに本発明になる動作方法を適用することにより、オン電圧劣化を抑制でき信頼性も高い逆導通ＩＧＢＴの動作方法を実現できる。

（実施の形態２）
図３は、実施の形態２にかかる半導体装置を模式的に示す断面図である。上記の実施の形態１の半導体装置に比べて、ｎドリフト層を１７５μｍと厚くしｎバッファー層を設けていない点とｎ電荷蓄積層を設けていない点を除けば、その他は同じ構造である。また、製作プロセスもｎドリフト層を１９５μｍと厚くエピタキシャル成長させている点とｎバッファー層およびｎ電荷蓄積層の形成プロセスが削除されている点を除けばほぼ同じである。

次に、本実施の形態２にかかるＳｉＣ逆導通ＩＧＢＴの特性を説明する。
ゲート電圧を印加しない状態でエミッタ電極２１４とコレクタ電極２０１間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は１７．８ｋＶ付近である。また、なだれ降伏前のリーク電流は室温で１．５×１０^−３Ａ／ｃｍ^２以下、２５０℃の高温でも３×１０^−２Ａ／ｃｍ^２以下と良好である。
ゲート電極２１２に閾値電圧以上のゲート電圧を印加し、ついでコレクターエミッタ間に順方向電圧を印加すると約２．７Ｖのビルトイン電圧以上でオン電流が流れ、スナップバック現象は観察されない。コレクターエミッタ間電圧（以下Ｖｃｅ）が５ＶでのＪｃｅは約８０Ａ／ｃｍ^２と良好である。

本実施の形態になる半導体装置の場合は、同耐圧で同構成のスナップバック現象を解消できる上記の短絡部間距離Ｗｐが３０００μｍのＳｉ逆導通ＩＧＢＴに比べて、ｎ^＋短絡部幅は４μｍと同じであるがｎ＋短絡部間距離Ｗｐが１２μｍでありはるかに小さい。従って、Ｗｐが短い分セル数を増やすことができトータルのｎ^＋短絡部２０３の面積を増加できるため、逆導通ＩＧＢＴ本来のターンオフ時のキャリアの排除機能を増加できる。この結果、直流電源電圧６ｋＶ、電流密度５０Ａ／ｃｍ通電時のターンオフ時間を１．２μｓに短縮できている。一方、同構成の６ｋＶ耐圧のＳｉ逆導通ＩＧＢＴは耐圧が低いにもかかわらずターンオフ時間は８．１μｓである。また、ｎ^＋短絡幅Ｗｎとｎ^＋短絡部間距離ＷｐがＳｉ逆導通ＩＧＢＴと同じであり、それ以外の構造が本実施例と同じＳｉＣ逆導通ＩＧＢＴの場合は、ターンオフ時間は３．９μｓである。

また、Ｊｃｅ１００Ａ／ｃｍ^２での５００時間の通電試験後でも、オン電圧の増大は０．１Ｖ以下にとどまりＳｉ逆導通ＩＧＢＴと同等であり顕著な信頼性への悪影響は見いだされない。一方、ｎ^＋短絡部間距離Ｗｐを極端に小さくしてスナップバック現象を意図的に発生させたＳｉＣ逆導通ＩＧＢＴの場合は、同様の通電試験を実施すると４Ｖ以上のオン電圧劣化をしめすＩＧＢＴが発生する。
以上に説明したように、実施の形態２にかかる半導体装置によれば、スナップバック現象を大幅に抑制でき且つ更なる高速・低損失化により高性能化できるとともに、オン電圧劣化が抑制でき信頼性も高いＳｉＣ逆導通ＩＧＢＴ２００を実現できる。

（実施の形態３）
図４は、実施の形態３にかかる半導体装置を模式的に示す断面図である。設計耐圧３０ｋＶのＳｉＣ逆導通ＩＧＢＴであり、スナップバック現象を抑制するためにパイロットＩＧＢＴ領域を設けており、図４には、その１／２と逆導通ＩＧＢＴ１セル分とが示されている。

ＳｉＣ逆導通ＩＧＢＴセルの中のｎ^＋短絡部３０３はｐボディ３０７に対向してその中心付近に設けられてもよく、その幅は４μｍであってもよい。ｎ^＋短絡部間の距離、これはｐコレクタの幅に該当するが、この幅は１２μｍであってもよい。一方、パイロットＩＧＢＴ領域のｐコレクタの幅は１０８μｍであってもよい。
本ＳｉＣ逆導通ＩＧＢＴ３００は上記のパイロットＩＧＢＴ領域を設けた点と、ｎ⁻ドリフト層３０５とｐコレクタ層３０２およびｎバッファー層３０４の濃度と厚さが異なる点を除けば、その他の構造は実施の形態１とほぼ同じである。

本実施の形態におけるｎ⁻ドリフト層３０５は不純物濃度が９×１０^１３ｃｍ^−３、厚さが３００μｍであってもよい。また、ｐコレクタ３０２の不純物濃度および厚さは、例えば、それぞれ６×１０^１７ｃｍ^−３および１．５μｍであってもよい。ｎバッファ層３０４の不純物濃度および厚さは、例えば、それぞれ３．０×１０^１６ｃｍ^−３および１７μｍであってもよい。

本ＳｉＣ逆導通ＩＧＢＴ３００の製造プロセスは以下の点を除けば実施の形態１とほぼ同じである。
３００μｍ厚のオフアングルｎ^＋ＳｉＣ基板に厚さ３２０μｍのｎ⁻ドリフト層３０５を、ついで１７μｍ厚のｎバッファー層３０４をエピタキシャル成長で順次形成する。更に１．５μｍ厚のｐコレクタ層をエピタキシャル成長する。ついで１．５μｍ厚のｎ短絡部３０３を公知のホトリソ技術を用いて選択的に窒素のイオン注入することにより順次形成する。
その後、ｎ^＋ＳｉＣ基板の研磨時にｐコレクタ３０２と短絡部３０３を保護する保護用被覆膜をｐコレクタ３０２上と短絡部３０３上に形成する。次に研磨によりｎ^＋ＳｉＣ基板を完全に除去し、ｎドリフト層３０３も約２０μｍ研磨し３００μｍの厚さにする。

次に、本実施の形態３にかかるＳｉＣ逆導通ＩＧＢＴ３００の特性を説明する。
ゲート電圧を印加しない状態でエミッタ電極３１４とコレクタ電極３０１間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は３１．２ｋＶ付近であった。また、なだれ降伏前のリーク電流は室温で６．５×１０^−３Ａ／ｃｍ^２以下、２５０℃の高温でも５×１０^−２Ａ／ｃｍ^２以下と良好であった。

ゲート電極３１２に閾値電圧以上のゲート電圧を印加し、ついでコレクターエミッタ間に順方向電圧を印加すると約２．７Ｖのビルトイン電圧以上でオン電流が流れ、スナップバック現象は観察されなかった。コレクタ−エミッタ間電圧（以下Ｖｃｅ）が５ＶでのＪｃｅは６３Ａ／ｃｍ^２と良好であった。

本実施の形態になる半導体装置の場合は、同耐圧で同構成のスナップバック現象を解消したＳｉ逆導通ＩＧＢＴに比べて、ｎ^＋短絡部幅は同じであるが、逆導通ＩＧＢＴセルおよびパイロットＩＧＢＴ領域のｎ^＋短絡部間距離Ｗｐがいづれもはるかに小さいので、その分セル数を増やすことができる。このためｎ^＋短絡部３０３の面積を増加できるため、逆導通ＩＧＢＴ本来のターンオフ時のキャリアの排除機能を増加できる。この結果、直流電源電圧１０ｋＶ、電流密度５０Ａ／ｃｍ通電時のターンオフ時間を１．８μｓにできている。一方、同構成の３０ｋＶ級のＳｉ逆導通ＩＧＢＴは製作困難であり、シミュレーションにより検討では、ターンオフ時間は約２０μｓ以上と推測される。

また、Ｊｃｅ５０Ａ／ｃｍ^２でのパルス幅５００μｓ２０時間のオン・オフ繰り返し試験実施後でも急速オン電圧劣化は観察されない。これは本実施の形態によりスナップバック現象が解消できることによる効果である。なお、Ｊｃｅ５０Ａ／ｃｍ^２での５００時間の通電試験後でもオン電圧の増大はほとんどの素子で０．１Ｖ以下にとどまり、オン電圧劣化は観察されない。

以上に説明したように、実施の形態３にかかる半導体装置によれば、スナップバック現象を大幅に抑制でき且つ更なる高速・低損失化により高性能化できるとともに、オン電圧劣化が抑制でき信頼性も高い超高耐圧ＳｉＣ逆導通ＩＧＢＴを実現できる。

（実施の形態４）
図５は、実施の形態４にかかる半導体装置を模式的に示す断面図である。上記の実施の形態１の半導体装置に比べて、ｎ^＋短絡部４０３の幅Ｗｎを１２μｍ、短絡部間の距離すなわちｐコレクタ４０２の幅Ｗｐを４μｍとしている点を除けば、その他は間じ構造である。これにより、実施の形態４にかかるＳｉＣ逆導通ＩＧＢＴは、前記の実施形態１に比べて更により高い信頼性を実現するものである。

すなわち、本ＳｉＣ逆導通ＩＧＢＴではｎ＋短絡部の幅Ｗｎとｐコレクタの幅Ｗｐの比率Ｗｎ／Ｗｐを大きくし３にしている。セルの幅は１２μｍと同じなので、実施の形態１に比べて、ｎ^＋短絡部の幅Ｗｎの増大によりｎ^＋短絡部の面積が増大するとともに、Ｗｎの増大分だけＷｐが低減されることによりｐコレクタ接合がビルトインする電流Ｉｓｂが増大される。このＳｉＣ逆導通ＩＧＢＴがオンする前に流れるＩｓｂ電流は多数キャり電流であり積層欠陥の拡大を招かないので、本実施の形態では積極的に増大するものである。Ｉｓｂの増大により、特にドリフト層４０５での電力損失に伴う発熱が増大しこれにより、ＳｉＣ逆導通ＩＧＢＴがオンする前にその素子温度を、積層欠陥が少数キャリアをトラップして再結合させ消滅させてしまう現象が抑制される温度まで上昇させ、オン時点でのオン電圧劣化の抑制をはかっている。

セルの幅を一定にした場合、Ｗｎ／Ｗｐの比率が小さすぎるとオン電圧劣化を抑制できるレベルまでの温度上昇が困難であり、大きすぎるとスナップバック現象の増大やオン電圧の増大による電力損失の増大を招く。従って、Ｗｎ／Ｗｐの比率は適正な範囲に設定する必要がある。一方、高耐圧素子ほどドリフト領域の不純物濃度は低く且つその厚さは厚く設定されるので、ドリフト領域の内部抵抗が大きく素子温度をより少ないＩｓｂで上昇できる。従って、Ｗｎ／Ｗｐの適正範囲は耐圧によっても異なる。発明者は種々の検討の結果、５ｋＶ以上の高耐圧ＳｉＣ逆導通ＩＧＢＴにおいては、Ｗｎ／Ｗｐの適正範囲は、０．２〜５．０の範囲にするのが良く、より好ましくは０．３〜３．０の範囲にするのが良いことを見出した。

以下に、本実施の形態４にかかるＳｉＣ逆導通ＩＧＢＴの特性を説明する。
ゲート電圧を印加しない状態でエミッタ電極４１３とコレクタ電極４０１間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は１７．３ｋＶ付近である。また、なだれ降伏前のリーク電流は室温で２．３×１０^−３Ａ／ｃｍ^２以下、２５０℃の高温でも２．８×１０^−２Ａ／ｃｍ^２以下と良好である。
ゲート電極４１２に閾値電圧以上のゲート電圧を印加し、ついでコレクターエミッタ間に順方向電圧を印加すると約２．７Ｖのビルトイン電圧以上でオン電流が流れ、スナップバック現象は観察されなかい。コレクターエミッタ間電圧Ｖｃｅが５ＶでのＪｃｅは約６０Ａ／ｃｍ^２と良好である。

また、ターンオフ時間が０．７μｓであり、実施の形態１に比べて短縮できている。これは、同耐圧でチップサイズとセル幅が同じ逆導通ＩＧＢＴで、Ｗｎ／Ｗｐの比率を大きくしたためにｎ^＋短絡部のトータル面積が大きくなり、従ってターンオフ時の残存キャリアの排出能力が大きくなりターンオフ時間を短くできることによるものである。これにより電力損失も低減でき、より高性能化できている。

また、Ｊｃｅ６０Ａ／ｃｍ^２でパルス幅５００μｓとする２０時間のオン・オフ繰り返し試験後で、オン電圧の急速劣化は観察されない。これは本実施の形態においてスナップバック現象が解消できることによる効果である。更に、本実施の形態になるほとんどの素子のオン電圧の変化は０．１Ｖ以下にとどまり、低耐圧の市販のＳｉ逆導通ＩＧＢＴと同等であり顕著な信頼性への悪影響は見いだされない。

また、上記のオン・オフ繰り返し動作試験を５００時間の長時間実施した場合、試験終了後にＳｉＣ逆導通ＩＧＢＴの温度が室温程度（３０℃以下）に低減した状態で測定すると、オン電圧が劣化している素子が発生する。従って、室温程度の温度でこの素子を動作させる場合は素子損傷などの懸念が生じる。
但し、一旦動作を開始し動作試験実施中には素子温度が自己発熱で１００℃以上に高くなっているので、前記の積層欠陥のトラップ現象が抑制されるためこのようなオン電圧が劣化している素子でも著しく電力損失が増える等の実害は生じない。

上記からも判るように、本実施の形態の効果を確認するうえでは耐久オン・オフ繰り返し動作試験がより好ましい。この試験は、２０時間オン・オフ繰り返し動作後に素子温度を室温程度まで冷却し、再度２０時間オン・オフ繰り返し動作させ再度室温程度まで冷却するといった動作を繰り返す試験である。
実施の形態１においてｎ^＋短絡部２０３の幅Ｗｎを２μｍ、短絡部間の距離すなわちｐコレクタ２０２の幅Ｗｐを１４μｍとしたＷｎ／Ｗｐが約０．１４のＳｉＣ逆導通ＩＧＢＴにこの耐久オン・オフ繰り返し動作試験を試みると、２０回程度の繰り返し時にオン電圧が１５Ｖ以上に増大し容易に破損してしまう。
一方、本実施の形態４のＳｉＣ逆導通ＩＧＢＴの場合は１００回以上繰り返しても破壊する素子は発生することはなく、より高い信頼性を実現できている。これは上記のＷｎ／Ｗｐを大きくしたことによる本実施の形態の効果である。

以上に説明したように、実施の形態４にかかる半導体装置によれば、Ｗｎ／Ｗｐを大きくし適正化することにより、高速・低損失化による高性能化が実現できるとともに、オンする直前の温度を上昇させてきオン電圧劣化を抑制でき信頼性も高いＳｉＣ逆導通ＩＧＢＴを実現できる。

（実施の形態５）
図６は、実施の形態５にかかる半導体装置を模式的に示す断面図である。上記の実施の形態４の半導体装置に比べて、ｎ^＋短絡部５０３の幅Ｗｎを２．５μｍ、短絡部間の距離すなわちｐコレクタ５０２の幅Ｗｐを１．５μｍとし、セル内に４組のｎ^＋短絡部とｐコレクタを設けた点を除けば、その他は同じ構造である。

本ＳｉＣ逆導通ＩＧＢＴでは実施の形態４と同様に、実施形態１に比べてＷｎ／Ｗｐを大きくして１とすることにより高性能化とオン電圧劣化抑制による高信頼性化を図っている。その一方、実施の形態４に比べてセル内のｐコレクタ５０２の幅Ｗｐを細断することにより２μｍと小さくしているためＩｓｂを大きくでき、オン直前の素子温度の上昇がより高くなるようにしている。しかしセル内のＷｐのトータル幅は８μｍであり実施形態４に比べて２倍に大きくしており、これによりオン後のＪｃｅを増大させる一方、オン電圧の低減による電力損失の低減を図っている。

以下に、本実施の形態５にかかるＳｉＣ逆導通ＩＧＢＴの特性を説明する。
ゲート電圧を印加しない状態でエミッタ電極５１３とコレクタ電極５０１間に順方向電圧を印加すると、リーク電流が流れるが良好な順阻止特性を示し、室温での耐圧すなわちなだれ降伏を示す電圧は１７．１ｋＶ付近である。また、なだれ降伏前のリーク電流は室温で２．５×１０^−３Ａ／ｃｍ^２以下、２５０℃の高温でも３．１×１０^−２Ａ／ｃｍ^２以下と良好である。
Ｖｃｅが５Ｖ、ゲート電極５１２の電圧が２０ＶでのＪｃｅは約８５Ａ／ｃｍ^２と良好であり実施の形態４に比べて大幅に増加できる。これは一定オン電流でのオン電圧を低減できることでもあり電力損失の低減ができる。これらは本実施の形態５の効果である。また、ターンオフ時間は０．９μｓである。

本実施の形態５のＳｉＣ逆導通ＩＧＢＴは、耐久オン・オフ繰り返し動作試験において、２００回以上繰り返しても破壊する素子は発生しない。これは実施の形態４に比べてＷｐの幅が低減したのでＳｉＣ逆導通ＩＧＢＴがオンする前に流れるＩｓｂ電流が増大できたために、逆導通ＩＧＢＴがオンする前にその温度を実施の形態４よりも高い温度に上昇させることができ、積層欠陥が少数キャリアをトラップして再結合させ消滅させてしまう現象がより大幅に抑制されオン電圧劣化の大幅な抑制を達成できることによる。

以上のように、本実施の形態５のＳｉＣ逆導通ＩＧＢＴにより、より高い性能とより高い信頼性を実現できる。

以上、第１から第５の実施の形態に基づき本発明を説明したが、本発明はこれらに限定されるものではなく各種の変形応用が容易に出来ることは当業者には自明である。例えば、構造諸元の数値を変更し３ｋＶといった低い耐圧や５０ｋＶといった更に高い耐圧のワイドギャップ半導体逆導通ＩＧＢＴに展開できることは当然である。セル形状も言及したストライブ形状以外にメッシュ形状等の種々の形状が採用できることは当然である。また、セルの幅やｎ短絡部の幅やｐコレクタの幅および両者の面積比も言及した値以外に逆導通ＩＧＢＴの仕様によって種々の値を採用できることも当然のことである。主に、ｎ短絡部をセルの中心付近のｐボディ下に対向して設けたセル構造について言及したが、ｎ短絡部をセルの片側端部もしくは両端部に設けたセル構造等に応用展開できることも当然である。また、ｎ型逆導通ＳｉＣ−ＩＧＢＴに言及したが、極性の異なるｐ型逆導通ＳｉＣ−ＩＧＢＴにも同様に展開できることは自明である。更に、逆導通ＳｉＣ−ＩＧＢＴについて言及したが、ＧａＮやダイヤモンドといった他のワイドギャップ半導体を用いた逆導通ＩＧＢＴにも応用展開できるものである。

本発明は配電系統に直結する高耐圧インバータ等に利用でき、この場合はトランスの大幅な小型化やトランス自体の除去することもでき、システムの大幅な小型軽量化や省エネルギー化・省資源化が可能になる。また、現在の配電系統にとどまらず、次世代の系統網であるスマートグリッドへの利用が可能である。更に、大型ファンやポンプ、圧延機といった産業用機器の制御装置にも利用できる。

１、１０１，２０１，３０１、４０１、５０１：コレクタ電極
２、１０２，２０２，３０２、４０２、５０２：ｐコレクタ
３、１０３，２０３，３０３、４０３、５０３：ｎ^＋短絡部
４、１０４、３０４、４０４、５０４：ｎバッファー層
５、１０５，２０５，３０５、４０５、５０５：ｎ⁻ドリフト層
６、１０６，３０６、４０６、５０６：ｎ電荷蓄積層
７、１０７，２０７，３０７、４０７、５０７：ｐボディ領域
８、１０８，２０８，３０８、４０８、５０８：ｎ^＋エミッタ領域
９、１０９，２０９，３０９、４０９、５０９：ｐ⁻チャネル領域
１０、１１０，２１０，３１０、４１０、５１０：ｐ^＋コンタクト領域
１１，１１１、２１１，３１１、４１１、５１１：ゲート酸化膜
１２，１１２，２１２，３１２、４１２、５１２：ゲート電極
１３、１１３，２１３，３１３、４１３、５１３：エミッタ電極
１４：ｐコレクタ接合中央部

Claims

第１導電型の第１半導体層と、
前記半導体層の裏面に設けられた第２導電型の第１半導体層と、前記第２導電型の第１半導体層を貫通する複数の第１導電型の第１半導体領域とを備え、
前記第１導電型の第１半導体層のおもて面には、選択的に設けられた複数の第２導電型の第１半導体領域と、
前記第２導電型の第１半導体領域の各々のおもて面に選択的に設けられた第１導電型の第２半導体領域と、
前記各々の第２導電型の第１半導体領域と前記第１導電型の第２半導体領域とに接する第１の主電極と、
前記各々の第２導電型の第１半導体領域の、前記各々の第１導電型の第２半導体領域と前記第１導電型の第１半導体層とに挟まれた部分の表面に、絶縁膜を介して設けられた制御電極と、
前記第２導電型の第１半導体層と前記複数の第１導電型の第１半導体領域との裏面に接する第２の主電極とを備えた半導体装置において、
各半導体層と各半導体領域がワイドギャップ半導体から構成されており
前記複数の第１導電型の第１半導体領域間の距離Ｗｐ（ＷＢ）を、
Ｓｉ半導体で構成した同耐圧でほぼ同一構成の前記半導体装置の前記距離Ｗｐ（Ｓｉ）を上限とし、
前記ワイドギャップ半導体のｐｎ接合のビルトイン電圧Ｖｂｉ（ＷＢ）とワイドギャップ半導体装置の特性オン抵抗ＲｏｎＳ（ＷＢ）との積を、前記Ｓｉ半導体装置のｐｎ接合のビルトイン電圧Ｖｂｉ（Ｓｉ）とＳｉ半導体装置の特性オン抵抗ＲｏｎＳ（Ｓｉ）との積で割算した値に前記短絡部間距離Ｗｐ（Ｓｉ）を乗じた値を下限とする範囲より選択したことを特徴とする半導体装置。
請求項１の半導体装置において、
前記第１導電型の第１半導体層と、前記第２導電型の第１半導体層および前記複数の第１導電型の第１半導体領域（短絡部）との間に第１導電型の第２半導体層を設けたことを特徴とする半導体装置。
請求項１および２の半導体装置において、前記複数の第１導電型の第１半導体領域間の距離Ｗｐ（ＷＢ）のうち、少なくとも一つの距離Ｗｐ（ＷＢ）を前記範囲の上限以下で下限よりも十分大きな値とし、それ以外のＷｐ（ＷＢ）を前記範囲の下限に近い値としたことを特徴とする半導体装置。
請求項１〜３の半導体装置において、セル内に複数の前記第１導電型の第１半導体領域を有し、その幅Ｗｎ（ＷＢ）と前記第１導電型の第１半導体領域間の距離Ｗｐ（ＷＢ）との比率Ｗｎ（ＷＢ）／Ｗｐ（ＷＢ）を０．２〜５．０にしたことを特徴とする半導体装置。
少なくとも初動時には、前記第１の主電極と前記第２の主電極間に順方向電圧を印加し且つ前記制御電極にも低い電圧を印加して順方向バイアス状態し、前記複数の第１導電型の第１半導体領域を介して多数キャリアによる順方向電流を流し、この電流により半導体装置を４０℃以上に昇温させた後に、前記第２導電型の第１半導体層から前記第１導電型の第１半導体層に少数キャリアが注入されるように前記第１の主電極と前記第２の主電極間の電圧および前記制御電極の電圧、もしくはいづれか一方の電圧をより高い電圧に制御することを特徴とする請求項１〜４の半導体装置の動作方法。