JP2013125833A - Iii-v compound semiconductor manufacturing method - Google Patents
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Abstract
Description
本発明は、ＩＩＩ−Ｖ族化合物半導体の製造方法に関する。 The present invention relates to a method for producing a group III-V compound semiconductor.
太陽電池は、発電量当たりの二酸化炭素排出量が少なく、発電用の燃料が不要という利点を有している。そのため、地球温暖化を抑制するエネルギー源として期待されており、実用化されている太陽電池の中では、単結晶シリコン又は多結晶シリコンを用いた、一組のｐｎ接合を有する単接合太陽電池が主流となっている。このほか、近年では、シリコンに依存しない化合物太陽電池等についても、盛んに研究が進められている。 Solar cells have the advantage that the amount of carbon dioxide emission per unit of power generation is small and fuel for power generation is unnecessary. Therefore, it is expected as an energy source for suppressing global warming, and among the solar cells that have been put into practical use, single-junction solar cells having a pair of pn junctions using single-crystal silicon or polycrystalline silicon are provided. It has become mainstream. In addition, in recent years, research on compound solar cells that do not depend on silicon has been actively conducted.
化合物太陽電池としては、ＩＩＩ−Ｖ族化合物半導体を用いる形態等が知られている。このＩＩＩ−Ｖ族化合物半導体を用いた半導体積層構造に関する技術として、例えば特許文献１には、半導体基板、該半導体基板上に配置された第１の化合物半導体の層、該第１の化合物半導体の層上に積層された、所望の化合物半導体の構成元素の少なくとも一種からなる金属層、該金属層の上に積層された、金属層の元素を構成元素の一とする第２の化合物半導体の層及び該第２の化合物半導体の層の上に積層された第３の化合物半導体の層よりなり、上記半導体基板及び第１の化合物半導体の格子定数が異なり、上記第２の化合物半導体及び第３の化合物半導体は、同一の結晶構造を持つことを特徴とする半導体積層構造が開示されている。そして、特許文献１には、第１、第２及び第３の化合物半導体が、いずれもＩＩＩ−Ｖ族化合物半導体であり、半導体基板がＳｉである形態が開示されている。 As a compound solar cell, the form etc. which use a III-V group compound semiconductor are known. For example, Patent Document 1 discloses a semiconductor substrate, a first compound semiconductor layer disposed on the semiconductor substrate, and a first compound semiconductor layer as a technique related to a semiconductor stacked structure using the III-V group compound semiconductor. A metal layer made of at least one of the constituent elements of the desired compound semiconductor laminated on the layer, and a second compound semiconductor layer laminated on the metal layer, the element of the metal layer being one of the constituent elements And a third compound semiconductor layer stacked on the second compound semiconductor layer, wherein the lattice constants of the semiconductor substrate and the first compound semiconductor are different, and the second compound semiconductor and the third compound semiconductor A compound semiconductor structure is disclosed in which the semiconductor structure is characterized by having the same crystal structure. Patent Document 1 discloses a form in which each of the first, second, and third compound semiconductors is a III-V group compound semiconductor, and the semiconductor substrate is Si.
特許文献１に開示されている技術では、Ｓｉ基板の上にＩＩＩ−Ｖ族化合物半導体層を形成する際に、ＩＩＩ−Ｖ族化合物半導体層を構成するＩＩＩ族元素やＶ族元素がＳｉ基板側へ拡散する。その結果、Ｓｉ基板の表面近傍における、結晶成長初期のＩＩＩ−Ｖ族化合物半導体の品質が低下し、欠陥が発生してしまうという問題があった。 In the technique disclosed in Patent Document 1, when forming the III-V compound semiconductor layer on the Si substrate, the group III element and the group V element constituting the III-V compound semiconductor layer are on the Si substrate side. To spread. As a result, there is a problem in that the quality of the III-V group compound semiconductor at the initial stage of crystal growth in the vicinity of the surface of the Si substrate is deteriorated and defects are generated.
そこで本発明は、基板側の品質低下領域を低減したＩＩＩ−Ｖ族化合物半導体を製造することが可能な、ＩＩＩ−Ｖ族化合物半導体の製造方法を提供することを課題とする。 Then, this invention makes it a subject to provide the manufacturing method of the III-V compound semiconductor which can manufacture the III-V compound semiconductor which reduced the quality degradation area | region by the side of a board | substrate.
本発明者は、鋭意検討の結果、基板上に形成するＩＩＩ−Ｖ族化合物半導体に含まれるＩＩＩ族元素及び／又はＶ族元素を固溶限界まで添加した中間層を基板上に形成し、この中間層の表面にＩＩＩ−Ｖ族化合物半導体を形成することにより、ＩＩＩ−Ｖ族化合物半導体から基板へと向かうＩＩＩ族元素やＶ族元素の拡散を抑制することが可能になり、基板側の品質低下領域を低減することが可能になることを知見した。本発明は、当該知見に基づいて完成させた。 As a result of intensive studies, the inventor formed an intermediate layer on the substrate to which a group III element and / or a group V element contained in a group III-V compound semiconductor formed on the substrate was added to the solid solution limit. By forming a group III-V compound semiconductor on the surface of the intermediate layer, it becomes possible to suppress the diffusion of group III elements and group V elements from the group III-V compound semiconductor to the substrate, and the quality on the substrate side It has been found that it is possible to reduce the lowered region. The present invention has been completed based on this finding.
上記課題を解決するために、本発明は以下の手段をとる。すなわち、
本発明は、基板の表面に、ＩＩＩ−Ｖ族化合物半導体を構成すべきＩＩＩ族元素及び／又はＶ族元素が固溶限界まで添加された中間層を形成する、中間層形成工程と、形成した中間層の表面にＩＩＩ−Ｖ族化合物半導体を形成する、半導体形成工程と、を有する、ＩＩＩ−Ｖ族化合物半導体の製造方法である。
In order to solve the above problems, the present invention takes the following means. That is,
The present invention includes an intermediate layer forming step in which an intermediate layer to which a group III element and / or a group V element to constitute a group III-V compound semiconductor is added to the solid solution limit is formed on the surface of the substrate. And a semiconductor forming step of forming a group III-V compound semiconductor on the surface of the intermediate layer.
ここで、「固溶限界」とは、ＩＩＩ−Ｖ族化合物半導体を形成する際の温度における固溶限界をいう。本発明では、基板の表面に中間層を形成し、この中間層の表面にＩＩＩ−Ｖ族化合物半導体を形成する。中間層には、ＩＩＩ−Ｖ族化合物半導体を構成すべきＩＩＩ族元素及び／又はＶ族元素が固溶限界まで添加されているので、中間層の表面にＩＩＩ−Ｖ族化合物半導体を形成する際に、基板側へと向かうＩＩＩ族元素やＶ族元素の拡散を抑制することができる。基板側へと向かうＩＩＩ族元素やＶ族元素の拡散を抑制することにより、品質が低下したＩＩＩ−Ｖ族化合物半導体の領域（基板側の品質低下領域）を低減することができる。 Here, the “solid solution limit” refers to a solid solution limit at a temperature at which the III-V compound semiconductor is formed. In the present invention, an intermediate layer is formed on the surface of the substrate, and a III-V compound semiconductor is formed on the surface of the intermediate layer. In the intermediate layer, a group III element and / or a group V element constituting the group III-V compound semiconductor are added up to the solid solution limit. Therefore, when forming the group III-V compound semiconductor on the surface of the intermediate layer, In addition, the diffusion of group III elements and group V elements toward the substrate can be suppressed. By suppressing the diffusion of the group III element and the group V element toward the substrate side, it is possible to reduce the region of the group III-V compound semiconductor whose quality has deteriorated (the quality deterioration region on the substrate side).
また、上記本発明において、基板がＩＶ族半導体基板であり、該基板に、Ｇｅ、Ｓｉ、及び、Ｃからなる群より選択された少なくとも１以上の元素が含まれていても良い。かかる形態であっても、品質が低下したＩＩＩ−Ｖ族化合物半導体の領域（基板側の品質低下領域）を低減することができる。 In the present invention, the substrate may be a group IV semiconductor substrate, and the substrate may contain at least one element selected from the group consisting of Ge, Si, and C. Even in such a form, it is possible to reduce the region of the group III-V compound semiconductor (quality degradation region on the substrate side) in which the quality is lowered.
また、上記本発明において、ＩＩＩ族元素に、Ｇａ、Ｉｎ、及び、Ａｌからなる群より選択された少なくとも１以上の元素が含まれていても良い。かかる形態であっても、品質が低下したＩＩＩ−Ｖ族化合物半導体の領域（基板側の品質低下領域）を低減することができる。 In the present invention, the group III element may contain at least one element selected from the group consisting of Ga, In, and Al. Even in such a form, it is possible to reduce the region of the group III-V compound semiconductor (quality degradation region on the substrate side) in which the quality is lowered.
また、上記本発明において、Ｖ族元素に、Ａｓ、及び、Ｐからなる群より選択された少なくとも１以上の元素が含まれていても良い。かかる形態であっても、品質が低下したＩＩＩ−Ｖ族化合物半導体の領域（基板側の品質低下領域）を低減することができる。 In the present invention, the group V element may contain at least one element selected from the group consisting of As and P. Even in such a form, it is possible to reduce the region of the group III-V compound semiconductor (quality degradation region on the substrate side) in which the quality is lowered.
本発明によれば、基板側の品質低下領域を低減したＩＩＩ−Ｖ族化合物半導体を製造することが可能な、ＩＩＩ−Ｖ族化合物半導体の製造方法を提供することができる。 ADVANTAGE OF THE INVENTION According to this invention, the manufacturing method of the III-V group compound semiconductor which can manufacture the III-V group compound semiconductor which reduced the quality degradation area | region by the side of a board | substrate can be provided.
以下、図面を参照しつつ、本発明について説明する。なお、以下に示す形態は本発明の例示であり、本発明は以下に示す形態に限定されない。 The present invention will be described below with reference to the drawings. In addition, the form shown below is an illustration of this invention and this invention is not limited to the form shown below.
図１は、本発明のＩＩＩ−Ｖ族化合物半導体の製造方法（以下において、単に「本発明」ということがある。）を説明する図であり、図２は、本発明によって製造したＩＩＩ−Ｖ族化合物半導体を説明する図である。また、図３は、従来の方法によって製造したＩＩＩ−Ｖ族化合物半導体を説明する図である。 FIG. 1 is a diagram for explaining a method for producing a group III-V compound semiconductor of the present invention (hereinafter sometimes simply referred to as “the present invention”), and FIG. 2 is a diagram of a III-V produced by the present invention. It is a figure explaining a group compound semiconductor. Moreover, FIG. 3 is a figure explaining the III-V group compound semiconductor manufactured by the conventional method.
図１に示したように、本発明は、中間層形成工程（Ｓ１）と、半導体形成工程（Ｓ２）と、を有し、これらの工程を経て、ＩＩＩ−Ｖ族化合物半導体を製造する。 As shown in FIG. 1, this invention has an intermediate | middle layer formation process (S1) and a semiconductor formation process (S2), and manufactures a III-V group compound semiconductor through these processes.
中間層形成工程（以下において、「Ｓ１」ということがある。）は、基板の表面に、ＩＩＩ−Ｖ族化合物半導体を構成すべきＩＩＩ族元素及び／又はＶ族元素が固溶限界まで添加された中間層を形成する工程である。図２に示したＩＩＩ−Ｖ族化合物半導体１を本発明によって製造する場合、Ｓ１は、基板３の表面に、ＩＩＩ−Ｖ族化合物半導体１を構成すべきＩＩＩ族元素及び／又はＶ族元素が固溶限界まで添加された中間層２を形成する工程である。Ｓ１で中間層を形成する方法は特に限定されず、例えば、化学気相成長（ＣＶＤ）法や、分子線エピタキシャル（ＭＢＥ）法や、イオン注入法等を例示することができる。 In the intermediate layer forming step (hereinafter, sometimes referred to as “S1”), a group III element and / or a group V element constituting the group III-V compound semiconductor are added to the surface of the substrate to the solid solution limit. Forming the intermediate layer. When the group III-V compound semiconductor 1 shown in FIG. 2 is manufactured according to the present invention, S1 is formed on the surface of the substrate 3 so that a group III element and / or a group V element constituting the group III-V compound semiconductor 1 are present. This is a step of forming the intermediate layer 2 added to the solid solution limit. The method for forming the intermediate layer in S1 is not particularly limited, and examples thereof include a chemical vapor deposition (CVD) method, a molecular beam epitaxial (MBE) method, and an ion implantation method.
半導体形成工程（以下において、「Ｓ２」ということがある。）は、上記Ｓ１で形成した中間層の表面に、ＩＩＩ−Ｖ族化合物半導体を形成する工程である。図２に示したＩＩＩ−Ｖ族化合物半導体１を本発明によって製造する場合、Ｓ２は、Ｓ１で基板３に形成した中間層２の表面に、ＩＩＩ−Ｖ族化合物半導体１を形成する工程である。本発明では、ＩＩＩ−Ｖ族化合物半導体１を構成すべきＩＩＩ族元素及び／又はＶ族元素が固溶限界まで添加された中間層２の表面に、ＩＩＩ−Ｖ族化合物半導体１を形成する。それゆえ、ＩＩＩ−Ｖ族化合物半導体１から基板３の方へと向かう、ＩＩＩ族元素及び／又はＶ族元素の拡散を抑制できる。 The semiconductor formation step (hereinafter sometimes referred to as “S2”) is a step of forming a group III-V compound semiconductor on the surface of the intermediate layer formed in S1. When the III-V compound semiconductor 1 shown in FIG. 2 is manufactured according to the present invention, S2 is a step of forming the III-V compound semiconductor 1 on the surface of the intermediate layer 2 formed on the substrate 3 in S1. . In the present invention, the group III-V compound semiconductor 1 is formed on the surface of the intermediate layer 2 to which the group III element and / or group V element constituting the group III-V compound semiconductor 1 is added to the solid solution limit. Therefore, the diffusion of the group III element and / or the group V element from the group III-V compound semiconductor 1 toward the substrate 3 can be suppressed.
一方、従来法によって、基板３の表面にＩＩＩ−Ｖ族化合物半導体１を直接形成すると、基板３とＩＩＩ−Ｖ族化合物半導体１とでは、ＩＩＩ族元素の濃度差及びＶ族元素の濃度差が大きい。そのため、図３に示したように、ＩＩＩ−Ｖ族化合物半導体１の基板３側に、品質低下領域Ｙが形成されてしまう。 On the other hand, when the group III-V compound semiconductor 1 is directly formed on the surface of the substrate 3 by the conventional method, the group 3 element concentration difference and the group V element concentration difference are different between the substrate 3 and the group III-V compound semiconductor 1. large. Therefore, as shown in FIG. 3, the quality degradation region Y is formed on the substrate 3 side of the III-V group compound semiconductor 1.
これに対し、本発明では、中間層２の表面にＩＩＩ−Ｖ族化合物半導体１を形成することによって、基板３の方へと向かうＩＩＩ族元素及び／又はＶ族元素の拡散を抑制する。基板３の方へと向かうＩＩＩ族元素及び／又はＶ族元素の拡散を抑制することにより、図２及び図３に示したように、ＩＩＩ−Ｖ族化合物半導体１の基板３側に存在し得る品質低下領域Ｘの厚さを、従来の品質低下領域Ｙの厚さよりも低減することができる。したがって、Ｓ１及びＳ２を有する形態とすることにより、本発明によれば、基板側の品質低下領域を低減したＩＩＩ−Ｖ族化合物半導体を製造することが可能な、ＩＩＩ−Ｖ族化合物半導体の製造方法を提供することができる。また、本発明によれば、デバイス領域としては適切でない品質低下領域を低減できるので、ＩＩＩ−Ｖ族化合物半導体１の厚さを従来の厚さよりも薄くしても、従来と同等の性能を確保することができる。したがって、本発明によれば、デバイスの低コスト化を図ることも可能になる。さらに、本発明によれば、基板側へと向かうＩＩＩ族元素及び／又はＶ族元素の拡散を抑制できるので、当該拡散に起因するＩＩＩ−Ｖ族化合物半導体の組成ずれを抑制することも可能になる。 On the other hand, in the present invention, the group III-V compound semiconductor 1 is formed on the surface of the intermediate layer 2 to suppress the diffusion of the group III element and / or the group V element toward the substrate 3. By suppressing the diffusion of the group III element and / or the group V element toward the substrate 3, as shown in FIGS. 2 and 3, it can exist on the substrate 3 side of the group III-V compound semiconductor 1. The thickness of the quality degradation area X can be reduced as compared with the thickness of the conventional quality degradation area Y. Therefore, according to the present invention, it is possible to manufacture a group III-V compound semiconductor having a reduced quality degradation region on the substrate side by employing the form having S1 and S2. A method can be provided. Further, according to the present invention, since the quality degradation region that is not suitable as the device region can be reduced, even if the thickness of the III-V compound semiconductor 1 is made thinner than the conventional thickness, the same performance as the conventional device is ensured. can do. Therefore, according to the present invention, it is also possible to reduce the cost of the device. Furthermore, according to the present invention, since the diffusion of the group III element and / or the group V element toward the substrate side can be suppressed, it is also possible to suppress the composition deviation of the group III-V compound semiconductor due to the diffusion. Become.
本発明において、表面に中間層２が形成される基板３の形態は特に限定されず、ＩＩＩ−Ｖ族化合物半導体を形成する際に使用可能な公知の基板を適宜用いることができる。そのような基板３としては、Ｇｅ、Ｓｉ、ＳｉＧｅ、ＳｉＣ等に代表されるＩＶ族半導体基板等を例示することができる。基板３の厚さは、例えば数百μｍ程度とすることができる。 In this invention, the form of the board | substrate 3 with which the intermediate | middle layer 2 is formed in the surface is not specifically limited, The well-known board | substrate which can be used when forming a III-V group compound semiconductor can be used suitably. Examples of such a substrate 3 include group IV semiconductor substrates typified by Ge, Si, SiGe, SiC, and the like. The thickness of the substrate 3 can be set to about several hundred μm, for example.
また、中間層２は、製造されるＩＩＩ−Ｖ族化合物半導体１を構成すべきＩＩＩ族元素及び／又はＶ族元素が固溶限界まで添加されていれば、その形態は特に限定されない。中間層２は、ＩＩＩ−Ｖ族化合物半導体１を構成すべきＩＩＩ族元素及び／又はＶ族元素に加え、必要に応じて基板３の構成元素を用いて形成することができる。例えば、半導体形成工程で、ＩＩＩ−Ｖ族化合物半導体１であるＧａＡｓを６００℃にて成長させる場合であって、且つ、基板３としてＧｅを用い、中間層２にＧａを固溶限界まで添加する場合、６００℃におけるＧｅ中へのＧａの固溶限界は、およそ５×１０２０ｃｍ−３との報告がある（F. A. Trumbore, "Solid solubilities of impurity elements in germanium and silicon", Bell Syst. Tech. J., Vol.39, no.1, p.205-233, 1960）。そのため、この濃度のＧａを添加した中間層２を形成した後、中間層２の表面にＧａＡｓを形成することにより、基板３側へと向かうＧａの拡散を抑制することができる。なお、ここでは、中間層２にＧａのみを添加する形態について言及したが、中間層２にはＡｓのみを添加しても良く、Ｇａ及びＡｓを添加しても良い。また、中間層２の厚さは特に限定されず、例えば数百ｎｍ程度とすることができる。 Further, the form of the intermediate layer 2 is not particularly limited as long as the group III element and / or the group V element that constitute the group III-V compound semiconductor 1 to be manufactured is added to the solid solution limit. The intermediate layer 2 can be formed using the constituent elements of the substrate 3 as necessary in addition to the group III elements and / or the group V elements that constitute the group III-V compound semiconductor 1. For example, in the semiconductor formation step, GaAs as the III-V group compound semiconductor 1 is grown at 600 ° C., and Ge is used as the substrate 3 and Ga is added to the intermediate layer 2 up to the solid solution limit. In some cases, the solid solubility limit of Ga in Ge at 600 ° C. is reported to be approximately 5 × 10 20 cm −3 (FA Trumbore, “Solid solubilities of impurity elements in germanium and silicon”, Bell Syst. Tech. J., Vol.39, no.1, p.205-233, 1960). Therefore, after forming the intermediate layer 2 to which Ga of this concentration is added, GaAs is formed on the surface of the intermediate layer 2, thereby suppressing the diffusion of Ga toward the substrate 3 side. In addition, although the form which adds only Ga to the intermediate | middle layer 2 was mentioned here, only As may be added to the intermediate | middle layer 2, Ga and As may be added. Further, the thickness of the intermediate layer 2 is not particularly limited, and can be, for example, about several hundred nm.
また、本発明で製造されるＩＩＩ−Ｖ族化合物半導体１の形態は特に限定されず、公知のＩＩＩ−Ｖ族化合物半導体を製造することができる。そのようなＩＩＩ−Ｖ族化合物半導体としては、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＩｎＡｓ、ＡｌＡｓ等の２元系のほか、ＡｌＧａＡｓ、ＩｎＧａＰ、ＩｎＧａＡｓＰ等の３元以上の混晶系等を例示することができる。 Moreover, the form of the III-V group compound semiconductor 1 manufactured by this invention is not specifically limited, A well-known III-V group compound semiconductor can be manufactured. Examples of such III-V group compound semiconductors include binary systems such as GaAs, InP, GaP, InAs, and AlAs, and mixed crystal systems such as AlGaAs, InGaP, and InGaAsP. .
上述したように、中間層２は、例えば、ＣＶＤ法や、ＭＢＥ法や、イオン注入法等で形成することができる。そこで、以下に、これらの方法を用いて中間層２を形成する具体的な形態例について説明する。 As described above, the intermediate layer 2 can be formed by, for example, a CVD method, an MBE method, an ion implantation method, or the like. Therefore, specific examples of forming the intermediate layer 2 using these methods will be described below.
図４は、ＣＶＤ装置１０を説明する概念図である。図４に示したＣＶＤ装置１０は、基板１１を加熱可能であり且つ回転可能に構成された試料台１２を備える試料室１３を有し、試料室１３には、ＩＶ族原料が充填されたボンベ１４と、Ｖ族原料が充填されたボンベ１５と、液体のＩＩＩ族原料をバブリング可能に構成された容器１６と、キャリアガスが充填されたボンベ１７と、減圧ポンプ１８と、が接続されている。ボンベ１４と試料室１３とを繋ぐ配管１４ｐには、圧力調整器１４ｘ、流量調整器１４ｙ、及び、バルブ１４ｚが接続されており、ボンベ１５と試料室１３とを繋ぐ配管１５ｐには、圧力調整器１５ｘ、流量調整器１５ｙ、及び、バルブ１５ｚが接続されている。また、容器１６と試料室１３とを繋ぐ配管１６ｐには、バルブ１６ｚが接続されており、ボンベ１７と試料室１３とを繋ぐ配管１７ｐには、圧力調整器１７ｘ、流量調整器１７ｙ、及び、バルブ１７ｚが接続されている。また、配管１７ｐに接続された圧力調整器１７ｘと流量調整器１７ｙとの間から分岐して容器１６に接続された配管１９ｐには、バルブ１９ｚ及び流量調整器１９ｙが接続されている。 FIG. 4 is a conceptual diagram illustrating the CVD apparatus 10. The CVD apparatus 10 shown in FIG. 4 has a sample chamber 13 including a sample stage 12 configured to be able to heat the substrate 11 and to be rotated, and the sample chamber 13 is a cylinder filled with a group IV material. 14, a cylinder 15 filled with a group V material, a container 16 configured to be able to bubble a liquid group III material, a cylinder 17 filled with a carrier gas, and a vacuum pump 18 are connected. . A pressure regulator 14 x, a flow rate regulator 14 y, and a valve 14 z are connected to the pipe 14 p that connects the cylinder 14 and the sample chamber 13, and the pressure adjustment is connected to the pipe 15 p that connects the cylinder 15 and the sample chamber 13. 15x, a flow rate regulator 15y, and a valve 15z are connected. Further, a valve 16z is connected to the pipe 16p that connects the container 16 and the sample chamber 13, and a pressure regulator 17x, a flow rate regulator 17y, and a pipe 17p that connects the cylinder 17 and the sample chamber 13; A valve 17z is connected. Further, a valve 19z and a flow regulator 19y are connected to a pipe 19p branched from the pressure regulator 17x and the flow regulator 17y connected to the pipe 17p and connected to the container 16.
ＣＶＤ装置１０を用いて、試料台１２に設置したＧｅ（基板１１）の表面に、Ａｓが固溶限界まで添加された中間層を形成する場合、例えば、試料室１３に供給するＩＶ族原料としてはＧｅＨ４を、Ｖ族原料としてはＡｓＨ３を、キャリアガスとしてはＨ２を用いることができ、中間層を形成する際の原料の成分比は、ＧｅＨ４：ＡｓＨ３：Ｈ２＝１０：１０：８０、基板１１の加熱温度は６００℃、試料室１３内の圧力は６．６５ｋＰａとすることができる。このような条件により、ＧｅにＡｓが固溶限界まで添加された中間層を形成することができる。こうして中間層を形成したら、例えば、ＩＩＩ族原料として液体のＴＭＧ（トリメチルガリウム）、ＡｓＨ３を用いることにより、ＣＶＤ装置１０を用いて、中間層の表面にＩＩＩ−Ｖ族化合物半導体（ＧａＡｓ）を形成することができる。このようにして中間層を形成することにより、中間層に添加される元素の添加量を、中間層の厚さ方向へ一定に保つことが可能になる。また、中間層の厚さを制御することにより、ＩＩＩ−Ｖ族化合物半導体からの拡散を抑制することができる。 When an intermediate layer to which As is added to the solid solution limit is formed on the surface of Ge (substrate 11) placed on the sample stage 12 using the CVD apparatus 10, for example, as a group IV material supplied to the sample chamber 13 Can use GeH 4 , AsH 3 as a group V source, and H 2 as a carrier gas. The component ratio of the source when forming the intermediate layer is GeH 4 : AsH 3 : H 2 = 10: 10:80, the heating temperature of the substrate 11 can be 600 ° C., and the pressure in the sample chamber 13 can be 6.65 kPa. Under such conditions, an intermediate layer in which As is added to Ge up to the solid solution limit can be formed. When the intermediate layer is formed in this way, for example, by using liquid TMG (trimethyl gallium) and AsH 3 as a group III raw material, a group III-V compound semiconductor (GaAs) is formed on the surface of the intermediate layer using the CVD apparatus 10. Can be formed. By forming the intermediate layer in this manner, the amount of element added to the intermediate layer can be kept constant in the thickness direction of the intermediate layer. Further, by controlling the thickness of the intermediate layer, diffusion from the III-V group compound semiconductor can be suppressed.
なお、ＣＶＤ装置１０を用いる際に、Ａｓが固溶限界まで添加された中間層を形成する形態を例示したが、Ａｓに代えて、又は、Ａｓと共に、Ｇａを添加しても良い。また、ＣＶＤ装置１０を用いる際に、ＩＶ族原料及びＶ族原料をボンベ１４、１５で供給する形態を例示したが、本発明は当該形態に限定されず、液体原料をバブリングして供給する形態であっても良い。また、ＣＶＤ装置１０に減圧ポンプ１８が接続されている形態を例示したが、中間層を形成する際の試料室内の圧力は、減圧及び大気圧のいずれであっても良い。 In addition, when using the CVD apparatus 10, although the form which forms the intermediate | middle layer to which As was added to the solid solution limit was illustrated, Ga may be added instead of As or with As. Moreover, when using the CVD apparatus 10, the form which supplies IV group raw material and V group raw material with the cylinders 14 and 15 was illustrated, However, This invention is not limited to the said form, The form supplied by bubbling a liquid raw material It may be. In addition, although the embodiment in which the decompression pump 18 is connected to the CVD apparatus 10 is illustrated, the pressure in the sample chamber when forming the intermediate layer may be either reduced pressure or atmospheric pressure.
図５は、ＭＢＥ装置２０を説明する概念図である。図５に示したＭＢＥ装置２０は、基板２１を加熱可能であり且つ回転可能に構成された試料台２２を備える試料室２３を有し、試料室２３には減圧ポンプ２４が接続されている。さらに、試料室２３には、ＩＶ族固体原料を収容可能なセル２５、ＩＩＩ族固体原料を収容可能なセル２６、及び、Ｖ族固体原料を収容可能なセル２７が接続されている。これらのセル２５、２６、２７は、不図示のヒーターによって加熱可能に構成されており、セル２５、２６、２７には、それぞれ、シャッター２５ｓ、２６ｓ、２７ｓが備えられている。 FIG. 5 is a conceptual diagram illustrating the MBE device 20. The MBE apparatus 20 shown in FIG. 5 has a sample chamber 23 having a sample stage 22 configured to be able to heat the substrate 21 and to be rotated, and a vacuum pump 24 is connected to the sample chamber 23. The sample chamber 23 is connected to a cell 25 capable of accommodating a group IV solid material, a cell 26 capable of accommodating a group III solid material, and a cell 27 capable of accommodating a group V solid material. These cells 25, 26, and 27 are configured to be heated by a heater (not shown), and the cells 25, 26, and 27 are provided with shutters 25s, 26s, and 27s, respectively.
ＭＢＥ装置２０を用いて、例えば、試料台２２に設置したＧｅ（基板２１）の表面に、Ｐが固溶限界まで添加された中間層を形成する場合には、試料室２３内を減圧した後、Ｇｅ（基板２１）を所望の温度へ加熱する。そして、Ｇｅを収容したセル２５及びＰを収容したセル２７を昇温し、セル２５のシャッター２５ｓ及びセル２７のシャッター２７ｓを開いて分子線を基板２１へ照射することにより、中間層を形成することができる。中間層形成時の条件は、例えば以下のようにすることができる。
分子線フラックス ：ＩＶ族固体原料Ｇｅ １．３３×１０−６Ｐａ
Ｖ族固体原料 Ｐ １．３３×１０−６Ｐａ
基板２１の加熱温度 ：５００℃
バックグラウンド圧力：１．３３×１０−８Ｐａ
このような条件で中間層を形成したら、例えば、ＩＩＩ族固体原料としてＩｎ及びＧａを用いることにより、ＭＢＥ装置２０を用いて、中間層の表面にＩＩＩ−Ｖ族化合物半導体（ＩｎＧａＰ）を形成することができる。このようにして中間層を形成することにより、中間層に添加される元素の添加量を、中間層の厚さ方向へ一定に保つことが可能になる。また、中間層の厚さを制御することにより、ＩＩＩ−Ｖ族化合物半導体からの拡散を抑制することができる。
For example, when an intermediate layer in which P is added to the solid solution limit is formed on the surface of Ge (substrate 21) placed on the sample stage 22 using the MBE apparatus 20, the inside of the sample chamber 23 is decompressed. The Ge (substrate 21) is heated to a desired temperature. Then, the temperature of the cell 25 containing Ge and the cell 27 containing P are raised, the shutter 25s of the cell 25 and the shutter 27s of the cell 27 are opened, and the substrate 21 is irradiated with molecular beams, thereby forming an intermediate layer. be able to. The conditions for forming the intermediate layer can be set as follows, for example.
Molecular beam flux: Group IV solid material Ge 1.33 × 10 −6 Pa
Group V solid material P 1.33 × 10 −6 Pa
Substrate 21 heating temperature: 500 ° C.
Background pressure: 1.33 × 10 −8 Pa
When the intermediate layer is formed under such conditions, for example, by using In and Ga as the group III solid material, the group III-V compound semiconductor (InGaP) is formed on the surface of the intermediate layer using the MBE apparatus 20. be able to. By forming the intermediate layer in this manner, the amount of element added to the intermediate layer can be kept constant in the thickness direction of the intermediate layer. Further, by controlling the thickness of the intermediate layer, diffusion from the III-V group compound semiconductor can be suppressed.
なお、ＭＢＥ装置２０を用いる際に、Ｐが固溶限界まで添加された中間層を形成する形態を例示したが、Ｐに代えて、又は、Ｐと共にＩｎやＧａを添加しても良い。 In addition, when using the MBE apparatus 20, although the form which forms the intermediate | middle layer in which P was added to the solid solution limit was illustrated, it replaced with P or may add In and Ga with P.
図６は、イオン注入装置３０を説明する概念図である。図６に示したイオン注入装置３０は、イオンを作製するイオン源３１と、作製されたイオンの質量を分析する質量分析部３２と、イオンの方向を制御するスリット３３と、イオンを加速する加速器３４と、イオンを収束させる収束レンズ３５と、基板３６上でイオンを走査するためのビーム走査部３７と、基板３６が配置される試料室３８と、を有している。 FIG. 6 is a conceptual diagram illustrating the ion implantation apparatus 30. An ion implantation apparatus 30 shown in FIG. 6 includes an ion source 31 that produces ions, a mass analyzer 32 that analyzes the mass of the produced ions, a slit 33 that controls the direction of ions, and an accelerator that accelerates ions. 34, a converging lens 35 for converging ions, a beam scanning unit 37 for scanning ions on the substrate 36, and a sample chamber 38 in which the substrate 36 is disposed.
Ｓｉ（基板３６）へＩＩＩ−Ｖ族化合物半導体（ＧａＰ）を形成する前に、イオン注入装置３０を用いて、Ｐが固溶限界まで添加された中間層を形成する場合について、以下に説明する。イオン注入装置３０を用いて、試料室３８に設置したＳｉ（基板３６）の表面に、Ｐが固溶限界まで添加された中間層を形成する場合には、例えば、イオン源３１で作製したＰ＋のビームを引き出し、質量分析部３２及びスリット３３にて、Ｐ＋のビームのみに分離した後、加速電圧６０ｋｅＶでＰ＋のビームを加速し、収束レンズ３５にて基板３６の表面に収束させたＰ＋のビームをビーム走査部３７で走査して、基板３６の全面に均一に照射することにより、中間層を形成することができる。なお、ドーズ量は、例えば１×１０１５ｃｍ−２とすることができる。中間層を形成したら、公知の方法で、中間層の表面にＧａＰを形成することができる。 The case where an intermediate layer to which P is added to the solid solution limit is formed by using the ion implantation apparatus 30 before forming the III-V group compound semiconductor (GaP) on Si (substrate 36) will be described below. . In the case where an intermediate layer to which P is added to the solid solution limit is formed on the surface of Si (substrate 36) installed in the sample chamber 38 by using the ion implantation apparatus 30, for example, the P produced by the ion source 31 is used. + pull the beam at mass analyzer 32 and the slit 33, after separating only the P + beam, it accelerates the P + beam at an acceleration voltage 60 keV, is converged by converging lens 35 on the surface of the substrate 36 The intermediate layer can be formed by scanning the P + beam with the beam scanning unit 37 and irradiating the entire surface of the substrate 36 uniformly. The dose amount can be set to 1 × 10 15 cm −2 , for example. Once the intermediate layer is formed, GaP can be formed on the surface of the intermediate layer by a known method.
イオン注入装置３０を用いる場合に関する上記説明では、Ｐが固溶限界まで添加された中間層を形成する形態を例示したが、Ｐに代えて、又は、Ｐと共にＧａを添加しても良い。また、加速電圧が６０ｋｅＶである形態を例示したが、加速電圧はこれに限定されず、複数の加速電圧、及び、それに応じたドーズ量を設定し、任意の添加プロファイルを形成しても良い。イオン注入装置３０を用いて中間層を形成する場合には、加速電圧及びドーズ量を制御してイオンを複数回注入することにより、中間層に添加される元素の添加量を、中間層の厚さ方向へ一定に保つことが可能になる。また、中間層の厚さを制御することにより、ＩＩＩ−Ｖ族化合物半導体からの拡散を抑制することができる。 In the above description regarding the case where the ion implantation apparatus 30 is used, an embodiment in which an intermediate layer in which P is added to the solid solution limit is illustrated, but Ga may be added instead of P or together with P. In addition, although an example in which the acceleration voltage is 60 keV is illustrated, the acceleration voltage is not limited to this, and a plurality of acceleration voltages and a dose amount corresponding thereto may be set to form an arbitrary addition profile. In the case of forming the intermediate layer using the ion implantation apparatus 30, by controlling the acceleration voltage and the dose amount and implanting ions a plurality of times, the amount of the element added to the intermediate layer can be set to the thickness of the intermediate layer. It becomes possible to keep constant in the vertical direction. Further, by controlling the thickness of the intermediate layer, diffusion from the III-V group compound semiconductor can be suppressed.
Ｘ、Ｙ…品質低下領域
１…ＩＩＩ−Ｖ族化合物半導体
２…中間層
３…基板
１０…ＣＶＤ装置
１１…基板
１２…試料台
１３…試料室
１４、１５、１７…ボンベ
１４ｘ、１５ｘ、１７ｘ…圧力調整器
１４ｙ、１５ｙ、１７ｙ、１９ｙ…流量調整器
１４ｚ、１５ｚ、１６ｚ、１７ｚ、１９ｚ…バルブ
１４ｐ、１５ｐ、１６ｐ、１７ｐ、１９ｐ…配管
１６…容器
１８…減圧ポンプ
２０…ＭＢＥ装置
２１…基板
２２…試料台
２３…試料室
２４…減圧ポンプ
２５、２６、２７…セル
２５ｓ、２６ｓ、２７ｓ…シャッター
３０…イオン注入装置
３１…イオン源
３２…質量分析部
３３…スリット
３４…加速器
３５…収束レンズ
３６…基板
３７…ビーム走査部
３８…試料室
X, Y: Quality degradation region 1 ... III-V compound semiconductor 2 ... Intermediate layer 3 ... Substrate 10 ... CVD apparatus 11 ... Substrate 12 ... Sample stage 13 ... Sample chamber 14, 15, 17 ... Cylinder 14x, 15x, 17x ... Pressure regulators 14y, 15y, 17y, 19y ... Flow rate regulators 14z, 15z, 16z, 17z, 19z ... Valves 14p, 15p, 16p, 17p, 19p ... Piping 16 ... Container 18 ... Pressure reducing pump 20 ... MBE device 21 ... Substrate DESCRIPTION OF SYMBOLS 22 ... Sample stand 23 ... Sample chamber 24 ... Decompression pump 25, 26, 27 ... Cell 25s, 26s, 27s ... Shutter 30 ... Ion implantation apparatus 31 ... Ion source 32 ... Mass analysis part 33 ... Slit 34 ... Accelerator 35 ... Converging lens 36 ... Substrate 37 ... Beam scanning unit 38 ... Sample chamber
Claims (4)
形成した前記中間層の表面に前記ＩＩＩ−Ｖ族化合物半導体を形成する、半導体形成工程と、
を有する、ＩＩＩ−Ｖ族化合物半導体の製造方法。 Forming an intermediate layer in which a group III element and / or a group V element constituting the group III-V compound semiconductor is added to the solid solution limit on the surface of the substrate;
Forming a group III-V compound semiconductor on the surface of the formed intermediate layer;
The manufacturing method of the III-V group compound semiconductor which has these.
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