JP2013197170A - Semiconductor device and method of manufacturing the same - Google Patents
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Abstract
Description
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、低コストのＳＯＩ基板を形成し、このＳＯＩ基板に、高速、高性能、高信頼且つ高集積なＣＭＯＳ型の半導体集積回路を形成することに関する。 The present invention relates to a semiconductor integrated circuit of SOI (S ilicon O n I nsulator ) structure, particularly by easy manufacturing process in a semiconductor substrate (bulk wafer) to form a low-cost of the SOI substrate, in this SOI substrate, high-speed, The present invention relates to the formation of a high-performance, high-reliability, and highly-integrated CMOS semiconductor integrated circuit.
図３０はＣＭＯＳ型ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモリーセル回路図、図３１は従来の半導体装置の模式平面図（ＣＭＯＳ型ＳＲＡＭ）、図３２は従来の半導体装置の模式側断面図（ＣＭＯＳ型ＳＲＡＭのｐ−ｐ矢視断面図）である。
図３０においては、２個のＰチャネルＭＩＳ電界効果トランジスタと２個のＮチャネルのＭＩＳ電界効果トランジスタとにより情報保持用のフリップフロップが構成され、２個のＮチャネルのＭＩＳ電界効果トランジスタにより読み出しあるいは書き込み用のワードトランジスタを構成した慣例的なＣＭＯＳ型ＳＲＡＭのメモリーセルの回路図を示している。
図３１においては、図３０のＣＭＯＳ型ＳＲＡＭのメモリーセルを、慣例的な２個のＰチャネルＭＩＳ電界効果トランジスタと慣例的な４個のＮチャネルのＭＩＳ電界効果トランジスタによりパターン化した平面図を、図３２においては、図３１のＣＭＯＳ型ＳＲＡＭのｐ−ｐ矢視断面図を示しており、６１はｎ型のシリコン基板、６２はｐ型不純物ウエル領域、６３はｐ＋型不純物ウエルコンタクト領域、６４はｎ＋型基板コンタクト領域、６５はシャロートレンチ素子分離領域、６６はｎ＋型ソース領域、６７はｎ型ソース領域、６８はｎ型ドレイン領域、６９はｎ＋型ドレイン領域、７０はｐ＋型ソース領域、７１はｐ＋型ドレイン領域、７２はゲート酸化膜、７３はゲート電極、７４はサイドウォール、７５はＰＳＧ膜、７６は絶縁膜、７７はバリアメタル、７８は導電プラグ、７９は層間絶縁膜、８０はバリアメタル、８１は１層目の配線、８２はバリア絶縁膜、８３は層間絶縁膜、８４はバリアメタル、８５は導電プラグ、８６は絶縁膜、８７は層間絶縁膜、８８はバリアメタル、８９は２層目の配線、９０はバリア絶縁膜、ＷＬはワード線、ＢＬはビット線、ＶＤＤは電源電圧、ＶＳＳは接地電圧を示している。
図３２においては、ｎ型のシリコン基板６１に選択的に形成されたｐ型不純物ウエル領域６２上にゲート酸化膜７２を介してゲート電極７３が設けられ、ゲート電極７３に自己整合してサイドウォール７４が設けられており、ｐ型不純物ウエル領域６２にはゲート電極７３に自己整合してｎ型ソース領域６７及びｎ型ドレイン領域６８が、サイドウォール７４に自己整合してｎ＋型ドレイン領域６９及び共通のｎ＋型ソース領域６６が、それぞれ設けられている、フリップフロップの一部を形成する慣例的な２個の横型ＮチャネルＭＩＳ電界効果トランジスタが形成されており、読み出しあるいは書き込み用のワードトランジスタ（これも慣例的な２個の横型ＮチャネルＭＩＳ電界効果トランジスタ）は、ビット線に接続されたｎ＋型ソース領域６６のみが図示され、（図示されていないが、フリップフロップの一部を形成する２個のＰチャネルＭＩＳ電界効果トランジスタも、ｎ型のシリコン基板６１に選択的に形成された、慣例的な横型のＭＩＳ電界効果トランジスタからなっている。）２層の配線により適宜接続されて６素子からなるＣＭＯＳ型ＳＲＡＭのメモリーセルを構成している。
それぞれの領域を微細化すること、フリップフロップを形成する２個のＮチャネルＭＩＳ電界効果トランジスタあるいは２個のＰチャネルＭＩＳ電界効果トランジスタに共通なｎ＋型ソース領域あるいはｐ＋型ソース領域を設けること及び２層配線を利用して適宜配線すること等により、高集積化が計られてはいるが、ＭＩＳ電界効果トランジスタのソースドレイン領域及びゲート電極を、それぞれ個別の占有面積を有して設けなければならなかったので高集積化に難があった。
また半導体基板あるいは不純物ウエル領域に直接ソースドレイン領域を設けているため、大きな接合容量がついてしまい高速化に難があった。
また半導体基板あるいは不純物ウエル領域の表面のみにしかチャネル領域を形成できないため、チャネル長を微細化している割には高速化が達成されないという欠点もあった。
また半導体基板あるいは半導体基板に形成した不純物ウエル領域にすべてのＭＩＳ電界効果トランジスタのソースドレイン領域を設けているため、静電気等により半導体基板に発生する高電圧ノイズによるメモリーの誤作動あるいはＣＭＯＳ特有のラッチアップ特性に弱いという欠点もあった。
FIG. 30 is a memory cell circuit diagram of a CMOS type SRAM (Static Random Access Memory), FIG. 31 is a schematic plan view of a conventional semiconductor device (CMOS type SRAM), and FIG. 32 is a schematic side sectional view of the conventional semiconductor device (CMOS type). It is a pp arrow sectional drawing of SRAM.
In FIG. 30, two P-channel MIS field-effect transistors and two N-channel MIS field-effect transistors form an information holding flip-flop, and two N-channel MIS field-effect transistors read or 1 shows a circuit diagram of a conventional CMOS SRAM memory cell comprising a write word transistor. FIG.
FIG. 31 is a plan view in which the CMOS SRAM memory cell of FIG. 30 is patterned with two conventional P-channel MIS field-effect transistors and four conventional N-channel MIS field-effect transistors. 32 shows a cross-sectional view of the CMOS type SRAM of FIG. 31 taken along the line p-p, where 61 is an n-type silicon substrate, 62 is a p-type impurity well region, 63 is a p + -type impurity well contact region, 64 is an n + type substrate contact region, 65 is a shallow trench isolation region, 66 is an n + type source region, 67 is an n type source region, 68 is an n type drain region, 69 is an n + type drain region, and 70 is p. + -type source region, the p + -type drain region 71, 72 is a gate oxide film, 73 gate electrode, the sidewall 74, 75 is a PSG film, 76 Edge film, 77 is a barrier metal, 78 is a conductive plug, 79 is an interlayer insulating film, 80 is a barrier metal, 81 is a first layer wiring, 82 is a barrier insulating film, 83 is an interlayer insulating film, 84 is a barrier metal, 85 Is a conductive plug, 86 is an insulating film, 87 is an interlayer insulating film, 88 is a barrier metal, 89 is a second layer wiring, 90 is a barrier insulating film, WL is a word line, BL is a bit line, VDD is a power supply voltage, VSS Indicates the ground voltage.
In FIG. 32, a gate electrode 73 is provided on a p-type impurity well region 62 selectively formed on an n-type silicon substrate 61 via a gate oxide film 72. 74, an n-type source region 67 and an n-type drain region 68 are self-aligned with the gate electrode 73 in the p-type impurity well region 62, and an n + -type drain region 69 is self-aligned with the sidewall 74. And a common n + -type source region 66, each having two conventional lateral N-channel MIS field-effect transistors forming part of a flip-flop, each having a read or write word transistor (also customary two lateral n-channel MIS field-effect transistor) is, n + -type source connected to the bit line Only the region 66 is shown (not shown, but the two P-channel MIS field-effect transistors forming part of the flip-flop are also selectively formed on the n-type silicon substrate 61. It is composed of a lateral MIS field effect transistor.) A CMOS SRAM memory cell composed of 6 elements is formed by appropriate connection by two layers of wiring.
Each region is miniaturized, and an n + -type source region or a p + -type source region common to two N-channel MIS field-effect transistors or two P-channel MIS field-effect transistors forming a flip-flop is provided. Although high integration is achieved by appropriately wiring using two-layer wiring, etc., the source / drain regions and the gate electrodes of the MIS field effect transistors must be provided with their respective occupied areas. It was difficult to achieve high integration because it was necessary.
In addition, since the source / drain region is directly provided in the semiconductor substrate or the impurity well region, a large junction capacitance is added, which makes it difficult to increase the speed.
Further, since the channel region can be formed only on the surface of the semiconductor substrate or the impurity well region, there is a disadvantage that the speeding up cannot be achieved although the channel length is reduced.
In addition, since the source / drain regions of all MIS field effect transistors are provided in the semiconductor substrate or the impurity well region formed in the semiconductor substrate, malfunction of the memory due to high voltage noise generated in the semiconductor substrate due to static electricity or the like, or latch specific to CMOS There was also a drawback that it was weak in up characteristics.
本発明が解決しょうとする課題は、従来例に示されるように、
（１）使用するＭＩＳ電界効果トランジスタのソースドレイン領域及びゲート電極を、それぞれ個別の占有面積を有して設けなければならなかったので高集積化に難があったこと。
（２）半導体基板あるいは不純物ウエル領域に直接ソースドレイン領域を設けているため、大きな接合容量がついてしまい高速化に難があったこと。
（３）半導体基板あるいは不純物ウエル領域の表面のみにしかチャネル領域を形成できないため、チャネル長を微細化している割には高速化が達成されなかったこと。
（４）半導体基板あるいは半導体基板に形成した不純物ウエル領域にすべてのＭＩＳ電界効果トランジスタのソースドレイン領域を設けているため、静電気等により半導体基板に発生する高電圧ノイズによるメモリーの誤作動あるいはＣＭＯＳ特有のラッチアップ特性を防止できなかったこと。
等の問題が顕著になりつつあり、現状技術により微細なＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化、高性能化、高信頼性及び高集積化が困難になってきたことである。
The problem to be solved by the present invention, as shown in the conventional example,
(1) Since the source / drain region and the gate electrode of the MIS field effect transistor to be used have to be provided with respective occupied areas, it is difficult to achieve high integration.
(2) Since the source / drain region is directly provided in the semiconductor substrate or the impurity well region, a large junction capacitance is added, and it is difficult to increase the speed.
(3) Since the channel region can be formed only on the surface of the semiconductor substrate or the impurity well region, speeding up was not achieved although the channel length was reduced.
(4) Since the source / drain regions of all the MIS field effect transistors are provided in the semiconductor substrate or the impurity well region formed in the semiconductor substrate, the malfunction of the memory due to high voltage noise generated in the semiconductor substrate due to static electricity or the like The latch-up characteristics could not be prevented.
Such problems are becoming more prominent, and it has become difficult to achieve higher speed, higher performance, higher reliability, and higher integration simply by forming a fine MIS field-effect transistor with the current technology. is there.
上記課題は、半導体基板の主面に平行（横）方向に設けられた第１の半導体層と、前記第１の半導体層の一部の全周囲を第１のゲート絶縁膜を介して包囲した第１のゲート電極と、前記第１のゲート電極に自己整合し、前記第１の半導体層に設けられたソースドレイン領域と、からなる横型（平行方向）駆動のＭＩＳ電界効果トランジスタと、前記第１の半導体層の残りの一部上に垂直（縦）方向に設けられた第２の半導体層と、前記第２の半導体層の全側面を第２のゲート絶縁膜を介して包囲した第２のゲート電極と、前記第２の半導体層の上部及び下部に相対して設けられたソースドレイン領域と、からなる縦型（垂直方向）駆動のＭＩＳ電界効果トランジスタと、が前記半導体基板上に絶縁膜を介して設けられている本発明の半導体装置によって解決される。 The above-described problem surrounds the first semiconductor layer provided in a parallel (lateral) direction to the main surface of the semiconductor substrate and the entire periphery of a part of the first semiconductor layer via the first gate insulating film. A lateral (parallel direction) drive MIS field effect transistor comprising: a first gate electrode; and a source / drain region provided in the first semiconductor layer and being self-aligned with the first gate electrode; A second semiconductor layer provided in the vertical (longitudinal) direction on the remaining part of the first semiconductor layer, and a second semiconductor layer surrounding all sides of the second semiconductor layer with a second gate insulating film interposed therebetween. A vertical (vertical) drive MIS field effect transistor comprising a gate electrode and a source / drain region provided opposite to an upper portion and a lower portion of the second semiconductor layer are insulated on the semiconductor substrate. Semiconductor device of the present invention provided through a film It is solved by.
以上説明のように本発明によれば、通常の安価な半導体基板を使用して、容易なプロセスにより、半導体基板上に絶縁膜を介して形成した、２種の横（水平）方向エピタキシャルＳｉ層をＳＯＩ基板（完全空乏型）とする横（ラテラル）型ＭＩＳ電界効果トランジスタを形成し、横（水平）方向エピタキシャルＳｉ層及び縦（垂直）方向エピタキシャルＳｉ層をＳＯＩ基板（完全空乏型）とする縦（バーティカル）型ＭＩＳ電界効果トランジスタを形成することができるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、横（ラテラル）型ＭＩＳ電界効果トランジスタのＳＯＩ基板の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型のＳＯＩ構造の半導体層を容易に形成することが可能である。
また下地の絶縁膜の影響のない結晶性が良好な半導体層にのみチャネル領域を形成できるため、安定した特性を持つ横（ラテラル）型及び縦（バーティカル）型ＭＩＳ電界効果トランジスタを形成することが可能である。
またゲート酸化膜を介して設けられたゲート電極により、横（水平）方向エピタキシャルＳｉ層あるいは縦（垂直）方向エピタキシャルＳｉ層からなるＳＯＩ基板を包囲して形成できるため、チャネル以外の電流経路を遮断でき、電流リークのない完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面あるいは４側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また微細なチャネル領域形成用の横（水平）方向エピタキシャルＳｉ層あるいは微細な縦（垂直）方向エピタキシャルＳｉ層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）を微細に形成することも可能である。
また横（ラテラル）型ＭＩＳ電界効果トランジスタと縦（バーティカル）型ＭＩＳ電界効果トランジスタを共存させ、使い分けることにより、極めて高集積な種々の半導体集積回路を形成することが可能である。
また横（ラテラル）型ＭＩＳ電界効果トランジスタと縦（バーティカル）型ＭＩＳ電界効果トランジスタ下に下層配線を形成したＳＯＩ構造を形成することができるため、配線の自由度が増し、極めて高集積な種々の半導体集積回路を形成することが可能である。
またＭＩＳ電界効果トランジスタのすべてを絶縁膜で分離したＳＯＩ構造に形成しているため、静電気等により発生する高電圧ノイズによるメモリー誤作動の防止あるいはＣＭＯＳ特有のラッチアップ特性を完全に防止することが可能である。
また格子定数の小さなＳｉ層を、左右あるいは上下から格子定数の大きなＳｉＧｅ層により挟んだ構造の半導体層を形成できるため、左右あるいは上下のＳｉＧｅ層からＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる高速化が可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高性能、高信頼及び高集積を併せ持つ、包囲型ゲート電極を有する横（ラテラル）型及び縦（バーティカル）型ＭＩＳ電界効果トランジスタを得ることができる。
本発明者は当該技術を、絶縁膜上の包囲型ゲート電極付き横（ラテラル）型ＭＩＳ電界効果トランジスタ及び縦（バーティカル）型ＭＩＳ電界効果トランジスタ共存構造（Ｌａｔｅｒａｌ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ａｎｄ Ｖｅｒｔｉｃａｌ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ｗｉｔｈ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｏｎ Ｉｎｓｕｌａｔｏｒ）と命名し、ＬＡＭＶＥＭＳＧＯＩＮ（ラムベムスゴーイン）構造と略称する。
As described above, according to the present invention, two kinds of lateral (horizontal) direction epitaxial Si layers formed on a semiconductor substrate through an insulating film by an easy process using a normal inexpensive semiconductor substrate. Is formed as a SOI substrate (fully depleted), and a lateral (horizontal) epitaxial Si layer and a longitudinal (vertical) epitaxial Si layer are used as SOI substrates (fully depleted). Since the vertical (vertical) MIS field effect transistor can be formed, the junction capacitance of the source / drain region can be reduced (substantially zero), the depletion layer capacitance can be reduced, the breakdown voltage of the source / drain region can be improved, and the subthreshold characteristics can be improved. The threshold voltage can be reduced.
In addition, since the film thickness of the SOI substrate of the lateral MIS field effect transistor can be determined by the film thickness of the grown silicon nitride film (Si 3 N 4 ), it is fully depleted so that it can be used for manufacturing with a large-diameter wafer. It is possible to easily form a semiconductor layer having an SOI structure.
In addition, since a channel region can be formed only in a semiconductor layer with good crystallinity that is not affected by an underlying insulating film, lateral (vertical) and vertical (vertical) MIS field effect transistors having stable characteristics can be formed. Is possible.
In addition, the gate electrode provided through the gate oxide film can surround and form an SOI substrate made of a lateral (horizontal) epitaxial Si layer or a longitudinal (vertical) epitaxial Si layer, so that the current path other than the channel is blocked. In addition to complete channel control without current leakage, channels can be formed on four sides (upper and lower sides and two side surfaces or four side surfaces in the channel width direction), increasing the occupied area of the surface (upper surface). Since the channel width can be increased without increasing the driving current, the driving current can be increased.
The MIS field effect transistor components (low and high concentration source / drain regions) are self-aligned with the lateral (horizontal) epitaxial Si layer for forming a fine channel region or the fine longitudinal (vertical) epitaxial Si layer. It is also possible to finely form a gate oxide film and a surrounding gate electrode.
Further, by using a lateral (lateral) MIS field-effect transistor and a vertical (vertical) MIS field-effect transistor together and properly using them, various highly integrated semiconductor integrated circuits can be formed.
In addition, since an SOI structure in which a lower layer wiring is formed under a lateral (lateral) MIS field effect transistor and a vertical (vertical) MIS field effect transistor can be formed, the degree of freedom of wiring is increased, and various highly integrated various types of transistors can be formed. A semiconductor integrated circuit can be formed.
In addition, since all of the MIS field effect transistors are formed in an SOI structure separated by an insulating film, it is possible to prevent memory malfunction due to high voltage noise generated by static electricity or the like or completely prevent latch-up characteristics peculiar to CMOS. Is possible.
In addition, since a semiconductor layer having a structure in which a Si layer having a small lattice constant is sandwiched between SiGe layers having a large lattice constant from the left and right or the top and bottom, the lattice constant of the Si layer can be increased from the left and right or the top and bottom SiGe layers. The speed can be increased by increasing the carrier mobility.
That is, high-speed, high-performance, high-reliability, and high-integration that enables the manufacture of semiconductor integrated circuits that can be used for high-speed, large-capacity communication devices, portable information terminals, in-vehicle devices, various electronic mechanical devices, space-related devices, etc. In addition, lateral (vertical) and vertical (vertical) MIS field effect transistors having an enclosing gate electrode can be obtained.
The present inventor has the art, encircling the gate electrode with the horizontal on the insulating film (lateral) type MIS field effect transistor and a vertical (vertical) type MIS field effect transistor coexistence structure (La teral M etal Insulator Semiconductor Field Effect Transistor and Ve rtical M etal Insulator Semiconductor Field Effect Transistor with S urrounding G ate O n In sulator) and named, abbreviated as LAMVEMSGOIN (ram Bem Sugoi down) structure.
本願発明は、
（１）Ｓｉ基板上に選択的にＳｉ層を縦（垂直）方向にエピタキシャル成長させる。
（２）縦（垂直）方向エピタキシャルＳｉ層の側面の一部から絶縁膜上に横（水平）方向エピタキシャルＳｉ層を成長させる。（横（ラテラル）型ＭＩＳ電界効果トランジスタのソースドレイン領域形成用半導体層兼縦（バーティカル）型ＭＩＳ電界効果トランジスタのＳＯＩ基板形成用半導体層）
（３）チャネル部に相当する箇所のＳｉ層及びその周囲の絶縁膜を除去する開孔部を形成する。
（４）露出したＳｉ層の側面間にチャネル領域形成用のＳｉ層を成長する。（横（ラテラル）型ＭＩＳ電界効果トランジスタのチャネル領域形成用半導体層）
（５）チャネル形成用のＳｉ層の周囲にゲート絶縁膜を介して包囲型ゲート電極を平坦に埋め込む。（横（ラテラル）型ＭＩＳ電界効果トランジスタのゲート酸化膜及び包囲型ゲート電極形成）
（６）選択的に横（水平）方向エピタキシャルＳｉ層を露出し、露出した横（水平）方向エピタキシャルＳｉ層上に縦（垂直）方向エピタキシャルＳｉ層を成長させる。（縦（バーティカル）型ＭＩＳ電界効果トランジスタのソースドレイン領域及びチャネル領域形成用半導体層）
（７）包囲型ゲート電極に自己整合して横（ラテラル）型ＭＩＳ電界効果トランジスタのソースドレイン領域を形成し、且つ縦（垂直）方向にエピタキシャルＳｉ層に自己整合して縦（バーティカル）型ＭＩＳ電界効果トランジスタのソースドレイン領域を形成する。
（８）ソースドレイン領域が形成された縦（垂直）方向にエピタキシャルＳｉ層の周囲の絶縁膜を選択的に開孔し、ゲート絶縁膜を介して包囲型ゲート電極を平坦に埋め込む。（縦（バーティカル）型ＭＩＳ電界効果トランジスタのゲート酸化膜及び包囲型ゲート電極形成）
（９）２層のＣｕ配線を形成し、横（ラテラル）型ＭＩＳ電界効果トランジスタ及び縦（バーティカル）型ＭＩＳ電界効果トランジスタを適宜接続する。
等の技術を使用して、
半導体基板上に絶縁膜を介して設けられた横（水平）方向エピタキシャル半導体層をＳＯＩ基板とし、ＳＯＩ基板の一部をゲート絶縁膜を介して上下方向に包囲したゲート電極を有し、ゲート電極に自己整合してソースドレイン領域がＳＯＩ基板に設けられた構造を有する２個の横（ラテラル）型ＮチャネルＭＩＳ電界効果トランジスタ及び２個の横（ラテラル）型ＰチャネルＭＩＳ電界効果トランジスタとにより情報保持用のフリップフロップを形成し、横（水平）方向エピタキシャル半導体層の一部に形成した縦（垂直）方向エピタキシャル半導体層をＳＯＩ基板とし、ＳＯＩ基板の側面をゲート絶縁膜を介して包囲したゲート電極を有し、ソースドレイン領域がＳＯＩ基板の上部及び下部に相対して設けられた構造を有する２個の縦（バーティカル）型ＮチャネルＭＩＳ電界効果トランジスタにより読み出しあるいは書き込み用のワードトランジスタを形成し、下層配線及び２層の上層配線により適宜接続して、６素子からなるＣＭＯＳ型ＳＲＡＭのメモリーセルを構成したものである。
The present invention
(1) An Si layer is selectively epitaxially grown in the vertical (vertical) direction on the Si substrate.
(2) A lateral (horizontal) direction epitaxial Si layer is grown on a part of the side surface of the longitudinal (vertical) direction epitaxial Si layer on the insulating film. (Semiconductor layer for forming a source / drain region of a lateral MIS field effect transistor and a semiconductor layer for forming an SOI substrate of a vertical MIS field effect transistor)
(3) An opening is formed to remove the Si layer and the surrounding insulating film corresponding to the channel portion.
(4) A Si layer for forming a channel region is grown between the exposed side surfaces of the Si layer. (Semiconductor layer for forming channel region of lateral MIS field effect transistor)
(5) A surrounding gate electrode is embedded flatly around the Si layer for channel formation via a gate insulating film. (Formation of gate oxide film and surrounding gate electrode of lateral MIS field effect transistor)
(6) A lateral (horizontal) epitaxial Si layer is selectively exposed, and a longitudinal (vertical) epitaxial Si layer is grown on the exposed lateral (horizontal) epitaxial Si layer. (Source / drain region and channel region forming semiconductor layer of vertical MIS field effect transistor)
(7) The source / drain region of the lateral (lateral) MIS field effect transistor is formed in self-alignment with the surrounding gate electrode, and the vertical (vertical) MIS is self-aligned with the epitaxial Si layer in the longitudinal (vertical) direction. A source / drain region of the field effect transistor is formed.
(8) The insulating film around the epitaxial Si layer is selectively opened in the vertical (vertical) direction in which the source / drain regions are formed, and the surrounding gate electrode is embedded flatly through the gate insulating film. (Formation of gate oxide film and surrounding gate electrode of vertical type MIS field effect transistor)
(9) A two-layer Cu wiring is formed, and a lateral (lateral) MIS field effect transistor and a vertical (vertical) MIS field effect transistor are appropriately connected.
Using technology such as
A lateral (horizontal) epitaxial semiconductor layer provided on a semiconductor substrate via an insulating film is an SOI substrate, and a gate electrode having a part of the SOI substrate surrounded vertically by a gate insulating film is provided. Information is obtained by two lateral N-channel MIS field effect transistors and two lateral P-channel MIS field effect transistors having a structure in which a source / drain region is provided on an SOI substrate. A gate in which a flip-flop for holding is formed and a vertical (vertical) direction epitaxial semiconductor layer formed in a part of a lateral (horizontal) direction epitaxial semiconductor layer is an SOI substrate, and a side surface of the SOI substrate is surrounded by a gate insulating film Two vertical layers (having an electrode and having a structure in which source / drain regions are provided opposite to the upper and lower portions of the SOI substrate) A word transistor for reading or writing is formed by an N-channel N-channel MIS field effect transistor, and is connected as appropriate by a lower layer wiring and a two-layer upper layer wiring to constitute a CMOS SRAM memory cell composed of six elements. is there.
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図１８は本発明の半導体装置における第１の実施例で、ＣＭＯＳ型ＳＲＡＭのメモリーセルを含む半導体集積回路の一部を示しており、図１は模式平面図、図２は模式側断面図（ｐ−ｐ矢視断面図、ワード線に平行方向）、図３は模式側断面図（ｑ−ｑ矢視断面図、ワード線に平行方向）、図４は模式側断面図（ｒ−ｒ矢視断面図、ビット線に平行方向）、図５は模式側断面図（ｓ−ｓ矢視断面図、ビット線に平行方向）、図６〜図１８は製造方法の工程断面図（ｐ−ｐ矢視断面図、ワード線に平行方向）である。（ＣＭＯＳ型ＳＲＡＭのメモリーセル回路図は図３０に同じである。）
図１〜図５はシリコン（Ｓｉ）基板を使用し、ＬＡＭＶＥＭＳＧＯＩＮ構造に形成したＣＭＯＳ型ＳＲＡＭのメモリーセルを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３は１５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、４は５０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、５は１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（ソースドレイン領域形成用半導体層）、６ａは１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉ層（チャネル領域形成用半導体層）、６ｂは１０１７ｃｍ−３程度のｎ型の横（水平）方向エピタキシャルＳｉ層（チャネル領域形成用半導体層）、７は埋め込みシリコン窒化膜（Ｓｉ３Ｎ４）、８ａは１０１７ｃｍ−３程度のｐ型の縦（垂直）方向エピタキシャルＳｉ層（ソースドレイン領域及びチャネル領域形成用半導体層）、９は１０２０ｃｍ−３程度のｎ＋型ソース領域、１０は５×１０１７ｃｍ−３程度のｎ型ソース領域、１１は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１２は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１３は５ｎｍ程度の横（ラテラル）型ＭＩＳ電界効果トランジスタのゲート酸化膜（ＳｉＯ２）、１４は長さ３５ｎｍ程度、厚さ１５０ｎｍ程度の横（ラテラル）型ＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ）、１５は２５ｎｍ程度のサイドウォール（ＳｉＯ２）、１６は５ｎｍ程度の縦（バーティカル）型ＭＩＳ電界効果トランジスタのゲート酸化膜（ＳｉＯ２）、１７は高さ１５０ｎｍ程度の縦（バーティカル）型ＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ）、１８は１５０ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１９は１５０ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、２０は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、２１は１０ｎｍ程度のバリアメタル（ＴｉＮ）、２２は導電プラグ（Ｗ）、２３は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、２４は１０ｎｍ程度のバリアメタル（ＴａＮ）、２５は５００ｎｍ程度の１層目のＣｕ配線（Ｃｕシード層含む）、２６は２０ｎｍ程度のバリア絶縁膜、２７は３００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、２８は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、２９は１０ｎｍ程度のバリアメタル（ＴｉＮ）、３０は導電プラグ（Ｗ）、３１は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、３２は１０ｎｍ程度のバリアメタル（ＴａＮ）、３３は５００ｎｍ程度の２層目のＣｕ配線（Ｃｕシード層含む）、３４は２０ｎｍ程度のバリア絶縁膜、３５は７０ｎｍ程度の下層配線（ＷＳｉ）、３６は１０２０ｃｍ−３程度のｐ＋型ソース領域、３７は１０２０ｃｍ−３程度のｐ＋型ドレイン領域、ＷＬはワード線、ＢＬはビット線、ＶＤＤは電源電圧、ＶＳＳは接地電圧を示している。
図１（模式平面図）においては、２個の横（ラテラル）型ＮチャネルＭＩＳ電界効果トランジスタと２個の横（ラテラル）型ＰチャネルＭＩＳ電界効果トランジスタが、２層のＣｕ配線により適宜接続され、情報保持用のフリップフロップを、２個の縦（バーティカル）型ＮチャネルＭＩＳ電界効果トランジスタが、２層のＣｕ配線により適宜接続され、読み出しあるいは書き込み用のワードトランジスタを、構成したＣＭＯＳ型ＳＲＡＭのメモリーセルを示している。
図２（ｐ−ｐ矢視断面図、ワード線に平行方向）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、選択的にシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には、シリコン窒化膜（Ｓｉ３Ｎ４）４及びシリコン窒化膜（Ｓｉ３Ｎ４）７により素子分離された、ｎ＋型ソースドレイン領域（９、１０、１１、１２）を形成したｐ型の横（水平）方向エピタキシャルＳｉ層５が設けられ、エピタキシャルＳｉ層５に挟まれ、シリコン酸化膜（ＳｉＯ２）３が設けられていない個所上に、チャネル領域を形成したｐ型の横（水平）方向エピタキシャルＳｉ層６ａが設けられ、このエピタキシャルＳｉ層５及びエピタキシャルＳｉ層６ａにより横（ラテラル）型ＮチャネルＭＩＳ電界効果トランジスタのＳＯＩ基板が形成され、エピタキシャルＳｉ層６ａの周囲はゲート酸化膜（ＳｉＯ２）１３を介してゲート電極（ＷＳｉ）１４により包囲されている構造からなる２個の横（ラテラル）型ＮチャネルＭＩＳ電界効果トランジスタが形成され、またｎ＋型ドレイン領域１２が設けられたエピタキシャルＳｉ層５上には、ｎ＋型ソースドレイン領域（９、１２）及びチャネル領域を形成したｐ型の縦（垂直）方向エピタキシャルＳｉ層８ａが設けられ、エピタキシャルＳｉ層８ａの周囲はゲート酸化膜（ＳｉＯ２）１６を介してゲート電極（ＷＳｉ）１７により包囲されている構造からなる２個の縦（バーティカル）型ＮチャネルＭＩＳ電界効果トランジスタが形成されている。
図３（ｑ−ｑ矢視断面図、ワード線に平行方向）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、選択的にシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には、シリコン窒化膜（Ｓｉ３Ｎ４）４及びシリコン窒化膜（Ｓｉ３Ｎ４）７により素子分離された、ｐ＋型ソースドレイン領域（３６、３７）を形成したｎ型の横（水平）方向エピタキシャルＳｉ層５が設けられ、エピタキシャルＳｉ層５に挟まれ、シリコン酸化膜（ＳｉＯ２）３が設けられていない個所上に、チャネル領域を形成したｎ型の横（水平）方向エピタキシャルＳｉ層６ｂが設けられ、このエピタキシャルＳｉ層５及びエピタキシャルＳｉ層６ｂにより横（ラテラル）型ＰチャネルＭＩＳ電界効果トランジスタのＳＯＩ基板が形成され、エピタキシャルＳｉ層６ｂの周囲はゲート酸化膜（ＳｉＯ２）１３を介してゲート電極（ＷＳｉ）１４により包囲されている構造からなる２個の横（ラテラル）型ＰチャネルＭＩＳ電界効果トランジスタが形成されている。
図４（ｒ−ｒ矢視断面図、ビット線に平行方向）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、シリコン窒化膜（Ｓｉ３Ｎ４）４により分離されたエピタキシャルＳｉ層（６ａ、６ｂ）を、ゲート酸化膜（ＳｉＯ２）１３を介して包囲している、横（ラテラル）型のＰチャネルＭＩＳ電界効果トランジスタ（右側）及びＮチャネルＭＩＳ電界効果トランジスタ（左側）に共通の包囲型ゲート電極（ＷＳｉ）１４が設けられている。
図５（ｓ−ｓ矢視断面図、ビット線に平行方向）においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、シリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には、シリコン窒化膜（Ｓｉ３Ｎ４）４により素子分離されている、縦（バーティカル）型ＮチャネルＭＩＳ電界効果トランジスタのｎ＋型ドレイン領域１２と横（ラテラル）型ＰチャネルＭＩＳ電界効果トランジスタのｐ＋型ドレイン領域３７が下層配線（ＷＳｉ）３５により接続されている。
したがって、通常の安価な半導体基板を使用して、容易なプロセスにより、半導体基板上に絶縁膜を介して形成した、２種の横（水平）方向エピタキシャルＳｉ層をＳＯＩ基板（完全空乏型）とする横（ラテラル）型ＭＩＳ電界効果トランジスタを形成し、横（水平）方向エピタキシャルＳｉ層及び縦（垂直）方向エピタキシャルＳｉ層をＳＯＩ基板（完全空乏型）とする縦（バーティカル）型ＭＩＳ電界効果トランジスタ形成することができるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、横（ラテラル）型ＭＩＳ電界効果トランジスタのＳＯＩ基板の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型のＳＯＩ構造の半導体層を容易に形成することが可能である。
また下地の絶縁膜の影響のない結晶性が良好な半導体層にのみチャネル領域を形成できるため、安定した特性を持つＬＡＭＶＥＭＳＧＯＩＮ構造の横（ラテラル）型及び縦（バーティカル）型ＭＩＳ電界効果トランジスタを形成することが可能である。
またゲート酸化膜を介して設けられたゲート電極により、横（水平）方向エピタキシャルＳｉ層あるいは縦（垂直）方向エピタキシャルＳｉ層からなるＳＯＩ基板を包囲して形成できるため、チャネル以外の電流経路を遮断でき、電流リークのない完全なチャネル制御が可能であるばかりでなく、４面（上下面及びチャネル幅方向の２側面あるいは４側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることが可能である。
また微細なチャネル領域形成用の横（水平）方向エピタキシャルＳｉ層あるいは微細な縦（垂直）方向エピタキシャルＳｉ層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及び包囲型ゲート電極）を微細に形成することも可能である。
また横（ラテラル）型ＭＩＳ電界効果トランジスタと縦（バーティカル）型ＭＩＳ電界効果トランジスタを共存させ、使い分けることにより、極めて高集積なＣＭＯＳ型ＳＲＡＭのメモリーセルを構成することが可能で、従来のＣＭＯＳ型ＳＲＡＭのメモリーセルサイズに比較し、約８０％の微細化が可能である。
また横（ラテラル）型ＭＩＳ電界効果トランジスタと縦（バーティカル）型ＭＩＳ電界効果トランジスタ下に下層配線を形成したＳＯＩ構造を形成することができるため、配線の自由度が増し、極めて高集積なＣＭＯＳ型ＳＲＡＭのメモリーセルを構成することが可能である。
またＣＭＯＳ型ＳＲＡＭのメモリーセルを構成するＭＩＳ電界効果トランジスタのすべてを絶縁膜で分離したＳＯＩ構造に形成することができるため、静電気等により発生する高電圧ノイズによるメモリー誤作動の防止あるいはＣＭＯＳ特有のラッチアップ特性を完全に防止することが可能である。
即ち、高速大容量通信装置、携帯情報端末、車載用機器、各種電子機械機器、宇宙関連機器等に対応可能な半導体集積回路の製造を可能とする、高速、高性能、高信頼及び高集積を併せ持つ、包囲型ゲート電極を有する横（ラテラル）型及び縦（バーティカル）型ＭＩＳ電界効果トランジスタを得ることができる。
Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.
Throughout the drawings, the same object is denoted by the same reference numeral. However, the diagonal lines in the side sectional view are shown only on the main insulating film, and the wiring is drawn with a slight back-and-forth displacement, and the horizontal and vertical sizes are accurate to show the main part of the invention. The dimensions are not shown.
FIG. 1 to FIG. 18 show a part of a semiconductor integrated circuit including a memory cell of a CMOS type SRAM according to a first embodiment of the semiconductor device of the present invention. FIG. 1 is a schematic plan view, and FIG. Cross-sectional view (pp arrow cross-sectional view, parallel to word line), FIG. 3 is a schematic side cross-sectional view (q-q arrow cross-sectional view, parallel to word line), and FIG. 4 is a schematic side cross-sectional view (r -R arrow sectional view, direction parallel to bit line), FIG. 5 is a schematic side sectional view (ss arrow sectional view, direction parallel to bit line), and FIGS. (a cross-sectional view taken along the line pp, parallel to the word line) (The memory cell circuit diagram of the CMOS type SRAM is the same as FIG. 30.)
FIGS. 1 to 5 show a part of a semiconductor integrated circuit including a CMOS SRAM memory cell using a silicon (Si) substrate and formed in a LAMVEMSGOIN structure. 1 is a p-type of about 10 15 cm −3. 1 is a silicon nitride film (Si 3 N 4 ) of about 100 nm, 3 is a silicon oxide film (SiO 2 ) of about 150 nm, and 4 is a silicon nitride film (Si 3 ) of an element isolation region of about 50 nm. N 4), 5 is 10 17 cm -3 of about p-type lateral (horizontal) direction epitaxial Si layer (source drain region formation semiconductor layer), 6a is 10 17 cm -3 of about p-type lateral (horizontal) Direction epitaxial Si layer (channel region forming semiconductor layer), 6b is an n-type lateral (horizontal) direction epitaxial Si layer (channel region type) of about 10 17 cm −3 Forming semiconductor layer), 7 is a buried silicon nitride film (Si 3 N 4 ), and 8a is a p-type longitudinal (vertical) direction epitaxial Si layer (source / drain region and channel region forming semiconductor layer) of about 10 17 cm −3. , 9 is an n + type source region of about 10 20 cm −3 , 10 is an n type source region of about 5 × 10 17 cm −3 , 11 is an n type drain region of about 5 × 10 17 cm −3 , 12 Is an n + type drain region of about 10 20 cm −3 , 13 is a gate oxide film (SiO 2 ) of a lateral (lateral) MIS field effect transistor of about 5 nm, 14 is a lateral of about 35 nm in length and about 150 nm in thickness. (lateral) type encircling the gate electrode of the MIS field-effect transistor (WSi), 15 is 25nm approximately sidewall (SiO 2), 16 is 5nm approximately vertical (Bate Cal) type MIS field effect transistor gate oxide film (SiO 2), 17 the height 150nm approximately vertical (vertical) type MIS field effect transistor surrounds gate electrode (WSi), 18 is about 150nm phosphosilicate glass ( PSG) film, 19 is about 150 nm phosphosilicate glass (PSG) film, 20 is about 20 nm silicon nitride film (Si 3 N 4 ), 21 is about 10 nm barrier metal (TiN), and 22 is a conductive plug (W) , 23 is an interlayer insulating film (SiOC) of about 500 nm, 24 is a barrier metal (TaN) of about 10 nm, 25 is a first layer Cu wiring (including a Cu seed layer) of about 500 nm, and 26 is a barrier insulating film of about 20 nm. , 300 nm of about interlayer insulating film 27 (SiOC), 28 is 20nm approximately silicon nitride film (Si 3 N 4), 9 is a barrier metal (TiN) of about 10 nm, 30 is a conductive plug (W), 31 is an interlayer insulating film (SiOC) of about 500 nm, 32 is a barrier metal (TaN) of about 10 nm, and 33 is a second layer of about 500 nm. Cu wiring (including Cu seed layer), 34 is a barrier insulating film of about 20 nm, 35 is a lower layer wiring (WSi) of about 70 nm, 36 is a p + type source region of about 10 20 cm −3 , and 37 is 10 20 cm A p + -type drain region of about −3 , WL is a word line, BL is a bit line, VDD is a power supply voltage, and VSS is a ground voltage.
In FIG. 1 (schematic plan view), two lateral (lateral) N-channel MIS field effect transistors and two lateral (lateral) P-channel MIS field effect transistors are appropriately connected by two layers of Cu wiring. A CMOS SRAM in which two vertical (vertical) N-channel MIS field effect transistors are appropriately connected to each other by a two-layer Cu wiring, and a word transistor for reading or writing is formed. A memory cell is shown.
2 in (p-p arrow sectional view, parallel to the word line), a silicon nitride film (Si 3 N 4) 2 is provided on the silicon substrate 1 of p-type, silicon nitride (Si 3 N 4 ) on 2 selectively silicon oxide film (SiO 2) 3 is provided, on the silicon oxide film (SiO 2) 3, the silicon nitride film (Si 3 N 4) 4 and the silicon nitride film (Si 3 A p-type lateral (horizontal) epitaxial Si layer 5 having n + -type source / drain regions (9, 10, 11, 12) separated by N 4 ) 7 is provided and sandwiched between the epitaxial Si layers 5 is, on the location where the silicon oxide film (SiO 2) 3 is not provided, p-type beside forming a channel region (horizontal) direction epitaxial Si layer 6a is provided, the epitaxial Si layer 5 and epitaxial SOI substrate in the transverse (lateral) type N-channel MIS field effect transistor of Si layer 6a is formed, the periphery of the epitaxial Si layer 6a is surrounded by the gate electrode (WSi) 14 via a gate oxide film (SiO 2) 13 Two lateral (lateral) N-channel MIS field effect transistors having the structure described above are formed, and an n + -type source / drain region (9, 9) is formed on the epitaxial Si layer 5 provided with the n + -type drain region 12. 12) and a p-type longitudinal (vertical) epitaxial Si layer 8a in which a channel region is formed, and the periphery of the epitaxial Si layer 8a is surrounded by a gate electrode (WSi) 17 via a gate oxide film (SiO 2 ) 16 Two vertical (vertical) N-channel MIS field effect transistors having the above structure are formed. It is made.
3 in (q-q arrow sectional view, parallel to the word line), a silicon nitride film (Si 3 N 4) 2 is provided on the silicon substrate 1 of p-type, silicon nitride (Si 3 N 4 ) on 2 selectively silicon oxide film (SiO 2) 3 is provided, on the silicon oxide film (SiO 2) 3, the silicon nitride film (Si 3 N 4) 4 and the silicon nitride film (Si 3 N 4 ) n-type lateral (horizontal) epitaxial Si layer 5 formed with p + -type source / drain regions (36, 37) separated by N 4 ) 7 is provided, sandwiched between epitaxial Si layers 5 and silicon oxide (SiO 2) film 3 is on places not provided, next to the n-type forming a channel region (horizontal) direction epitaxial Si layer 6b is provided, the epitaxial Si layer 5 and the epitaxial Si layer 6 The SOI substrate in the transverse (lateral) type P-channel MIS field effect transistor is formed, the structure around the epitaxial Si layer 6b is being surrounded by the gate electrode (WSi) 14 via a gate oxide film (SiO 2) 13 Two lateral (lateral) P-channel MIS field effect transistors are formed.
4 in (r-r arrow sectional view, parallel to the bit line), a silicon nitride film (Si 3 N 4) 2 is provided on the silicon substrate 1 of p-type, silicon nitride (Si 3 N 4 ) 2, an epitaxial Si layer (6 a, 6 b) separated by a silicon nitride film (Si 3 N 4 ) 4 is surrounded by a gate oxide film (SiO 2 ) 13. A common surrounding gate electrode (WSi) 14 is provided for the P-channel MIS field effect transistor (right side) and the N-channel MIS field effect transistor (left side).
5 In (s-s cross section taken along, parallel to the bit line), a silicon nitride film (Si 3 N 4) 2 is provided on the silicon substrate 1 of p-type, silicon nitride (Si 3 N 4 ) on 2 is provided a silicon oxide film (SiO 2) 3, on the silicon oxide film (SiO 2) 3, the silicon nitride film (Si 3 N 4) 4 are isolated by the vertical (vertical ) Type N channel MIS field effect transistor n + type drain region 12 and lateral (lateral) type P channel MIS field effect transistor p + type drain region 37 are connected by lower layer wiring (WSi) 35.
Therefore, two kinds of lateral (horizontal) epitaxial Si layers formed on the semiconductor substrate via an insulating film by an easy process using a normal inexpensive semiconductor substrate are defined as an SOI substrate (fully depleted type). A vertical (vertical) MIS field effect transistor having a lateral (horizontal) epitaxial Si layer and a vertical (vertical) epitaxial Si layer as an SOI substrate (fully depleted) is formed. Therefore, the threshold voltage can be reduced by reducing the junction capacitance of the source / drain region (substantially zero), reducing the depletion layer capacitance, improving the breakdown voltage of the source / drain region, and improving the subthreshold characteristics.
In addition, since the film thickness of the SOI substrate of the lateral MIS field effect transistor can be determined by the film thickness of the grown silicon nitride film (Si 3 N 4 ), it is fully depleted so that it can be used for manufacturing with a large-diameter wafer. It is possible to easily form a semiconductor layer having an SOI structure.
In addition, since a channel region can be formed only in a semiconductor layer having good crystallinity without being affected by the underlying insulating film, a lateral (vertical) type and vertical (vertical) type MIS field effect transistor having a stable LAMVEMSGOIN structure can be formed. Is possible.
In addition, the gate electrode provided through the gate oxide film can surround and form an SOI substrate made of a lateral (horizontal) epitaxial Si layer or a longitudinal (vertical) epitaxial Si layer, so that the current path other than the channel is blocked. In addition to complete channel control without current leakage, channels can be formed on four sides (upper and lower sides and two side surfaces or four side surfaces in the channel width direction), increasing the occupied area of the surface (upper surface). Since the channel width can be increased without increasing the driving current, the driving current can be increased.
The MIS field effect transistor components (low and high concentration source / drain regions) are self-aligned with the lateral (horizontal) epitaxial Si layer for forming a fine channel region or the fine longitudinal (vertical) epitaxial Si layer. It is also possible to finely form a gate oxide film and a surrounding gate electrode.
In addition, by coexisting and using a lateral (lateral) MIS field effect transistor and a vertical (vertical) MIS field effect transistor, an extremely highly integrated CMOS SRAM memory cell can be configured. The size can be reduced by about 80% compared to the SRAM memory cell size.
Further, since an SOI structure in which a lower layer wiring is formed under a lateral (lateral) MIS field effect transistor and a vertical (vertical) MIS field effect transistor can be formed, the degree of freedom of wiring is increased, and an extremely highly integrated CMOS type. It is possible to configure an SRAM memory cell.
In addition, since all of the MIS field effect transistors constituting the memory cell of the CMOS type SRAM can be formed in an SOI structure separated by an insulating film, it is possible to prevent malfunction of the memory due to high voltage noise generated by static electricity or the like or to be characteristic of CMOS. It is possible to completely prevent the latch-up characteristic.
That is, high-speed, high-performance, high-reliability, and high-integration that enables the manufacture of semiconductor integrated circuits that can be used for high-speed, large-capacity communication devices, portable information terminals, in-vehicle devices, various electronic mechanical devices, space-related devices, etc. In addition, lateral (vertical) and vertical (vertical) MIS field effect transistors having an enclosing gate electrode can be obtained.
次いで本発明に係る半導体装置における第１の実施例の製造方法について図１〜図１８を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。 Next, a manufacturing method of the first embodiment of the semiconductor device according to the present invention will be described with reference to FIGS. However, only the manufacturing method related to the formation of the semiconductor device of the present invention is described here, and the description of the manufacturing method related to the formation of various elements (other transistors, resistors, capacitors, etc.) mounted on general semiconductor integrated circuits is omitted. To do.
図６
化学気相成長により、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２を１００ｎｍ程度成長する。次いで化学気相成長により、１５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。次いで、ｐ−ｐ矢視断面図には図示されないが、露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）３を７０ｎｍ程度異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、７０ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）３５（図示せず）を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略称）し、シリコン酸化膜（ＳｉＯ２）３上のタングステンシリサイド膜（ＷＳｉ）３５を除去し、開孔部に平坦にタングステンシリサイド膜（ＷＳｉ）３５（図示せず）を埋め込む。（このタングステンシリサイド膜（ＷＳｉ）３５は、完成図の図５（ｓ−ｓ矢視断面図）で示されるようにｎ＋型ドレイン領域とｐ＋型ドレイン領域を接続する下層配線として使用される。）次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）４を５０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
FIG.
A silicon nitride film (Si 3 N 4 ) 2 is grown on the p-type silicon substrate 1 by about 100 nm by chemical vapor deposition. Next, a silicon oxide film (SiO 2 ) 3 of about 150 nm is grown by chemical vapor deposition. Next, although not shown in the cross-sectional view taken along the line pp, a normal lithography technique using an exposure drawing apparatus is used to change the silicon oxide film (SiO 2 ) 3 to about 70 nm using a resist (not shown) as a mask layer. The hole is formed by isotropic dry etching. Next, the resist (not shown) is removed. Next, a tungsten silicide film (WSi) 35 (not shown) of about 70 nm is grown by chemical vapor deposition. Next, chemical mechanical polishing (hereinafter abbreviated as CMP) is performed, the tungsten silicide film (WSi) 35 on the silicon oxide film (SiO 2 ) 3 is removed, and the tungsten silicide film (WSi) 35 is flatly formed in the opening portion. Embed (not shown). (This tungsten silicide film (WSi) 35 is used as a lower layer wiring for connecting the n + -type drain region and the p + -type drain region as shown in FIG. 5 (cross-sectional view taken along the arrow ss) of the completed drawing. Then, a silicon nitride film (Si 3 N 4 ) 4 is grown by about 50 nm by chemical vapor deposition. Next, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, a silicon nitride film (Si 3 N 4 ) 4, a silicon oxide film (SiO 2 ) 3, and a silicon nitride film (Si 3 N 4 ) 2 is sequentially subjected to anisotropic dry etching to form an opening. Next, the resist (not shown) is removed.
図７
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉ層３８を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）４の平坦面より突出したｐ型の縦（垂直）方向エピタキシャルＳｉ層３８を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜３９を成長する。
FIG.
Next, a p-type longitudinal (vertical) epitaxial Si layer 38 is grown on the exposed p-type silicon substrate 1. Next, chemical mechanical polishing (CMP) is performed to planarize the p-type vertical (vertical) epitaxial Si layer 38 protruding from the flat surface of the silicon nitride film (Si 3 N 4 ) 4. Next, a tungsten film 39 of about 50 nm is grown by selective chemical vapor deposition.
図８
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで露出したｐ型の縦（垂直）方向エピタキシャルＳｉ層３８の側面にｐ型の横（水平）方向エピタキシャルＳｉ層５を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）４の開孔部を埋め込む。ここで残されたシリコン窒化膜（Ｓｉ３Ｎ４）４は素子分離領域となる。
FIG.
Next, using an ordinary lithography technique by an exposure drawing apparatus, the silicon nitride film (Si 3 N 4 ) 4 is anisotropically dry etched using a resist (not shown) as a mask layer to form an opening. Next, the resist (not shown) is removed. Next, a p-type lateral (horizontal) epitaxial Si layer 5 is grown on the side surface of the exposed p-type longitudinal (vertical) epitaxial Si layer 38 to embed an opening portion of the silicon nitride film (Si 3 N 4 ) 4. . The remaining silicon nitride film (Si 3 N 4 ) 4 serves as an element isolation region.
図９
次いでｐ型の横（水平）方向エピタキシャルＳｉ層３８の表面を９００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）（図示せず）を成長する。次いで熱酸化したシリコン酸化膜（ＳｉＯ２、図示せず）及びシリコン窒化膜（Ｓｉ３Ｎ４）４をマスク層として、タングステン膜３９及びｐ型の縦（垂直）方向エピタキシャルＳｉ層３８を順次異方性ドライエッチングし、開孔部を形成する。（開孔部幅は１００ｎｍ程度）次いで化学気相成長により、６０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）７を成長する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）４及びｐ型の横（水平）方向エピタキシャルＳｉ層５の平坦面上のシリコン窒化膜（Ｓｉ３Ｎ４）７及び熱酸化したシリコン酸化膜（ＳｉＯ２、図示せず）を化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）７を開孔部に平坦に埋め込む。（この領域も素子分離領域の一部となる。）
FIG.
Next, the surface of the p-type lateral (horizontal) epitaxial Si layer 38 is oxidized at about 900 ° C. to grow a silicon oxide film (SiO 2 ) (not shown) of about 20 nm. Next, using the thermally oxidized silicon oxide film (SiO 2 , not shown) and the silicon nitride film (Si 3 N 4 ) 4 as mask layers, the tungsten film 39 and the p-type longitudinal (vertical) epitaxial Si layer 38 are sequentially different. The hole is formed by isotropic dry etching. (The opening width is about 100 nm) Next, a silicon nitride film (Si 3 N 4 ) 7 of about 60 nm is grown by chemical vapor deposition. Next, the silicon nitride film (Si 3 N 4 ) 4 and the silicon nitride film (Si 3 N 4 ) 7 on the flat surface of the p-type lateral (horizontal) epitaxial Si layer 5 and the thermally oxidized silicon oxide film (SiO 2 , Chemical mechanical polishing (CMP) is performed to fill the opening portion with a silicon nitride film (Si 3 N 4 ) 7. (This region also becomes part of the element isolation region.)
図１０
次いで化学気相成長により、１５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）４０を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）４０、ｐ型の横（水平）方向エピタキシャルＳｉ層５、シリコン窒化膜（Ｓｉ３Ｎ４）４（Ｓｉ層５の幅方向の両側に存在）及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２の一部を露出する開孔部を形成する。この際シリコン窒化膜（Ｓｉ３Ｎ４）２がエッチングのストッパー膜となる。次いでレジスト（図示せず）を除去する。
FIG.
Next, a silicon oxide film (SiO 2 ) 40 of about 150 nm is grown by chemical vapor deposition. Next, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, a silicon oxide film (SiO 2 ) 40, a p-type lateral (horizontal) epitaxial Si layer 5, a silicon nitride film ( Si 3 N 4 ) 4 (existing on both sides in the width direction of the Si layer 5) and the silicon oxide film (SiO 2 ) 3 are selectively and sequentially subjected to anisotropic dry etching to form a silicon nitride film (Si 3 N 4 ) 2. An opening that exposes a portion is formed. At this time, the silicon nitride film (Si 3 N 4 ) 2 becomes an etching stopper film. Next, the resist (not shown) is removed.
図１１
次いで露出したｐ型の横（水平）方向エピタキシャルＳｉ層５の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層６ａを成長し、直下に空孔を有するｐ型の横（水平）方向エピタキシャルＳｉ層６ａを形成する。（この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。このエピタキシャルＳｉ層５及びエピタキシャルＳｉ層６ａが横（ラテラル）型ＭＩＳ電界効果トランジスタのＳＯＩ基板となる。）次いで露出しているｐ型の横（水平）方向エピタキシャルＳｉ層６ａの全周囲を酸化し、５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ｐ型の横（水平）方向エピタキシャルＳｉ層６ａに横（ラテラル）型のＮチャネルＭＩＳ電界効果トランジスタの閾値電圧制御用の硼素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ｐ型の横（水平）方向エピタキシャルＳｉ層６ａに横（ラテラル）型のＰチャネルＭＩＳ電界効果トランジスタの閾値電圧制御用の燐のイオン注入をおこなう。（最終的にｐ型Ｓｉ層６ａが反転しｎ型Ｓｉ層６ｂとなる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、ゲート酸化膜（ＳｉＯ２）１３の全周囲を含む全面に１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）４０上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた横（ラテラル）型ＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ）１４が形成される。
FIG.
Next, a p-type lateral (horizontal) epitaxial Si layer 6a is grown between the side surfaces of the exposed p-type lateral (horizontal) epitaxial Si layer 5, and a p-type lateral (horizontal) epitaxial layer having a vacancy immediately below is grown. The Si layer 6a is formed. (At this time, a single crystal silicon layer having no influence of the underlying layer is formed immediately above the vacancies. The epitaxial Si layer 5 and the epitaxial Si layer 6a serve as an SOI substrate of a lateral (lateral) MIS field effect transistor). The entire periphery of the p-type lateral (horizontal) epitaxial Si layer 6a is oxidized to grow a gate oxide film (SiO 2 ) 13 of about 5 nm. Next, using a normal lithography technique by an exposure lithography apparatus, a lateral (lateral) N-channel MIS field effect transistor is formed on a p-type lateral (horizontal) epitaxial Si layer 6a using a resist (not shown) as a mask layer. Boron ions are implanted to control the threshold voltage. Next, the resist (not shown) is removed. Next, using a normal lithography technique by an exposure drawing apparatus, a lateral (lateral) P-channel MIS field effect transistor is formed on a p-type lateral (horizontal) epitaxial Si layer 6a using a resist (not shown) as a mask layer. Phosphorus ion implantation for threshold voltage control is performed. (Finally, the p-type Si layer 6a is inverted to become the n-type Si layer 6b.) Next, the resist (not shown) is removed. Next, a tungsten silicide film (WSi) of about 100 nm is grown on the entire surface including the entire periphery of the gate oxide film (SiO 2 ) 13 by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed, and the tungsten silicide film (WSi) grown on the silicon oxide film (SiO 2 ) 40 is removed and planarized. Thus, a surrounding gate electrode (WSi) 14 of a lateral (lateral) MIS field effect transistor embedded flat in the opening is formed.
図１２
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）４０を選択的に異方性ドライエッチングし、ｐ型の横（水平）方向エピタキシャルＳｉ層５の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで露出したｐ型の横（水平）方向エピタキシャルＳｉ層５上に柱状構造のｐ型の縦（垂直）方向エピタキシャルＳｉ層８ａを成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）４０の平坦面より突出したｐ型の縦（垂直）方向エピタキシャルＳｉ層８ａを平坦化する。（こうして横（ラテラル）型ＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ）１４と同じ高さを有する縦（バーティカル）型ＭＩＳ電界効果トランジスタのＳＯＩ基板が形成される。）
FIG.
Next, the silicon oxide film (SiO 2 ) 40 is selectively dry etched anisotropically using a resist (not shown) as a mask layer by using a normal lithography technique by an exposure drawing apparatus, and p-type lateral (horizontal) An opening that exposes part of the directional epitaxial Si layer 5 is formed. Next, the resist (not shown) is removed. Next, a p-type vertical (vertical) epitaxial Si layer 8 a having a columnar structure is grown on the exposed p-type lateral (horizontal) epitaxial Si layer 5. Next, chemical mechanical polishing (CMP) is performed to planarize the p-type vertical (vertical) epitaxial Si layer 8 a protruding from the flat surface of the silicon oxide film (SiO 2 ) 40. (Thus, the SOI substrate of the vertical MIS field effect transistor having the same height as the surrounding gate electrode (WSi) 14 of the lateral (lateral) MIS field effect transistor is formed).
図１３
次いでシリコン酸化膜（ＳｉＯ２）４０をエッチング除去する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）及び包囲型ゲート電極（ＷＳｉ）１４をマスク層として、横（ラテラル）型ＭＩＳ電界効果トランジスタのｎ型ソースドレイン領域（１０、１１）形成用の燐のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、２５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、包囲型ゲート電極（ＷＳｉ）１４の上面部の側壁及びエピタキシャルＳｉ層８ａの側壁にのみサイドウォール（ＳｉＯ２）１５を形成する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、エピタキシャルＳｉ層８ａの側壁のサイドウォール（ＳｉＯ２）１５をエッチング除去する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）、包囲型ゲート電極（ＷＳｉ）１４及びサイドウォール（ＳｉＯ２）１５をマスク層として、横（ラテラル）型ＭＩＳ電界効果トランジスタ及び縦（バーティカル）型ＭＩＳ電界効果トランジスタのｎ＋型ソースドレイン領域（９、１２）形成用の砒素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）、包囲型ゲート電極（ＷＳｉ）１４及びサイドウォール（ＳｉＯ２）１５をマスク層として、横（ラテラル）型ＭＩＳ電界効果トランジスタのｐ＋型ソースドレイン領域（３６、３７）形成用の硼素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いでＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ソースドレイン領域（１０、１１）、ｎ＋型ソースドレイン領域（９、１２）及びｐ＋型ソースドレイン領域（３６、３７）を形成する。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。
FIG.
Next, the silicon oxide film (SiO 2 ) 40 is removed by etching. Next, a silicon oxide film (SiO 2 , not shown) for ion implantation of about 5 nm is grown by chemical vapor deposition. Next, using an ordinary lithography technique by an exposure drawing apparatus, the resist (not shown) and the surrounding gate electrode (WSi) 14 are used as a mask layer to form an n-type source / drain region (10) of a lateral (lateral) MIS field effect transistor. 11) Phosphorus ion implantation is performed. Next, the resist (not shown) is removed. Next, the silicon oxide film (SiO 2 , not shown) for ion implantation is removed by etching. Next, a silicon oxide film (SiO 2 ) of about 25 nm is grown by chemical vapor deposition. Next, whole surface anisotropic dry etching is performed to form a side wall (SiO 2 ) 15 only on the side wall of the upper surface portion of the surrounding gate electrode (WSi) 14 and the side wall of the epitaxial Si layer 8a. Next, using a normal lithography technique using an exposure drawing apparatus, the sidewall (SiO 2 ) 15 on the side wall of the epitaxial Si layer 8a is removed by etching using a resist (not shown) as a mask layer. Next, the resist (not shown) is removed. Next, a silicon oxide film (SiO 2 , not shown) for ion implantation of about 5 nm is grown by chemical vapor deposition. Next, a lateral (lateral) MIS field effect transistor is formed using a resist (not shown), the surrounding gate electrode (WSi) 14 and the side wall (SiO 2 ) 15 as mask layers using a normal lithography technique by an exposure drawing apparatus. Also, arsenic ions are implanted to form the n + -type source / drain regions (9, 12) of the vertical MIS field effect transistor. Next, the resist (not shown) is removed. Next, a lateral (lateral) MIS field effect transistor is formed using a resist (not shown), the surrounding gate electrode (WSi) 14 and the side wall (SiO 2 ) 15 as mask layers using a normal lithography technique by an exposure drawing apparatus. Boron ions are implanted to form the p + type source / drain regions (36, 37). Next, the resist (not shown) is removed. Next, annealing is performed by an RTP (Rapid Thermal Processing) method to form an n-type source / drain region (10, 11), an n + -type source / drain region (9, 12), and a p + -type source / drain region (36, 37). . Next, the silicon oxide film (SiO 2 , not shown) for ion implantation is removed by etching.
図１４
次いで化学気相成長により、１５０ｎｍ程度のＰＳＧ膜１８を成長する。次いで化学的機械研磨（ＣＭＰ）し、包囲型ゲート電極（ＷＳｉ）１４及びエピタキシャルＳｉ層８ａ上のＰＳＧ膜１８を除去し、平坦化する。
FIG.
Next, a PSG film 18 of about 150 nm is grown by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed, and the surrounding gate electrode (WSi) 14 and the PSG film 18 on the epitaxial Si layer 8a are removed and planarized.
図１５
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＰＳＧ膜１８を選択的に異方性ドライエッチングし、エピタキシャルＳｉ層８ａの周囲に開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで７５０℃程度で熱酸化し、エピタキシャルＳｉ層８ａの周囲に５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１６を成長する。次いで化学気相成長により、ゲート酸化膜（ＳｉＯ２）１６の全周囲を含む全面に１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、エピタキシャルＳｉ層８ａ、包囲型ゲート電極（ＷＳｉ）１４及びＰＳＧ膜１８の平坦面上に成長したタングステンシリサイド膜（ＷＳｉ）を除去し、開孔部に平坦に埋め込まれた縦（バーティカル）型ＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ）１７が形成される。
FIG.
Next, using an ordinary lithography technique by an exposure drawing apparatus, the PSG film 18 is selectively dry-etched anisotropically using a resist (not shown) as a mask layer to form an opening around the epitaxial Si layer 8a. To do. Next, the resist (not shown) is removed. Next, thermal oxidation is performed at about 750 ° C., and a gate oxide film (SiO 2 ) 16 of about 5 nm is grown around the epitaxial Si layer 8a. Next, a tungsten silicide film (WSi) of about 100 nm is grown on the entire surface including the entire periphery of the gate oxide film (SiO 2 ) 16 by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed to remove the tungsten silicide film (WSi) grown on the flat surfaces of the epitaxial Si layer 8a, the surrounding gate electrode (WSi) 14 and the PSG film 18, and to flatten the opening. An embedded vertical gate (WSi) 17 of a vertical MIS field effect transistor is formed.
図１６
次いで化学気相成長により、１５０ｎｍ程度のＰＳＧ膜１９を成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２０を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２０、ＰＳＧ膜１９及びＰＳＧ膜１８を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ２１を成長する。次いで化学気相成長により、タングステン（Ｗ）２２を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）２１を有する導電プラグ（Ｗ）２２を形成する。
FIG.
Next, a PSG film 19 of about 150 nm is grown by chemical vapor deposition. Next, a silicon nitride film (Si 3 N 4 ) 20 of about 20 nm is grown by chemical vapor deposition. Next, using a normal lithography technique by an exposure drawing apparatus, the silicon nitride film (Si 3 N 4 ) 20, the PSG film 19 and the PSG film 18 are sequentially subjected to anisotropic dry etching using a resist (not shown) as a mask layer. , Forming a via. Next, the resist (not shown) is removed. Next, TiN 21 serving as a barrier metal is grown by sputtering. Next, tungsten (W) 22 is grown by chemical vapor deposition. Next, a conductive plug (W) 22 having a barrier metal (TiN) 21 is formed by chemical mechanical polishing (CMP).
図１７
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２３を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）２０がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２４を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２４を有する１層目のＣｕ配線２５を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２６を成長する。
FIG.
Next, an interlayer insulating film (SiOC) 23 of about 500 nm is grown by chemical vapor deposition. Next, using an ordinary lithography technique by an exposure drawing apparatus, the interlayer insulating film (SiOC) 23 is anisotropically dry-etched using a resist (not shown) as a mask layer to form an opening. (At this time, the silicon nitride film (Si 3 N 4 ) 20 becomes an etching stopper film.) Next, the resist (not shown) is removed. Next, a barrier metal (TaN) 24 of about 10 nm is grown by chemical vapor deposition. Next, a Cu seed layer is grown by sputtering. Next, Cu of about 500 nm is grown by electrolytic plating. Next, chemical mechanical polishing (CMP) is performed, Cu is embedded in the opening portion flatly, and a first-layer Cu wiring 25 having a barrier metal (TaN) 24 is formed. Next, a silicon nitride film (Si 3 N 4 ) 26 serving as a Cu barrier insulating film is grown by chemical vapor deposition.
図１８
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２７を成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２８を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２８、層間絶縁膜（ＳｉＯＣ）２７及びシリコン窒化膜（Ｓｉ３Ｎ４）２６を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ２９を成長する。次いで化学気相成長により、タングステン（Ｗ）３０を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）２９を有する導電プラグ（Ｗ）３０を形成する。
FIG.
Next, an interlayer insulating film (SiOC) 27 of about 500 nm is grown by chemical vapor deposition. Next, a silicon nitride film (Si 3 N 4 ) 28 of about 20 nm is grown by chemical vapor deposition. Next, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, a silicon nitride film (Si 3 N 4 ) 28, an interlayer insulating film (SiOC) 27, and a silicon nitride film (Si 3 N) 4 ) Anisotropic dry etching is sequentially performed on 26 to form vias. Next, the resist (not shown) is removed. Next, TiN 29 serving as a barrier metal is grown by sputtering. Next, tungsten (W) 30 is grown by chemical vapor deposition. Next, a conductive plug (W) 30 having a barrier metal (TiN) 29 is formed by chemical mechanical polishing (CMP).
図２（ｐ−ｐ矢視断面図、ワード線に平行方向）、図３（ｑ−ｑ矢視断面図、ワード線に平行方向）、図４（ｒ−ｒ矢視断面図、ビット線に平行方向）、図５（ｓ−ｓ矢視断面図、ビット線に平行方向）
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）３１を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）３１を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）２８がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）３２を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）３２を有する２層目のＣｕ配線３３を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）３４を成長し、本願発明のＬＡＭＶＥＭＳＧＯＩＮ構造に形成したＣＭＯＳ型ＳＲＡＭのメモリーセルを含む半導体集積回路を完成する。
2 (pp arrow cross-sectional view, parallel to word line), FIG. 3 (qq arrow cross-sectional view, parallel to word line), FIG. 4 (rr arrow cross-sectional view, bit line) (Parallel direction), FIG. 5 (ss arrow cross-sectional view, parallel to the bit line)
Next, an interlayer insulating film (SiOC) 31 of about 500 nm is grown by chemical vapor deposition. Next, using an ordinary lithography technique by an exposure drawing apparatus, the interlayer insulating film (SiOC) 31 is anisotropically dry etched using a resist (not shown) as a mask layer to form an opening. (At this time, the silicon nitride film (Si 3 N 4 ) 28 becomes an etching stopper film.) Next, the resist (not shown) is removed. Next, a barrier metal (TaN) 32 of about 10 nm is grown by chemical vapor deposition. Next, a Cu seed layer is grown by sputtering. Next, Cu of about 500 nm is grown by electrolytic plating. Next, chemical mechanical polishing (CMP) is performed, Cu is embedded in the opening portion flatly, and a second-layer Cu wiring 33 having a barrier metal (TaN) 32 is formed. Next, a silicon nitride film (Si 3 N 4 ) 34 serving as a Cu barrier insulating film is grown by chemical vapor deposition to complete a semiconductor integrated circuit including a CMOS type SRAM memory cell formed in the LAMVEMSGOIN structure of the present invention. .
図１９は本発明の半導体装置における第２の実施例の模式側断面図（平面図は図１に同じ、ｐ−ｐ矢視断面図、ワード線に平行方向）で、シリコン（Ｓｉ）基板を使用し、ＬＡＭＶＥＭＳＧＯＩＮ構造に形成したＣＭＯＳ型ＳＲＡＭのメモリーセルを含む半導体集積回路の一部を示しており、１〜４、７、９〜３４は図２と同じ物を、４１はｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域形成用半導体層）、４２はｐ型の横（水平）方向エピタキシャル歪みＳｉ層（チャネル領域形成用半導体層）、４３はｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域形成用半導体層）、４４ａはｐ型の縦（垂直）方向エピタキシャル歪みＳｉ層（チャネル領域形成用半導体層）、４５はｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域形成用半導体層）を示している。
同図においては、横（水平）方向エピタキシャルＳｉ層（ソースドレイン領域形成用半導体層）５及び横（水平）方向エピタキシャルＳｉ層（チャネル領域形成用半導体層）６ａがそれぞれ横（水平）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域形成用半導体層）４１及び横（水平）方向エピタキシャル歪みＳｉ層（チャネル領域形成用半導体層）４２で形成されていること、縦（垂直）方向エピタキシャルＳｉ層（ソースドレイン領域及びチャネル領域形成用半導体層）８ａが縦（垂直）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域形成用半導体層）４３、縦（垂直）方向エピタキシャル歪みＳｉ層（チャネル領域形成用半導体層）４４ａ及び縦（垂直）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域形成用半導体層）４５より形成されていること以外は図２とほぼ同じ構造の横（ラテラル）型ＭＩＳ電界効果トランジスタ及び縦（バーティカル）型ＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、格子定数の小さなＳｉ層を、左右あるいは上下から格子定数の大きなＳｉＧｅ層により挟んだ構造の半導体層を形成できるため、左右あるいは上下のＳｉＧｅ層から歪みＳｉ層（チャネル領域）の格子定数を広げることが可能で、横（ラテラル）型ＭＩＳ電界効果トランジスタ及び縦（バーティカル）型ＭＩＳ電界効果トランジスタ共にキャリアの移動度を増加させることができるので、より高速化が可能である。
FIG. 19 is a schematic sectional side view of the second embodiment of the semiconductor device of the present invention (plan view is the same as FIG. 1, pp arrow sectional view, parallel to the word line), and shows the silicon (Si) substrate. 1 shows a part of a semiconductor integrated circuit including CMOS SRAM memory cells formed in a LAMVEMSGOIN structure, wherein 1-4, 7, and 9-34 are the same as in FIG. (Horizontal) direction epitaxial SiGe layer (source / drain region forming semiconductor layer), 42 is a p-type lateral (horizontal) direction epitaxial strained Si layer (channel region forming semiconductor layer), and 43 is a p-type longitudinal (vertical) direction. Epitaxial SiGe layer (source / drain region forming semiconductor layer), 44a is a p-type longitudinal (vertical) direction epitaxial strained Si layer (channel region forming semiconductor layer), and 45 is a p-type longitudinal (vertical) direction. Shows the epitaxial SiGe layer (source drain region formation semiconductor layer).
In this figure, a lateral (horizontal) epitaxial Si layer (source / drain region forming semiconductor layer) 5 and a lateral (horizontal) epitaxial Si layer (channel region forming semiconductor layer) 6a are respectively lateral (horizontal) epitaxial SiGe. A layer (source / drain region forming semiconductor layer) 41 and a lateral (horizontal) direction epitaxial strained Si layer (channel region forming semiconductor layer) 42; and a longitudinal (vertical) direction epitaxial Si layer (source / drain region and The channel region forming semiconductor layer) 8a includes a longitudinal (vertical) direction epitaxial SiGe layer (source / drain region forming semiconductor layer) 43, a longitudinal (vertical) direction epitaxial strained Si layer (channel region forming semiconductor layer) 44a, and a longitudinal (vertical). ) Direction epitaxial SiGe layer (semiconductor for source / drain region formation) ) Next to almost the same structure as FIG. 2 except that 45 is formed from (lateral) type MIS field effect transistor and a vertical (vertical) type MIS field effect transistor is formed.
In this embodiment, the same effect as that of the first embodiment can be obtained, and the manufacturing method is somewhat complicated. However, a Si layer having a small lattice constant is sandwiched between SiGe layers having a large lattice constant from the left and right or above and below. Since a semiconductor layer having a structure can be formed, the lattice constant of the strained Si layer (channel region) can be expanded from the left and right or upper and lower SiGe layers, and a lateral (vertical) MIS field effect transistor and a vertical (vertical) MIS electric field. Since both the effect transistors can increase carrier mobility, higher speed can be achieved.
図２０〜図２４は本発明の半導体装置における第３の実施例で、図２０は模式平面図、図２１は模式側断面図（ｐ−ｐ矢視断面図、ワード線に平行方向）、図２２は模式側断面図（ｑ−ｑ矢視断面図、ワード線に平行方向）、図２３は模式側断面図（ｒ−ｒ矢視断面図、ビット線に平行方向）、図２４は模式側断面図（ｓ−ｓ矢視断面図、ビット線に平行方向）を示し、シリコン（Ｓｉ）基板を使用し、ＬＡＭＶＥＭＳＧＯＩＮ構造に形成したＣＭＯＳ型ＳＲＡＭのメモリーセルを含む半導体集積回路の一部を示しており、１〜３５は図１〜図５と同じ物を、８ｂはｎ型の縦（垂直）方向エピタキシャルＳｉ層を示している。
同図においては、情報保持用のフリップフロップが縦（バーティカル）型ＭＩＳ電界効果トランジスタにより形成され、読み出しあるいは書き込み用のワードトランジスタが横（ラテラル）型ＭＩＳ電界効果トランジスタにより形成されていること、電源線及び接地線が半導体層下の下層配線により形成されていること以外は図１〜図５とほぼ同じ構造の横（ラテラル）型ＭＩＳ電界効果トランジスタ及び縦（バーティカル）型ＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、より集積度があがる縦（バーティカル）型ＭＩＳ電界効果トランジスタを多く使用（４素子）していること、電源線及び接地線が半導体層下の下層配線により形成されているため配線の自由度が増すこと等により、さらに高集積化が可能で、従来のＣＭＯＳ型ＳＲＡＭのメモリーセルサイズに比較し、約５５％程度に微細化が可能である。
20 to 24 show a third embodiment of the semiconductor device according to the present invention, in which FIG. 20 is a schematic plan view, FIG. 21 is a schematic side sectional view (a cross-sectional view in the direction of arrow pp, parallel to the word line), FIG. 22 is a schematic side sectional view (q-q arrow sectional view, parallel to the word line), FIG. 23 is a schematic side sectional view (rr arrow sectional view, parallel to the bit line), and FIG. 24 is a schematic side. A cross-sectional view (s-s cross-sectional view, parallel to the bit line) is shown, and a part of a semiconductor integrated circuit including a CMOS SRAM memory cell formed in a LAMVEMSGOIN structure using a silicon (Si) substrate is shown. 1 to 35 are the same as those shown in FIGS. 1 to 5, and 8b is an n-type longitudinal (vertical) direction epitaxial Si layer.
In the figure, a flip-flop for holding information is formed by a vertical (vertical) MIS field effect transistor, and a word transistor for reading or writing is formed by a lateral (lateral) MIS field effect transistor. A lateral (vertical) MIS field effect transistor and a vertical (vertical) MIS field effect transistor having substantially the same structure as that shown in FIGS. 1 to 5 are formed except that the line and the ground line are formed by a lower layer wiring under the semiconductor layer. Has been.
In this embodiment, the same effect as that of the first embodiment can be obtained, and a large number of vertical (vertical) MIS field effect transistors with higher integration are used (four elements). Since the line is formed by the lower layer wiring under the semiconductor layer, the degree of freedom of the wiring is increased, so that higher integration is possible, and about 55% compared with the memory cell size of the conventional CMOS type SRAM. Miniaturization is possible.
図２５は本発明の半導体装置における第４の実施例の模式側断面図（平面図は図２０に同じ、ｐ−ｐ矢視断面図、ワード線に平行方向）で、シリコン（Ｓｉ）基板を使用し、ＬＡＭＶＥＭＳＧＯＩＮ構造に形成したＣＭＯＳ型ＳＲＡＭのメモリーセルを含む半導体集積回路の一部を示しており、１〜４、７、９、１２、１６〜２８、３１〜３７は図２１と同じ物を、４１、４３〜４５は図１９と同じ物を、４４ｂはｎ型の縦（垂直）方向エピタキシャル歪みＳｉ層（チャネル領域形成用半導体層）を示している。
同図においては、横（水平）方向エピタキシャルＳｉ層（ソースドレイン領域形成用半導体層）５が横（水平）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域形成用半導体層）４１で形成されていること、縦（垂直）方向エピタキシャルＳｉ層（ソースドレイン領域及びチャネル領域形成用半導体層）（８ａ、８ｂ）が縦（垂直）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域形成用半導体層）４３、縦（垂直）方向エピタキシャル歪みＳｉ層（チャネル領域形成用半導体層）（４４ａ、４４ｂ）及び縦（垂直）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域形成用半導体層）４５より形成されていること以外は第３の実施例の図２１とほぼ同じ構造の横（ラテラル）型ＭＩＳ電界効果トランジスタ及び縦（バーティカル）型ＭＩＳ電界効果トランジスタが形成されている。（ただし横（ラテラル）型ＭＩＳ電界効果トランジスタはｎ＋型ソースドレイン領域（９、１２）のみが図示されている。）
本実施例においては、第１及び第３の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、第１の実施例に比較し、移動度を増加させることによる高速化が、縦（バーティカル）型ＭＩＳ電界効果トランジスタを多く使用することによるさらなる高集積化が可能である。
FIG. 25 is a schematic sectional side view of the fourth embodiment of the semiconductor device of the present invention (plan view is the same as FIG. 20, pp arrow sectional view, parallel to the word line), and shows the silicon (Si) substrate. 1 shows a part of a semiconductor integrated circuit including CMOS SRAM memory cells formed in a LAMVEMSGOIN structure, and 1-4, 7, 9, 12, 16-28, and 31-37 are the same as FIG. , 41 and 43 to 45 are the same as those in FIG. 19, and 44b is an n-type longitudinal (vertical) direction epitaxial strained Si layer (channel region forming semiconductor layer).
In the figure, a lateral (horizontal) direction epitaxial Si layer (source / drain region forming semiconductor layer) 5 is formed of a lateral (horizontal) direction epitaxial SiGe layer (source / drain region forming semiconductor layer) 41, and The (vertical) direction epitaxial Si layer (source / drain region and channel region forming semiconductor layer) (8a, 8b) is the vertical (vertical) direction epitaxial SiGe layer (source / drain region forming semiconductor layer) 43, and the vertical (vertical) direction epitaxial is. Diagram of the third embodiment except that it is formed of a strained Si layer (channel region forming semiconductor layer) (44a, 44b) and a longitudinal (vertical) direction epitaxial SiGe layer (source / drain region forming semiconductor layer) 45. The lateral (lateral) MIS field effect transistor and vertical Type MIS field effect transistor is formed. (However, in the lateral (lateral) MIS field effect transistor, only the n + -type source / drain regions (9, 12) are shown).
In this embodiment, the same effects as those of the first and third embodiments can be obtained, and the manufacturing method is somewhat complicated. However, compared with the first embodiment, the speed is increased by increasing the mobility. However, it is possible to achieve higher integration by using a large number of vertical (vertical) MIS field-effect transistors.
図２６〜図２９は本発明の半導体装置における第５の実施例で、図２６は模式平面図、図２７は模式側断面図（ｐ−ｐ矢視断面図）、図２８は模式側断面図（ｑ−ｑ矢視断面図）、図２９は模式側断面図（ｒ−ｒ矢視断面図）を示し、シリコン（Ｓｉ）基板を使用し、ＬＡＭＶＥＭＳＧＯＩＮ構造に形成したＣＭＯＳ型のインバータを含む半導体集積回路の一部を示しており、１〜２６、３５は図１〜図５と同じ物を、８ｂは図２１と同じ物を示している。ＣＭＯＳ型のインバータの回路図は記載していないが、図３０のＣＭＯＳ型ＳＲＡＭのメモリーセル回路図のフリップフロップ部の１組のＰチャネルＭＩＳ電界効果トランジスタ及びＮチャネルＭＩＳ電界効果トランジスタからなるものである。
同図においては、包囲型ゲート電極を有する縦（バーティカル）型のＰチャネルＭＩＳ電界効果トランジスタ及び包囲型ゲート電極を有する横（ラテラル）型のＮチャネルＭＩＳ電界効果トランジスタからなるＳＯＩ構造のインバータが形成され、包囲型ゲート電極どうし（１４、１７）は直接接続され、入力電圧（ＶＩＮ）が印加され、ｐ＋型ドレイン領域３７とｎ＋型ドレイン領域１２は下層配線（ＷＳｉ、一点鎖線で示す）により接続され、出力電圧（ＶＯＵＴ）が印加され、ｐ＋型ソース領域には電源電圧（ＶＤＤ）が印加され、ｎ＋型ソース領域には接地電圧（ＶＳＳ）が印加されている。
本実施例においては、ＳＯＩ構造のインバータが形成されているため、ソースドレイン領域の接合容量が低減（実質ゼロ）できることにより高速化が可能である。
またゲート電極を完全に包囲した縦（バーティカル）型のＰチャネルＭＩＳ電界効果トランジスタ及びゲート電極を完全に包囲した横（ラテラル）型のＮチャネルＭＩＳ電界効果トランジスタからなるインバータを形成できるため、電流リークのない高性能且つ高速なインバータを得ることが可能である。
またＳＯＩ基板下に下層配線を形成できるため、Ｃｕ配線１層で形成できること及び横（ラテラル）型ＭＩＳ電界効果トランジスタと縦（バーティカル）型ＭＩＳ電界効果トランジスタを使い分けることにより占有面積が微細で、配線の自由度を増すことができることによる高集積化が可能である。
26 to 29 show a fifth embodiment of the semiconductor device according to the present invention. FIG. 26 is a schematic plan view, FIG. 27 is a schematic side sectional view (sectional view taken along a line p-p), and FIG. 28 is a schematic side sectional view. 29 is a schematic side cross-sectional view (a cross-sectional view taken along an rr arrow), and FIG. 29 is a semiconductor including a CMOS inverter using a silicon (Si) substrate and having a LAMVEMSGOIN structure. A part of the integrated circuit is shown. 1-26 and 35 are the same as in FIGS. 1 to 5, and 8b is the same as in FIG. Although a circuit diagram of the CMOS type inverter is not shown, it is composed of a pair of P channel MIS field effect transistors and N channel MIS field effect transistors in the flip-flop portion of the memory cell circuit diagram of the CMOS type SRAM of FIG. is there.
In the figure, an SOI-structured inverter is formed which is composed of a vertical (vertical) P-channel MIS field effect transistor having an enclosing gate electrode and a lateral (lateral) N-channel MIS field effect transistor having an enclosing gate electrode. The encircling gate electrodes (14, 17) are directly connected, an input voltage (VIN) is applied, and the p + -type drain region 37 and the n + -type drain region 12 are lower layer wirings (WSi, indicated by a one-dot chain line) are connected by, is applied when the output voltage (VOUT) is, the p + -type source region is applied supply voltage (VDD), the n + -type source region ground voltage (VSS) is applied.
In this embodiment, since an SOI-structured inverter is formed, the junction capacitance of the source / drain region can be reduced (substantially zero), and the speed can be increased.
In addition, an inverter composed of a vertical (vertical) P-channel MIS field effect transistor that completely surrounds the gate electrode and a lateral (lateral) N-channel MIS field effect transistor that completely surrounds the gate electrode can be formed. It is possible to obtain a high-performance and high-speed inverter without the above.
In addition, since the lower layer wiring can be formed under the SOI substrate, it can be formed with a single Cu wiring layer, and the occupation area is fine by using a lateral (lateral) MIS field effect transistor and a vertical (vertical) MIS field effect transistor. High integration can be achieved by increasing the degree of freedom.
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
また包囲型ゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例おいては、包囲型ゲート電極を有する縦（バーティカル）型のＰチャネルＭＩＳ電界効果トランジスタ及び包囲型ゲート電極を有する横（ラテラル）型のＮチャネルＭＩＳ電界効果トランジスタからなるＳＯＩ構造のインバータを形成しているが、包囲型ゲート電極を有する横（ラテラル）型のＰチャネルＭＩＳ電界効果トランジスタ及び包囲型ゲート電極を有する縦（バーティカル）型のＮチャネルＭＩＳ電界効果トランジスタからなるＳＯＩ構造のインバータを形成してもよい。
上記実施例においては、ＳＲＡＭ及びインバータについて説明しているが、これに限定されず、どのような半導体記憶装置でも、論理回路でも、マイクロプロセッサにも適応可能である。
In the above embodiment, chemical vapor deposition is used when growing the semiconductor layer. However, the present invention is not limited to this, and molecular beam epitaxy (MBE) or metal organic chemical vapor deposition (MOCVD) is also used. Alternatively, atomic layer crystal growth (ALE) or any other crystal growth method may be used.
The surrounding gate electrode, the gate oxide film, the barrier metal, the conductive plug, the wiring, the insulating film, and the like are not limited to the above embodiment, and any material may be used as long as it has the same characteristics.
Further, in the above-described embodiment, an SOI structure comprising a vertical (vertical) P-channel MIS field effect transistor having an enclosing gate electrode and a lateral (lateral) N-channel MIS field effect transistor having an enclosing gate electrode. Although an inverter is formed, an SOI structure comprising a lateral (lateral) P-channel MIS field effect transistor having an enclosed gate electrode and a vertical (vertical) N-channel MIS field effect transistor having an enclosed gate electrode An inverter may be formed.
In the above embodiment, the SRAM and the inverter are described. However, the present invention is not limited to this, and any semiconductor memory device, logic circuit, or microprocessor can be applied.
本願発明は、特に極めて高速で、高性能、高信頼且つ高集積なＣＭＯＳ型半導体集積回路を目指したものではあるが、ＣＭＯＳに限らず、単一のＭＩＳ電界効果トランジスタからなる半導体集積回路においても、包囲型ゲート電極を有する横（ラテラル）型ＭＩＳ電界効果トランジスタと包囲型ゲート電極を有する縦（バーティカル）型ＭＩＳ電界効果トランジスタを回路構成により使い分けることは可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ、液晶用のＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）等に利用できる可能性がある。
The present invention is particularly aimed at a high-speed, high-performance, high-reliability, and highly-integrated CMOS type semiconductor integrated circuit. However, the present invention is not limited to a CMOS, but also in a semiconductor integrated circuit composed of a single MIS field effect transistor. The lateral (lateral) MIS field effect transistor having the surrounding gate electrode and the vertical (vertical) MIS field effect transistor having the surrounding gate electrode can be selectively used depending on the circuit configuration.
The MIS field-effect transistor as well, may be available other field effect transistors, such as a liquid crystal for a TFT (T hin F ilm T ransistor ).
１ ｐ型のシリコン（Ｓｉ）基板
２ シリコン窒化膜（Ｓｉ３Ｎ４）
３ シリコン酸化膜（ＳｉＯ２）
４ 素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
５ ｐ型の横（水平）方向エピタキシャルＳｉ層（ソースドレイン領域形成用半導体層）
６ａ ｐ型の横（水平）方向エピタキシャルＳｉ層（チャネル領域形成用半導体層）
６ｂ ｎ型の横（水平）方向エピタキシャルＳｉ層（チャネル領域形成用半導体層）
７ 埋め込みシリコン窒化膜（Ｓｉ３Ｎ４）
８ａ ｐ型の縦（垂直）方向エピタキシャルＳｉ層（ソースドレイン領域及びチャネル領域形成用半導体層）
８ｂ ｎ型の縦（垂直）方向エピタキシャルＳｉ層（ソースドレイン領域及びチャネル領域形成用半導体層）
９ ｎ＋型ソース領域
１０ ｎ型ソース領域
１１ ｎ型ドレイン領域
１２ ｎ＋型ドレイン領域
１３ 横（ラテラル）型ＭＩＳ電界効果トランジスタのゲート酸化膜（ＳｉＯ２）
１４ 横（ラテラル）型ＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ）
１５ サイドウォール（ＳｉＯ２）
１６ 縦（バーティカル）型ＭＩＳ電界効果トランジスタのゲート酸化膜（ＳｉＯ２）
１７ 縦（バーティカル）型ＭＩＳ電界効果トランジスタの包囲型ゲート電極（ＷＳｉ）
１８ 燐珪酸ガラス（ＰＳＧ）膜
１９ 燐珪酸ガラス（ＰＳＧ）膜
２０ シリコン窒化膜（Ｓｉ３Ｎ４）
２１ バリアメタル（ＴｉＮ）
２２ 導電プラグ（Ｗ）
２３ 層間絶縁膜（ＳｉＯＣ）
２４ バリアメタル（ＴａＮ）
２５ １層目のＣｕ配線（Ｃｕシード層含む）
２６ バリア絶縁膜（Ｓｉ３Ｎ４）
２７ 層間絶縁膜（ＳｉＯＣ）
２８ シリコン窒化膜（Ｓｉ３Ｎ４）
２９ バリアメタル（ＴｉＮ）
３０ 導電プラグ（Ｗ）
３１ 層間絶縁膜（ＳｉＯＣ）
３２ バリアメタル（ＴａＮ）
３３ ２層目のＣｕ配線（Ｃｕシード層含む）
３４ バリア絶縁膜（Ｓｉ３Ｎ４）
３５ 下層配線（ＷＳｉ）
３６ ｐ＋型ソース領域
３７ ｐ＋型ドレイン領域
３８ ｐ型の縦（垂直）方向エピタキシャルＳｉ層
３９ 選択化学気相成長導電膜（Ｗ）
４０ シリコン酸化膜（ＳｉＯ２）
４１ ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域形成用半導体層）
４２ ｐ型の横（水平）方向エピタキシャル歪みＳｉ層（チャネル領域形成用半導体層）
４３ ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域形成用半導体層）
４４ａ ｐ型の縦（垂直）方向エピタキシャル歪みＳｉ層（チャネル領域形成用半導体層）
４４ｂ ｎ型の縦（垂直）方向エピタキシャル歪みＳｉ層（チャネル領域形成用半導体層）
４５ ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層（ソースドレイン領域形成用半導体層）
1 p-type silicon (Si) substrate 2 silicon nitride film (Si 3 N 4 )
3 Silicon oxide film (SiO 2 )
4 Silicon nitride film in element isolation region (Si 3 N 4 )
5 p-type lateral (horizontal) direction epitaxial Si layer (source / drain region forming semiconductor layer)
6a p-type lateral (horizontal) direction epitaxial Si layer (semiconductor layer for forming channel region)
6b N-type lateral (horizontal) direction epitaxial Si layer (semiconductor layer for forming channel region)
7 Embedded silicon nitride film (Si 3 N 4 )
8a p-type vertical (vertical) direction epitaxial Si layer (source / drain region and channel region forming semiconductor layer)
8b n-type vertical (vertical) direction epitaxial Si layer (source / drain region and channel region forming semiconductor layer)
9 n + type source region 10 n type source region 11 n type drain region 12 n + type drain region 13 Gate oxide film (SiO 2 ) of lateral (lateral) MIS field effect transistor
14 Lateral MIS Field Effect Transistor Surrounding Gate Electrode (WSi)
15 Side wall (SiO 2 )
16 Vertical (vertical) type MIS field effect transistor gate oxide film (SiO 2 )
17 Surrounding Gate Electrode (WSi) of Vertical (Vertical) MIS Field Effect Transistor
18 Phosphorsilicate glass (PSG) film 19 Phosphorsilicate glass (PSG) film 20 Silicon nitride film (Si 3 N 4 )
21 Barrier metal (TiN)
22 Conductive plug (W)
23 Interlayer insulation film (SiOC)
24 Barrier metal (TaN)
25 First layer Cu wiring (including Cu seed layer)
26 Barrier insulating film (Si 3 N 4 )
27 Interlayer insulation film (SiOC)
28 Silicon nitride film (Si 3 N 4 )
29 Barrier metal (TiN)
30 Conductive plug (W)
31 Interlayer insulation film (SiOC)
32 Barrier metal (TaN)
33 Second layer Cu wiring (including Cu seed layer)
34 Barrier insulating film (Si 3 N 4 )
35 Lower layer wiring (WSi)
36 p + type source region 37 p + type drain region 38 p type vertical (vertical) direction epitaxial Si layer 39 selective chemical vapor deposition conductive film (W)
40 Silicon oxide film (SiO 2 )
41 p-type lateral (horizontal) direction epitaxial SiGe layer (semiconductor layer for forming a source / drain region)
42 p-type lateral (horizontal) direction epitaxial strained Si layer (semiconductor layer for forming channel region)
43 p-type vertical (vertical) direction epitaxial SiGe layer (source / drain region forming semiconductor layer)
44a p-type longitudinal (vertical) direction epitaxial strained Si layer (semiconductor layer for forming channel region)
44b n-type longitudinal (vertical) direction epitaxial strain Si layer (semiconductor layer for forming channel region)
45 p-type longitudinal (vertical) direction epitaxial SiGe layer (source / drain region forming semiconductor layer)
Claims (5)
Priority Applications (1)
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