JP2013149708A

JP2013149708A - 半導体装置の製造方法

Info

Publication number: JP2013149708A
Application number: JP2012007836A
Authority: JP
Inventors: Hitoshi Tsuji; 均辻; Akira Komatsu; 公小松; Kaori Fuse; 香織布施
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2012-01-18
Filing date: 2012-01-18
Publication date: 2013-08-01

Abstract

【課題】実施形態は、厚いレジスト層に微細パターンを形成するフォトリソグラフィ技術を提供する。
【解決手段】実施形態に係る半導体装置の製造方法は、ウェーハの主面上に形成されたネガ型感光レジスト層に、第１の未露光領域と、前記第１の未露光領域から離間した第２の未露光領域と、を形成する第１の露光工程と、前記第２の未露光領域を基準としてマスクパターンの位置合せを行い、前記第１の未露光領域の一部を露光する第２の露光工程と、前記レジスト層を現像し、前記第１の未露光領域に対応する抜きパターンを形成する工程と、を備える。前記第２の露光工程では、前記第１の未露光領域に重なる位置から、前記主面に平行な第１の方向にシフトしたマスクパターンを用いて前記第１の未露光領域の幅を狭くする。
【選択図】図１

Description

実施形態は、半導体装置の製造方法に関する。

半導体装置の製造過程におけるフォトリソグラフィは、微細加工の中核をなす技術である。例えば、感光性レジストに形成されるパターンの最小寸法は、３００ナノメートル（ｎｍ）を下回る。これに伴い、ウェーハ上に形成されるレジスト層の厚さも薄くなる傾向にある。

一方、レジストパターンを用いてウェーハに転写されるパターンの形状は様々である。例えば、アスペクト比の大きなパターンをウェーハ表面に形成する場合には、数ミクロンの厚さのレジスト層が必要となることがある。しかしながら、厚いレジスト層に１マイクロメートル（μｍ）以下の微細なパターンを形成することは難しい。そこで、厚いレジスト層に微細パターンを形成するフォトリソグラフィ技術が必要である。

特開平０５−８２４０７号公報

実施形態は、厚いレジスト層に微細パターンを形成するフォトリソグラフィ技術を提供する。

実施形態に係る半導体装置の製造方法は、ウェーハの主面上に形成されたネガ型感光レジスト層に、第１の未露光領域と、前記第１の未露光領域から離間した第２の未露光領域と、を形成する第１の露光工程と、前記第２の未露光領域を基準としてマスクパターンの位置合せを行い、前記第１の未露光領域の一部を露光する第２の露光工程と、前記レジスト層を現像し、前記第１の未露光領域に対応する抜きパターンを形成する工程と、を備える。前記第２の露光工程では、前記第１の未露光領域に重なる位置から、前記主面に平行な第１の方向にシフトされたマスクパターンを用いて前記第１の未露光領域の幅を狭くする。

第１実施形態に係る半導体装置の製造過程を示す模式断面図である。第１実施形態に係る半導体装置の製造過程の一例を示す平面図である。第１実施形態に係る半導体装置の製造過程の別の例を示す平面図である。第２実施形態に係る半導体装置の製造過程を示す模式断面図である。図４に続く製造過程を示す模式断面図である。図５に続く製造過程を示す模式断面図である。図６に続く製造過程を示す模式断面図である。図７に続く製造過程を示す模式断面図である。トレンチの開口と深さの関係を示すグラフである。

以下、実施の形態について図面を参照しながら説明する。なお、図面中の同一部分には同一番号を付してその詳しい説明は適宜省略し、異なる部分について説明する。また、図中に示すＸＹＺ直交座標を適宜参照して説明する。

（第１実施形態）
図１を参照して、第１実施形態に係る半導体装置の製造方法を説明する。図１（ａ）〜図１（ｄ）は、本実施形態に係るフォトリソグラフィの各工程を示す模式断面図である。それぞれ、被処理ウェーハにおけるデバイス領域ＤＡおよびアライメント領域ＡＡの部分断面を示している。

図１（ａ）は、第１の露光工程を示す。第１の露光工程では、ウェーハ１０の主面１０ａの上に形成されたレジスト層２０に、第１の未露光領域２０ａと、第１の未露光領域２０ａから離間した第２の未露光領域２０ｂを形成する。

レジスト層２０は、ネガ型感光レジストであり、例えば、ノボラック系化学増幅型レジストを用いる。レジスト層２０の厚さは、例えば、２〜３μｍである。

レジスト層２０は、マスク３０を介して、例えば、ｉ線ステッパを用いて露光される。マスク３０は、デバイス領域ＤＡにマスクパターン３０ａを有し、アライメント領域ＡＡにマスクパターン３０ｂを有する。これにより、デバイス領域ＤＡに第１の未露光領域２０ａが形成され、アライメント領域ＡＡに第２の未露光領域２０ｂが形成される。

主面１０ａに平行な方向（Ｘ方向）におけるマスクパターン３０ａの幅は、例えば、１．６μｍである。これにより、焦点深度などの露光マージンが大きい条件で、厚さ２〜３μｍのレジスト層２０に第１の未露光領域２０ａを形成することができる。

マスクパターン３０ａのＸ方向の幅が狭いと、露光マージンは小さくなる。例えば、光の回折によりマスクパターン３０ａの下のレジスト層２０が露光され、第１の未露光領域２０ａのＸ方向の幅が狭くなる。また、第１の未露光領域２０ａが形成されない場合もある。このため、所望のパターンをレジスト層２０に転写することができなくなる。

図１（ｂ）および図１（ｃ）は、第２の露光工程を示す。まず、図１（ｂ）に示すように、アライメント領域ＡＡに形成された第２の未露光領域２０ｂを基準として、マスク３１の位置合わせを行う。例えば、図示しないステッパは、第２の未露光領域２０ｂを潜像として認識し、位置合わせパターンとして使用する。

マスク３１は、デバイス領域ＤＡにマスクパターン３１ａを有する。マスクパターン３１ａは、第１の未露光領域２０ａの一部分を覆う。マスクパターン３１ａは、例えば、マスクパターン３０ａと同じ平面形状を有する。そして、第１の未露光領域２０ａに重なる位置から、マスクパターン３１ａをＸ方向にシフトすることにより、第１の未露光領域２０ａの一部が露光される状態に位置を合せる。

そして、図１（ｃ）に示すように、第１の未露光領域２０ａの一部を露光する。マスクパターンが設けられないアライメント領域ＡＡでは、第２の未露光領域２０ｂが露光される。

続いて、図１（ｄ）に示すように、レジスト層２０を現像し、第１の未露光領域２０ａに対応する抜きパターン４０を形成する。アライメント領域ＡＡでは、第２の未露光領域２０ｂが、第２の露光工程で露光されるため、抜きパターンが形成されない。

抜きパターン４０は、マスクパターン３０ａのＸ方向の幅よりも、例えば、マスク３１のシフト量だけ狭くなる。すなわち、光の回折現象により１回の露光では形成できない狭い幅のパターンを形成することが可能となる。

図２は、第１実施形態に係る半導体装置の製造過程の一例を示す平面図である。図２（ａ）〜図２（ｄ）は、図１に示したデバイス領域ＤＡの平面図である。

図２（ａ）に示すように、レジスト層２０を露光し、第１の未露光領域２０ａを形成する。第１の未露光領域２０ａは、マスクパターン３０ａが転写されたストライプ状のパターンである。例えば、第１の未露光領域２０ａのＸ方向の幅は、１．６μｍである。

次に、図２（ｂ）に示すように、マスクパターン３１ａにより、第１の未露光領域２０ａを覆う。マスクパターン３１ａは、マスクパターン３０ａと同じストライプ状のパターンであり、Ｘ方向における幅も同じである。そして、第１の未露光領域２０ａに重なる位置から、マスクパターン３１ａをＸ方向にシフトし、第１の未露光領域の一部を露光する。これにより、図２（ｃ）に示すように、第１の未露光領域２０ａのＸ方向の幅を狭くすることができる。

次に、レジスト層２０を現像し、図２（ｄ）に示すように、ストライプ状の抜きパターン４０を形成する。例えば、マスクパターン３１ａのＸ方向へのシフト量を０．８μｍとすることにより、抜きパターン４０のＸ方向の幅を０．８μｍとすることができる。

図３は、第１実施形態に係る半導体装置の製造過程の別の例を示す平面図である。図３（ａ）〜図３（ｅ）は、図１に示したデバイス領域ＤＡの平面図である。

図３（ａ）に示すように、第１の露光工程において、レジスト層２０を露光し、マスクパターン３０ａが転写された第１の未露光領域２０ａを形成する。この例では、マスクパターン３０ａは、Ｙ方向に延在するストライプ状のパターンと、Ｘ方向に延在するストライプ状のパターンと、を組み合わせた平面形状を有する。そして、Ｘ方向に延在するストライプの幅、および、Ｙ方向に延在するストライプの幅は、延在方向に直交する方向において、それぞれ１．６μｍである。

次に、図３（ｂ）に示すように、第２の露光工程において、マスクパターン３３ａにより第１の未露光領域２０ａを覆う。マスクパターン３３ａは、マスクパターン３０ａと同じ平面形状を有する。そして、第１の未露光領域２０ａに重なる位置から、マスクパターン３３ａをＸ方向にシフトし、第１の未露光領域の一部を露光する。

さらに、第３の露光工程において、図３（ｃ）に示すように、マスクパターン３５ａにより、第１の未露光領域２０ａを覆う。マスクパターン３５ａは、マスクパターン３０ａと同じ平面形状を有する。そして、第１の未露光領域２０ａに重なる位置から、マスクパターン３５ａをＸ方向に垂直なＹ方向にシフトし、第１の未露光領域２０ａの一部を露光する。これにより、図３（ｄ）に示すように、第１の未露光領域２０ａのＸ方向およびＹ方向におけるストライプ幅を狭くすることができる。

次に、レジスト層２０を現像し、図３（ｅ）に示すように、ストライプ状の抜きパターン４０を形成する。例えば、マスクパターン３３ａのＸ方向へのシフト量を０．８μｍとし、マスクパターン３５ａのＹ方向へのシフト量を０．８μｍとすることにより、抜きパターン４０のストライプ幅を０．８μｍとすることができる。

上記の例では、第２の露光工程、および、第３の露光工程において、第２の未露光領域２０ｂ（図１参照）を基準にマスクパターン３３ａおよび３５ａの位置合せを行う。そして、第３の露光工程において、第２の未露光領域２０ｂを露光する。

上記の通り本実施形態に係る製造方法では、ネガ型感光性のレジストを用いて、焦点深度など露光マージンに余裕がある幅の広いマスクパターンで第１の露光を行う。その後、パターン位置を任意に変更したマスクを用いて第２の露光を行う。これにより、マスクパターンよりも微細な抜きパターンを安定して形成することができる。

すなわち、技術的に安定したフォトリソグラフィ工程を組み合わせることにより厚膜レジストに対する解像度の限界を克服し、１μｍ以下の微細な抜きパターンを形成することができる。

さらに、少なくとも１回の露光において、最初に形成された潜像を位置合せマークに用いることにより、位置合わせ精度を向上させることができる。これにより、レジスト層に形成されるパターンの寸法精度も向上する。

（第２実施形態）
次に、図４〜図８を参照して、第２実施形態に係る半導体装置１００の製造方法を説明する。図４（ａ）〜図８は、半導体装置１００の製造過程を示す模式断面図である。

図４（ａ）に示すように、低キャリア濃度のｎ形半導体層５０の第１主面５０ａの上に絶縁層５１を形成する。ｎ形半導体層５０は、例えば、ｎ形シリコン層であり、シリコンウェーハの上にエピタキシャル成長される。絶縁層５１は、例えば、シリコン酸化膜である。また、第２のアライメント領域ＡＡ２において、ｎ形半導体層５０の主面５０ａには、位置合せマーク５３が形成される。

次に、図４（ｂ）に示すように、レジスト層２０を形成する。例えば、ノボラック系化学増幅型レジストを塗布、乾燥させることにより形成する。レジスト層２０の厚さは、ｎ形半導体層５０に形成するトレンチのアスペクト比に適応する厚さに形成する。例えば、幅１μｍ、深さ４０〜５０μｍのトレンチを形成する場合、２〜３μｍの厚さにする。

次に、マスク６０を用いた第１の露光工程を実施する。マスク６０は、デバイス領域ＤＡにおいて、マスクパターン６０ａを有し、第１のアライメント領域ＡＡ１において、マスクパターン６０ｂを有する。

図４（ｃ）に示すように、マスク６０を介してｉ線を照射し、レジスト層２０を露光する。マスクパターン６０ａの位置合せは、位置合せマーク５３を用いて行う。そして、デバイス領域ＤＡに、マスクパターン６０ａに対応した第１の未露光領域２０ａを形成する。第１のアライメント領域ＡＡには、マスクパターン６０ｂに対応した第２の未露光領域２０ｂを形成する。

次に、マスク６１を用いた第２の露光工程を実施する。マスク６１は、デバイス領域ＤＡに、マスクパターン６１ａを有する。マスクパターン６１ａは、例えば、マスクパターン６０ａと同じ平面形状を有する。マスクパターン６１ａの位置合せは、第１の露光工程において形成された第２の未露光領域２０ｂの潜像を位置合せマークとして行う。

図５（ａ）に示すように、マスクパターン６１ａは、例えば、第１の未露光領域２０ａに対してＸ方向にシフトした位置に合わせる。例えば、第１の未露光領域２０ａのＸ方向の幅が１．６μｍである場合、マスクパターン６１ａは、第１の未露光領域２０ａに完全に重なる位置から、Ｘ方向に０．８μｍシフトされる。

次に、図５（ｂ）に示すように、マスク６１を介してｉ線を照射し、レジスト層２０を露光する。マスクパターン６１ａがＸ方向にシフトする分、第１の未露光領域２０ａの一部が露光され、その幅が狭くなる。また、マスク６１の第１のアライメント領域ＡＡ１には、マスクパターンが設けられないため、第２の未露光領域２０ｂが露光される。

次に、図５（ｃ）に示すように、レジスト層２０を現像し、デバイス領域ＤＡに抜きパターン４０を形成する。抜きパターン４０のＸ方向の幅Ｗ_Ｔは、例えば、マスクパターン６０ａの幅１．６μｍからシフト量０．８μｍを差し引いた０．８μｍである。

次に、図６（ａ）に示すように、レジスト層２０をエッチングマスクとして、絶縁層５１をエッチングし、抜きパターン４０に対応する部分を除去する。

続いて、図６（ｂ）に示すように、レジスト層２０と、絶縁層５１と、をエッチングマスクとして、トレンチ７０を形成する。トレンチ７０は、例えば、図６（ｂ）の奥行き方向（Ｙ方向）に延在するストライプ状に形成する。このエッチングには、例えば、ＲＩＥ（Reactive Ion Etching）を用いる。そして、Ｚ方向のエッチングレートがＸ方向よりも速いエッチング条件を用いることにより、Ｘ方向の開口幅が抜きパターン４０と等しく、Ｚ方向に延在するアスペクト比の大きいトレンチを形成することができる。例えば、トレンチ７０のＸ方向の幅は、０．８μｍであり、深さは、５０μｍである。

次に、図７（ａ）に示すように、レジスト層２０を除去した後、トレンチ７０の内部を埋め込むｐ形半導体層５５を形成する。Ｐ形半導体層５５は、例えば、エピタキシャル成長されたｐ形シリコン層である。

続いて、絶縁層５１の上に形成されたｐ形半導体層５５を除去し、ｎ形半導体層５０の第１主面５０ａを平坦化する。例えば、ＣＭＰ（Chemical Mechanical Polish）法を用いて、絶縁層５１の上に形成されたｐ形半導体層５５を除去する。そして、例えば、ウエットエッチングにより絶縁層５１を除去する。これにより、図７（ｂ）に示すように、ｎ形半導体層５０の中に複数のｐ形ピラー８０を有するスーパージャンクション構造を形成することができる。

次に、図８に示すように、ｎ形半導体層５０の第１主面５０ａに、ｐ形ベース領域７１を選択的に形成する。ｐ形ベース領域７１は、ｐ形ピラー８０の上に形成される。さらに、ｐ形ベース領域７１の表面に、ｎ形ソース領域７３およびｐ形コンタクト領域７５が形成される。ｐ形ベース領域７１、ｎ形ソース領域７３およびｐ形コンタクト領域７５は、それぞれ、イオン注入法を用いて形成する。

さらに、ｐ形ベース領域７１の表面およびｎ形半導体層５０の表面に、ゲート絶縁膜８３を形成し、その上にゲート電極８１を形成する。

そして、ゲート電極８１を覆う層間絶縁膜８５が形成し、その上に、ソース電極８７が形成する。ソース電極８７は、ｎ形ソース領域７３と、p形コンタクト領域７５と、に電気的に接続して形成される。

また、ｎ形半導体層５０の第２の主面５０ｂの側には、図示しないｎ形ドレイン層と、ｎ形ドレイン層を介してｎ形半導体層５０に電気的に接続するドレイン電極と、を形成する。

このように、本実施形態に係る製造方法では、厚膜のレジスト層２０に１μｍ以下の微細パターンを形成し、アスペクト比の大きいトレンチを形成することができる。そして、ｎ形半導体層（ドリフト層）にスーパージャンクション構造を形成し、高耐圧のＭＯＳ型パワートランジスタである半導体装置１００を製作することができる。

さらに、本実施形態では、半導体装置１００の製造歩留りを向上させることができる。例えば、図９は、トレンチの開口と深さの関係を示すグラフである。横軸は、トレンチのＸ方向における開口の幅である。縦軸は、トレンチの深さである。図９には、抜きパターンの幅が異なるエッチングマスクが形成されたシリコンウェーハを、同時にエッチングした結果を示す。

図９に示すように、トレンチの開口が狭くなるほど、トレンチの深さが浅くなる。例えば、露光マージンに余裕がない場合、ウェーハ周辺部では、ウェーハの反り等の影響により、細めのストライプが形成される傾向にある。これにより、トレンチが浅くなり、ｐ形半導体層をエピタキシャル成長する際に、異常成長が起こり易くなる。このため、製造過程において、ダスト問題を引起す場合があり、製造歩留りを低下させる要因となる。

これに対し、本実施形態に係る製造方法では、各露光工程において、露光マージンを大きくすることが可能であり、トレンチの幅を均一にすることができる。これにより、ｐ形半導体層の異常成長を抑制し、製造歩留りを向上させることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０・・・ウェーハ、１０ａ、５０ａ・・・第１主面、２０・・・レジスト層、２０ａ・・・第１の未露光領域、２０ｂ・・・第２の未露光領域、３０、３１、６０、６１・・・マスク、３０ａ、３０ｂ、３１ａ、３３ａ、３５ａ、６０ａ、６０ｂ、６１ａ、６１ｂ・・・マスクパターン、４０・・・抜きパターン、５０・・・ｎ形半導体層、５０ｂ・・・第２主面、５１・・・絶縁層、５３・・・位置合せマーク、５５・・・ｐ形半導体層、７０・・・トレンチ、７１・・・ｐ形ベース領域、７３・・・ｎ形ソース領域、７５・・・ｐ形コンタクト領域、８０・・・ｐ形ピラー、８１・・・ゲート電極、８３・・・ゲート絶縁膜、８５・・・層間絶縁膜、８７・・・ソース電極、１００・・・半導体装置

Claims

ウェーハの主面上に形成されたネガ型感光レジスト層に、第１の未露光領域と、前記第１の未露光領域から離間した第２の未露光領域と、を形成する第１の露光工程と、
前記第２の未露光領域を基準としてマスクパターンの位置合せを行い、前記第１の未露光領域の一部を露光する第２の露光工程と、
前記レジスト層を現像し、前記第１の未露光領域に対応する抜きパターンを形成する工程と、
を備え、
前記第２の露光工程では、前記第１の未露光領域に重なる位置から、前記主面に平行な第１の方向にシフトしたマスクパターンを用いて前記第１の未露光領域の幅を狭くする半導体装置の製造方法。
前記第１の未露光領域に重なる位置から、前記第１の方向に直交する前記主面に平行な第２の方向にシフトしたマスクパターンを用いて前記第１の未露光領域の前記第２の方向における幅を狭くする第３の露光工程をさらに備えた請求項１記載の半導体装置の製造方法。
前記第２の露光工程において、前記第２の未露光領域を露光する請求項１記載の半導体装置の製造方法。
前記第３の露光工程において、前記第２の未露光領域を露光する請求項２記載の半導体装置の製造方法。
前記第１の露光工程において前記第１の未露光領域を形成するマスクパターンと、前記第２の露光工程および第３の露光工程の少なくともいずれかにおいて、前記第１の未露光領域の一部を露光するマスクパターンと、が同じ形状である請求項１〜４のいずれか１つに記載の半導体装置の製造方法。