JP2013062280A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】局所配線を有する半導体装置に関し、位置ずれに起因する電気特性や歩留まりの低下を抑制しうる半導体装置の製造方法を提供する。
【解決手段】半導体基板上に、隣接して配された第１の配線及び第２の配線を形成し、第１の配線の側壁に第１の側壁絶縁膜を、第２の配線の側壁に第２の側壁絶縁膜を形成し、第１及び第２の配線、第１及び第２の側壁絶縁膜が形成された半導体基板上に導電膜を形成し、第１及び第２の配線上の導電膜を選択的に除去し、第１の配線と第２の配線との間の領域に、導電膜により形成され、第１及び第２の側壁絶縁膜によって第１及び第２の配線から隔てられた第３の配線を形成する。
【選択図】図１４
【解決手段】半導体基板上に、隣接して配された第１の配線及び第２の配線を形成し、第１の配線の側壁に第１の側壁絶縁膜を、第２の配線の側壁に第２の側壁絶縁膜を形成し、第１及び第２の配線、第１及び第２の側壁絶縁膜が形成された半導体基板上に導電膜を形成し、第１及び第２の配線上の導電膜を選択的に除去し、第１の配線と第２の配線との間の領域に、導電膜により形成され、第１及び第２の側壁絶縁膜によって第１及び第２の配線から隔てられた第３の配線を形成する。
【選択図】図１４
Description
本発明は、局所配線を有する半導体装置の製造方法に関する。
半導体基板に形成された不純物拡散領域間を接続するための配線や不純物拡散領域からの引き出し配線として、第１金属配線層よりも下層の導電層により形成した局所配線（ローカルインターコネクト）を用いる方法がある。局所配線の形成方法としては、ゲート電極上を覆う層間絶縁膜に不純物拡散領域に達する溝を形成し、この溝に配線材料を埋め込むことにより形成する方法が知られている。
しかしながら、上記の局所配線の形成方法では、層間絶縁膜に溝を形成する際にフォトリソグラフィ技術が用いられる。フォトリソグラフィ技術においては下地パターン（アクティブ層やゲート層）のアライメントマークを用いて位置合わせを行うため、ゲート電極に対して位置ずれが生じることがある。また、ゲート電極に接続されるコンタクトを形成する際には、ゲート電極と局所配線との間の位置ずれをも考慮することが求められる。このため、コンタクトの位置ずれ許容範囲を広く設定する必要があり、集積化の阻害要因となっていた。
本発明の目的は、位置ずれに起因する電気特性や歩留まりの低下を抑制しうる半導体装置の製造方法を提供することにある。
実施形態の一観点によれば、半導体基板上に、第１の配線と、前記第１の配線に隣接して配された第２の配線とを形成する工程と、前記第１の配線の側壁に第１の側壁絶縁膜を、前記第２の配線の側壁に第２の側壁絶縁膜を形成する工程と、前記第１の配線、前記第１の側壁絶縁膜、前記第２の配線及び前記第２の側壁絶縁膜が形成された前記半導体基板上に、導電膜を形成する工程と、前記第１の配線及び前記第２の配線上の前記導電膜を選択的に除去し、前記第１の配線と前記第２の配線との間の領域に、前記導電膜により形成され、前記第１の側壁絶縁膜及び前記第２の側壁絶縁膜によって前記第１の配線及び前記第２の配線から隔てられた第３の配線を形成する工程とを有する半導体装置の製造方法が提供される。
また、実施形態の他の観点によれば、半導体基板上に、第１の配線と、前記第１の配線に隣接して配された第２の配線とを形成する工程と、前記第１の配線の側壁に第１の側壁絶縁膜を、前記第２の配線の側壁に第２の側壁絶縁膜を形成する工程と、前記第１の配線、前記第１の側壁絶縁膜、前記第２の配線及び前記第２の側壁絶縁膜が形成された前記半導体基板上に、犠牲膜を形成する工程と、前記犠牲膜の、前記第１の配線と前記第２の配線との間の配線形成領域に、開口部を形成する工程と、前記犠牲膜が形成された前記半導体基板上に、導電膜を形成する工程と、前記犠牲膜上の前記導電膜を選択的に除去し、前記開口部内に、前記導電膜により形成され、前記第１の側壁絶縁膜及び前記第２の側壁絶縁膜によって前記第１の配線及び前記第２の配線から隔てられた第３の配線を形成する工程とを有する半導体装置の製造方法が提供される。
開示の半導体装置の製造方法によれば、第１の配線及び第２の配線に対して位置ずれすることなく第３の配線を形成することができる。これにより、位置ずれに起因する電気特性や歩留まりの低下を解消することができる。また、第１乃至第３の配線に接続されるコンタクトホールの位置ずれ許容範囲を緩和することができ、デザインルールを緩和することができる。
［第１実施形態］
第１実施形態による半導体装置及びその製造方法について図１乃至図１７を用いて説明する。
第１実施形態による半導体装置及びその製造方法について図１乃至図１７を用いて説明する。
図１は、本実施形態による半導体装置の構造を示す平面図である。図２は、本実施形態による半導体装置の構造を示す概略断面図である。図３乃至図１７は、本実施形態による半導体装置の製造方法を示す平面図及び断面図である。
はじめに、本実施形態による半導体装置の構造について図１及び図２を用いて説明する。なお、図２（ａ）は図１のＡ−Ａ′線断面図であり、図２（ｂ）は図１のＢ−Ｂ′線断面図である。
シリコン基板１０には、活性領域１２ｎ，１２ｐを画定する素子分離絶縁膜１４が形成されている。素子分離絶縁膜１４が形成されたシリコン基板１０上には、並行に配された複数のゲート電極２０が設けられている。図面において中央のゲート電極２０は、ゲート絶縁膜１８を介して活性領域１２ｎ上及び活性領域１２ｐ上に延在して形成されている。ゲート電極２０の両側の活性領域１２ｎ及び活性領域１２ｐ内には、Ｐ型のソース／ドレイン領域２４及びＮ型のソース／ドレイン領域（図示せず）が形成されている。これにより、活性領域１２ｐには、ゲート電極２０及びソース／ドレイン領域を有するＮ型トランジスタ５０が形成されている。また、活性領域１２ｎには、ゲート電極２０及びソース／ドレイン領域２４を有するＰ型トランジスタ５２が形成されている。ゲート電極２０上及びソース／ドレイン領域２４等上には、金属シリサイド膜２６が形成されている。
ゲート電極２０間の領域には、ゲート電極２０に整合して、局所配線３８ａ，３８ｂ、３８ｃが形成されている。局所配線３８ａは、金属シリサイド膜２６を介してＮ型トランジスタのソース領域に接続されている。局所配線３８ｂは、金属シリサイド膜２６を介してＮ型トランジスタのドレイン領域とＰ型トランジスタのソース領域とを接続している。局所配線３８ｃは、金属シリサイド膜２６を介してＮ型トランジスタのドレイン領域に接続されている。なお、局所配線とは、一般的には、第１金属配線層よりも下層により形成された配線であって、不純物拡散領域間を接続する配線や、不純物拡散領域からの引き出し配線等が該当する。本明細書では、「局所配線」を単に「配線」と呼ぶこともある。
Ｎ型トランジスタ５０、Ｐ型トランジスタ５２及び局所配線３８ａ，３８ｂ，３８ｃが形成されたシリコン基板１０上には、層間絶縁膜４０が形成されている。層間絶縁膜４０には、局所配線３８ａ，３８ｂ，３８ｃにそれぞれ接続されたコンタクトプラグ４４ａ，４４ｂ，４４ｃと、Ｎ型トランジスタ５０及びＰ型トランジスタ５２のゲート電極２０に接続されたコンタクトプラグ４４ｄとが埋め込まれている。
コンタクトプラグ４４ａは、図示しない基準電圧線に接続される。コンタクトプラグ４４ｃは、図示しない電源電圧線に接続される。コンタクトプラグ４４ｄには、図示しない入力信号線が接続される。また、コンタクトプラグ４４ｂには、図示しない出力信号線が接続される。
このように、本実施形態による半導体装置は、Ｎ型トランジスタ５０をドライバトランジスタとし、Ｐ型トランジスタ５２を負荷トランジスタとするインバータ回路である。
本実施形態による半導体装置では、上述のように、ゲート電極２０間に形成された局所配線３８ａ，３８ｂ，３８ｃが、ゲート電極２０に整合して形成されている。ゲート電極２０に整合して形成されているとは、ゲート電極２０から一定の間隔で形成されており、ゲート電極２０に対する位置合わせずれが生じていないことを意味する。後述する製造方法を用いることにより、局所配線３８ａ，３８ｂ，３８ｃを、ゲート電極２０に対してリソグラフィによって位置決めすることなく、ゲート電極２０に対して自己整合的に位置決めして形成することができる。
次に、本実施形態による半導体装置の製造方法について図３乃至図１７を用いて説明する。各図において、（ａ）は図１の領域６０の部分を示す平面図であり、（ｂ）は（ａ）のＡ−Ａ′線断面図であり、（ｃ）は（ａ）のＢ−Ｂ′線断面図である。
まず、シリコン基板１０に、例えばＳＴＩ（Shallow Trench Isolation）法により、活性領域１２ｎ，ｐを画定する素子分離絶縁膜１４を形成する。
次いで、イオン注入により、各活性領域１２ｎにＰウェル（図示せず）を形成し、活性領域１２ｐにＮウェル１６を形成する（図３（ａ）、（ｂ）、（ｃ））。Ｐウェル及びＮウェル１６を形成する際には、所定のチャネルイオン注入も行う。
次いで、活性領域１２ｎ，１２ｐ上に、例えば熱酸化法により、例えばシリコン酸化膜のゲート絶縁膜１８を形成する。
次いで、全面に、例えばＣＶＤ法により、ポリシリコン膜を堆積する。
次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜をパターニングし、ゲート電極２０を形成する（図４（ａ）、（ｂ）、（ｃ））。例えば２２ｎｍ世代の半導体装置では、ゲート長２２ｎｍのゲート電極２０を例えば９０ｎｍピッチでストライプ状に配置する。
なお、本実施形態の半導体装置において、実際に用いられるゲート電極２０は、図示する３本のゲート電極２０のうちの中央のゲート電極２０のみである。両脇のゲート電極２０は、いわばダミー電極である。ゲート電極２０間のピッチを固定して配置することにより、ゲート電極２０の寸法の均一化を図ることができる。このようなレイアウトは、２８ｎｍ世代以降の半導体装置において標準化してきている。
次いで、ゲート電極２０をマスクとして活性領域１２ｎにイオン注入を行い、エクステンション領域となる不純物拡散領域を形成する。
次いで、例えばＣＶＤ法によりシリコン窒化膜を堆積後、このシリコン窒化膜をエッチバックし、ゲート電極２０の側壁部分に側壁絶縁膜（第１の絶縁部／第３の絶縁部）２２を形成する。
次いで、ゲート電極２０及び側壁絶縁膜２２をマスクとして活性領域１２ｎにイオン注入を行い、ソース／ドレイン領域となる不純物拡散領域を形成する。
次いで、注入した不純物を活性化し、ゲート電極２０の両側の活性領域１２ｎ内に、ソース／ドレイン領域２４を形成する（図５（ａ）、（ｂ）、（ｃ））。
こうして、活性領域１２ｐにＮ型トランジスタ５０を形成し、活性領域１２ｎにＰ型トランジスタ５２を形成する。
次いで、サリサイドプロセスにより、ゲート電極２０及びソース／ドレイン領域２４上に、金属シリサイド膜２６を選択的に形成する（図６（ａ）、（ｂ）、（ｃ））。
次いで、全面に、例えばＣＶＤ法により、シリコン酸化膜２８を形成する（図７（ａ）、（ｂ）、（ｃ））。例えば２２ｎｍ世代の半導体装置では、例えば膜厚１５ｎｍ程度のシリコン酸化膜２８を形成する。なお、シリコン酸化膜２８の代わりに、側壁絶縁膜２２、金属シリサイド膜２６及び後に形成する局所配線３８ａ，３８ｂ，３８ｃに対して選択的にエッチングが可能な材料の他の膜を形成してもよい。
次いで、シリコン酸化膜２８をエッチバックし、側壁絶縁膜２２が形成されたゲート電極２０の側壁部分に、シリコン酸化膜２８の側壁絶縁膜（第２の絶縁部／第４の絶縁部）３０を形成する（図８（ａ）、（ｂ）、（ｃ））。
次いで、例えばＣＶＤ法によりタングステン膜を堆積後、このタングステン膜の表面を例えばＣＭＰ法により研磨し、表面が平坦化されたタングステン膜３２を形成する（図９（ａ）、（ｂ）、（ｃ））。例えば２２ｎｍ世代の半導体装置では、例えば膜厚３５ｎｍ程度のタングステン膜３２を形成する。
なお、タングステン膜３２は、局所配線３８ａ，３８ｂ，３８ｃを形成するための膜である。局所配線３８ａ，３８ｂ，３８ｃを形成する材料はタングステンに限定されるものではなく、タングステン膜３２の代わりに他の導電膜を形成してもよい。
次いで、タングステン膜３２をエッチバックし、タングステン膜３２をゲート電極２０間の領域に選択的に残存させる（図１０（ａ）、（ｂ）、（ｃ））。例えば２２ｎｍ世代の半導体装置では、例えば膜厚が１５ｎｍ程度になるまでタングステン膜３２をエッチバックする。
次いで、例えばＣＶＤ法によりシリコン酸化膜を堆積後、このシリコン酸化膜の表面を例えばＣＭＰ法により研磨し、表面が平坦化されたシリコン酸化膜３４を形成する（図１１（ａ）、（ｂ）、（ｃ））。例えば２２ｎｍ世代の半導体装置では、例えば膜厚２０ｎｍ程度のシリコン酸化膜３４を形成する。なお、シリコン酸化膜３４の代わりに、側壁絶縁膜２２、金属シリサイド膜２６及び後に形成する局所配線３８ａ，３８ｂ，３８ｃに対して選択的にエッチングが可能な材料の他の膜を形成してもよい。シリコン酸化膜３４は、後工程に置いてこれら膜に対して選択的にエッチングされる言わば犠牲膜である。また、シリコン酸化膜３４は必ずしも平坦化する必要はないが、平坦化は後工程において高精細なフォトリソグラフィを行ううえで有利である。
次いで、フォトリソグラフィにより、シリコン酸化膜３４上に、局所配線３８ａ，３８ｂ，３８ｃの形成予定領域を覆うフォトレジスト膜３６を形成する（図１２（ａ）、（ｂ）、（ｃ））。ゲート電極２０の延在方向に沿ったフォトレジスト膜３６の辺（図面において縦方向の辺）は、位置合わせずれを考慮して、ゲート電極２０上に配置する。
次いで、フォトレジスト膜３６をマスクとしてシリコン酸化膜３４をエッチングし、フォトレジスト膜３６のパターンをシリコン酸化膜３４に転写する。
次いで、例えばアッシングにより、フォトレジスト膜３６を除去する（図１３（ａ）、（ｂ）、（ｃ））。
次いで、シリコン酸化膜３６をマスクとしてタングステン膜３２をエッチングし、タングステン膜３２の局所配線３８ａ，３８ｂ，３８ｃを形成する（図１４（ａ）、（ｂ）、（ｃ））。
このように形成した局所配線３８ａ，３８ｂ，３８ｃは、ゲート電極２０に対してリソグラフィによって位置決めされたものではなく、加工プロセスによって自動的に位置決めされたものである。このため、局所配線３８ａ，３８ｂ，３８ｃとゲート電極２０との間に位置合わせずれが生じることはない。このように、本実施形態による半導体装置の製造方法では、局所配線３８ａ，３８ｂ，３８ｃを、ゲート電極２０に対して自己整合的に形成することができる。
局所配線３８ａ，３８ｂ，３８ｃの配線幅は、ゲート電極２０間の間隔、側壁絶縁膜２２，３０の膜厚及び側壁絶縁膜２２，３０を形成する際のエッチング条件等によって規定される。したがって、これらの値を適宜設定することにより、任意の配線幅の局所配線３８ａ，３８ｂ，３８ｃを形成することができる。これらのうち特に側壁絶縁膜３０は、ソース／ドレイン領域２４の不純物プロファイルなどに影響しないため、設定の自由度は大きい。
また、局所配線３８ａ，３８ｂ，３８ｃの配線厚は、タングステン膜３２のエッチバック量によって適宜設定することができる。これらにより、局所配線３８ａ，３８ｂ，３８ｃの抵抗値や配線間容量は、必要に応じて適宜調整することができる。
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、必要に応じて、側壁絶縁膜３０及びシリコン酸化膜３４を除去する（図１５（ａ）、（ｂ）、（ｃ））。
なお、側壁絶縁膜３０及びシリコン酸化膜３４は、必ずしも除去する必要はない。ただし、後に形成する層間絶縁膜４０を、低誘電率膜など、側壁絶縁膜３０及びシリコン酸化膜３４とは異なる材料により形成する場合は、誘電率の増加の防止やコンタクトエッチングの容易性に鑑み、除去することが望ましい。
次いで、全面に、例えばＣＶＤ法によりシリコン酸化膜を堆積し、シリコン酸化膜の層間絶縁膜４０を形成する（図１６（ａ）、（ｂ）、（ｃ））。
次いで、フォトリソグラフィ及びドライエッチングにより、層間絶縁膜４０に、ゲート電極２０上の金属シリサイド膜３６、ソース／ドレイン領域２４上の金属シリサイド膜３６、及び局所配線３８ａ，３８ｂ，３８ｃに達するコンタクトホール４２を形成する（図１７（ａ）、（ｂ）、（ｃ））。
この際、局所配線３８ａ，３８ｂ，３８ｃは、ゲート電極２０に整合して形成されているため、コンタクトホール４２の形成にあたってはゲート電極２０に対する位置ずれのみを考慮すればよい。局所配線３８ａ，３８ｂ，３８ｃに対する位置ずれを考慮する必要はない。
次いで、全面に導電膜を堆積した後、この導電膜をエッチバックし、コンタクトホール４２内に埋め込まれたコンタクトプラグ４４Ｇ、４４Ｌを形成する（図（ａ）、（ｂ）、（ｃ））。
この後、コンタクトプラグ４４Ｇ、４４Ｌ等に接続される所定の配線層等を形成し、本実施形態による半導体装置を完成する。
このように、本実施形態によれば、ゲート電極に対して位置ずれすることなく局所配線を形成することができる。これにより、位置ずれに起因する電気特性や歩留まりの低下を解消することができる。また、ゲート電極及び局所配線に接続されるコンタクトホールの位置ずれ許容範囲を緩和することができ、デザインルールを緩和することができる。
［第２実施形態］
第２実施形態による半導体装置の製造方法について図１８乃至図２４を用いて説明する。図１乃至図１７に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
第２実施形態による半導体装置の製造方法について図１８乃至図２４を用いて説明する。図１乃至図１７に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
図１８乃至図２４は、本実施形態による半導体装置の製造方法を示す平面図及び断面図である。
本実施形態では、図１乃至図３に示す第１実施形態による半導体装置の他の製造方法を説明する。第１実施形態の方法は残しパターンを用いた製造方法であるのに対して、本実施形態の方法は抜きパターンを用いた製造方法である。リソグラフィに優しいプロセスを適宜選択することができる。
まず、例えば図３乃至図８に示す第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、Ｎ型トランジスタ５０、Ｐ型トランジスタ５２、金属シリサイド膜２６、側壁絶縁膜３０等を形成する。
次いで、例えばプラズマＣＶＤ法によりアモルファスカーボン膜を堆積後、このアモルファスカーボン膜の表面を例えばＣＭＰ法により研磨し、表面が平坦化されたアモルファスカーボン膜７０を形成する（図１８（ａ）、（ｂ）、（ｃ））。例えば２２ｎｍ世代の半導体装置では、例えば膜厚３５ｎｍ程度のアモルファスカーボン膜７０を形成する。
アモルファスカーボン膜７０は、例えばプラズマＣＶＤ法により、原料ガスにＣＨ４、Ｃ２Ｈ６、Ｃ３Ｈ８、Ｃ４Ｈ１０、Ｃ２Ｈ２、Ｃ３Ｈ６、Ｃ３Ｈ４等の炭化水素ガスを、キャリアガスにＨｅやＡｒ等の不活性ガスを用い、３５０℃〜４００℃の温度で成膜することができる。また、アモルファスカーボン膜７０の研磨条件には、シリコン酸化膜の研磨条件として用いられている条件と同様の条件を適用することができる。
なお、アモルファスカーボン膜７０の代わりに、側壁絶縁膜２２，３０、金属シリサイド膜２６及び後に形成する局所配線３８ａ，３８ｂ，３８ｃに対して選択的にエッチングが可能な材料の他の膜を形成してもよい。アモルファスカーボン膜７０は、後工程でこれらの膜に対して選択的にエッチングされる言わば犠牲膜である。また、アモルファスカーボン膜７０は必ずしも平坦化する必要はないが、平坦化は後工程において高精細なフォトリソグラフィを行ううえで有利である。
次いで、フォトリソグラフィにより、アモルファスカーボン膜７０上に、局所配線３８ａ，３８ｂ，３８ｃの形成予定領域を露出するフォトレジスト膜３６を形成する（図１９（ａ）、（ｂ）、（ｃ））。ゲート電極２０の延在方向に沿ったフォトレジスト膜３６の辺（図面において縦方向の辺）は、位置合わせずれを考慮して、ゲート電極２０上に配置する。
次いで、フォトレジスト膜３６をマスクとしてアモルファスカーボン膜７０をエッチングし、局所配線３８ａ，３８ｂ，３８ｃの形成予定領域のアモルファスカーボン膜７０を除去する。なお、アモルファスカーボン膜７０は、例えばＯ２とＨＢｒとを用いた反応性イオンエッチングにより、エッチングすることができる。
次いで、例えばアッシングにより、フォトレジスト膜３６を除去する（図２０（ａ）、（ｂ）、（ｃ））。
次いで、例えばＣＶＤ法によりタングステン膜を堆積後、このタングステン膜の表面を例えばＣＭＰ法により研磨し、アモルファスカーボン膜７０に埋め込まれたタングステン膜３２を形成する（図２１（ａ）、（ｂ）、（ｃ））。例えば２２ｎｍ世代の半導体装置では、例えば膜厚３５ｎｍ程度のタングステン膜３２を形成する。
次いで、タングステン膜３２をエッチバックし、タングステン膜３２をゲート電極２０間の領域に選択的に残存させる。例えば２２ｎｍ世代の半導体装置では、例えば膜厚が１５ｎｍ程度になるまでタングステン膜３２をエッチバックする。これにより、タングステン膜３２の局所配線３８ａ，３８ｂ，３８ｃを形成する（図２２（ａ）、（ｂ）、（ｃ））。
このように形成した局所配線３８ａ，３８ｂ，３８ｃは、ゲート電極２０に対してリソグラフィによって位置決めされたものではなく、加工プロセスによって自動的に位置決めされたものである。このため、局所配線３８ａ，３８ｂ，３８ｃとゲート電極２０との間に位置合わせずれが生じることはない。このように、本実施形態による半導体装置の製造方法では、局所配線３８ａ，３８ｂ，３８ｃを、ゲート電極２０に対して自己整合的に形成することができる。
局所配線３８ａ，３８ｂ，３８ｃの配線幅は、ゲート電極２０間の間隔、側壁絶縁膜２２，３０の膜厚及び側壁絶縁膜２２，３０を形成する際のエッチング条件等によって規定される。したがって、これらの値を適宜設定することにより、任意の配線幅の局所配線３８ａ，３８ｂ，３８ｃを形成することができる。これらのうち特に側壁絶縁膜３０は、ソース／ドレイン領域２４の不純物プロファイルなどに影響しないため、設定の自由度は大きい。
また、局所配線３８ａ，３８ｂ，３８ｃの配線厚は、タングステン膜３２のエッチバック量によって適宜設定することができる。これらにより、局所配線３８ａ，３８ｂ，３８ｃの抵抗値や配線間容量は、必要に応じて適宜調整することができる。
次いで、例えばＯ２とＨＢｒとを用いた反応性イオンエッチングにより、アモルファスカーボン膜７０を除去する（図２３（ａ），（ｂ），（ｃ））。
この後、例えば図１６乃至図１７等に示す第１実施形態による半導体装置の製造方法と同様にして、半導体装置を完成する。
このように、本実施形態によれば、ゲート電極に対して位置ずれすることなく局所配線を形成することができる。これにより、位置ずれに起因する電気特性や歩留まりの低下を解消することができる。また、ゲート電極及び局所配線に接続されるコンタクトホールの位置ずれ許容範囲を緩和することができ、デザインルールを緩和することができる。
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、インバータ回路に適用した例を示したが、インバータ回路に限らず、ゲート電極間の領域に局所配線を有する種々の半導体装置に適用することができる。例えば、図２５乃至図２７に示すような平面レイアウトを有する半導体装置に適用することができる。
図２５は、バッファ回路のレイアウトの一例を示す平面図である。図２６は、２入力ＮＡＮＤ回路のレイアウトの一例を示す平面図である。図２７は、排他的論理和回路のレイアウトの一例を示す平面図である。何れのレイアウトも、ゲート電極２０間の領域に局所配線３８が形成されたものであり、上記実施形態と同様にして、ゲート電極２０に整合して局所配線３８を形成することができる。
また、これらのほか、２入力ＮＯＲ回路、加算回路、フリップフロップ回路等、種々の回路のレイアウトに適用することができる。
また、上記実施形態では、ゲート電極２０の寸法の均一性を向上するためにゲート電極２０を一定のピッチで配置した場合を示したが、ゲート電極２０間の間隔は、必ずしも一定である必要はない。
また、上記実施形態では、ゲート電極２０間の領域に局所配線３８を形成する場合を示したが、ゲート電極以外の他の配線間の領域に局所配線を形成する場合に適用してもよい。
また、上記実施形態では、ゲート電極２０の側壁部分に２層構造の側壁絶縁膜２２，３０を形成したが、必ずしも２層構造の側壁絶縁膜を形成する必要はない。側壁絶縁膜２２のみによってゲート電極２０と局所配線３８との間の絶縁耐圧を十分確保できる場合には、側壁絶縁膜３０を形成しなくてもよい。また、３層構造以上の側壁絶縁膜を形成するようにしてもよい。
また、上記実施形態に記載した半導体装置の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
以上の実施形態に関し、更に以下の付記を開示する。
（付記１） 半導体基板上に、第１の配線と、前記第１の配線に隣接して配された第２の配線とを形成する工程と、
前記第１の配線の側壁に第１の側壁絶縁膜を、前記第２の配線の側壁に第２の側壁絶縁膜を形成する工程と、
前記第１の配線、前記第１の側壁絶縁膜、前記第２の配線及び前記第２の側壁絶縁膜が形成された前記半導体基板上に、導電膜を形成する工程と、
前記第１の配線及び前記第２の配線上の前記導電膜を選択的に除去し、前記第１の配線と前記第２の配線との間の領域に、前記導電膜により形成され、前記第１の側壁絶縁膜及び前記第２の側壁絶縁膜によって前記第１の配線及び前記第２の配線から隔てられた第３の配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。
前記第１の配線の側壁に第１の側壁絶縁膜を、前記第２の配線の側壁に第２の側壁絶縁膜を形成する工程と、
前記第１の配線、前記第１の側壁絶縁膜、前記第２の配線及び前記第２の側壁絶縁膜が形成された前記半導体基板上に、導電膜を形成する工程と、
前記第１の配線及び前記第２の配線上の前記導電膜を選択的に除去し、前記第１の配線と前記第２の配線との間の領域に、前記導電膜により形成され、前記第１の側壁絶縁膜及び前記第２の側壁絶縁膜によって前記第１の配線及び前記第２の配線から隔てられた第３の配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記２） 付記１記載の半導体装置の製造方法において、
前記第１の配線及び前記第２の配線上の前記導電膜を選択的に除去する工程は、前記導電膜を平坦化する工程と、平坦化された前記導電膜をエッチバックする工程とを有する
ことを特徴とする半導体装置の製造方法。
前記第１の配線及び前記第２の配線上の前記導電膜を選択的に除去する工程は、前記導電膜を平坦化する工程と、平坦化された前記導電膜をエッチバックする工程とを有する
ことを特徴とする半導体装置の製造方法。
（付記３） 付記１記載の半導体装置の製造方法において、
前記第３の配線を形成する工程の後、前記第１の配線と前記第２の配線との間に前記第３の配線が残存するように前記第３の配線をパターニングする工程を更に有する
ことを特徴とする半導体装置の製造方法。
前記第３の配線を形成する工程の後、前記第１の配線と前記第２の配線との間に前記第３の配線が残存するように前記第３の配線をパターニングする工程を更に有する
ことを特徴とする半導体装置の製造方法。
（付記４） 付記３に記載の半導体装置の製造方法において、
前記第３の配線を形成する工程の後、前記第３の配線をパターニングする工程の前に、前記第３の配線上に犠牲膜を形成する工程と、前記犠牲膜の表面を平坦化する工程とを更に有し、
前記第３の配線をパターニングする工程では、前記犠牲膜をマスクとして前記第３の配線をエッチングする
ことを特徴とする半導体装置の製造方法。
前記第３の配線を形成する工程の後、前記第３の配線をパターニングする工程の前に、前記第３の配線上に犠牲膜を形成する工程と、前記犠牲膜の表面を平坦化する工程とを更に有し、
前記第３の配線をパターニングする工程では、前記犠牲膜をマスクとして前記第３の配線をエッチングする
ことを特徴とする半導体装置の製造方法。
（付記５） 半導体基板上に、第１の配線と、前記第１の配線に隣接して配された第２の配線とを形成する工程と、
前記第１の配線の側壁に第１の側壁絶縁膜を、前記第２の配線の側壁に第２の側壁絶縁膜を形成する工程と、
前記第１の配線、前記第１の側壁絶縁膜、前記第２の配線及び前記第２の側壁絶縁膜が形成された前記半導体基板上に、犠牲膜を形成する工程と、
前記犠牲膜の、前記第１の配線と前記第２の配線との間の配線形成領域に、開口部を形成する工程と、
前記犠牲膜が形成された前記半導体基板上に、導電膜を形成する工程と、
前記犠牲膜上の前記導電膜を選択的に除去し、前記開口部内に、前記導電膜により形成され、前記第１の側壁絶縁膜及び前記第２の側壁絶縁膜によって前記第１の配線及び前記第２の配線から隔てられた第３の配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。
前記第１の配線の側壁に第１の側壁絶縁膜を、前記第２の配線の側壁に第２の側壁絶縁膜を形成する工程と、
前記第１の配線、前記第１の側壁絶縁膜、前記第２の配線及び前記第２の側壁絶縁膜が形成された前記半導体基板上に、犠牲膜を形成する工程と、
前記犠牲膜の、前記第１の配線と前記第２の配線との間の配線形成領域に、開口部を形成する工程と、
前記犠牲膜が形成された前記半導体基板上に、導電膜を形成する工程と、
前記犠牲膜上の前記導電膜を選択的に除去し、前記開口部内に、前記導電膜により形成され、前記第１の側壁絶縁膜及び前記第２の側壁絶縁膜によって前記第１の配線及び前記第２の配線から隔てられた第３の配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。
（付記６） 付記５載の半導体装置の製造方法において、
前記犠牲膜上の前記導電膜を選択的に除去する工程は、前記導電膜を平坦化する工程と、前記導電膜をエッチバックする工程とを有する
ことを特徴とする半導体装置の製造方法。
前記犠牲膜上の前記導電膜を選択的に除去する工程は、前記導電膜を平坦化する工程と、前記導電膜をエッチバックする工程とを有する
ことを特徴とする半導体装置の製造方法。
（付記７） 付記６記載の半導体装置の製造方法において、
前記導電膜をエッチバックする工程では、前記導電膜の膜厚が、形成しようとする前記第３の配線の膜厚になるように、前記導電膜をエッチバックする
ことを特徴とする半導体装置の製造方法。
前記導電膜をエッチバックする工程では、前記導電膜の膜厚が、形成しようとする前記第３の配線の膜厚になるように、前記導電膜をエッチバックする
ことを特徴とする半導体装置の製造方法。
（付記８） 付記５乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記犠牲膜を形成する工程は、前記犠牲膜を堆積する工程と、前記犠牲膜を平坦化する工程とを有する
ことを特徴とする半導体装置の製造方法。
前記犠牲膜を形成する工程は、前記犠牲膜を堆積する工程と、前記犠牲膜を平坦化する工程とを有する
ことを特徴とする半導体装置の製造方法。
（付記９） 付記５乃至８のいずれか１項に記載の半導体装置の製造方法において、
前記犠牲膜は、アモルファスカーボン膜である
ことを特徴とする半導体装置の製造方法。
前記犠牲膜は、アモルファスカーボン膜である
ことを特徴とする半導体装置の製造方法。
（付記１０） 付記１乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記第１の側壁絶縁膜は、前記第１の配線の側壁に形成された第１の絶縁部と、前記第１の絶縁部上に形成された第２の絶縁部とを有し、
前記第２の側壁絶縁膜は、前記第２の配線の側壁に形成された第３の絶縁部と、前記第３の絶縁部上に形成された第４の絶縁部とを有する
ことを特徴とする半導体装置の製造方法。
前記第１の側壁絶縁膜は、前記第１の配線の側壁に形成された第１の絶縁部と、前記第１の絶縁部上に形成された第２の絶縁部とを有し、
前記第２の側壁絶縁膜は、前記第２の配線の側壁に形成された第３の絶縁部と、前記第３の絶縁部上に形成された第４の絶縁部とを有する
ことを特徴とする半導体装置の製造方法。
（付記１１） 付記１０記載の半導体装置の製造方法において、
前記第３の配線を形成する工程の後、
前記第１の側壁絶縁膜の前記第２の絶縁部及び前記第２の側壁絶縁膜の前記第４の絶縁部を除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
前記第３の配線を形成する工程の後、
前記第１の側壁絶縁膜の前記第２の絶縁部及び前記第２の側壁絶縁膜の前記第４の絶縁部を除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
（付記１２） 付記１乃至１１のいずれか１項に記載の半導体装置の製造方法において、
前記第１の配線及び前記第２の配線は、平行に配されている
ことを特徴とする半導体装置の製造方法。
前記第１の配線及び前記第２の配線は、平行に配されている
ことを特徴とする半導体装置の製造方法。
（付記１３） 付記１乃至１２のいずれか１項に記載の半導体装置の製造方法において、
前記第１の配線及び前記第２の配線は、ゲート電極であり、
前記第３の配線は、前記半導体基板に形成された活性領域間を接続する配線又は前記活性領域からの引き出し配線である
ことを特徴とする半導体装置の製造方法。
前記第１の配線及び前記第２の配線は、ゲート電極であり、
前記第３の配線は、前記半導体基板に形成された活性領域間を接続する配線又は前記活性領域からの引き出し配線である
ことを特徴とする半導体装置の製造方法。
１０…シリコン基板
１２ｎ，１２ｐ…活性領域
１４…素子分離絶縁膜
１６…Ｎウェル
１８…ゲート絶縁膜
２０…ゲート電極
２２，３０…側壁絶縁膜
２４…ソース／ドレイン領域
２６…金属シリサイド膜
２８，３４…シリコン酸化膜
３２…タングステン膜
３６…フォトレジスト膜
３８ａ，３８ｂ，３８ｃ…局所配線
４０…層間絶縁膜
４２…コンタクトホール
４４ａ，４４ｂ，４４ｃ，４４ｄ…コンタクトプラグ
５０…Ｎ型トランジスタ
５２…Ｐ型トランジスタ
６０…領域
７０…アモルファスカーボン膜
１２ｎ，１２ｐ…活性領域
１４…素子分離絶縁膜
１６…Ｎウェル
１８…ゲート絶縁膜
２０…ゲート電極
２２，３０…側壁絶縁膜
２４…ソース／ドレイン領域
２６…金属シリサイド膜
２８，３４…シリコン酸化膜
３２…タングステン膜
３６…フォトレジスト膜
３８ａ，３８ｂ，３８ｃ…局所配線
４０…層間絶縁膜
４２…コンタクトホール
４４ａ，４４ｂ，４４ｃ，４４ｄ…コンタクトプラグ
５０…Ｎ型トランジスタ
５２…Ｐ型トランジスタ
６０…領域
７０…アモルファスカーボン膜
Claims (9)
- 半導体基板上に、第１の配線と、前記第１の配線に隣接して配された第２の配線とを形成する工程と、
前記第１の配線の側壁に第１の側壁絶縁膜を、前記第２の配線の側壁に第２の側壁絶縁膜を形成する工程と、
前記第１の配線、前記第１の側壁絶縁膜、前記第２の配線及び前記第２の側壁絶縁膜が形成された前記半導体基板上に、導電膜を形成する工程と、
前記第１の配線及び前記第２の配線上の前記導電膜を選択的に除去し、前記第１の配線と前記第２の配線との間の領域に、前記導電膜により形成され、前記第１の側壁絶縁膜及び前記第２の側壁絶縁膜によって前記第１の配線及び前記第２の配線から隔てられた第３の配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記第１の配線及び前記第２の配線上の前記導電膜を選択的に除去する工程は、前記導電膜を平坦化する工程と、平坦化された前記導電膜をエッチバックする工程とを有する
ことを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記第３の配線を形成する工程の後、前記第１の配線と前記第２の配線との間に前記第３の配線が残存するように前記第３の配線をパターニングする工程を更に有する
ことを特徴とする半導体装置の製造方法。 - 請求項３に記載の半導体装置の製造方法において、
前記第３の配線を形成する工程の後、前記第３の配線をパターニングする工程の前に、前記第３の配線上に犠牲膜を形成する工程と、前記犠牲膜の表面を平坦化する工程とを更に有し、
前記第３の配線をパターニングする工程では、前記犠牲膜をマスクとして前記第３の配線をエッチングする
ことを特徴とする半導体装置の製造方法。 - 半導体基板上に、第１の配線と、前記第１の配線に隣接して配された第２の配線とを形成する工程と、
前記第１の配線の側壁に第１の側壁絶縁膜を、前記第２の配線の側壁に第２の側壁絶縁膜を形成する工程と、
前記第１の配線、前記第１の側壁絶縁膜、前記第２の配線及び前記第２の側壁絶縁膜が形成された前記半導体基板上に、犠牲膜を形成する工程と、
前記犠牲膜の、前記第１の配線と前記第２の配線との間の配線形成領域に、開口部を形成する工程と、
前記犠牲膜が形成された前記半導体基板上に、導電膜を形成する工程と、
前記犠牲膜上の前記導電膜を選択的に除去し、前記開口部内に、前記導電膜により形成され、前記第１の側壁絶縁膜及び前記第２の側壁絶縁膜によって前記第１の配線及び前記第２の配線から隔てられた第３の配線を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 請求項５載の半導体装置の製造方法において、
前記犠牲膜上の前記導電膜を選択的に除去する工程は、前記導電膜を平坦化する工程と、前記導電膜をエッチバックする工程とを有する
ことを特徴とする半導体装置の製造方法。 - 請求項６記載の半導体装置の製造方法において、
前記導電膜をエッチバックする工程では、前記導電膜の膜厚が、形成しようとする前記第３の配線の膜厚になるように、前記導電膜をエッチバックする
ことを特徴とする半導体装置の製造方法。 - 請求項５乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記犠牲膜を形成する工程は、前記犠牲膜を堆積する工程と、前記犠牲膜を平坦化する工程とを有する
ことを特徴とする半導体装置の製造方法。 - 請求項１乃至８のいずれか１項に記載の半導体装置の製造方法において、
前記第１の側壁絶縁膜は、前記第１の配線の側壁に形成された第１の絶縁部と、前記第１の絶縁部上に形成された第２の絶縁部とを有し、
前記第２の側壁絶縁膜は、前記第２の配線の側壁に形成された第３の絶縁部と、前記第３の絶縁部上に形成された第４の絶縁部とを有する
ことを特徴とする半導体装置の製造方法。
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08298249A (ja) * | 1995-04-11 | 1996-11-12 | Sgs Thomson Microelectron Inc | 集積回路におけるランディングパッド構成体の製造方法 |
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| JP2001176964A (ja) * | 1999-12-16 | 2001-06-29 | Mitsubishi Electric Corp | 半導体装置および半導体装置製造方法 |
| JP2002158227A (ja) * | 2000-11-16 | 2002-05-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2008270575A (ja) * | 2007-04-20 | 2008-11-06 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2008306067A (ja) * | 2007-06-08 | 2008-12-18 | Elpida Memory Inc | コンタクトプラグの形成方法および半導体装置の製造方法 |
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|---|---|---|---|---|
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| JPH11345887A (ja) | 1998-03-31 | 1999-12-14 | Seiko Epson Corp | 半導体装置およびその製造方法 |
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| JP4627977B2 (ja) * | 2003-10-14 | 2011-02-09 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
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-
2013
- 2013-12-24 US US14/140,126 patent/US8865588B2/en not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08298249A (ja) * | 1995-04-11 | 1996-11-12 | Sgs Thomson Microelectron Inc | 集積回路におけるランディングパッド構成体の製造方法 |
| JPH11354641A (ja) * | 1998-05-18 | 1999-12-24 | Lg Semicon Co Ltd | 半導体装置の製造方法 |
| JP2001176964A (ja) * | 1999-12-16 | 2001-06-29 | Mitsubishi Electric Corp | 半導体装置および半導体装置製造方法 |
| JP2002158227A (ja) * | 2000-11-16 | 2002-05-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2008270575A (ja) * | 2007-04-20 | 2008-11-06 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2008306067A (ja) * | 2007-06-08 | 2008-12-18 | Elpida Memory Inc | コンタクトプラグの形成方法および半導体装置の製造方法 |
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