JP2013058143A - メモリ制御装置及びメモリ制御プログラム - Google Patents

Abstract

【課題】省エネ復帰時間を短縮しながらハングアップすることなく確実に復帰させることを目的とする。
【解決手段】省エネモード中の電源を監視して（１００）、閾値以上の電圧が検出された場合には、省エネ復帰から通常復帰に切り換えて、メモリに記憶された展開情報を利用せずに、メモリを初期化して新たに情報を展開して復帰する通常復帰が行われるように制御し（１０４〜１１２）、閾値以上の電圧が検出されない場合にはメモリに記憶された展開情報を利用する省エネ復帰が行われるように制御する（１０４）。
【選択図】図２

Description

本発明は、メモリ制御装置及びメモリ制御プログラムに関する。

ＤＲＡＭ（Dynamic Random Access Memory）等のメモリを制御するメモリ制御装置としては、各種技術が提案されている（例えば、特許文献１〜３）。

特許文献１に記載の技術では、ＳＤＲＡＭコントローラが、省電力モードに移行するときに、ＳＤＲＡＭコントローラ内に設定されている情報をＳＤＲＡＭに記憶した後にＳＤＲＡＭをセルフリフレッシュモードに移行させると共に、省エネ復帰認識回路に省電力モードを示す情報を記憶した後に電力が遮断する。そして、電力供給が開始されたときに、省エネ復帰認識回路に記憶されている情報に基づいて省電力モードからの復帰か否かを判別し、装置全体への電力供給が停止された状態から復帰を判別した場合には、ＳＤＲＡＭを初期化し、省電力モードからの復帰を判別した場合に、ＳＤＲＡＭを初期化せずにＳＤＲＡＭのセルフリフレッシュモードを解除した後にＳＤＲＡＭに記憶されている情報に基づいて省電力モードからの復帰処理を行うようにしている。

また、特許文献２に記載の技術では、ＤＲＡＭバスが動作状態から非動作状態に切り替わったと判定した場合に、ＶＴ電源を介してＤＲＡＭバスに流れる電流量を減少させるよう、ＳＳＴＬ２インターフェースバッファの出力状態を所定の出力状態に切り替えることにより、バスに流れる電流量を減少させることが提案されている。

さらに、特許文献３に記載の技術では、ＤＲＡＭと該ＤＲＡＭを制御するためのＤＲＡＭコントローラとを備えて、ＤＲＡＭコントローラとＤＲＡＭとをデータ伝送通信線により接続する。そして、終端電圧供給手段が、ＤＲＡＭコントローラからの制御信号を受けて、データ伝送通信線に電源を供給し、ＤＲＡＭコントローラが、ＤＲＡＭのリフレッシュモードを解除するときに、終端電圧供給手段に電源の供給を開始させ、終端電圧供給手段が電源供給を開始してから、ＤＲＡＭがリフレッシュ解除状態となるまで、ＤＲＡＭに対するアクセスを待たせることが提案されている。

特開２００６−７２４７６号公報 特開２００６−３５０８５９号公報 特開２００８−２１７８９０号公報

本発明は、省エネ復帰時間を短縮しながらハングアップすることなく確実に復帰させることを目的とする。

請求項１に記載の画像処理装置は、消費電力を抑制する省エネ状態へ移行する際に装置内に展開されている展開情報を保持するメモリに保持された前記展開情報の破壊につながる現象を検出する検出手段と、前記検出手段によって前記現象が検出されない場合に、前記メモリに保持された前記展開情報を使用して前記省エネ状態から復帰する省エネ復帰を行い、前記検出手段によって前記現象が検出された場合には、前記メモリに保持された前記展開情報を使用せずに新たに情報を展開して復帰する通常復帰を行うように、前記省エネ状態からの復帰を制御する制御手段と、を備えることを特徴としている。

請求項２に記載の発明は、請求項１に記載の発明において、前記検出手段は、前記メモリへの供給電力が予め定めた閾値を超えるか否かにより、前記現象を検出することを特徴としている。

請求項３に記載の発明は、請求項１又は請求項２に記載の発明において、前記検出手段は、前記メモリにおいてセルフリフレッシュからオートリフレッシュへ移行した後にリフレッシュコマンドが出力されるまでのリフレッシュ時間間隔が予め定めた閾値を超えるか否かにより、前記現象を検出することを特徴としている。

請求項４に記載の発明は、請求項１〜３の何れか１項に記載の発明において、前記検出手段は、前記省エネ状態からの復帰の際に前記メモリにおいて行われるリードライトレベリングの結果が予め定めた設定範囲を超えるか否かにより、前記現象を検出することを特徴としている。

請求項５に記載の発明は、コンピュータを、請求項１〜４の何れか１項に記載のメモリ制御装置における検出手段及び制御手段として機能させることを特徴としている。

請求項１、５に記載の発明によれば、省エネ復帰時間を短縮しながらハングアップすることなく確実に復帰させることができる、という効果がある。

請求項２〜４に記載の発明によれば、情報が破壊されている可能性があるか否かを検出することができる、という効果がある。

本発明の第１実施形態に係わるメモリ制御装置の概略構成を示す図である。 本発明の第１実施形態に係わるメモリ制御装置において省エネモードから復帰する際の処理の流れの一例を示すフローチャートである。 本発明の第２実施形態に係わるメモリ制御装置の概略構成を示す図である。 （Ａ）は省エネモードから復帰の際のＤＩＭＭの処理の流れを示す図であり、（Ｂ）は温度毎のリフレッシュ時間間隔を示す図である。 本発明の第２実施形態に係わるメモリ制御装置において省エネモードから復帰する際の処理の流れの一例を示すフローチャートである。 （Ａ）は本発明の第３実施形態に係わるメモリ制御装置の概略構成を示す図であり、（Ｂ）はリードライトレベリングの基準の設定値の一例を示す図である。 本発明の第３実施形態に係わるメモリ制御装置において省エネモードから復帰する際の処理の流れの一例を示すフローチャートである。

以下、図面を参照して本発明の実施の形態の一例を詳細に説明する。

（第１実施形態）
図１は、本発明の第１実施形態に係わるメモリ制御装置１０の概略構成を示す図である。

メモリ制御装置１０は、図１に示すように、ＣＰＵ１２、ＤＩＭＭ(Dual Inline Memory Module)１４、省エネ制御部１６、電源監視部１８、及び表示部２０を備えている。

ＣＰＵ１２には、ＤＩＭＭ１４が接続されている。ＤＩＭＭ１４は、複数のＤＲＡＭ（Dynamic Random Access Memory）等のメモリをプリント基板上に搭載したメモリモジュールであり、ＣＰＵ１２の主記憶メモリとして利用される。なお、本実施の形態におけるＤＩＭＭ１４に搭載されるメモリは、DDR3(Double Data Rate3)の規格を一例として適用するものとして説明する。

電源監視部１８は、ＤＩＭＭ１４の各メモリへ供給される電源の状態（例えば、電圧や電流）を監視し、監視結果を省エネ制御部１６へ出力するようになっている。

省エネ制御部１６は、ＣＰＵ１２からの指示に基づいて、ＤＩＭＭ１４の省エネモードへの移行や、省エネモードからの復帰を制御する。また、本実施形態では、省エネ制御部１６は、電源監視部１８の監視結果に基づいて、ＤＩＭＭ１４に格納した情報の破壊につながる現象が発生したか否かを判断して、省電力状態からの復帰方法を制御するようになっている。

省エネ制御部１６は、詳細には、省エネモード中に、ＤＩＭＭ１４へ供給している電源が予め定めた値の範囲を逸脱する場合に、次回の復帰要因を決定しているＣＰＵ１２内のコントローラへ通知し次回の復帰を「省エネ復帰」から「通常復帰」へ変更して復帰するように制御する。

なお、以降の説明において、「省エネ復帰」は、省エネモードへ移行する前に装置内に展開されている展開情報を省エネモードから復帰させるための情報としてメモリに記憶しておき、復帰時に記憶された展開情報を用いて復帰し、「通常復帰」は、メモリに記憶された展開情報を利用せずに、メモリを初期化して新たに情報を展開して復帰するものとして説明する。

続いて、本発明の第１実施形態に係わるメモリ制御装置の動作について説明する。図２は、本発明の第１実施形態に係わるメモリ制御装置１０において省エネモードから復帰する際の処理の流れの一例を示すフローチャートである。

ステップ１００では、省エネモード中の電源（例えば、電圧や電流）が電源監視部１８によって監視されてステップ１０２へ移行する。

ステップ１０２では、省エネモードからの復帰か否か判定される。該判定は、例えば、ＣＰＵ１２から復帰指示がなされたか否かを省エネ制御部１６が判定し、該判定が肯定された場合にはステップ１０４へ移行し、否定された場合にはステップ１０６へ移行する。

ステップ１０４では、省エネ復帰が行われて一連の処理を終了する。すなわち、省エネ制御部１６によって省エネ復帰するようにＣＰＵ１２に含まれるメモリコントローラに対して指示が出力される。これによって、ＤＩＭＭ１４の各メモリに展開された展開情報を用いて省エネモードからの復帰が行われ、情報を再展開する時間が短縮され、復帰時間が短縮される。

一方、ステップ１０６では、電圧が閾値以上か否か判定される。該判定は、例えば、ＤＩＭＭ１４へ供給される電圧が予め定めた閾値以上になったか否かを電源監視部１８が判定し、該判定が否定された場合にはステップ１００に戻って上述の処理が繰り返され、判定が肯定された場合にはステップ１０８へ移行する。

ステップ１０８では、閾値を超えたことが電源監視部１８から省エネ制御部１６に通知されてステップ１１０へ移行する。

ステップ１１０では、省エネ制御部１６によって復帰方法が通常復帰に切換られてステップ１１２へ移行する。

ステップ１１２では、通常復帰が行われてステップ１１４へ移行する。すなわち、電圧が閾値以上になると、省エネ制御部１６によって通常復帰するようにＣＰＵ１２に含まれるメモリコントローラに対して指示が出力される。これによって、ＤＩＭＭ１４の各メモリが初期化されて新たに情報が展開されることにより復帰が行われる。従って、メモリ電源を監視して、ＤＩＭＭ１４に格納した情報の破壊につながる現象（電源電圧が閾値以上となる状態）が検出された場合には通常復帰するので、省エネ復帰時にハングアップすることなく確実に復帰が行われる。

ステップ１１４では、閾値を超えたことが省エネ制御部１６によってカウントされてステップ１１６へ移行する。なお、カウント結果は不揮発性メモリ等に記憶される。

ステップ１１６では、カウント値が規定値以上に達したか否か省エネ制御部１６によって判定され、該判定が否定された場合にはそのまま一連の処理を終了し、肯定された場合にはステップ１１８へ移行する。

ステップ１１８では、不具合の可能性があることが通知されて一連の処理を終了する。例えば、省エネ制御部１６がＣＰＵ１２に対して、ＤＩＭＭ１４の不具合の可能性があることを通知することにより、表示部２０に不具合の可能性があることを表す情報を表示する。

（第２実施形態）
続いて、本発明の第２実施形態に係わるメモリ制御装置について説明する。図３は、本発明の第２実施形態に係わるメモリ制御装置の概略構成を示す図である。

第１実施形態では、ＤＩＭＭ１４に格納した情報の破壊につながる現象を、メモリへ供給している電源を監視することにより検出するようにしたが、第２実施形態では、復帰要因が検知されてセルフリフレッシュからオートリフレッシュに切り替わってからリフレッシュコマンドが出力されるまでの時間を監視することにより、情報破壊につながる現象を検出するようにしたものである。

本発明の第２実施形態に係わるメモリ制御装置は、図３に示すように、ＣＰＵ１２、ＤＩＭＭ１４、及び温度センサ２８を備えている。

ＣＰＵ１２は、メモリコントローラ２４及び監視部２６を含んで構成されており、メモリコントローラ２４には、ＤＩＭＭ１４が接続されている。ＤＩＭＭ１４は、上述したように、複数のＤＲＡＭ（Dynamic Random Access Memory）等のメモリをプリント基板上に搭載したメモリモジュールであり、ＣＰＵ１２の主記憶メモリとして利用される。

ＤＩＭＭ１４は省エネモードから復帰の際には、図４（Ａ）に示すように、省エネ中セルフリフレッシュから省エネ復帰オートリフレッシュへ移行し、その後、モードレジスタセット、リードライトレベリング、及びキャリブレーションを経てリフレッシュコマンドを出力する。なお、セルフリフレッシュとは、クロックを非活性にしてデバイスの消費電力を抑制して、内部のリフレッシュカウンタを用いてリフレッシュ動作を実行するモードであり、情報は保護する必要はあるが、長時間デバイスにアクセスしない場合に有効とされている。また、オートリフレッシュはＤＲＡＭのリフレッシュを実行するものである。

本実施形態では、省エネ復帰オートリフレッシュへ移行時にメモリコントローラ２４がカウントを開始してリフレッシュコマンドが出力されるまでの時間をカウントする。

また、省エネ復帰オートリフレッシュへ移行してからリフレッシュコマンドが出力されるまでの時間（リフレッシュ時間間隔ｔ）は、温度によって変化するため、温度センサ２８によって温度を測定すると共に、温度毎の基準のリフレッシュ時間間隔（図４（Ｂ））を不揮発性メモリ等に記憶しておく。

例えば、温度センサ２８は、ＤＩＭＭ１４に搭載された各メモリの温度、或いは、ＤＩＭＭ１４周辺の温度を検出して、検出結果をＣＰＵ１２の監視部２６へ出力する。

そして、ＣＰＵ１２の監視部２６は、温度センサ２８の検出結果に基づいて、基準となるリフレッシュ時間間隔を読み出して、メモリコントローラ２４に出力する。これにより、メモリコントローラ２４では、カウントしたリフレッシュ時間間隔と読み出した基準のリフレッシュ時間間隔を比較することにより、ＤＩＭＭ１４に格納した情報の破壊につながる現象が発生したか否かを判断して、省電力状態からの復帰方法を制御するようになっている。

メモリコントローラ２４は、詳細には、リフレッシュ時間間隔が読み出した基準のリフレッシュ時間間隔を超える場合に、次回の復帰を「省エネ復帰」から「通常復帰」へ変更して復帰するように制御する。

続いて、本発明の第２実施形態に係わるメモリ制御装置の動作について説明する。図５は、本発明の第２実施形態に係わるメモリ制御装置において省エネモードから復帰する際の処理の流れの一例を示すフローチャートである。

ステップ２００では、省エネモードへ移行してステップ２０２へ移行する。

ステップ２０２では、復帰要因が検知されたか否かメモリコントローラ２４によって判定され、該判定が否定された場合には肯定されるまで待機してステップ２０４へ移行する。

ステップ２０４では、メモリコントローラ２４からメモリへ復帰要因が出力されてステップ２０６へ移行する。

ステップ２０６では、復帰要因をトリガとしてメモリコントローラ２４によるリフレッシュ時間間隔のカウントが開始されてステップ２０８へ移行する。

ステップ２０８では、リフレッシュコマンドが発行されたか否かがメモリコントローラ２４によって判定され、該判定が肯定されるまで待機してステップ２１０へ移行する。

ステップ２１０では、メモリコントローラ２４によるリフレッシュ時間間隔のカウントが停止されてステップ２１２へ移行する。

ステップ２１２では、温度センサ２８の検出によって温度が検出されて監視部２６へ通知されてステップ２１４へ移行する。

ステップ２１４では、検出された温度に対応するリフレッシュ時間間隔の閾値が監視部２６によって決定されてステップ２１６へ移行する。すなわち、監視部２６によって検出された温度に対応するリフレッシュ時間間隔が読み出されて閾値として決定される。

ステップ２１６では、カウント値が閾値以上か否かメモリコントローラ２４によって判定され、該判定が否定された場合にはステップ２１８へ移行し、肯定された場合にはステップ２２０へ移行する。

ステップ２１８では、省エネ復帰シーケンスへ移行して一連の処理を終了する。すなわち、ＤＩＭＭ１４のメモリに展開された展開情報を用いて省エネモードからの復帰が行われ、情報を再展開する時間が短縮され、復帰時間が短縮される。

また、ステップ２２０では、通常復帰シーケンスへ移行して一連の処理を終了する。すなわち、ＤＩＭＭ１４の各メモリが初期化されて新たに情報が展開されることにより復帰が行われる。従って、リフレッシュ時間間隔に基づいて、ＤＩＭＭ１４に格納した情報の破壊につながる現象（温度毎に定めた閾値を超えるリフレッシュ時間間隔）が検出された場合に通常復帰するので、省エネ復帰時にハングアップすることなく確実に復帰が行われる。

（第３実施形態）
続いて、本発明の第３実施形態に係わるメモリ制御装置について説明する。図６（Ａ）は、本発明の第３実施形態に係わるメモリ制御装置の概略構成を示す図である。

第１実施形態では、ＤＩＭＭ１４に格納した情報の破壊につながる現象を、メモリへ供給している電源を監視することにより検出し、第２実施形態では、復帰要因が検知されてセルフリフレッシュからオートリフレッシュに切り替わってからリフレッシュコマンドが出力されるまでのリフレッシュ時間間隔を監視することにより、情報破壊につながる現象を検出するようにしたが、第３実施形態では、復帰時に行われるリードライトレベリングの調整結果を監視することにより、情報破壊につながる現象を検出するようにしたものである。

本発明の第３実施形態に係わるメモリ制御装置は、図６（Ａ）に示すように、ＣＰＵ１２、ＤＩＭＭ１４、及びＳＲＡＭ(Static Random Access Memory)２８を備えている。

ＣＰＵ１２は、メモリコントローラ２４を含んで構成されており、メモリコントローラ２４には、ＤＩＭＭ１４が接続されている。ＤＩＭＭ１４は、上述したように、複数のＤＲＡＭ（Dynamic Random Access Memory）等のメモリをプリント基板上に搭載したメモリモジュールであり、ＣＰＵ１２の主記憶メモリとして利用される。

ＤＩＭＭ１４の各メモリは、省エネモードから復帰の際には、図４（Ａ）に示すように、省エネ中セルフリフレッシュから省エネ復帰オートリフレッシュへ移行し、その後、モードレジスタセット、リードライトレベリング、及びキャリブレーションを経てリフレッシュコマンドを出力する。

本実施形態では、メモリコントローラ２４が省エネ復帰の際に行われる各メモリのリードライトレベリングの調整結果を取得する。

リードライトレベリングは、メモリに問題が発生していなければ、予め定めた範囲内となるので、リードライトレベリングの基準の設定値を不揮発メモリ等に記憶しておく。例えば、図６（Ｂ）に示すように、リードライトレベリングの基準の設定値として、最小値、通常値、及び最大値を不揮発性メモリに予め記憶しておく。

そして、メモリコントローラが、不揮発性メモリに記憶しておいたリードライトレベリングの基準の設定値をＳＲＡＭ２８に読み出して、省エネ復帰の際のリードライトレベリングの調整結果と比較することにより、ＤＩＭＭ１４に格納した情報の破壊につながる現象が発生したか否かを判断して、省電力状態からの復帰方法を制御するようになっている。

メモリコントローラ２４は、詳細には、リードライトレベリング結果が読み出した基準の設定値を逸脱する場合に、次回の復帰を「省エネ復帰」から「通常復帰」へ変更して復帰するように制御する。

続いて、本発明の第３実施形態に係わるメモリ制御装置の動作について説明する。図７は、本発明の第３実施形態に係わるメモリ制御装置において省エネモードから復帰する際の処理の流れの一例を示すフローチャートである。

ステップ３００では、省エネモードへ移行してステップ３０２へ移行する。

ステップ３０２では、復帰要因が検知されたか否かメモリコントローラ２４によって判定され、該判定が否定された場合には肯定されるまで待機してステップ３０４へ移行する。

ステップ３０４では、リードライトレベリングが終了したか否か判定される。該判定は、メモリコントローラ２４がＤＩＭＭ１４の各メモリを監視してリードライトレベリングが終了したか否かを判定し、該判定が肯定されるまで待機してステップ３０６へ移行する。

ステップ３０６では、不揮発性メモリに予め記憶されたリードライトレベリングの基準の設定値がメモリコントローラ２４によってＳＲＡＭ２８に読み出されてステップ３０８へ移行する。

ステップ３０８では、リードライトレベリングの結果が閾値内か否か判定される。すなわち、メモリコントローラ２４は、リードライトレベリング結果が、読み出したリードライトレベリングの機銃の設定値内か否かを判定し、該判定が肯定された場合にはステップ３１０へ移行し、否定された場合にはステップ３１２へ移行する。

ステップ３１０では、省エネ復帰シーケンスへ移行して一連の処理を終了する。すなわち、ＤＩＭＭ１４のメモリに展開された展開情報を用いて省エネモードからの復帰が行われ、情報を再展開する時間が短縮され、復帰時間が短縮される。

また、ステップ３１２では、通常復帰シーケンスへ移行して一連の処理を終了する。すなわち、ＤＩＭＭ１４の各メモリが初期化されて新たに情報が展開されることにより復帰が行われる。従って、リードライトレベリングの結果に基づいて、ＤＩＭＭ１４に格納した情報の破壊につながる現象（閾値外のリードライトのレベリング結果）が検出された場合に、通常復帰するので、省エネ復帰時にハングアップすることなく確実に復帰が行われる。

なお、上記の実施の形態では、メモリの電源、リフレッシュ時間間隔、または復帰の際のリードライトレベリング結果を監視することにより、ＤＩＭＭ１４に格納した情報の破壊につながる現象を検出するようにしたが、他の物理量等を用いて情報破壊につながる現象を検出するようにしてもよい。

また、上記の各実施形態は、それぞれ個別に説明したが、それぞれを組み合わせるようにしてもよい。すなわち、メモリの電源、リフレッシュ時間間隔、及び復帰の際のリードライトレベリング結果の少なくとも１つを監視することにより、情報破壊につながる現象を検出して、何れか１つのパラメータが情報破壊につながるものである場合に省エネ復帰から通常復帰に切り換えて復帰するように制御するようにしてもよい。

また、上記の各実施形態における処理は、プログラムとして各種記憶媒体等に記憶させて流通させるようにしてもよい。

１０ メモリ制御装置
１２ ＣＰＵ
１４ ＤＩＭＭ
１６ 省エネ制御部
１８ 電源監視部
２４ メモリコントローラ
２６ 監視部
２８ 温度センサ

Claims (5)

1. 消費電力を抑制する省エネ状態へ移行する際に装置内に展開されている展開情報を保持するメモリに保持された前記展開情報の破壊につながる現象を検出する検出手段と、
   前記検出手段によって前記現象が検出されない場合に、前記メモリに保持された前記展開情報を使用して前記省エネ状態から復帰する省エネ復帰を行い、前記検出手段によって前記現象が検出された場合には、前記メモリに保持された前記展開情報を使用せずに新たに情報を展開して復帰する通常復帰を行うように、前記省エネ状態からの復帰を制御する制御手段と、
   を備えたメモリ制御装置。
2. 前記検出手段は、前記メモリへの供給電力が予め定めた閾値を超えるか否かにより、前記現象を検出する請求項１に記載のメモリ制御装置。
3. 前記検出手段は、前記メモリにおいてセルフリフレッシュからオートリフレッシュへ移行した後にリフレッシュコマンドが出力されるまでのリフレッシュ時間間隔が予め定めた閾値を超えるか否かにより、前記現象を検出する請求項１又は請求項２に記載のメモリ制御装置。
4. 前記検出手段は、前記省エネ状態からの復帰の際に前記メモリにおいて行われるリードライトレベリングの結果が予め定めた設定範囲を超えるか否かにより、前記現象を検出する請求項１〜３の何れか１項に記載のメモリ制御装置。
5. コンピュータを、請求項１〜４の何れか１項に記載のメモリ制御装置における検出手段及び制御手段として機能させるためのメモリ制御プログラム。

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